JP3841640B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、出力のスルーレート（単位時間当たりの出力電圧の変化量）がバイアス電流に依存する被調整回路及び該バイアス電流の値を自動調整する回路を含む半導体集積回路に関する。
【０００２】
【従来の技術】
図９は、出力のスルーレートがバイアス電流ＩＢに依存する被調整回路１１を含む従来の半導体集積回路１０Ｘのバイアス調整説明図である。
【０００３】
被調整回路１１には、バイアス回路１２からバイアス電流ＩＢが供給される。被調整回路１１の出力端は不図示の回路又は半導体集積回路１０Ｘの出力端子に接続され、被調整回路１１の出力端から見た負荷インピーダンスはＺＬである。
【０００４】
図１０は、図９中の被調整回路１１としての、スイッチトキャパシタ回路と演算増幅器１３Ｘとを組み合わせたサンプルホールド回路を示す。図１０では、負荷インピーダンスが容量ＣＬで近似できる場合を示している。図１１は、図１０の回路の動作を示す波形図である。
【０００５】
図１０中のスイッチは、図１１に示す２相クロックФ１及びФ２で制御され、クロックの高レベル及び低レベルがそれぞれそのクロックで制御されるスイッチのオン及びオフに対応している。スイッチ素子Ｐ１１、Ｐ１２及びＰ１３はクロックФ１で制御され、スイッチ素子Ｐ２１及びＰ２２はクロックФ２で制御される。
【０００６】
被調整回路１１の入出力電圧をそれぞれＶｉ及びＶｏで表す。クロックФ１が高レベルのとき、キャパシタＣ２の両端が接地されてリセットされると共に、キャパシタＣ１が入力電圧Ｖｉで充電される。キャパシタＣ１に充電される電荷量Ｑ１は、Ｃ１・Ｖｉである。次にクロックФ２が高レベルになると、この電荷Ｑ１がキャパシタＣ２へ移動し、充分なセットリング時間が与えられた場合には、キャパシタＣ２の電荷量Ｑ２はＣ２・Ｖｏとなる。Ｑ１＝Ｑ２であるので、Ｖｏ＝（Ｃ１／Ｃ２）Ｖｉと表される。
【０００７】
被調整回路１１を高速クロックで動作させた場合、被調整回路１１が負荷容量ＣＬに対して充分な駆動能力を有しなければ、スルーレートが不足してＶｏ＜（Ｃ１／Ｃ２）Ｖｉとなり、必要な出力振幅が得られない。
【０００８】
設計においては、製造過程で発生する回路素子特性の偏差、電源電圧及び温度の最悪条件下において、必要な出力スルーレートが得られるように、演算増幅器１３Ｘに供給するバイアス電流ＩＢが決定される。この際、バイアス電流ＩＢの変動に伴う演算増幅器１３Ｘの駆動能力の変動及び負荷容量ＣＬの変動が考慮される。
【０００９】
しかし、通常は最悪条件にならず、消費電力過多となる。
【００１０】
図１２は、同一設計に基づいて製造された被調整回路１１の異なる条件下での出力電圧Ｖｏを、図１１中の時間ｔ１〜ｔ３について示す。図１２中、ＶＬＬは被調整回路１１が最悪条件下で正常動作するために必要な出力電圧Ｖｏの下限値を示す。
【００１１】
図９に戻って、従来ではこの消費電力過多の問題を解決するために、バイアス電流ＩＢを調整可能なバイアス回路１２を半導体集積回路１０Ｘに備え、被調整回路１１に供給されるバイアス電流ＩＢと同じ値のバイアス電流ＩＢをバイアス回路１２から外部に取り出して電流計１４で測定し、この値が所定範囲内になるように、調整回路１５Ｘによりバイアス電流ＩＢを調整するというトリミング調整が行われていた。この調整は、半導体集積回路１０Ｘの製造の最終段階で行われる。
【００１２】
【発明が解決しようとする課題】
しかし、負荷インピーダンスの特性偏差や電源電圧及び温度の変動による負荷インピーダンスの値の変化を考慮していないので、負荷インピーダンスの最大値を想定してバイアス電流ＩＢを決定しなければならず、省電力化が不十分となる。また、半導体集積回路１０Ｘの製造段階でバイアス電流ＩＢの調整作業を行う必要があるので、コスト高となる。
【００１３】
本発明の目的は、このような問題点に鑑み、出力のスルーレートがバイアス電流に依存する回路を、製品出荷前にバイアス電流の調整を行うことなく、より省電力化することができる半導体集積回路を提供することにある。
【００１４】
【課題を解決するための手段及びその作用効果】
本発明による半導体集積回路の一態様では、出力のスルーレートがバイアス電流に依存する被調整回路のレプリカ回路と、バイアス電流自動調整回路とを備え、調整のためにこのレプリカ回路に対し所定の動作を繰り返し実行させる。この自動調整回路は、評価回路と比較回路とバイアス調整回路とを有する。該評価回路は、該レプリカ回路の出力端から見た負荷インピーダンスが該被調整回路の出力端から見た負荷インピーダンスと略同一になるように設計されている。
【００１５】
該評価回路では、その出力をリセットし、該レプリカ回路に所定値をステップ入力してから第１時間経過した後の第１出力信号と第２時間経過した後の第２出力信号との差を所定回数求め、該差を累積加算する、という処理を繰り返す。該比較回路では、この累積加算した値を設定値と比較する。該バイアス調整回路では、バイアス調整回路該所定回数毎に、該比較回路の比較結果に応じて該レプリカ及び該被調整回路のバイアス電流を同じように変化させる。
【００１６】
この半導体集積回路によれば、製造偏差、電源電圧及び周囲温度により該被調整回路のバイアス電流及び出力負荷にばらつきがあっても、それに応じてバイアス電流が適当に自動調整されるので、省電力化が実現できる。また、該自動調整回路の回路素子の寄生容量は、該被調整回路を含む主信号系に影響を与えず、しかも、該主信号系の動作を止めることなくこれと平行して該被調整回路のバイアス電流を自動調整することができる。さらに、該半導体集積回路の製造の最終段階でバイアス電流調整作業を行う必要がなくなり、そのコストを低減することができる。
【００１７】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１９】
［第１実施形態］
図１は、出力のスルーレートがバイアス電流に依存する被調整回路１１及びバイアス電流自動調整回路を含む半導体集積回路１０のブロック図である。
【００２０】
被調整回路１１の出力端は、不図示の他の回路又は半導体集積回路１０の出力端子に接続され、被調整回路１１の出力端から見た負荷インピーダンスはＺＬである。半導体集積回路１０内には、被調整回路１１と実質的に同一のレプリカ回路１１Ｒが形成されている。被調整回路１１との同一性をより高めるために、レプリカ回路１１Ｒは被調整回路１１の近くに形成されている。被調整回路１１とレプリカ回路１１Ｒには同じ値のバイアス電流が流れ、この値はバイアス電流調整回路１５により調整可能となっている。レプリカ回路１１Ｒの出力端からみた負荷インピーダンスが被調整回路１１のそれにほぼ等しい値になるように、レプリカ回路１１Ｒの出力端に接続された評価回路１６が設計されている。
【００２１】
評価回路１６は、減算・積分回路１７と制御回路１８とを備え、減算・積分回路１７はスイッチ素子Ｐ２Ａ及び２Ｂと積分回路１９とを備えている。
【００２２】
スイッチ素子Ｐ２Ａは、レプリカ回路１１Ｒの出力端と積分回路１９の反転入力端との間に接続され、スイッチ素子Ｐ２Ｂは、レプリカ回路１１Ｒの出力端と積分回路１９の非反転入力端との間に接続されている。積分回路１９は、反転入力端と非反転入力端とを備え、非反転入力端に供給された信号と反転入力端に供給された信号との差に比例した値を累積加算し、これを差累積加算電圧ＶＤとして出力する。累積加算するのは、バイアス電流調整精度を高めるためである。すなわち、該差が極めて微小であり、許容誤差範囲内でこれを直接比較評価することが困難であるので、該差を累積加算する。
【００２３】
差累積加算電圧ＶＤは比較器２０の非反転入力端に供給され、比較器２０の反転入力端には基準電圧ＶＳが供給される。比較器２０から出力されるイネーブル信号ＥＮは、ＶＤ＞ＶＳのとき高レベル、ＶＤ＜ＶＳのとき低レベルである。
【００２４】
制御回路１８は、レプリカ回路１１Ｒ及び減算・積分回路１７に対しタイミング信号を供給して、レプリカ回路１１Ｒ及び減算・積分回路１７を後述のように周期的に動作させ、減算・積分回路１７がＮ回繰り返し動作した後にイネーブル信号ＥＮが高レベルであれば、すなわちＶＤ＞ＶＳであれば、バイアス電流調整回路１５に調整信号ＡＰのパルスを供給する。バイアス電流調整回路１５はこのパルスに応答して、レプリカ回路１１Ｒ及び被調整回路１１のバイアス電流を、その値が最適値に収束する方向へ１ステップ調整する。
【００２５】
図２は、図１の一部の構成例を示す。
【００２６】
被調整回路１１は、電源電位ＶＤＤとグランドとの間に回路２１とＦＥＴ２２とが直列接続されている。レプリカ回路１１ＲのＦＥＴ２１Ｒ及び２２Ｒはそれぞれ被調整回路１１のＦＥＴ２１及び２２に対応している。
【００２７】
バイアス電流調整回路１５は、カウンタ２３と、その計数値が供給されるＤ／Ａ変換器２４とを備え、Ｄ／Ａ変換器２４の出力がゲート電圧ＶＧとしてＦＥＴ２２及びＦＥＴ２２Ｒのゲートに供給される。ＦＥＴ２２及びＦＥＴ２２Ｒには、ゲート電圧ＶＧの値に応じたバイアス電流ＩＢが流れる。ゲート電圧ＶＧが上昇すると、バイアス電流ＩＢが増加して回路２１及び２１Ｒの出力スルーレートが高くなる。
【００２８】
制御回路１８では、クロックＣＬＫがゲート回路２５を介してタイミング発生回路２６に供給される。タイミング発生回路２６は、このクロックＣＬＫに基づいて、図１のレプリカ回路１１Ｒ及び減算・積分回路１７に対するタイミング信号を生成する。タイミング発生回路２６はまた、パルス周期が比較判定周期（図３のステップＳ７でＫ＝Ｎと判定される周期）に等しい判定サイクル信号ＪＣＳを生成してアンドゲート２８の一方の入力端に供給する。アンドゲート２８の他方の入力端にはイネーブル信号ＥＮが供給され、イネーブル信号ＥＮが高レベルの間、判定サイクル信号ＪＣＳのパスルがアンドゲート２８を介し調整信号ＡＰとしてカウンタ２３のクロック入力端ＣＫに供給される。ゲート回路２５は、電源投入後、クロックＣＬＫに対しスルー状態になり、この状態がフリップフロップに保持され、判定サイクル信号ＪＣＳのパルス立ち上がりでイネーブル信号ＥＮが低レベルになると、このフリップフロップがリセットされてクロックＣＬＫに対し遮断状態になり、制御回路１８の動作が停止、すなわちバイアス電流自動調整動作が完了する。
【００２９】
図３は、図１の制御回路１８による制御のシーケンスを示すフローチャートである。図４（Ａ）〜（Ｃ）は、図１中の出力電圧Ｖｏの波形並びにスイッチ素子Ｐ２Ａ及びＰ２Ｂのオン／オフ波形を示す。以下、括弧内は図３中のステップ識別符号である。
【００３０】
（Ｓ１）積分回路１９をリセットしてその出力ＶＤを０Ｖにする。また、内部カウンタＫに初期値１をロードし、図２のカウンタ２３に初期値をロードする。
【００３１】
（Ｓ２）レプリカ回路１１Ｒをリセットしてその出力電圧Ｖｏを０Ｖにする。
【００３２】
（Ｓ３）レプリカ回路１１Ｒに対し、入力電圧Ｖｉをステップ入力させる。これにより、出力電圧Ｖｏが例えば図４（Ａ）に示す如く立ち上がる。
【００３３】
（Ｓ４）カウンタＫが奇数であればステップＳ５へ進み、偶数であればステップＳ６へ進む。
【００３４】
（Ｓ５）レプリカ回路１１Ｒに入力電圧Ｖｉをステップ入力してから時間ｔ１経過するまで、図４（Ａ）に示す如くスイッチ素子Ｐ２Ｂをオンにし、積分回路１９に対し、スイッチ素子Ｐ２Ｂがオンからオフに遷移する時の出力電圧Ｖｏの値Ｖｏ１をＶＤに加算させる。次にステップＳ７へ進む。
【００３５】
（Ｓ６）レプリカ回路１１Ｒに入力電圧Ｖｉをステップ入力してから時間ｔ２経過するまで、図４（Ａ）に示す如くスイッチ素子Ｐ２Ａをオンにし、積分回路１９に対し、スイッチ素子Ｐ２Ａがオンからオフに遷移する時の出力電圧Ｖｏの値Ｖｏ２をＶＤから減算させる。
【００３６】
（Ｓ７）Ｎ＜ＫであればステップＳ８へ進み、Ｎ＝ＫであればステップＳ９へ進む。
【００３７】
（Ｓ８）カウンタＫの値を１だけインクリメントし、ステップＳ２へ戻る。
【００３８】
ステップＳ２〜Ｓ８の処理を２回繰り返す毎に、ΔＶ＝Ｖｏ１−Ｖｏ２がＶＤに加算される。一般には、差電圧ΔＶに比例した値がＶＤに加算される。
【００３９】
（Ｓ９）図２中の判定サイクル信号ＪＣＳが立ち上がり、この時イネーブル信号ＥＮが高レベル（‘Ｈ’）、すなわちＶＤ＞ＶＳであれば、ステップＳ１０へ進み、そうでなければ図２においてクロックＣＬＫがタイミング発生回路２６に供給されず、制御回路１８の動作が停止する。調整信号ＡＰのパルスがカウンタ２３に供給されなくなり、カウンタ２３の出力が固定されるので、ゲート電圧ＶＧ及びバイアス電流ＩＢも固定される。これにより、バイアス電流自動調整が完了する。
【００４０】
（Ｓ１０）図２において、判定サイクル信号ＪＣＳのパルスがアンドゲート２８を通り、調整信号ＡＰのパルスとしてカウンタ２３のクロック入力端ＣＫに供給される。次に、ステップＳ１へ戻る。
【００４１】
図４（Ａ）〜（Ｃ）の出力電圧Ｖｏの波形に対応するゲート電圧ＶＧの値をそれぞれＶＧ１、ＶＧ２及びＶＧ３で表すと、ＶＧ１＜ＶＧ２＜ＶＧ３である。すなわち、図４（Ａ）よりも図４（Ｂ）の場合の方がバイアス電流ＩＢの値が大きく、図４（Ｂ）よりも図４（Ｃ）の場合の方がバイアス電流ＩＢの値が大きい。バイアス電流ＩＢの値が大きいほど、出力電圧Ｖｏの立ち上がり時間が短くなって差電圧ΔＶが小さくなり、これをＮ回積算したＶＤの値も小さくなる。ＶＤの値が小さいほど消費電力が大きくなるので、消費電力過多を防止できる。被調整回路１１が正常動作する適当なＶＤの値を予め求めておき、この値を基準電圧ＶＳとしておく。
【００４２】
ゲート電圧ＶＧは調整信号ＡＰのパルスに応答して、図５（Ａ）に示すように階段状に変化する。
【００４３】
本実施形態によれば、被調整回路１１に対し上述のようなバイアス電流自動調整回路が半導体集積回路１０に備えられているので、製造偏差、電源電圧及び周囲温度により被調整回路１１のバイアス電流及び出力負荷にばらつきがあっても、それに応じてバイアス電流が適当に自動調整され、省電力化が実現できる。また、半導体集積回路１０の製造の最終段階でバイアス電流調整作業を行う必要がなくなり、そのコストを低減することができる。さらに、被調整回路１１に対応してレプリカ回路１１Ｒを備え、その出力を用いて自動調整を行っているので、自動調整回路の回路素子の寄生容量が主信号系に影響を与えず、しかも、主信号系の動作を止めることなくこれと平行して被調整回路１１のバイアス電流を自動調整することができる。
【００４４】
なお、バイアス電流ＩＢを収束させるのに他の方法を採用してもよい。例えば、カウンタ２３をダウンカウンタで置き換え、図１中の比較器２０の非反転入力端及び反転入力端にそれぞれ基準電圧ＶＳ及び差累積加算電圧ＶＤを供給するようにしてもよい。この場合、ゲート電圧ＶＧは図５（Ｂ）に示すように変化する。また、図２のカウンタ２３及びアンドゲート２８を用いずに、判定サイクル信号ＪＣＳのパルスが供給される毎に、イネーブル信号ＥＮの符号に応じて１／２探索方でゲート電圧ＶＧを図５（Ｃ）に示す如く変化させ、差累積加算電圧ＶＤと基準電圧ＶＳとの差の絶対値が設定値ε以下になるまでこれを繰り返すようにしてもよい。
【００４５】
図６及び図７はそれぞれ、図１中のレプリカ回路１１Ｒ及び減算・積分回路１７の構成例を示す。これらの回路は、相補入出力型である。図８は、クロックＣＬＫと、図６及び図７の回路に供給される制御信号と、図２中の判定サイクル信号ＪＣＳとを示す。図８は図３中のＮの値が４である場合を示している。
【００４６】
このレプリカ回路１１Ｒは、スイッチトキャパシタ回路と相補入出力型演算増幅器１３とを組み合わせたサンプルホールド回路であり、図１０の被調整回路１１に類似している。図６中のスイッチ素子には、図１０中の対応するものと同じ符号を付している。図６の回路では、図１０中にないスイッチ素子として、Ｐ１４及びＰ２３を備えている。
【００４７】
スイッチ素子Ｐ１４は、レプリカ回路１１Ｒのリセット時に演算増幅器１３の反転入力端と非反転出力端との間及び非反転入力端と反転出力端との間を短絡して、演算増幅器１３の相補入出力を同電位、例えば１．４Ｖにしてオフセットを０Ｖにするためのものである。スイッチ素子Ｐ２３は、このリセット時に演算増幅器１３の出力をキャパシタＣ２１及びＣ２２から切り離して、キャパシタＣ２１及びＣ２２を演算増幅器１３とは異なるグランド電位にリセットするためである。
【００４８】
スイッチ素子Ｐ１１〜Ｐ１４は、クロックＣＬＫを４分周した図８中のクロックФ１によりオン／オフ制御され、クロックФ１が高レベルのときこれらスイッチがオンになる。スイッチ素子Ｐ２１〜Ｐ２３は、クロックФ１と逆相のクロックФ２によりオン／オフ制御され、クロックФ２が高レベルのときこれらスイッチがオンになる。キャパシタＣ１１及びＣ１２は互いに同一容量値であり、図１０のキャパシタＣ１に対応している。キャパシタＣ２１及びＣ２２は互いに同一容量値であり、図１０のキャパシタＣ２に対応している。
【００４９】
レプリカ回路１１Ｒには、相補入力信号として例えばＶｉｐ＝１．６Ｖ、Ｖｉｍ＝１．２Ｖが供給される。
【００５０】
図６の回路の動作は、上述した図１０のそれから容易に理解できるので、その説明を省略する。
【００５１】
図７の減算・積分回路１７は、図６のレプリカ回路１１Ｒと類似しており、相補入出力型演算増幅器３０、極性切換回路３１、スイッチ素子Ｐ１５、キャパシタＣＬ１及びＣＬ２、Ｃ３１及びＣ３２、極性切換回路３２はそれぞれ図６の演算増幅器１３、スイッチ素子Ｐ１１、Ｐ２１、キャパシタＣ１１及びＣ１２、Ｃ２１及びＣ２２、スイッチ素子Ｐ２２に対応している。
【００５２】
スイッチ素子Ｐ２Ａ及びＰ２Ｂを平行及びクロス接続（正逆接続）した極性切換回路３１は、電荷量の加減算を可能にするためのものであり、スイッチ素子Ｐ２３をオン、スイッチ素子Ｐ１５及びＰ１６をオフにした状態で、出力電圧Ｖｏｐ及びＶｏｍでそれぞれキャパシタＣＬ１及びＣＬ２を充電し又はキャパシタＣＬ２及びＣＬ１を充電して、次にこれらの電荷をキャパシタＣ３１及びＣ３２に移すと、キャパシタＣ３１及びＣ３２の積算電荷に対し加算及び減算が行われる。
【００５３】
キャパシタＣＬ１及びＣＬ２の容量値は、図６の回路の出力端からみた負荷インピーダンスが図１中の負荷インピーダンスＺＬにほぼ等しくなるように定められる。
【００５４】
キャパシタＣＬ１及びＣＬ２の電荷は、極性切換回路３２及び３３が正又は逆の接続状態でスイッチ素子Ｐ２３をオフにしスイッチ素子Ｐ１５及びＰ１６をオンにすることにより、それぞれキャパシタＣ３１及びＣ３２に移動する。
【００５５】
極性切換回路３２及び３３はオフセット電圧相殺用であり、極性切換回路３２及び３３を正接続状態にしてキャパシタＣＬ１及びＣＬ２の電荷をそれぞれキャパシタＣ３１及びＣ３２に移した時にキャパシタＣ３１及びＣ３２に加算されるオフセット電圧の極性と、極性切換回路３２及び３３を逆接続状態にしてキャパシタＣＬ１及びＣＬ２の電荷をそれぞれキャパシタＣ３１及びＣ３２に移した時にキャパシタＣ３１及びＣ３２に加算されるオフセット電圧の極性とが逆になって、オフセット電圧が相殺される。
【００５６】
リセットスイッチ素子ＲＳＷ１及びＲＳＷ２は、キャパシタＣ３１及びＣ３２の電荷をリセットするためのものである。
【００５７】
スイッチ素子Ｐ２Ａ及びＰ２Ｂはそれぞれ図８中のクロックФ２Ａ及びクロックФ２Ｂにより制御される。スイッチ素子Ｐ１５及びＰ１６は、図６中のスイッチ素子Ｐ１１〜Ｐ１４と共に図８中のクロックФ１により制御される。スイッチ素子Ｐ２３は、図６中のスイッチ素子Ｐ２１〜Ｐ２３と共に、図８中のクロックФ２により制御される。スイッチ素子Ｐ３１及びＰ３２は図８中のクロックФ３により制御される。スイッチ素子Ｐ４１及びＰ４２は図８中のクロックФ４により制御される。リセットスイッチ素子ＲＳＷ１及びＲＳＷ２は図８中のクロックФＲＳＴにより制御される。図８中のスイッチ素子制御用クロックはいずれも、高レベル及び低レベルがそれぞれこのクロックで制御されるスイッチ素子のオン及びオフに対応している。
【００５８】
相補出力電圧ＶＤｐとＶＤｍの差電圧が図１中の差累積加算電圧ＶＤに対応しており、これが基準電圧ＶＳと比較器２０（図１）で比較される。
【００５９】
次に、図７の回路の動作を、図８を参照して説明する。
【００６０】
（ｔ１〜ｔ２）リセットスイッチ素子ＲＳＷ１及びＲＳＷ２がオンであり、減算・積分回路１７がリセット、すなわちキャパシタＣ３１及びＣ３２の電荷がリセットされる。
【００６１】
（ｔ２〜ｔ９）リセットスイッチ素子ＲＳＷ１及びＲＳＷ２はオフである。時間ｔ２〜ｔ７ではスイッチ素子Ｐ４１及びＰ４２がオン、スイッチ素子Ｐ３１及びＰ３２がオフであり、次の時間ｔ７〜ｔ９ではこの逆である。
【００６２】
時間ｔ２〜ｔ７の詳細は次の通りである。
【００６３】
（ｔ３〜ｔ４）スイッチ素子Ｐ２Ａがオン、スイッチ素子Ｐ２Ｂがオフ、スイッチ素子Ｐ１５及びＰ１６がオフ、スイッチ素子Ｐ２３がオンであり、キャパシタＣＬ１及びＣＬ２がそれぞれ出力電圧Ｖｏｐ及びＶｏｍで充電される。ｔ４でスイッチ素子Ｐ２Ａがオフになり、この時の出力電圧Ｖｏｐ及びＶｏｍの電圧がそれぞれキャパシタＣＬ１及びＣＬ２に保持される。
【００６４】
（ｔ５〜ｔ６）スイッチ素子Ｐ２３がオフ、スイッチ素子Ｐ１５及びＰ１６がオンであり、キャパシタＣＬ１及びＣＬ２の電荷がそれぞれキャパシタＣ３１及びＣ３２に移動する。
【００６５】
（ｔ６〜ｔ７）スイッチ素子Ｐ２Ａがオフ、スイッチ素子Ｐ２Ｂがオン、スイッチ素子Ｐ１５及びＰ１６がオフ、スイッチ素子Ｐ２３がオンであり、キャパシタＣＬ１及びＣＬ２がそれぞれ出力電圧Ｖｏｍ及び出力電圧Ｖｏｐで充電される。ｔ７でスイッチ素子Ｐ２Ｂがオフになり、この時の出力電圧Ｖｏｍ及び出力電圧Ｖｏｐの電圧がそれぞれキャパシタＣＬ１及びＣＬ２に保持される。
【００６６】
時間ｔ７〜ｔ１０の詳細は、次の通りである。
【００６７】
（ｔ７〜ｔ８）スイッチ素子Ｐ２３がオフ、スイッチ素子Ｐ１５及びＰ１６がオンであり、キャパシタＣＬ１及びＣＬ２の電荷がそれぞれキャパシタＣ３１及びＣ３２に移動する。
【００６８】
時間ｔ８〜ｔ１０においては、上記ｔ３〜ｔ８と同様な動作が行われる。但し、ｔ１０でキャパシタＣ３１及びＣ３２がリセットされる直前に、判定サイクル信号ＪＣＳのパルスが図２のタイミング発生回路２６から出力される。
【００６９】
このような動作により、図１について説明した動作が実行される。
【００７０】
なお、本発明には外にも種々の変形例が含まれる。
【００７１】
例えば、バイアス電流自動調整処理は、電源投入時のみならず、一定時間おき、システムリセット時、温度又は電源電圧が設定範囲外になった時などに開始するようにしてもよい。また、被調整回路１１は、出力スルーレートがバイアス電流に依存するものであればよい。
【図面の簡単な説明】
【図１】本発明の一実施形態の、出力のスルーレートがバイアス電流に依存する被調整回路及びバイアス電流自動調整回路を含む半導体集積回路のブロック図である。
【図２】図１の一部の構成例を示すブロック図である。
【図３】図１の制御回路による制御のシーケンスを示すフローチャートである。
【図４】（Ａ）〜（Ｃ）はいずれも、図１中の出力電圧Ｖｏの波形並びにスイッチ素子Ｐ２Ａ及びＰ２Ｂのオン／オフ波形を示す図である。
【図５】（Ａ）〜（Ｃ）はそれぞれステップアップ、ステップダウン及び１／２探索法でバイアス電流を自動調整する場合のバイアス電流調整回路の出力値の時間的変化を示す線図である。
【図６】図１中のレプリカ回路の構成例を示す図である。
【図７】図１中の減算・積分回路の構成例を示す図である。
【図８】基準クロックＣＬＫと、図６及び図７の回路のスイッチ素子に供給される制御信号と、図２中の判定サイクル信号ＪＣＳとを示すタイミングチャートである。
【図９】出力のスルーレートがバイアス電流に依存する被調整回路を含む従来の半導体集積回路のバイアス調整説明図である。
【図１０】図９中の被調整回路としての、スイッチトキャパシタ回路と演算増幅器とを組み合わせたサンプルホールド回路を示す図である。
【図１１】図１０の回路の動作を示す波形図である。
【図１２】同一設計に基づいて製造された被調整回路の異なる条件下での出力電圧Ｖｏの波形を、図１１中の時間ｔ１〜ｔ３について示す図である。
【符号の説明】
１０ 半導体集積回路
１１ 被調整回路
１１Ｒ レプリカ回路
１２ バイアス回路
１３、３０ 相補入出力型演算増幅器
１５ バイアス電流調整回路
１６ 評価回路
１７ 減算・積分回路
１８ 制御回路
１９ 積分回路
２０ 比較器
２２、２２Ｒ ＦＥＴ
２３ カウンタ
２４ Ｄ／Ａ変換器
２５ ゲート回路
２６ タイミング発生回路
３１〜３３ 極性切換回路
【発明の属する技術分野】
本発明は、出力のスルーレート（単位時間当たりの出力電圧の変化量）がバイアス電流に依存する被調整回路及び該バイアス電流の値を自動調整する回路を含む半導体集積回路に関する。
【０００２】
【従来の技術】
図９は、出力のスルーレートがバイアス電流ＩＢに依存する被調整回路１１を含む従来の半導体集積回路１０Ｘのバイアス調整説明図である。
【０００３】
被調整回路１１には、バイアス回路１２からバイアス電流ＩＢが供給される。被調整回路１１の出力端は不図示の回路又は半導体集積回路１０Ｘの出力端子に接続され、被調整回路１１の出力端から見た負荷インピーダンスはＺＬである。
【０００４】
図１０は、図９中の被調整回路１１としての、スイッチトキャパシタ回路と演算増幅器１３Ｘとを組み合わせたサンプルホールド回路を示す。図１０では、負荷インピーダンスが容量ＣＬで近似できる場合を示している。図１１は、図１０の回路の動作を示す波形図である。
【０００５】
図１０中のスイッチは、図１１に示す２相クロックФ１及びФ２で制御され、クロックの高レベル及び低レベルがそれぞれそのクロックで制御されるスイッチのオン及びオフに対応している。スイッチ素子Ｐ１１、Ｐ１２及びＰ１３はクロックФ１で制御され、スイッチ素子Ｐ２１及びＰ２２はクロックФ２で制御される。
【０００６】
被調整回路１１の入出力電圧をそれぞれＶｉ及びＶｏで表す。クロックФ１が高レベルのとき、キャパシタＣ２の両端が接地されてリセットされると共に、キャパシタＣ１が入力電圧Ｖｉで充電される。キャパシタＣ１に充電される電荷量Ｑ１は、Ｃ１・Ｖｉである。次にクロックФ２が高レベルになると、この電荷Ｑ１がキャパシタＣ２へ移動し、充分なセットリング時間が与えられた場合には、キャパシタＣ２の電荷量Ｑ２はＣ２・Ｖｏとなる。Ｑ１＝Ｑ２であるので、Ｖｏ＝（Ｃ１／Ｃ２）Ｖｉと表される。
【０００７】
被調整回路１１を高速クロックで動作させた場合、被調整回路１１が負荷容量ＣＬに対して充分な駆動能力を有しなければ、スルーレートが不足してＶｏ＜（Ｃ１／Ｃ２）Ｖｉとなり、必要な出力振幅が得られない。
【０００８】
設計においては、製造過程で発生する回路素子特性の偏差、電源電圧及び温度の最悪条件下において、必要な出力スルーレートが得られるように、演算増幅器１３Ｘに供給するバイアス電流ＩＢが決定される。この際、バイアス電流ＩＢの変動に伴う演算増幅器１３Ｘの駆動能力の変動及び負荷容量ＣＬの変動が考慮される。
【０００９】
しかし、通常は最悪条件にならず、消費電力過多となる。
【００１０】
図１２は、同一設計に基づいて製造された被調整回路１１の異なる条件下での出力電圧Ｖｏを、図１１中の時間ｔ１〜ｔ３について示す。図１２中、ＶＬＬは被調整回路１１が最悪条件下で正常動作するために必要な出力電圧Ｖｏの下限値を示す。
【００１１】
図９に戻って、従来ではこの消費電力過多の問題を解決するために、バイアス電流ＩＢを調整可能なバイアス回路１２を半導体集積回路１０Ｘに備え、被調整回路１１に供給されるバイアス電流ＩＢと同じ値のバイアス電流ＩＢをバイアス回路１２から外部に取り出して電流計１４で測定し、この値が所定範囲内になるように、調整回路１５Ｘによりバイアス電流ＩＢを調整するというトリミング調整が行われていた。この調整は、半導体集積回路１０Ｘの製造の最終段階で行われる。
【００１２】
【発明が解決しようとする課題】
しかし、負荷インピーダンスの特性偏差や電源電圧及び温度の変動による負荷インピーダンスの値の変化を考慮していないので、負荷インピーダンスの最大値を想定してバイアス電流ＩＢを決定しなければならず、省電力化が不十分となる。また、半導体集積回路１０Ｘの製造段階でバイアス電流ＩＢの調整作業を行う必要があるので、コスト高となる。
【００１３】
本発明の目的は、このような問題点に鑑み、出力のスルーレートがバイアス電流に依存する回路を、製品出荷前にバイアス電流の調整を行うことなく、より省電力化することができる半導体集積回路を提供することにある。
【００１４】
【課題を解決するための手段及びその作用効果】
本発明による半導体集積回路の一態様では、出力のスルーレートがバイアス電流に依存する被調整回路のレプリカ回路と、バイアス電流自動調整回路とを備え、調整のためにこのレプリカ回路に対し所定の動作を繰り返し実行させる。この自動調整回路は、評価回路と比較回路とバイアス調整回路とを有する。該評価回路は、該レプリカ回路の出力端から見た負荷インピーダンスが該被調整回路の出力端から見た負荷インピーダンスと略同一になるように設計されている。
【００１５】
該評価回路では、その出力をリセットし、該レプリカ回路に所定値をステップ入力してから第１時間経過した後の第１出力信号と第２時間経過した後の第２出力信号との差を所定回数求め、該差を累積加算する、という処理を繰り返す。該比較回路では、この累積加算した値を設定値と比較する。該バイアス調整回路では、バイアス調整回路該所定回数毎に、該比較回路の比較結果に応じて該レプリカ及び該被調整回路のバイアス電流を同じように変化させる。
【００１６】
この半導体集積回路によれば、製造偏差、電源電圧及び周囲温度により該被調整回路のバイアス電流及び出力負荷にばらつきがあっても、それに応じてバイアス電流が適当に自動調整されるので、省電力化が実現できる。また、該自動調整回路の回路素子の寄生容量は、該被調整回路を含む主信号系に影響を与えず、しかも、該主信号系の動作を止めることなくこれと平行して該被調整回路のバイアス電流を自動調整することができる。さらに、該半導体集積回路の製造の最終段階でバイアス電流調整作業を行う必要がなくなり、そのコストを低減することができる。
【００１７】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１８】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１９】
［第１実施形態］
図１は、出力のスルーレートがバイアス電流に依存する被調整回路１１及びバイアス電流自動調整回路を含む半導体集積回路１０のブロック図である。
【００２０】
被調整回路１１の出力端は、不図示の他の回路又は半導体集積回路１０の出力端子に接続され、被調整回路１１の出力端から見た負荷インピーダンスはＺＬである。半導体集積回路１０内には、被調整回路１１と実質的に同一のレプリカ回路１１Ｒが形成されている。被調整回路１１との同一性をより高めるために、レプリカ回路１１Ｒは被調整回路１１の近くに形成されている。被調整回路１１とレプリカ回路１１Ｒには同じ値のバイアス電流が流れ、この値はバイアス電流調整回路１５により調整可能となっている。レプリカ回路１１Ｒの出力端からみた負荷インピーダンスが被調整回路１１のそれにほぼ等しい値になるように、レプリカ回路１１Ｒの出力端に接続された評価回路１６が設計されている。
【００２１】
評価回路１６は、減算・積分回路１７と制御回路１８とを備え、減算・積分回路１７はスイッチ素子Ｐ２Ａ及び２Ｂと積分回路１９とを備えている。
【００２２】
スイッチ素子Ｐ２Ａは、レプリカ回路１１Ｒの出力端と積分回路１９の反転入力端との間に接続され、スイッチ素子Ｐ２Ｂは、レプリカ回路１１Ｒの出力端と積分回路１９の非反転入力端との間に接続されている。積分回路１９は、反転入力端と非反転入力端とを備え、非反転入力端に供給された信号と反転入力端に供給された信号との差に比例した値を累積加算し、これを差累積加算電圧ＶＤとして出力する。累積加算するのは、バイアス電流調整精度を高めるためである。すなわち、該差が極めて微小であり、許容誤差範囲内でこれを直接比較評価することが困難であるので、該差を累積加算する。
【００２３】
差累積加算電圧ＶＤは比較器２０の非反転入力端に供給され、比較器２０の反転入力端には基準電圧ＶＳが供給される。比較器２０から出力されるイネーブル信号ＥＮは、ＶＤ＞ＶＳのとき高レベル、ＶＤ＜ＶＳのとき低レベルである。
【００２４】
制御回路１８は、レプリカ回路１１Ｒ及び減算・積分回路１７に対しタイミング信号を供給して、レプリカ回路１１Ｒ及び減算・積分回路１７を後述のように周期的に動作させ、減算・積分回路１７がＮ回繰り返し動作した後にイネーブル信号ＥＮが高レベルであれば、すなわちＶＤ＞ＶＳであれば、バイアス電流調整回路１５に調整信号ＡＰのパルスを供給する。バイアス電流調整回路１５はこのパルスに応答して、レプリカ回路１１Ｒ及び被調整回路１１のバイアス電流を、その値が最適値に収束する方向へ１ステップ調整する。
【００２５】
図２は、図１の一部の構成例を示す。
【００２６】
被調整回路１１は、電源電位ＶＤＤとグランドとの間に回路２１とＦＥＴ２２とが直列接続されている。レプリカ回路１１ＲのＦＥＴ２１Ｒ及び２２Ｒはそれぞれ被調整回路１１のＦＥＴ２１及び２２に対応している。
【００２７】
バイアス電流調整回路１５は、カウンタ２３と、その計数値が供給されるＤ／Ａ変換器２４とを備え、Ｄ／Ａ変換器２４の出力がゲート電圧ＶＧとしてＦＥＴ２２及びＦＥＴ２２Ｒのゲートに供給される。ＦＥＴ２２及びＦＥＴ２２Ｒには、ゲート電圧ＶＧの値に応じたバイアス電流ＩＢが流れる。ゲート電圧ＶＧが上昇すると、バイアス電流ＩＢが増加して回路２１及び２１Ｒの出力スルーレートが高くなる。
【００２８】
制御回路１８では、クロックＣＬＫがゲート回路２５を介してタイミング発生回路２６に供給される。タイミング発生回路２６は、このクロックＣＬＫに基づいて、図１のレプリカ回路１１Ｒ及び減算・積分回路１７に対するタイミング信号を生成する。タイミング発生回路２６はまた、パルス周期が比較判定周期（図３のステップＳ７でＫ＝Ｎと判定される周期）に等しい判定サイクル信号ＪＣＳを生成してアンドゲート２８の一方の入力端に供給する。アンドゲート２８の他方の入力端にはイネーブル信号ＥＮが供給され、イネーブル信号ＥＮが高レベルの間、判定サイクル信号ＪＣＳのパスルがアンドゲート２８を介し調整信号ＡＰとしてカウンタ２３のクロック入力端ＣＫに供給される。ゲート回路２５は、電源投入後、クロックＣＬＫに対しスルー状態になり、この状態がフリップフロップに保持され、判定サイクル信号ＪＣＳのパルス立ち上がりでイネーブル信号ＥＮが低レベルになると、このフリップフロップがリセットされてクロックＣＬＫに対し遮断状態になり、制御回路１８の動作が停止、すなわちバイアス電流自動調整動作が完了する。
【００２９】
図３は、図１の制御回路１８による制御のシーケンスを示すフローチャートである。図４（Ａ）〜（Ｃ）は、図１中の出力電圧Ｖｏの波形並びにスイッチ素子Ｐ２Ａ及びＰ２Ｂのオン／オフ波形を示す。以下、括弧内は図３中のステップ識別符号である。
【００３０】
（Ｓ１）積分回路１９をリセットしてその出力ＶＤを０Ｖにする。また、内部カウンタＫに初期値１をロードし、図２のカウンタ２３に初期値をロードする。
【００３１】
（Ｓ２）レプリカ回路１１Ｒをリセットしてその出力電圧Ｖｏを０Ｖにする。
【００３２】
（Ｓ３）レプリカ回路１１Ｒに対し、入力電圧Ｖｉをステップ入力させる。これにより、出力電圧Ｖｏが例えば図４（Ａ）に示す如く立ち上がる。
【００３３】
（Ｓ４）カウンタＫが奇数であればステップＳ５へ進み、偶数であればステップＳ６へ進む。
【００３４】
（Ｓ５）レプリカ回路１１Ｒに入力電圧Ｖｉをステップ入力してから時間ｔ１経過するまで、図４（Ａ）に示す如くスイッチ素子Ｐ２Ｂをオンにし、積分回路１９に対し、スイッチ素子Ｐ２Ｂがオンからオフに遷移する時の出力電圧Ｖｏの値Ｖｏ１をＶＤに加算させる。次にステップＳ７へ進む。
【００３５】
（Ｓ６）レプリカ回路１１Ｒに入力電圧Ｖｉをステップ入力してから時間ｔ２経過するまで、図４（Ａ）に示す如くスイッチ素子Ｐ２Ａをオンにし、積分回路１９に対し、スイッチ素子Ｐ２Ａがオンからオフに遷移する時の出力電圧Ｖｏの値Ｖｏ２をＶＤから減算させる。
【００３６】
（Ｓ７）Ｎ＜ＫであればステップＳ８へ進み、Ｎ＝ＫであればステップＳ９へ進む。
【００３７】
（Ｓ８）カウンタＫの値を１だけインクリメントし、ステップＳ２へ戻る。
【００３８】
ステップＳ２〜Ｓ８の処理を２回繰り返す毎に、ΔＶ＝Ｖｏ１−Ｖｏ２がＶＤに加算される。一般には、差電圧ΔＶに比例した値がＶＤに加算される。
【００３９】
（Ｓ９）図２中の判定サイクル信号ＪＣＳが立ち上がり、この時イネーブル信号ＥＮが高レベル（‘Ｈ’）、すなわちＶＤ＞ＶＳであれば、ステップＳ１０へ進み、そうでなければ図２においてクロックＣＬＫがタイミング発生回路２６に供給されず、制御回路１８の動作が停止する。調整信号ＡＰのパルスがカウンタ２３に供給されなくなり、カウンタ２３の出力が固定されるので、ゲート電圧ＶＧ及びバイアス電流ＩＢも固定される。これにより、バイアス電流自動調整が完了する。
【００４０】
（Ｓ１０）図２において、判定サイクル信号ＪＣＳのパルスがアンドゲート２８を通り、調整信号ＡＰのパルスとしてカウンタ２３のクロック入力端ＣＫに供給される。次に、ステップＳ１へ戻る。
【００４１】
図４（Ａ）〜（Ｃ）の出力電圧Ｖｏの波形に対応するゲート電圧ＶＧの値をそれぞれＶＧ１、ＶＧ２及びＶＧ３で表すと、ＶＧ１＜ＶＧ２＜ＶＧ３である。すなわち、図４（Ａ）よりも図４（Ｂ）の場合の方がバイアス電流ＩＢの値が大きく、図４（Ｂ）よりも図４（Ｃ）の場合の方がバイアス電流ＩＢの値が大きい。バイアス電流ＩＢの値が大きいほど、出力電圧Ｖｏの立ち上がり時間が短くなって差電圧ΔＶが小さくなり、これをＮ回積算したＶＤの値も小さくなる。ＶＤの値が小さいほど消費電力が大きくなるので、消費電力過多を防止できる。被調整回路１１が正常動作する適当なＶＤの値を予め求めておき、この値を基準電圧ＶＳとしておく。
【００４２】
ゲート電圧ＶＧは調整信号ＡＰのパルスに応答して、図５（Ａ）に示すように階段状に変化する。
【００４３】
本実施形態によれば、被調整回路１１に対し上述のようなバイアス電流自動調整回路が半導体集積回路１０に備えられているので、製造偏差、電源電圧及び周囲温度により被調整回路１１のバイアス電流及び出力負荷にばらつきがあっても、それに応じてバイアス電流が適当に自動調整され、省電力化が実現できる。また、半導体集積回路１０の製造の最終段階でバイアス電流調整作業を行う必要がなくなり、そのコストを低減することができる。さらに、被調整回路１１に対応してレプリカ回路１１Ｒを備え、その出力を用いて自動調整を行っているので、自動調整回路の回路素子の寄生容量が主信号系に影響を与えず、しかも、主信号系の動作を止めることなくこれと平行して被調整回路１１のバイアス電流を自動調整することができる。
【００４４】
なお、バイアス電流ＩＢを収束させるのに他の方法を採用してもよい。例えば、カウンタ２３をダウンカウンタで置き換え、図１中の比較器２０の非反転入力端及び反転入力端にそれぞれ基準電圧ＶＳ及び差累積加算電圧ＶＤを供給するようにしてもよい。この場合、ゲート電圧ＶＧは図５（Ｂ）に示すように変化する。また、図２のカウンタ２３及びアンドゲート２８を用いずに、判定サイクル信号ＪＣＳのパルスが供給される毎に、イネーブル信号ＥＮの符号に応じて１／２探索方でゲート電圧ＶＧを図５（Ｃ）に示す如く変化させ、差累積加算電圧ＶＤと基準電圧ＶＳとの差の絶対値が設定値ε以下になるまでこれを繰り返すようにしてもよい。
【００４５】
図６及び図７はそれぞれ、図１中のレプリカ回路１１Ｒ及び減算・積分回路１７の構成例を示す。これらの回路は、相補入出力型である。図８は、クロックＣＬＫと、図６及び図７の回路に供給される制御信号と、図２中の判定サイクル信号ＪＣＳとを示す。図８は図３中のＮの値が４である場合を示している。
【００４６】
このレプリカ回路１１Ｒは、スイッチトキャパシタ回路と相補入出力型演算増幅器１３とを組み合わせたサンプルホールド回路であり、図１０の被調整回路１１に類似している。図６中のスイッチ素子には、図１０中の対応するものと同じ符号を付している。図６の回路では、図１０中にないスイッチ素子として、Ｐ１４及びＰ２３を備えている。
【００４７】
スイッチ素子Ｐ１４は、レプリカ回路１１Ｒのリセット時に演算増幅器１３の反転入力端と非反転出力端との間及び非反転入力端と反転出力端との間を短絡して、演算増幅器１３の相補入出力を同電位、例えば１．４Ｖにしてオフセットを０Ｖにするためのものである。スイッチ素子Ｐ２３は、このリセット時に演算増幅器１３の出力をキャパシタＣ２１及びＣ２２から切り離して、キャパシタＣ２１及びＣ２２を演算増幅器１３とは異なるグランド電位にリセットするためである。
【００４８】
スイッチ素子Ｐ１１〜Ｐ１４は、クロックＣＬＫを４分周した図８中のクロックФ１によりオン／オフ制御され、クロックФ１が高レベルのときこれらスイッチがオンになる。スイッチ素子Ｐ２１〜Ｐ２３は、クロックФ１と逆相のクロックФ２によりオン／オフ制御され、クロックФ２が高レベルのときこれらスイッチがオンになる。キャパシタＣ１１及びＣ１２は互いに同一容量値であり、図１０のキャパシタＣ１に対応している。キャパシタＣ２１及びＣ２２は互いに同一容量値であり、図１０のキャパシタＣ２に対応している。
【００４９】
レプリカ回路１１Ｒには、相補入力信号として例えばＶｉｐ＝１．６Ｖ、Ｖｉｍ＝１．２Ｖが供給される。
【００５０】
図６の回路の動作は、上述した図１０のそれから容易に理解できるので、その説明を省略する。
【００５１】
図７の減算・積分回路１７は、図６のレプリカ回路１１Ｒと類似しており、相補入出力型演算増幅器３０、極性切換回路３１、スイッチ素子Ｐ１５、キャパシタＣＬ１及びＣＬ２、Ｃ３１及びＣ３２、極性切換回路３２はそれぞれ図６の演算増幅器１３、スイッチ素子Ｐ１１、Ｐ２１、キャパシタＣ１１及びＣ１２、Ｃ２１及びＣ２２、スイッチ素子Ｐ２２に対応している。
【００５２】
スイッチ素子Ｐ２Ａ及びＰ２Ｂを平行及びクロス接続（正逆接続）した極性切換回路３１は、電荷量の加減算を可能にするためのものであり、スイッチ素子Ｐ２３をオン、スイッチ素子Ｐ１５及びＰ１６をオフにした状態で、出力電圧Ｖｏｐ及びＶｏｍでそれぞれキャパシタＣＬ１及びＣＬ２を充電し又はキャパシタＣＬ２及びＣＬ１を充電して、次にこれらの電荷をキャパシタＣ３１及びＣ３２に移すと、キャパシタＣ３１及びＣ３２の積算電荷に対し加算及び減算が行われる。
【００５３】
キャパシタＣＬ１及びＣＬ２の容量値は、図６の回路の出力端からみた負荷インピーダンスが図１中の負荷インピーダンスＺＬにほぼ等しくなるように定められる。
【００５４】
キャパシタＣＬ１及びＣＬ２の電荷は、極性切換回路３２及び３３が正又は逆の接続状態でスイッチ素子Ｐ２３をオフにしスイッチ素子Ｐ１５及びＰ１６をオンにすることにより、それぞれキャパシタＣ３１及びＣ３２に移動する。
【００５５】
極性切換回路３２及び３３はオフセット電圧相殺用であり、極性切換回路３２及び３３を正接続状態にしてキャパシタＣＬ１及びＣＬ２の電荷をそれぞれキャパシタＣ３１及びＣ３２に移した時にキャパシタＣ３１及びＣ３２に加算されるオフセット電圧の極性と、極性切換回路３２及び３３を逆接続状態にしてキャパシタＣＬ１及びＣＬ２の電荷をそれぞれキャパシタＣ３１及びＣ３２に移した時にキャパシタＣ３１及びＣ３２に加算されるオフセット電圧の極性とが逆になって、オフセット電圧が相殺される。
【００５６】
リセットスイッチ素子ＲＳＷ１及びＲＳＷ２は、キャパシタＣ３１及びＣ３２の電荷をリセットするためのものである。
【００５７】
スイッチ素子Ｐ２Ａ及びＰ２Ｂはそれぞれ図８中のクロックФ２Ａ及びクロックФ２Ｂにより制御される。スイッチ素子Ｐ１５及びＰ１６は、図６中のスイッチ素子Ｐ１１〜Ｐ１４と共に図８中のクロックФ１により制御される。スイッチ素子Ｐ２３は、図６中のスイッチ素子Ｐ２１〜Ｐ２３と共に、図８中のクロックФ２により制御される。スイッチ素子Ｐ３１及びＰ３２は図８中のクロックФ３により制御される。スイッチ素子Ｐ４１及びＰ４２は図８中のクロックФ４により制御される。リセットスイッチ素子ＲＳＷ１及びＲＳＷ２は図８中のクロックФＲＳＴにより制御される。図８中のスイッチ素子制御用クロックはいずれも、高レベル及び低レベルがそれぞれこのクロックで制御されるスイッチ素子のオン及びオフに対応している。
【００５８】
相補出力電圧ＶＤｐとＶＤｍの差電圧が図１中の差累積加算電圧ＶＤに対応しており、これが基準電圧ＶＳと比較器２０（図１）で比較される。
【００５９】
次に、図７の回路の動作を、図８を参照して説明する。
【００６０】
（ｔ１〜ｔ２）リセットスイッチ素子ＲＳＷ１及びＲＳＷ２がオンであり、減算・積分回路１７がリセット、すなわちキャパシタＣ３１及びＣ３２の電荷がリセットされる。
【００６１】
（ｔ２〜ｔ９）リセットスイッチ素子ＲＳＷ１及びＲＳＷ２はオフである。時間ｔ２〜ｔ７ではスイッチ素子Ｐ４１及びＰ４２がオン、スイッチ素子Ｐ３１及びＰ３２がオフであり、次の時間ｔ７〜ｔ９ではこの逆である。
【００６２】
時間ｔ２〜ｔ７の詳細は次の通りである。
【００６３】
（ｔ３〜ｔ４）スイッチ素子Ｐ２Ａがオン、スイッチ素子Ｐ２Ｂがオフ、スイッチ素子Ｐ１５及びＰ１６がオフ、スイッチ素子Ｐ２３がオンであり、キャパシタＣＬ１及びＣＬ２がそれぞれ出力電圧Ｖｏｐ及びＶｏｍで充電される。ｔ４でスイッチ素子Ｐ２Ａがオフになり、この時の出力電圧Ｖｏｐ及びＶｏｍの電圧がそれぞれキャパシタＣＬ１及びＣＬ２に保持される。
【００６４】
（ｔ５〜ｔ６）スイッチ素子Ｐ２３がオフ、スイッチ素子Ｐ１５及びＰ１６がオンであり、キャパシタＣＬ１及びＣＬ２の電荷がそれぞれキャパシタＣ３１及びＣ３２に移動する。
【００６５】
（ｔ６〜ｔ７）スイッチ素子Ｐ２Ａがオフ、スイッチ素子Ｐ２Ｂがオン、スイッチ素子Ｐ１５及びＰ１６がオフ、スイッチ素子Ｐ２３がオンであり、キャパシタＣＬ１及びＣＬ２がそれぞれ出力電圧Ｖｏｍ及び出力電圧Ｖｏｐで充電される。ｔ７でスイッチ素子Ｐ２Ｂがオフになり、この時の出力電圧Ｖｏｍ及び出力電圧Ｖｏｐの電圧がそれぞれキャパシタＣＬ１及びＣＬ２に保持される。
【００６６】
時間ｔ７〜ｔ１０の詳細は、次の通りである。
【００６７】
（ｔ７〜ｔ８）スイッチ素子Ｐ２３がオフ、スイッチ素子Ｐ１５及びＰ１６がオンであり、キャパシタＣＬ１及びＣＬ２の電荷がそれぞれキャパシタＣ３１及びＣ３２に移動する。
【００６８】
時間ｔ８〜ｔ１０においては、上記ｔ３〜ｔ８と同様な動作が行われる。但し、ｔ１０でキャパシタＣ３１及びＣ３２がリセットされる直前に、判定サイクル信号ＪＣＳのパルスが図２のタイミング発生回路２６から出力される。
【００６９】
このような動作により、図１について説明した動作が実行される。
【００７０】
なお、本発明には外にも種々の変形例が含まれる。
【００７１】
例えば、バイアス電流自動調整処理は、電源投入時のみならず、一定時間おき、システムリセット時、温度又は電源電圧が設定範囲外になった時などに開始するようにしてもよい。また、被調整回路１１は、出力スルーレートがバイアス電流に依存するものであればよい。
【図面の簡単な説明】
【図１】本発明の一実施形態の、出力のスルーレートがバイアス電流に依存する被調整回路及びバイアス電流自動調整回路を含む半導体集積回路のブロック図である。
【図２】図１の一部の構成例を示すブロック図である。
【図３】図１の制御回路による制御のシーケンスを示すフローチャートである。
【図４】（Ａ）〜（Ｃ）はいずれも、図１中の出力電圧Ｖｏの波形並びにスイッチ素子Ｐ２Ａ及びＰ２Ｂのオン／オフ波形を示す図である。
【図５】（Ａ）〜（Ｃ）はそれぞれステップアップ、ステップダウン及び１／２探索法でバイアス電流を自動調整する場合のバイアス電流調整回路の出力値の時間的変化を示す線図である。
【図６】図１中のレプリカ回路の構成例を示す図である。
【図７】図１中の減算・積分回路の構成例を示す図である。
【図８】基準クロックＣＬＫと、図６及び図７の回路のスイッチ素子に供給される制御信号と、図２中の判定サイクル信号ＪＣＳとを示すタイミングチャートである。
【図９】出力のスルーレートがバイアス電流に依存する被調整回路を含む従来の半導体集積回路のバイアス調整説明図である。
【図１０】図９中の被調整回路としての、スイッチトキャパシタ回路と演算増幅器とを組み合わせたサンプルホールド回路を示す図である。
【図１１】図１０の回路の動作を示す波形図である。
【図１２】同一設計に基づいて製造された被調整回路の異なる条件下での出力電圧Ｖｏの波形を、図１１中の時間ｔ１〜ｔ３について示す図である。
【符号の説明】
１０ 半導体集積回路
１１ 被調整回路
１１Ｒ レプリカ回路
１２ バイアス回路
１３、３０ 相補入出力型演算増幅器
１５ バイアス電流調整回路
１６ 評価回路
１７ 減算・積分回路
１８ 制御回路
１９ 積分回路
２０ 比較器
２２、２２Ｒ ＦＥＴ
２３ カウンタ
２４ Ｄ／Ａ変換器
２５ ゲート回路
２６ タイミング発生回路
３１〜３３ 極性切換回路
Claims (10)
- 出力のスルーレートがバイアス電流に依存する被調整回路と、
該バイアス電流と実質的に同じ値のバイアス電流が流れる、該被調整回路のレプリカ回路と、
出力をリセットし、該レプリカ回路に所定値をステップ入力してから第１時間経過した後の第１出力信号と第２時間経過した後の第２出力信号との差を所定回数求め、該差を累積加算する、という処理を繰り返す評価回路と、
この累積加算した値を設定値と比較する比較回路と、
該所定回数毎に、該比較回路の比較結果に応じて該バイアス電流を変化させるバイアス調整回路と、
を有し、該レプリカ回路の出力端から見た負荷インピーダンスが該被調整回路の出力端から見た負荷インピーダンスと略同一になるように該評価回路が設計されていることを特徴とする半導体集積回路。 - 上記評価回路は、
上記第１出力信号と上記第２出力信号との差を積分する減算・積分回路と、
制御回路とを有し、該制御回路は、
（１）該減算・積分回路の積分値をリセットさせ、
（２）該レプリカ回路をリセットし、次いで該レプリカ回路に所定値を入力させ、この入力後、第１時間経過した後又は該第１時間経過するまで該レプリカ回路の出力を該第１出力信号として該減算・積分回路に供給させ、次いで該レプリカ回路をリセットし、次いで該レプリカ回路に該所定値を入力させ、この入力後、第２時間経過した後又は該第２時間経過するまで該レプリカ回路の出力を該第２出力信号として該減算・積分回路に供給させるという処理を上記所定回数繰り返し、
該（１）と（２）の処理を繰り返す、
ことを特徴とする請求項１記載の半導体集積回路。 - 上記バイアス調整回路は、上記比較回路により上記累積加算値が上記設定値より大きいと判定されたことに応答して上記バイアス電流をステップアップさせ、
上記制御回路は、該累積加算値が該設定値より小さいと判定されたことに応答して動作を停止する、
ことを特徴とする請求項２記載の半導体集積回路。 - 上記バイアス調整回路は、上記比較回路により上記累積加算値が上記設定値より小さいと判定されたことに応答して上記バイアス電流をステップダウンさせ、
上記制御回路は、該累積加算値が該設定値より大きい判定されたことに応答して動作を停止する、
ことを特徴とする請求項２記載の半導体集積回路。 - 上記バイアス調整回路は、上記比較回路により上記累積加算値が上記設定値より小さいと判定されたことに応答して上記バイアス電流をステップダウンさせ、該累積加算値が該設定値より大きい判定されたことに応答して該バイアス電流をステップアップさせ、
上記制御回路は、該累積加算値と該設定値との差の絶対値が所定値より小さい場合に動作を停止する、
ことを特徴とする請求項２記載の半導体集積回路。 - 上記レプリカ回路は相補出力型であり、
上記減算・積分回路は、
相補入出力型演算増幅回路と、
該演算増幅回路の反転入力端と非反転出力端との間に接続された第１キャパシタと、
該演算増幅回路の非反転入力端と反転出力端との間に接続された第２キャパシタと、
該第１及び第２キャパシタの電荷をリセットするリセットスイッチ回路と、
第３及び第４キャパシタと、
該レプリカ回路の相補出力でそれぞれ該第３及び該第４キャパシタを充電させ又はそれぞれ第４及び第３キャパシタを充電させ、次いで該第３及び該第４キャパシタの電荷をそれぞれ該第１及び第２キャパシタに移すスイッチ回路と、
を有することを特徴とする請求項３記載の半導体集積回路。 - 上記減算・積分回路は、
上記第３及び第４キャパシタの第１端をそれぞれ上記演算増幅回路の反転及び非反転入力端に接続させて正接続状態にし又はそれぞれ該演算増幅回路の該非反転及び反転入力端に接続させて逆接続状態にする第１極性切換スイッチ回路と、上記第３及び第４キャパシタの第２端をそれぞれ該演算増幅回路の非反転及び反転出力端に接続させて正接続状態にし又はそれぞれ該演算増幅回路の該反転及び非反転出力端に接続させて逆接続状態にする第２極性切換スイッチ回路と、
を有することを特徴とする請求項６記載の半導体集積回路。 - 上記制御回路は、上記第１及び第２極性切換スイッチ回路を共に上記正接続状態にする第１期間と、該第１及び第２極性切換スイッチ回路を共に上記逆接続状態にする第２期間とを交互に繰り返し、該第１及び第２期間の各々において上記（２）の上記処理を１回行うことを特徴とする請求項７記載の半導体集積回路。
- 上記被調整回路は、演算増幅回路を有することを特徴とする請求項１乃至７のいずれか１つに記載の半導体集積回路。
- 上記被調整回路はさらに、上記演算増幅回路の入力段に接続されスイッチトキャパシタ回路を有することを特徴とする請求項９記載の半導体集積回路。
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