KR100732924B1

KR100732924B1 - 반도체 집적 회로

Info

Publication number: KR100732924B1
Application number: KR1020010048686A
Authority: KR
Inventors: 난바히로미; 미즈타니도루; 이케시타마코토; 다케야부마사토
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2000-11-24
Filing date: 2001-08-13
Publication date: 2007-06-29
Also published as: DE60102549D1; JP2002164770A; KR20020040542A; US6535039B2; USRE40168E1; EP1217741B1; TW503557B; EP1217741A1; DE60102549T2; JP3841640B2; US20020063590A1

Abstract

본 발명의 목적은 출력의 슬루 레이트(slew rate)가 바이어스 전류에 의존하는 회로를 제품 출하 전에 바이어스 전류를 조정하지 않고 보다 전력이 절약되도록 하는 것이다.

본 발명에 따른 평가 회로(16)에서는 그 출력을 리셋하고, 복제 회로(11R)에 전압(Vi)을 스텝 입력하고 나서 시간 t1 경과한 후와 시간 t2 경과한 후의 복제 회로(11R)의 출력 전압(Vo)의 차를 소정 횟수 구하고, 그 차를 누적 가산하는 등의 처리를 반복한다. 비교 회로(20)에서는 누적 가산 전압(VD)을 기준 전압(VS)과 비교한다. 바이어스 조정 회로(15)는 상기 소정 횟수마다 VD＞VS이면 복제 회로(11R) 및 피조정 회로(11)의 바이어스 전류를 스텝 업시키고, VD＜VS이면 조정을 종료한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

도 1은 본 발명의 일실시 형태에 따른 출력의 슬루 레이트가 바이어스 전류에 의존하는 피조정 회로 및 바이어스 전류 자동 조정 회로를 포함하는 반도체 집적 회로의 블럭도이다.

도 2는 도 1의 일부의 구성예를 도시하는 블럭도이다.

도 3은 도 1의 제어 회로에 의한 제어의 시퀀스를 도시하는 플로우차트이다.

도 4(A)∼(C)는 모두 도 1 중의 출력 전압(Vo)의 파형 및 스위치 소자(P2A 및 P2B)의 온/오프 파형을 도시한 도면이다.

도 5(A)∼(C)는 각각 스텝 업, 스텝 다운 및 1/2 탐색법으로 바이어스 전류를 자동 조정하는 경우의 바이어스 전류 조정 회로의 출력값의 시간적 변화를 도시하는 선도이다.

도 6은 도 1 중의 복제 회로의 구성예를 도시하는 도면이다.

도 7은 도 1 중의 감산·적분 회로의 구성예를 도시하는 도면이다.

도 8은 기준 클록(CLK)과, 도 6 및 도 7의 회로의 스위치 소자에 공급되는 제어 신호와, 도 2 중의 판정 사이클 신호(JCS)를 도시하는 타이밍 차트이다.

도 9는 출력의 슬루 레이트가 바이어스 전류에 의존하는 피조정 회로를 포함하는 종래의 반도체 집적 회로의 바이어스 조정 설명도이다.

도 10은 도 9 중의 피조정 회로로서의 스위치드 커패시터 회로와 연산 증폭기를 조합한 샘플 홀드 회로를 도시한 도면이다.

도 11은 도 10의 회로의 동작을 도시하는 파형도이다.

도 12는 동일 설계에 기초하여 제조된 피조정 회로의 다른 조건하에서의 출력전압(Vo)의 파형을 도 11 중의 시간 t1∼t3에 대해서 도시한 도면이다.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 반도체 집적 회로

11 : 피조정 회로

11R : 복제 회로

12 : 바이어스 회로

13, 30 : 상보 입출력형 연산 증폭기

15 : 바이어스 전류 조정 회로

16 : 평가 회로

17 : 감산·적분 회로

18 : 제어 회로

19 : 적분 회로

20: 비교기

22, 22R : FET

23 : 카운터

24 : D/A 변환기

25 : 게이트 회로

26 : 타이밍 발생 회로

31∼33 : 극성 전환 회로

본 발명은 출력의 슬루 레이트(slew rate : 단위 시간당 출력 전압의 변화량)가 바이어스 전류에 의존하는 피조정 회로 및 상기 바이어스 전류의 값을 자동 조정하는 회로를 포함하는 반도체 집적 회로에 관한 것이다.

도 9는 출력의 슬루 레이트가 바이어스 전류(IB)에 의존하는 피조정 회로(11)를 포함하는 종래의 반도체 집적 회로(10X)의 바이어스 조정 설명도이다.

피조정 회로(11)에는 바이어스 회로(12)로부터 바이어스 전류(IB)가 공급된다. 피조정 회로(11)의 출력단은 도시하지 않은 회로 또는 반도체 집적 회로(10X)의 출력 단자에 접속되고, 피조정 회로(11)의 출력단에서 바라본 부하 임피던스는 ZL이다.

도 10은 도 9 중의 피조정 회로(11)로서의 스위치드 커패시터 회로와 연산 증폭기(13X)를 조합한 샘플 홀드 회로를 도시한다. 도 10에서는 부하 임피던스를 용량 CL에서 근사 가능한 경우를 나타내고 있다. 도 11은 도 10의 회로의 동작을 도시하는 파형도이다.

도 10 중의 스위치는 도 11에 도시하는 2상 클록(Φ1 및 Φ2)으로 제어되고, 클록의 고레벨 및 저레벨이 각각 그 클록으로 제어되는 스위치의 온 및 오프에 대응하고 있다. 스위치 소자(P11, P12 및 P13)는 클록(Φ1)으로 제어되고, 스위치 소자(P21 및 P22)는 클록(Φ2)으로 제어된다.

피조정 회로(11)의 입출력 전압을 각각 Vi 및 Vo로 나타낸다. 클록(Φ1)이 고레벨일 때, 커패시터(C2)의 양단이 접지되어 리셋됨과 동시에, 커패시터(C1)가 입력 전압(Vi)으로 충전된다. 커패시터(C1)에 충전되는 전하량(Q1)은 C1·Vi이다. 다음에 클록(Φ2)이 고레벨이 되면, 이 전하(Q1)가 커패시터(C2)로 이동하고, 충분한 안정 시간이 주어진 경우에는, 커패시터(C2)의 전하량(Q2)은 C2·Vo가 된다. Q1=Q2이기 때문에 Vo=(C1/C2)Vi로 표현된다.

피조정 회로(11)를 고속 클록으로 동작시킨 경우, 피조정 회로(11)가 부하 용량(CL)에 대하여 충분한 구동 능력을 지니지 않으면, 슬루 레이트가 부족하여 Vo＜(C1/C2)Vi가 되어, 필요한 출력 진폭을 얻을 수 없다.

설계에 있어서는 제조 과정에서 발생하는 회로 소자 특성의 편차, 전원 전압 및 온도의 최악 조건하에 있어서, 필요한 출력 슬루 레이트를 얻을 수 있도록 연산 증폭기(13X)에 공급하는 바이어스 전류(IB)가 결정된다. 이 때, 바이어스 전류(IB)의 변동에 따른 연산 증폭기(13X)의 구동 능력의 변동 및 부하 용량(CL)의 변동이 고려된다.

그러나, 통상은 최악 조건으로 되지 않고, 소비 전력이 과다하게 된다.

도 12는 동일 설계에 기초하여 제조된 피조정 회로(11)의 다른 조건하에서의 출력 전압(Vo)을 도 11 중의 시간 t1∼t3에 대해서 도시한다. 도 12 중 VLL은 피 조정 회로(11)가 최악 조건하에서 정상 동작하는 데 필요한 출력 전압(Vo)의 하한값을 나타낸다.

도 9로 되돌아가서, 종래에는 이 소비 전력 과다의 문제를 해결하기 위해서, 바이어스 전류(IB)를 조정할 수 있는 바이어스 회로(12)를 반도체 집적 회로(10X)에 구비하고, 피조정 회로(11)에 공급되는 바이어스 전류(IB)와 동일한 값의 바이어스 전류(IB)를 바이어스 회로(12)로부터 외부로 추출하여 전류계(14)로 측정하며, 이 값이 소정 범위 내가 되도록 조정 회로(15X)에 의해 바이어스 전류(IB)를 조정하는 등의 트리밍 조정이 행하여지고 있었다. 이 조정은 반도체 집적 회로(10X)의 제조의 최종 단계에서 행해진다.

그러나, 부하 임피던스의 특성 편차나 전원 전압 및 온도의 변동에 따른 부하 임피던스의 값의 변화를 고려하지 않고 있기 때문에, 부하 임피던스의 최대값을 상정하여 바이어스 전류(IB)를 결정하지 않으면 안되므로 전력 절약화가 불충분하게 된다. 또한, 반도체 집적 회로(10X)의 제조 단계에서 바이어스 전류(IB)의 조정 작업을 행할 필요가 있기 때문에 비용이 상승한다.

본 발명의 목적은 이러한 문제점을 감안하여 출력의 슬루 레이트가 바이어스 전류에 의존하는 회로를 제품 출하 전에 바이어스 전류의 조정을 행하지 않고, 보다 전력 절약화 할 수 있는 반도체 집적 회로를 제공하는 것에 있다.

본 발명에 따른 반도체 집적 회로의 일형태에서는 출력의 슬루 레이트가 바 이어스 전류에 의존하는 피조정 회로의 복제 회로와, 바이어스 전류 자동 조정 회로를 구비하며, 조정을 위해 이 복제 회로에 대하여 소정의 동작을 반복 실행시킨다. 이 자동 조정 회로는 평가 회로와 비교 회로와 바이어스 조정 회로를 갖는다.

상기 평가 회로에서는 그 출력을 리셋하고, 상기 복제 회로에 소정값을 스텝 입력하고 나서 제1 시간 경과한 후의 제1 출력 신호와 제2 시간 경과한 후의 제2 출력 신호와의 차를 소정 횟수 구하고, 그 차를 누적 가산하는 등의 처리를 반복한다. 상기 비교 회로에서는 이 누적 가산한 값을 설정값과 비교한다. 상기 바이어스 조정 회로에서는 그 소정 횟수마다 상기 비교 회로의 비교 결과에 따라서 상기 복제 회로 및 상기 피조정 회로의 바이어스 전류를 동일하도록 변화시킨다.

이 반도체 집적 회로에 따르면, 제조 편차, 전원 전압 및 주위 온도에 따라 상기 피조정 회로의 바이어스 전류 및 출력 부하에 격차가 있더라도 그것에 따라서 바이어스 전류가 적당히 자동 조정되기 때문에 전력 절약화를 실현할 수 있다. 또한, 상기 자동 조정 회로의 회로 소자의 기생 용량은 상기 피조정 회로를 포함하는 주(主)신호계에 영향을 주지 않고, 더구나, 상기 주신호계의 동작을 정지시키지 않고 이것과 병행하여 상기 피조정 회로의 바이어스 전류를 자동 조정할 수 있다. 또한, 상기 반도체 집적 회로의 제조의 최종 단계에서 바이어스 전류 조정 작업을 행할 필요가 없어져, 그 비용을 절감할 수 있다.

본 발명의 다른 목적, 구성 및 효과는 이하의 설명으로부터 명백하게 된다.

이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.

[제1 실시 형태]

도 1은 출력의 슬루 레이트가 바이어스 전류에 의존하는 피조정 회로(11) 및 바이어스 전류 자동 조정 회로를 포함하는 반도체 집적 회로(10)의 블럭도이다.

피조정 회로(11)의 출력단은 도시하지 않은 다른 회로 또는 반도체 집적 회로(10)의 출력 단자에 접속되고, 피조정 회로(11)의 출력단에서 본 부하 임피던스는 ZL이다. 반도체 집적 회로(10) 내에는 피조정 회로(11)와 실질적으로 동일한 복제 회로(11R)가 형성되어 있다. 피조정 회로(11)와의 동일성을 보다 높이기 위해서 복제 회로(11R)는 피조정 회로(11)의 근처에 형성되어 있다. 피조정 회로(11)와 복제 회로(11R)에는 동일한 값의 바이어스 전류가 흐르며, 이 값은 바이어스 전류 조정 회로(15)에 의해 조정 가능하게 되어 있다. 복제 회로(11R)의 출력단에서 본 부하 임피던스가 피조정 회로(11)의 부하 임피던스와 거의 동일한 값이 되도록 복제 회로(11R)의 출력단에 접속된 평가 회로(16)가 설계되어 있다.

평가 회로(16)는 감산/적분 회로(17)와 제어 회로(18)를 구비하고, 감산/적분 회로(17)는 스위치 소자(P2A 및 P2B)와 적분 회로(19)를 구비하고 있다.

스위치 소자(P2A)는 복제 회로(11R)의 출력단과 적분 회로(19)의 반전 입력단과의 사이에 접속되고, 스위치 소자(P2B)는 복제 회로(11R)의 출력단과 적분 회로(19)의 비반전 입력단과의 사이에 접속되어 있다. 적분 회로(19)는 반전 입력단과 비반전 입력단을 구비하고, 비반전 입력단에 공급된 신호와 반전 입력단에 공급된 신호와의 차에 비례한 값을 누적 가산하여 이것을 차누적 가산 전압(VD)으로서 출력한다. 누적 가산하는 것은 바이어스 전류 조정 정밀도를 높이기 위함이다. 즉, 그 차가 매우 미소하며, 허용 오차 범위 내에서 이것을 직접 비교 평가하는 것 이 곤란하기 때문에 그 차를 누적 가산한다.

차누적 가산 전압(VD)은 비교기(20)의 반전 입력단에 공급되고, 비교기(20)의 비반전 입력단에는 기준 전압(VS)이 공급된다. 비교기(20)로부터 출력되는 인에이블 신호(EN)는 VD＞VS일 때 고레벨, VD＜VS일 때 저레벨이다.

제어 회로(18)는 복제 회로(11R) 및 감산/적분 회로(17)에 대하여 타이밍 신호를 공급하여 복제 회로(11R) 및 감산/적분 회로(17)를 후술하는 바와 같이 주기적으로 동작시키고, 감산/적분 회로(17)가 N회 반복 동작한 후에 인에이블 신호(EN)가 고레벨이면, 즉 VD＞VS이면 바이어스 전류 조정 회로(15)에 조정 신호(AP)의 펄스를 공급한다. 바이어스 전류 조정 회로(15)는 이 펄스에 응답하여 복제 회로(11R) 및 피조정 회로(11)의 바이어스 전류를 그 값이 최적값으로 수렴되는 방향으로 1 스텝 조정한다.

도 2는 도 1의 일부의 구성예를 도시한다.

피조정 회로(11)는 전원 전위(VDD)와 접지와의 사이에 회로(21)와 FET(22)가 직렬 접속되어 있다. 복제 회로(11R)의 회로(21R) 및 FET(22R)는 각각 피조정 회로(11)의 회로(21) 및 FET(22)에 대응하고 있다.

바이어스 전류 조정 회로(15)는 카운터(23)와 그 계수값이 공급되는 D/A 변환기(24)를 구비하며, D/A 변환기(24)의 출력이 게이트 전압(VG)으로서 FET(22) 및 FET(22R)의 게이트에 공급된다. FET(22) 및 FET(22R)에는 게이트 전압(VG)의 값에 따른 바이어스 전류(IB)가 흐른다. 게이트 전압(VG)이 상승하면, 바이어스 전류(IB)가 증가하여 회로(21) 및 회로(21R)의 출력 슬루 레이트가 높아진다.

제어 회로(18)에서는 클록(CLK)이 게이트 회로(25)를 매개로 타이밍 발생 회로(26)에 공급된다. 타이밍 발생 회로(26)는 이 클록(CLK)에 기초하여 도 1의 복제 회로(11R) 및 감산/적분 회로(17)에 대한 타이밍 신호를 생성한다. 타이밍 발생 회로(26)는 또한 펄스 주기가 비교 판정 주기(도 3의 스텝 S7에서 K=N이라고 판정되는 주기)와 동일한 판정 사이클 신호(JCS)를 생성하여 AND 게이트(28)의 일측의 입력단에 공급한다. AND 게이트(28)의 타측 입력단에는 인에이블 신호(EN)가 공급되고, 인에이블 신호(EN)가 고레벨인 동안, 판정 사이클 신호(JCS)의 펄스가 AND 게이트(28)를 매개로 조정 신호(AP)로서 카운터(23)의 클록 입력단(CK)에 공급된다. 게이트 회로(25)는 전원 입력 후, 클록(CLK)에 대하여 통과 상태(through state)가 되며, 이 상태가 플립 플롭에 유지되고, 판정 사이클 신호(JCS)의 펄스 상승으로 인에이블 신호(EN)가 저레벨이면, 이 플립 플롭이 리셋되어 클록(CLK)에 대하여 차단 상태가 되고, 제어 회로(18)의 동작이 정지, 즉 바이어스 전류 자동 조정 동작이 완료된다.

도 3은 도 1의 제어 회로(18)에 의한 제어의 시퀀스를 도시하는 플로우차트이다. 도 4(A)∼(C)는 도 1 중의 출력 전압(Vo)의 파형 및 스위치 소자(P2A, P2B)의 온/오프 파형을 도시한다. 이하, 괄호 안은 도 3 중의 스텝 식별 부호이다.

(S1) 적분 회로(19)를 리셋하여 그 출력(VD)을 0 V로 한다. 또한, 내부 카운터(K)에 초기값 1을 로딩하고, 도 2의 카운터(23)에 초기값을 로딩한다.

(S2) 복제 회로(11R)를 리셋하여 그 출력 전압(Vo)을 0 V로 한다.

(S3) 복제 회로(11R)에 대하여 입력 전압(Vi)을 스텝 입력시킨다. 이에 의 해, 출력 전압(Vo)이 예컨대 도 4(A)에 도시하는 바와 같이 상승한다.

(S4) 카운터(K)가 홀수면 스텝 S5로 진행하고, 짝수이면 스텝 S6으로 진행한다.

(S5) 복제 회로(11R)에 입력 전압(Vi)을 스텝 입력하고 나서 시간 t1 경과할 때까지, 도 4(A)에 도시하는 바와 같이 스위치 소자(P2B)를 온으로 하고, 적분 회로(19)에 대하여 스위치 소자(P2B)가 온에서 오프로 천이(遷移)할 때의 출력 전압(Vo)의 값(Vo1)을 VD에 가산시킨다. 다음에 스텝 S7로 진행한다.

(S6) 복제 회로(11R)에 입력 전압(Vi)을 스텝 입력하고 나서 시간 t2 경과할 때까지, 도 4(A)에 도시하는 바와 같이 스위치 소자(P2A)를 온으로 하고, 적분 회로(19)에 대하여 스위치 소자(P2A)가 온에서 오프로 천이할 때의 출력 전압(Vo)의 값(Vo2)을 VD로부터 감산시킨다.

(S7) N＜K이면 스텝 S8로 진행하고, N=K이면 스텝 S9로 진행한다.

(S8) 카운터(K)의 값을 1만큼 증가시키고, 스텝 S2로 되돌아간다.

스텝 S1∼S8의 처리를 2회 반복할 때마다 ΔV=Vo1-Vo2가 VD에 가산된다. 일반적으로는 차전압(ΔV)에 비례한 값이 VD에 가산된다.

(S9) 도 2 중의 판정 사이클 신호(JCS)가 상승하고, 이 때 인에이블 신호(EN)가 고레벨('H'), 즉 VD＞VS이면 스텝 S10으로 진행하며, 그렇지 않으면 도 2에 있어서 클록(CLK)이 타이밍 발생 회로(26)에 공급되지 않고, 제어 회로(18)의 동작이 정지한다. 후자의 경우, 조정 신호(AP)의 펄스가 카운터(23)에 공급되지 않게 되고, 카운터(23)의 출력이 고정되기 때문에, 게이트 전압(VG) 및 바이어스 전류(IB)도 고정된다. 이에 의해, 바이어스 전류 자동 조정이 완료된다.

(S10) 도 2에 있어서, 판정 사이클 신호(JCS)의 펄스가 AND 게이트(28)를 통과하고, 조정 신호(AP)의 펄스로서 카운터(23)의 클록 입력단(CK)에 공급된다. 다음에, 스텝 S1로 되돌아간다.

도 4(A)∼(C)의 출력 전압(Vo)의 파형에 대응하는 게이트 전압(VG)의 값을 각각 VG1, VG2 및 VG3으로 나타내면, VG1＜VG2＜VG3이다. 즉, 도 4(A) 보다도 도 4(B)의 경우 쪽이 바이어스 전류(IB)의 값이 크고, 도 4(B) 보다도 도 4(C)의 경우 쪽이 바이어스 전류(IB)의 값이 크다.

바이어스 전류(IB)의 값이 클수록 출력 전압(Vo)의 상승 시간이 짧아져서 차전압(ΔV)이 작아지며, 이것을 N회 적산한 VD의 값도 작아진다. VD의 값이 작을수록 소비 전력이 커지기 때문에, 소비 전력 과다를 방지할 수 있고, 또한 피조정 회로(11)가 정상 동작하는 적당한 VD의 값을 미리 구해 두고, 이 값을 기준 전압(VS)으로 해 둔다.

게이트 전압(VG)은 조정 신호(AP)의 펄스에 응답하여 도 5(A)에 도시하는 바와 같이 계단 형상으로 변화한다.

본 실시 형태에 따르면, 피조정 회로(11)에 대하여 전술한 바와 같은 바이어스 전류 자동 조정 회로가 반도체 집적 회로(10)에 구비되어 있기 때문에, 제조 편차, 전원 전압 및 주위 온도에 따라 피조정 회로(11)의 바이어스 전류 및 출력 부하에 격차가 있더라도 그것에 대응하여 바이어스 전류가 자동 조정되어 전력을 절약할 수 있다. 또한, 반도체 집적 회로(10) 제조의 최종 단계에서 바이어스 전류 조정 작업을 행할 필요가 없어져 그 비용을 절감할 수 있다. 또한, 피조정 회로(11)에 대응하여 복제 회로(11R)를 구비하고, 그 출력을 이용하여 자동 조정하고 있기 때문에, 자동 조정 회로의 회로 소자의 기생 용량이 주신호계에 영향을 주지 않고, 더구나 주신호계의 동작을 정지시키지 않고 이것과 병행하여 피조정 회로(11)의 바이어스 전류를 자동 조정할 수 있다.

또한, 바이어스 전류(IB)를 수렴시키는 데 다른 방법을 채용하여도 좋다. 예컨대, 카운터(23)를 다운 카운터로 치환하고, 도 1 중의 비교기(20)의 비반전 입력단 및 반전 입력단에 각각 기준 전압(VS) 및 차누적 가산 전압(VD)을 공급하도록 하여도 좋다. 이 경우, 게이트 전압(VG)은 도 5(B)에 도시하는 바와 같이 변화한다. 또한, 도 2의 카운터(23) 및 AND 게이트(28)를 이용하지 않고서 판정 사이클 신호(JCS)의 펄스가 공급될 때마다 인에이블 신호(EN)의 부호에 따라서 1/2 탐색법으로 게이트 전압(VG)을 도 5(C)에 도시하는 바와 같이 변화시키고, 차누적 가산 전압(VD)과 기준 전압(VS)과의 차의 절대값이 설정값(ε) 이하가 될 때까지 이것을 반복하도록 하여도 좋다.

도 6 및 도 7은 각각 도 1 중의 복제 회로(11R) 및 감산/적분 회로(17)의 구성예를 도시한다. 이들 회로는 상보 입출력형이다. 도 8은 클록(CLK)과, 도 6 및 도 7의 회로에 공급되는 제어 신호와, 도 2 중의 판정 사이클 신호(JCS)를 도시한다. 도 8은 도 3 중의 N의 값이 4인 경우를 나타내고 있다.

이 복제 회로(11R)는 스위치드 커패시터 회로와 상보 입출력형 연산 증폭기(13)를 조합한 샘플 홀드 회로이며, 도 10의 피조정 회로(11)와 유사하다. 도 6 중의 스위치 소자에는 도 10 중의 대응하는 것과 동일한 부호가 붙여져 있다. 도 6의 회로에서는 도 10 중에 없는 스위치 소자로서 P14 및 P23을 구비하고 있다.

스위치 소자(P14)는 복제 회로(11R)의 리셋시에 연산 증폭기(13)의 반전 입력단과 비반전 출력단과의 사이 및 비반전 입력단과 반전 출력단과의 사이를 단락하여 연산 증폭기(13)의 상보 입출력을 동일 전위, 예컨대 1.4 V로 하여 오프셋을 0 V로 하기 위한 것이다. 스위치 소자(P22 및 P23)는 이 리셋시에 연산 증폭기(13)의 입력 및 출력을 커패시터(C21 및 C22)로부터 분리하여 스위치(P12 및 P13)를 온으로 하고, 커패시터(C21 및 C22)를 접지 전위로 리셋 가능하게 하기 위함이다.

스위치 소자(P11∼P14)는 클록(CLK)을 4분주한 도 8 중의 클록(Φ1)에 의해 온/오프 제어되며, 클록(Φ1)이 고레벨일 때 이들 스위치가 온이 된다. 스위치 소자(P21∼P23)는 클록(Φ1)과 역상인 클록(Φ2)에 의해 온/오프 제어되며, 클록(Φ2)이 고레벨일 때 이들 스위치가 온이 된다. 커패시터(C11 및 C12)는 서로 동일 용량값이며, 도 10의 커패시터(C1)에 대응하고 있다. 커패시터(C21 및 C22)는 서로 동일 용량값이며, 도 10의 커패시터(C2)에 대응하고 있다.

복제 회로(11R)에는 상보 입력 신호로서 예컨대 Vip=1.6 V, Vim=1.2 V가 공급된다.

도 6의 회로의 동작은 전술한 도 10의 동작으로부터 용이하게 이해할 수 있기 때문에 그 설명을 생략한다.

도 7의 감산/적분 회로(17)는 도 6의 복제 회로(11R)와 유사하며, 상보 입출력형 연산 증폭기(30), 극성 전환 회로(31), 스위치 소자(Pl5), 커패시터(CL1 및 CL2, C31 및 C32), 극성 전환 회로(32)는 각각 도 6의 연산 증폭기(13), 스위치 소자(P11, P21), 커패시터(C11 및 C12, C21 및 C22) 및 스위치 소자(P22)에 대응하고 있다.

스위치 소자(P2A 및 P2B)를 평행 및 크로스 접속{정역(正逆) 접속}한 극성 전환 회로(31)는 전하량의 가감산을 가능하게 하기 위한 것으로서, 스위치 소자(P23)를 온하고, 스위치 소자(P15 및 P16)를 오프로 한 상태에서 출력 전압(Vop 및 Vom)으로 각각 커패시터(CL1 및 CL2)를 충전하거나 또는 커패시터(CL2 및 CL1)를 충전하며, 다음에 이들 전하를 커패시터(C31 및 C32)로 옮기면, 커패시터(C31 및 C32)의 적산 전하에 대하여 가산 또는 감산이 행해진다.

커패시터(CL1 및 CL2)의 용량값은 도 6의 회로의 출력단에서 본 부하 임피던스가 도 1 중의 부하 임피던스(ZL)와 거의 동일하게 되도록 정해진다.

커패시터(CL1 및 CL2)의 전하는 극성 전환 회로(32 및 33)가 정(正) 또는 역의 접속 상태에서 스위치 소자(P23)를 오프로 하고 스위치 소자(P15 및 P16)를 온으로 함으로써 각각 커패시터(C31 및 C32)로 이동한다.

극성 전환 회로(32 및 33)는 오프셋 전압 상쇄용이며, 극성 전환 회로(32 및 33)를 정 접속 상태로 하여 커패시터(CL1 및 CL2)의 전하를 각각 커패시터(C31 및 C32)로 옮겼을 때에 커패시터(C31 및 C32)에 가산되는 오프셋 전압의 극성과, 극성 전환 회로(32 및 33)를 역 접속 상태로 하여 커패시터(CL1 및 CL2)의 전하를 각각 커패시터(C31 및 C32)로 옮겼을 때에 커패시터(C31 및 C32)에 가산되는 오프셋 전압의 극성이 역으로 되어 오프셋 전압이 상쇄된다.

리셋 스위치 소자(RSW1 및 RSW2)는 커패시터(C31 및 C32)의 전하를 리셋하기 위한 것이다.

스위치 소자(P2A 및 P2B)는 각각 도 8 중의 클록(Φ2A) 및 클록(Φ2B)에 의해 제어된다. 스위치 소자(P15 및 P16)는 도 6 중의 스위치 소자(P11∼P14)와 함께 도 8 중의 클록(Φ1)에 의해 제어된다. 스위치 소자(P23)는 도 6 중의 스위치 소자(P21∼P23)와 함께 도 8 중의 클록(Φ2)에 의해 제어된다. 스위치 소자(P31 및 P32)는 도 8 중의 클록(Φ3)에 의해 제어된다. 스위치 소자(P41 및 P42)는 도 8 중의 클록(Φ4)에 의해 제어된다. 리셋 스위치 소자(RSW1 및 RSW2)는 도 8 중의 클록(ΦRST)에 의해 제어된다. 도 8 중의 스위치 소자 제어용 클록은 모두 고레벨 및 저레벨이 각각 이 클록으로 제어되는 스위치 소자의 온 및 오프에 대응하고 있다.

상보 출력 전압 VDp과 VDm의 차전압이 도 1 중의 차누적 가산 전압(VD)에 대응하고 있으며, 이것이 비교기(20)(도 1)에서 기준 전압(VS)과 비교된다.

다음에, 도 7의 회로의 동작을 도 8을 참조하여 설명한다.

(t1∼t2) 리셋 스위치 소자(RSW1 및 RSW2)가 온이며, 감산/적분 회로(17)가 리셋, 즉 커패시터(C31 및 C32)의 전하가 리셋된다.

(t2∼t9) 리셋 스위치 소자(RSW1 및 RSW2)는 오프이다. 시간 t2∼t7에서는 스위치 소자(P41 및 P42)가 온, 스위치 소자(P31 및 P32)가 오프이며, 다음 시간 t7∼t9에서는 이것의 반대이다.

시간 t2∼t7의 상세한 것은 다음과 같다.

(t3∼t4) 스위치 소자(P2A)가 온, 스위치 소자(P2B)가 오프, 스위치 소자(P15 및 P16)가 오프, 스위치 소자(P23)가 온이며, 커패시터(CL1 및 CL2)가 각각 출력 전압(Vop 및 Vom)으로 충전된다. t4에서 스위치 소자(P2A)가 오프가 되고, 이 때의 출력 전압(Vop 및 Vom)이 각각 커패시터(CL1 및 CL2)에 유지된다.

(t5∼t6) 스위치 소자(P23)가 오프, 스위치 소자(P15 및 P16)가 온이며, 커패시터(CL1 및 CL2)의 전하가 각각 커패시터(C31 및 C32)로 이동한다.

(t6∼t7) 스위치 소자(P2A)가 오프, 스위치 소자(P2B)가 온, 스위치 소자(PI5 및 PI6)가 오프, 스위치 소자(P23)가 온이며, 커패시터(CL1 및 CL2)가 각각 출력전압(Vom) 및 출력 전압(Vop)으로 충전된다. t7에서 스위치 소자(P2B)가 오프가 되고, 이 때의 출력 전압(Vom) 및 출력 전압(Vop)이 각각 커패시터(CL1 및 CL2)에 유지된다.

시간 t7∼t10의 상세한 것은 다음과 같다.

(t7∼t8) 스위치 소자(P23)가 오프, 스위치 소자(PI5 및 P16)가 온이며, 커패시터(CL1 및 CL2)의 전하가 각각 커패시터(C31 및 C32)로 이동한다.

시간 t8∼t10에 있어서는, 상기 t3∼t8과 동일한 동작이 행하여진다. t10에서 커패시터(C31 및 C32)가 리셋되기 직전에 판정 사이클 신호(JCS)의 펄스가 도 2의 타이밍 발생 회로(26)로부터 출력된다.

이러한 동작에 의해 도 1에 대해서 설명한 동작이 실행된다.

또한, 본 발명에는 이외에도 여러 가지 변형예가 포함된다.

예컨대, 바이어스 전류 자동 조정 처리는 전원 투입시 뿐만 아니라, 일정 시간을 두고 시스템 리셋시, 온도 또는 전원 전압이 설정 범위 외로 되었을 때 등에 개시하도록 하여도 좋다. 또한, 피조정 회로(11)는 출력 슬루 레이트가 바이어스 전류에 의존하는 것이면 좋다.

본 발명은 출력의 슬루 레이트(slew rate)가 바이어스 전류에 의존하는 회로를 제품 출하 전에 바이어스 전류를 조정하지 않고 보다 전력이 절약되도록 하는 효과가 있다.

Claims

삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
제 1 바이어스 전류가 흐르는 피조정 회로로서, 상기 피조정 회로의 슬루(slew) 레이트는 상기 제 1 바이어스 전류에 의존하는, 피조정 회로;

제 2 바이어스 전류가 흐르는 상기 피조정 회로의 복제 회로로서, 상기 제 2 바이어스 전류의 값이 상기 제 1 바이어스 전류의 값과 실질적으로 동일한 것인, 복제 회로;

처리 사이클을 반복하도록 구성되는 평가 회로로서, 상기 처리 사이클은,

출력을 리셋하는 단계,

제 1 전압과 제 2 전압 사이의 차이를 주어진 회수로 획득하는 단계로서, 상기 제 1 전압은 주어진 전압이 상기 복제 회로에 스텝 입력되고 제 1 시간 간격이 경과한 이후의 상기 복제 회로의 출력에서의 전압이고, 상기 제 2 전압은 상기 주어진 전압과 동일한 전압이 상기 복제 회로에 스텝 입력되고 제 2 시간 간격이 경과한 이후의 상기 복제 회로의 상기 출력에서의 전압이며, 상기 제 2 시간 간격은 상기 제 1 시간 간격과 다른 것인, 전압 차이 획득 단계, 및

상기 차이를 누적 가산하는 단계를 포함하는 것인, 평가 회로;

상기 누적 가산에 의해 획득된 값을 기준 값과 비교하는 비교기 회로; 및

상기 주어진 회수 마다 상기 비교기 회로의 비교 결과에 따라 상기 제 2 바이어스 전류를 변경하는 바이어스 조정 회로를 구비하는 반도체 집적 회로.
제 11 항에 있어서, 상기 평가 회로는,

상기 제 1 출력 신호와 상기 제 2 출력 신호 사이의 각각의 차이를 누적 가산함으로써 적분하는 감산/적분 회로; 및

제어 회로를 구비하며,

상기 제어 회로는,

(1) 상기 감산/적분 회로를 리셋하는 단계;

(2) 상기 처리 사이클의 일부분을 상기 주어진 회수로 반복하는 단계를 반복하도록 구성되며,

상기 처리 사이클의 상기 일부분은,

상기 복제 회로를 리셋하는 단계,

상기 복제 회로에 상기 주어진 전압을 스텝 입력하는 단계,

상기 스텝 입력으로부터 상기 제 1 시간 간격이 경과한 후 또는 상기 제 1 시간 간격이 경과할 때까지 상기 감산/적분 회로에 상기 제 1 전압을 제공하는 단계,

상기 복제 회로를 리셋하는 단계,

상기 복제 회로에 상기 주어진 전압과 동일한 상기 전압을 스텝 입력하는 단계,

상기 선행하는 스텝 입력으로부터 상기 제 2 시간 간격이 경과한 후 또는 상기 제 2 시간 간격이 경과할 때까지 상기 감산/적분 회로에 상기 제 2 전압을 제공하는 단계를 포함하는 것인 반도체 집적 회로.
제 12 항에 있어서, 상기 바이어스 조정 회로는 상기 비교기 회로에 의해 상기 누적 가산에 의해 획득된 값이 상기 기준 값보다 더 큰 지를 판정하는 것에 응답하여 상기 제 2 바이어스 전류를 스텝 업시키도록 구성되며,

상기 제어 회로는 상기 누적 가산에 의해 획득된 상기 값이 상기 참조 값보다 작다고 판정하는 것에 응답하여 상기 바이어스 조정 회로의 동작을 정지시키도록 구성되는 것인 반도체 집적 회로.
제 13 항에 있어서, 상기 복제 회로는 반전 출력과 비반전 출력을 가지며,

상기 감산/적분 회로는,

반전 입력, 비반전 입력, 반전 출력 및 비반전 출력을 가지는 연산 증폭기 회로;

상기 연산 증폭기 회로의 상기 반전 입력과 비반전 출력 사이에 접속되는 제 1 통합 커패시터;

상기 연산 증폭기 회로의 상기 비반전 입력과 반전 출력 사이에 접속되는 제 2 통합 커패시터;

상기 제 1 통합 커패시터와 상기 제 2 통합 커패시터 상의 전하들을 리셋시키기 위한 리셋 스위치 회로;

제 1 및 제 2 샘플링 커패시터; 및

상기 복제 회로의 상기 반전 출력과 비반전 출력 각각에 의해 상기 제 1 및 제 2 샘플링 커패시터 또는 상기 제 2 및 제 1 샘플링 커패시터를 선택적으로 충전시킨 후, 상기 제 1 및 제 2 샘플링 커패시터 상의 전하들을 각각 상기 제 1 및 제 2 통합 커패시터에 옮기는 스위치 회로를 구비하는 것인 반도체 집적 회로.
제 14 항에 있어서, 상기 감산/적분 회로는,

선택적으로 상기 제 1 및 제 2 통합 커패시터의 제 1 단을 각각 상기 연산 증폭기 회로의 상기 반전 및 비반전 입력단에 접속하여 평행 접속 상태로 전환시키거나, 또는 상기 제 1 및 제 2 통합 커패시터의 상기 제 1 단을 각각 상기 연산 증폭기 회로의 상기 비반전 및 반전 입력단에 접속하여 크로스 접속 상태로 전환시키는 제 1 극성 전환 회로; 및

선택적으로 상기 제 1 및 제 2 통합 커패시터의 제 2 단을 각각 상기 연산 증폭기 회로의 상기 비반전 및 반전 출력단에 접속하여 평행 접속 상태로 전환시키거나, 또는 상기 제 1 및 제 2 통합 커패시터의 상기 제 2 단을 각각 상기 연산 증폭기 회로의 상기 반전 및 비반전 입력단에 접속하여 크로스 접속 상태로 전환시키는 제 2 극성 전환 회로를 더 포함하는 것인 반도체 집적 회로.
제 15 항에 있어서, 상기 제어 회로는 상기 제 1 및 제 2 극성 전환 회로를 상기 평행 접속 상태에 있도록 하는 제 1 기간과 상기 제 1 및 제 2 극성 전환 회로를 상기 평행 접속 상태에 있도록 하는 제 2 기간을 교대로 반복하고, 상기 제 1 및 제 2 기간의 각각에 있어서 상기 단계 (2)의 상기 처리를 수행하는 것인 반도체 집적 회로.
제 11 항에 있어서, 상기 피조정 회로는 상기 연산 증폭기 회로의 입력단에 접속되는 스위치드 커패시터 회로를 더 구비하는 것인 반도체 집적 회로.
제 12 항에 있어서, 상기 비교기 회로에 의해 상기 누적 가산에 의해 획득된 값이 상기 기준 값보다 작다고 판정하는 것에 응답하여 상기 제 2 바이어스 전류를 스텝 다운시키도록 구성되며,

상기 제어 회로는 상기 누적 가산에 의해 획득된 상기 값이 상기 기준값 보다 더 크다고 판정하는 것에 응답하여 상기 바이어스 조정 회로의 동작을 정지시키도록 구성되는 것인 반도체 집적 회로.
제 18 항에 있어서, 상기 피조정 회로는 연산 증폭기 회로를 구비하는 것인 반도체 집적 회로.
제 13 항에 있어서, 상기 피조정 회로는 연산 증폭기 회로를 구비하는 것인 반도체 집적 회로.