JP2001337147A - 磁界センサ - Google Patents

Abstract

(57)【要約】 【課題】 磁界センサの入力オフセット電圧の影響を小
さな回路規模で抑制する。 【解決手段】 第１のタイミングでは、ホール素子１の
端子Ａ・Ａ’間に電源電圧が印加され、端子Ｂ・Ｂ’間
の電圧Ｖｈが電圧増幅器３に入力され、電圧Ｖｈと電圧
増幅器３の入力オフセット電圧Ｖｏｆｆとの和に比例し
た電圧Ｖ１＝β（Ｖｈ＋Ｖｏｆｆ）が出力される。ま
た、スイッチ５が閉じ、キャパシタ４が上記電圧Ｖ１に
充電される。第２のタイミングでは、ホール素子１の端
子Ｂ・Ｂ’間に電源電圧が印加され、上記第１のタイミ
ングとは逆極性となるように端子Ａ・Ａ’間の電圧−Ｖ
ｈ’が電圧増幅器３０に入力され、電圧Ｖ２＝β（−Ｖ
ｈ’＋Ｖｏｆｆ）が出力される。また、スイッチ５が開
き、出力端子６・７から入力オフセット電圧が相殺され
た検出電圧Ｖ＝Ｖ２−Ｖ１＝−β（Ｖｈ＋Ｖｈ’）が出
力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ホール素子と、ホ
ール素子の出力電圧を増幅する増幅器とを具備し、設置
された場所の磁界を検知して、検知した磁界の強さに応
じた信号を出力する磁界センサに関する。

【０００２】

【従来の技術】バイポーラＩＣやＣＭＯＳＩＣによって
構成される典型的な磁界センサは、磁界の強さに比例し
た出力電圧を出力するホール素子と、ホール素子の出力
電圧を増幅する増幅器と、増幅器の出力電圧を所定の基
準電圧と比較して比較結果を出力する比較器と備え、磁
界センサが設置された場所の磁界が一定の基準より強い
か弱いかに応じて２値（０または１、ハイレベルまたは
ローレベル）の信号を出力するようになっている。

【０００３】また、別の磁界センサとしては、同様のホ
ール素子と増幅器とを備え、増幅器の出力に基づいてア
ナログの信号を出力するものもある。

【０００４】上記のような何れの磁界センサも、磁界の
強さに応じた正確な比較結果またはアナログ信号を得る
ためには、増幅器から出力される信号に含まれるオフセ
ット信号成分を抑制して、磁界センサ（製品）ごとに増
幅器から出力される信号のばらつきを小さく抑える必要
がある。上記オフセット信号成分が生じる主要な要因
は、ホール素子の出力電圧に含まれるオフセット信号成
分（以下「素子オフセット電圧」と呼ぶ。）と、増幅器
（一般には差動増幅器）の入力端子において存在するオ
フセット信号成分（以下「入力オフセット電圧」と呼
ぶ。）である。前者は、ホール素子本体がパッケージか
ら受ける応力等によって発生する。また、後者は、増幅
器の入力回路を構成する素子の特性のばらつき等によっ
て発生する。以下、これらのオフセット信号成分を抑制
する従来の技術について説明する。 （従来の技術１）上記素子オフセット電圧による影響を
低減する技術については、例えば米国特許第４，０３
７，１５０号に開示されたものが知られている。すなわ
ち、磁界センサに用いられるホール素子は、一般に、図
６に示すホール素子６１のように、４つの端子Ａ・Ａ’
・Ｂ・Ｂ’に関して幾何学的に等価な形状の板状に形成
されている。ここで、幾何学的に等価な形状とは、同図
に示す四角形のホール素子６１のように、同図に示す状
態での形状と、これを９０度回転させた状態（Ａ−Ａ’
がＢ−Ｂ’に一致するように回転した状態）での形状と
が同一であることを意味する。このようなホール素子６
１の端子Ａ・Ａ’間に電源電圧を印加したときに端子Ｂ
・Ｂ’間に生じる電圧と、端子Ｂ・Ｂ’間に電源電圧を
印加したときに端子Ａ・Ａ’間に生じる電圧とでは、磁
界の強さに応じた有効信号成分は同相で、素子オフセッ
ト電圧は逆相となる。そこで、スイッチ回路６２を介し
て、図示しない電源からの電源電圧をホール素子６１の
端子Ａ・Ａ’間および端子Ｂ・Ｂ’間に順次印加すると
ともに、端子Ｂ・Ｂ’間および端子Ａ・Ａ’間の電圧を
素子出力電圧として取り出し、これら２つの素子出力電
圧の平均をとることにより、素子オフセット電圧を相殺
して有効信号成分だけを得ることができる。 （従来の技術２）また、素子オフセット電圧による影響
を低減するとともに、増幅器において生じる入力オフセ
ット電圧による影響をも低減し得る磁界センサとして
は、特開平８−２０１４９１に開示されたものが知られ
ている。この磁界センサは、図７に示すように、ホール
素子６１、スイッチ回路６２、電圧電流変換増幅器６４
・６５、記憶素子としてのキャパシタ６６・６７、スイ
ッチ６８・６９、および抵抗７０が設けられて構成され
ている。上記電圧電流変換増幅器６４・６５は、高い入
出力インピーダンスを有し、入力された電圧を電流に変
換して出力するものである。上記スイッチ６８は、図８
のタイミングチャートに示す第１の位相信号（ａ）にお
ける第１の位相のパルスに応じて閉じる一方、スイッチ
６９は、第２の位相信号（ｂ）における第２の位相のパ
ルスに応じて閉じるようになっている。また、スイッチ
回路６２は、上記第１の位相のパルス、および第２の位
相のパルスに応じて、後述するように、図示しない電源
および電圧電流変換増幅器６４と、ホール素子６１の各
端子Ａ・Ａ’・Ｂ・Ｂ’との接続を切り替えるようにな
っている。すなわち、この磁界センサは、以下のよう
に、上記第１、第２の位相のパルスに対応する第１、第
２のタイミングの２ステップの動作によって、磁界の強
さに応じた電圧を出力するようになっている。

【０００５】まず、第１のタイミングでは、スイッチ回
路６２を介して、ホール素子６１の端子Ａ・Ａ’間に電
源電圧が印加されるとともに、端子Ｂ・Ｂ’間の電圧Ｖ
ｈが電圧電流変換増幅器６４に入力される。そこで、電
圧電流変換増幅器６４からは、下記式（１）に示すよう
に、端子Ｂ・Ｂ’間の電圧Ｖｈと入力オフセット電圧Ｖ
ｏｆｆとの和に比例した電流ＩＯＵＴ１が出力される。

【０００６】 ＩＯＵＴ１＝α（Ｖｈ＋Ｖｏｆｆ） （１） ここで、αは電圧電流変換増幅器６４の相互コンダクタ
ンス（電圧から電流への変換係数である比例定数）、Ｖ
ｈはホール素子６１の端子Ｂ・Ｂ’間の電圧（電圧電流
変換増幅器６４への入力電圧）、Ｖｏｆｆは電圧電流変
換増幅器６４の入力オフセット電圧である。

【０００７】また、この第１のタイミングでは、スイッ
チ６８・６８が閉じる一方、スイッチ６９・６９が開く
ことにより、上記電圧電流変換増幅器６４から出力され
た電流ＩＯＵＴ１がキャパシタ６６・６７に流れ込み、
キャパシタ６６・６７が充電されて充電電圧が発生す
る。これらのキャパシタ６６・６７の充電電圧の差電圧
は、電圧電流変換増幅器６５に入力され、電圧電流変換
増幅器６５からは、上記充電電圧の差電圧に比例した大
きさで、電圧電流変換増幅器６４とは逆方向（キャパシ
タ６６・６７への充電電流を打ち消す方向）の電流が出
力される。この電流はキャパシタ６６・６７の充電が進
むにつれて大きくなり、やがて電圧電流変換増幅器６４
の出力電流と同じ大きさ、すなわち電圧電流変換増幅器
６４から出力された電流が全て電圧電流変換増幅器６５
に引き込まれるようになると、キャパシタ６６・６７へ
の充電電流が０になって平衡状態となる。このときに電
圧電流変換増幅器６５から出力される電流ＩＯＵＴ２
は、下記式（２）のようにＩＯＵＴ１と逆極性で絶対値
が等しい電流になる。

【０００８】 ＩＯＵＴ２＝−α（Ｖｈ＋Ｖｏｆｆ） （２） 次に、第２のタイミングでは、スイッチ６８・６８が開
き、スイッチ６９・６９が閉じる。そこで、キャパシタ
６６・６７に蓄積された電荷はそのまま保持され（した
がって充電電圧も維持され）、電圧電流変換増幅器６５
は上記出力電流ＩＯＵＴ２を流し続ける。また、この第
２のタイミングでは、スイッチ回路６２を介して、ホー
ル素子６１の端子Ｂ・Ｂ’間に電源電圧が印加されると
ともに、上記第１のタイミングとは逆極性となるように
端子Ａ・Ａ’間の電圧−Ｖｈ’が電圧電流変換増幅器６
４に入力される。そこで、電圧電流変換増幅器６４から
は、下記式（３）に示す電流ＩＯＵＴ３が出力される。

【０００９】 ＩＯＵＴ３＝α（−Ｖｈ’＋Ｖｏｆｆ） （３） すなわち、入力オフセット電圧Ｖｏｆｆの影響は入力電
圧の極性に係らず第１のタイミングと同じなので、この
電圧電流変換増幅器６４の出力電流ＩＯＵＴ３は、第１
のタイミングとは逆極性の端子Ａ・Ａ’間の電圧−Ｖ
ｈ’と入力オフセット電圧Ｖｏｆｆとの和に比例した電
流となる。

【００１０】上記電圧電流変換増幅器６４の出力電流Ｉ
ＯＵＴ３と電圧電流変換増幅器６５の出力電流ＩＯＵＴ
２との合計の電流がスイッチ６９・６９を介して抵抗７
０に流れ、この抵抗７０の両端の電圧が磁界センサの出
力電圧Ｖとなる。それゆえ、下記式（４）に示すよう
に、入力オフセット電圧Ｖｏｆｆの影響を相殺した出力
電圧Ｖが得られる。また、この出力電圧Ｖにおいては、
第１、第２のタイミングでのホール素子６１からの出力
電圧Ｖｈ、Ｖｈ’が加算されるので、前記従来の技術１
で米国特許第４，０３７，１５０号について説明したよ
うに、素子オフセット電圧による影響も相殺される。

【００１１】 Ｖ＝（ＩＯＵＴ２＋ＩＯＵＴ３）×Ｒ＝−α（Ｖｈ＋Ｖｈ’）×Ｒ （４） （従来の技術３）また、素子オフセット電圧、および入
力オフセット電圧による影響を低減し得る別の磁界セン
サとして、次のようなものも知られている。この磁界セ
ンサは、図９に示すように、ホール素子６１、スイッチ
回路６２、電圧増幅器７１、記憶素子としての互いに等
しい容量のキャパシタ７２・７３、およびスイッチ７４
〜７６が設けられて構成されている。上記スイッチ７４
〜７６は、それぞれ、図１０に示す第１〜第３の位相信
号（ａ）〜（ｃ）における第１〜第３の位相のパルスに
応じて閉じるようになっている。すなわち、この磁界セ
ンサは、以下のように、上記第１〜第３の位相のパルス
に対応する第１〜第３のタイミングの３ステップの動作
によって、磁界の強さに応じた電圧を出力するようにな
っている。

【００１２】まず、第１のタイミングでは、前記従来の
技術２と同様に、スイッチ回路６２を介して、ホール素
子６１の端子Ａ・Ａ’間に電源電圧が印加されるととも
に、端子Ｂ・Ｂ’間の電圧Ｖｈが電圧増幅器７１に入力
される。そこで、電圧増幅器７１の電圧増幅率をβとす
ると、電圧増幅器７１からは、下記式（５）に示すよう
に端子Ｂ・Ｂ’間の電圧Ｖｈと入力オフセット電圧Ｖｏ
ｆｆとの和に比例した電圧Ｖ１が出力される。

【００１３】 Ｖ１＝β（Ｖｈ＋Ｖｏｆｆ） （５） また、この第１のタイミングでは、スイッチ７４・７４
が閉じる一方、スイッチ７５・７５・７６・７６が開く
ことにより、キャパシタ７２が上記電圧Ｖ１に充電され
る。

【００１４】次に、第２のタイミングでは、スイッチ回
路６２を介して、ホール素子６１の端子Ｂ・Ｂ’間に電
源電圧が印加されるとともに、上記第１のタイミングと
は逆極性となるように端子Ａ・Ａ’間の電圧−Ｖｈ’が
電圧増幅器７１に入力される。そこで、電圧増幅器７１
からは、下記式（６）に示す電圧Ｖ２が出力される。

【００１５】 Ｖ２＝β（−Ｖｈ’＋Ｖｏｆｆ） （６） すなわち、（前記従来の技術２で電圧電流変換増幅器６
４について説明したのと同様に）入力オフセット電圧Ｖ
ｏｆｆの影響は入力電圧の極性に係らず第１のタイミン
グと同じなので、電圧増幅器７１の出力電圧Ｖ２は、第
１のタイミングとは逆極性の端子Ａ・Ａ’間の電圧−Ｖ
ｈ’と入力オフセット電圧Ｖｏｆｆとの和に比例した電
圧となる。また、この第２のタイミングでは、スイッチ
７５・７５が閉じる一方、スイッチ７４・７４・７６・
７６が開くことにより、キャパシタ７３が上記電圧Ｖ２
に充電される。

【００１６】次に、第３のタイミングでは、スイッチ７
４・７４・７５・７５が開く一方、スイッチ７６・７６
が閉じ、キャパシタ７２とキャパシタ７３とは、端子７
２ａと端子７３ｂ、端子７２ｂと端子７３ａとがそれぞ
れ接続されるように並列に接続される。そこで、キャパ
シタ７２・７３の容量は前記のように互いに等しいの
で、キャパシタ７２・７３の両端の電圧Ｖは、下記式
（７）に示すように−Ｖ１とＶ２との平均の電圧にな
る。

【００１７】 Ｖ＝（−Ｖ１＋Ｖ２）／２＝−β（Ｖｈ＋Ｖｈ’）／２ （８） それゆえ、前記従来の技術１と同様に、入力オフセット
電圧Ｖｏｆｆの影響、および素子オフセット電圧の影響
を相殺した出力電圧Ｖが得られる。

【００１８】

【発明が解決しようとする課題】しかしながら、上記従
来の磁界センサでは、入力オフセット電圧の影響を抑制
するための回路規模を小さく抑えることが困難であると
いう問題点を有していた。すなわち、従来の技術２で
は、２つの電圧電流変換増幅器と、２つのキャパシタ
と、４つのスイッチを必要とし、従来の技術３では、電
圧増幅器は１つであるが２つのキャパシタと６つのスイ
ッチを必要とする。しかも、上記電圧電流変換増幅器や
電圧増幅器は、非反転出力（プラス出力）および反転出
力（マイナス出力）を有する２出力型増幅器であり、こ
のような増幅器は出力部を構成する素子数が多いため
に、ＩＣを形成する際に大きなチップ面積を占有するこ
とになる。

【００１９】また、近年、携帯電話機等の電池で動作す
る機器に磁界センサが使われるようになってきており、
磁界センサの消費電流の低減も、重要な技術的課題にな
ってきている。消費電流の低減に使われる手段として
は、カウンタ等を用いて一定時間の間は消費電流をゼロ
にする間欠動作を採用することが一般的である。

【００２０】しかし、磁界センサを用いるセットによっ
てはセンサ動作を止めることのできる時間に制約があ
り、１回の検出動作を何ステップで実現できるかが問題
となる。具体的には、第１の従来例では、第１及び第２
の位相の２ステップで磁界が測定される。第２の従来例
では、第１から第３の位相の３ステップで磁界が測定さ
れる。

【００２１】本発明は、上記の点に鑑み、磁界センサの
出力に含まれるオフセット信号成分（ばらつき）、特に
増幅器において生じる入力オフセット電圧の影響を抑制
して、高精度な磁界の検出ができるとともに、回路規模
を小さくして製造コストの低減を可能にすることを課題
とする。また、検出動作に必要なステップ数を少なく抑
えて消費電力の低減を可能にすることを課題とする。

【００２２】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１の発明が講じた解決手段は、磁界センサ
であって、印加される磁界に応じた電圧を出力するホー
ル素子と、前記ホール素子から出力された電圧を、第１
のタイミングと第２のタイミングとで逆極性になるよう
に切り替えて出力するスイッチ回路と、前記スイッチ回
路から入力された電圧を増幅して出力する増幅器と、一
端が前記増幅器の一方の出力端子に接続され、前記増幅
器から出力された電圧を保持する記憶素子と、前記増幅
器の他方の出力端子と、前記記憶素子の他端との間に接
続されたスイッチとを備え、前記第１のタイミングで、
前記スイッチが閉じて、前記増幅器から出力された電圧
を前記記憶素子に保持させる一方、前記第２のタイミン
グで、前記スイッチが開いて、前記増幅器の前記他方の
出力端子と、前記記憶素子の前記他端との間の電圧が出
力されるように構成されたことを特徴とする。

【００２３】これにより、上記のように簡単な回路で、
増幅器の入力オフセット電圧を相殺することができるの
で、当該入力オフセット電圧の影響を受けず、したがっ
て、高精度で、製品間のばらつきが小さく、しかも回路
規模の小さい安価な磁界センサを構成することができ
る。さらに、第１、２のタイミングの２つのステップで
磁界の強さを検出することができるので、検出に要する
時間も短く、したがって、低消費電力化を図ることもで
きる。

【００２４】ここで、上記第１のタイミングの動作と、
第２のタイミングの動作とは、繰り返して行われるよう
にしてもよいし、外部からの要求などに応じて１回だけ
行われるようにしてもよい。また、繰り返して行われる
場合、その周期や、そのタイミングの動作時間の比率、
何れのタイミングの動作期間にも属さない期間の長短等
は問わない。例えば、磁界センサを一定の長い周期ごと
に間欠的に作動させるようにしても、同様の効果は得ら
れる。また、請求項２の発明は、請求項１の磁界センサ
であって、前記スイッチ回路は、第１の入力用記憶素子
と第２の入力用記憶素子とを備え、前記第１のタイミン
グで、前記ホール素子から出力された電圧を前記第１の
入力用記憶素子に保持させるとともに、前記第２の入力
用記憶素子に保持された電圧を前記増幅器に出力する一
方、前記第２のタイミングで、前記ホール素子から出力
された電圧を前記第２の入力用記憶素子に保持させると
ともに、前記第１の入力用記憶素子に保持された電圧を
前記増幅器に出力するように構成されたことを特徴とす
る。

【００２５】これにより、ホール素子から出力された電
圧を、一端第１、または第２の入力用記憶素子に保持さ
せた後、ホール素子とは切り離した状態で増幅器に入力
させることができる。この場合、記憶素子の一端を任意
の電位に接続したとしても、記憶素子に保持された電圧
は変わらないので、増幅器として、その入力端子の一方
が電源に対して所定の電位またはインピーダンスを有す
るものを用いることができる。（具体的には、例えば、
ホール素子の２端子間の差電圧を、例えば磁界センサの
１個の出力端子の電位に対する電圧に変換し、当該１個
の出力端子の電位に対する電圧を増幅する増幅器に入力
することができる。この場合、当該１個の出力端子の電
位は、一定の基準電位（グラウンドを含む）でもよく、
基準電位でなくてもよい。）そして、上記のように入力
端子の一方が電源に対して所定の電位等を有する増幅器
は、例えばオペレーショナルアンプのように、入力電圧
を増幅して非反転出力電圧または反転出力信号の何れか
一方を出力する単出力型増幅器を用いて正相増幅回路を
形成することなどによって容易に構成することができ
る。それゆえ、上記のような単出力型増幅器は２出力型
増幅器よりも出力部を構成する素子数がかなり少ないた
め、大幅に小さな回路規模、小さなチップ面積で磁界セ
ンサを構成することができる。また、請求項３の発明
は、請求項１または請求項２の磁界センサであって、前
記記憶素子、前記第１の入力用記憶素子、および前記第
２の入力用記憶素子のうちの少なくとも何れか１個の記
憶素子が、キャパシタであることを特徴とする。

【００２６】上記のようにキャパシタを記憶素子として
用いることにより、小型でＩＣ化に適した磁界センサを
実現できる。また、請求項４の発明は、請求項１から請
求項３の何れかの磁界センサであって、前記スイッチ、
および前記スイッチ回路を構成するスイッチのうちの少
なくとも何れかが、それぞれ第１の導電特性のトランジ
スタと第２の導電特性のトランジスタとが並列に接続さ
れて構成された第１、第２、および第３のスイッチ素子
を備え、前記第１のスイッチ素子が、前記スイッチの一
端と他端との間に設けられ、前記第２のスイッチ素子の
両端が、共に、前記第１のスイッチ素子の一端に接続さ
れ、前記第３のスイッチ素子の両端が、共に、前記第１
のスイッチ素子の他端に接続されるとともに、前記第１
のスイッチ素子の前記第１の導電特性のトランジスタ、
前記第２、および第３のスイッチ素子の前記第２の導電
特性のトランジスタと、前記第１のスイッチ素子の前記
第２の導電特性のトランジスタ、前記第２、および第３
のスイッチ素子の前記第１の導電特性のトランジスタと
が、互いに異なる論理値の２値信号で駆動されるように
構成されたことを特徴とする。

【００２７】これにより、例えばＭＯＳ構造のスイッチ
を用いる場合でも、当該スイッチを開閉するためのゲー
ト端子の電圧の変化に応じてゲート−ソース間またはゲ
ート−ドレイン間の寄生容量と記憶素子との間で電荷の
移動が生じることによる、記憶素子に保持される電圧の
変化が防止されるので、より高精度な磁界センサを構成
することができる。また、請求項５の発明は、請求項１
から請求項４の何れかの磁界センサであって、前記増幅
器のゲインを決定する抵抗のうちの少なくとも何れか１
個が、前記ホール素子と同一製法の素子であることを特
徴とする。

【００２８】これにより、例えば製造条件のばらつきな
どによって例えばホール素子の抵抗値が小さくなった場
合でも、同様に増幅器のゲインを決定する抵抗の抵抗値
も小さくなるので、ホール素子の出力電圧が高くなるの
に対応して増幅器のゲインが小さくなるようにすること
ができ、したがって、ホール素子や抵抗値のばらつきに
係らず高精度な検出を行い得る磁界センサを構成するこ
とができる。

【００２９】ここで、上記同一製法というのは、例え
ば、同一の不純物の拡散工程を通したり、同一のＮウエ
ルを生成したりして、ホール素子と電圧増幅器とが同じ
半導体チップ上に形成されることを意味する。一方、物
理的な素子の大きさまたは形状の相違は問わない。した
がって、ホール素子と抵抗とが、同一の製造工程により
製造される素子であれば、ホール素子と抵抗との大きさ
又は形状が相違しても同一製法の素子である。また、請
求項６の発明は、磁界センサであって、印加される磁界
に応じた電圧を出力するホール素子と、前記ホール素子
から入力された出力電圧を増幅して増幅器出力端子対に
出力する増幅器と、前記増幅器出力端子対に両端が接続
されたコンデンサと、前記増幅器出力端子対の一方と前
記コンデンサの一端子間に挿入接続され、所定の第１の
信号で閉じ第２の信号で開くスイッチ部と、前記スイッ
チ部両端の電圧を個々に出力する出力端子対とを備え、
前記増幅器に入力される前記ホール素子の出力電圧の極
性が、前記第１の信号期間と前記第２の信号期間とで互
いに逆極性となるように構成されたことを特徴とする。

【００３０】これにより、前記請求項１について説明し
たのと同様に、簡単な回路で、増幅器の入力オフセット
電圧を相殺することができ、当該入力オフセット電圧の
影響を受けず、製品間のばらつきの小さい、小型で安価
な磁界センサを実現することができる。また、請求項７
の発明は、磁界センサであって、印加される磁界に応じ
た電圧を第１及び第２の端子対に出力するホール素子
と、第１及び第２のコンデンサと、前記第１の端子対と
前記第１のコンデンサ両端とを各々接続する第１の接続
部と、前記第２の端子対と前記第２のコンデンサ両端と
を各々接続する第２の接続部と、前記第１の接続部に挿
入接続されこの第１の接続部を所定の第１の信号で閉じ
第２の信号で開く第１のスイッチ部と、前記第２の接続
部に挿入接続されこの第２の接続部を前記第１の信号で
開き第２の信号で閉じる第２のスイッチ部と、入力端子
に与えられた信号を増幅して出力端子に出力する増幅器
と、第１の出力端子と、前記第１のコンデンサの一端と
前記増幅器の入力端子と、及び前記第１のコンデンサの
他端と前記第１の出力端子とを各々接続する第３の接続
部と、前記第２のコンデンサの一端と前記増幅器の入力
端子と、及び前記第２のコンデンサの他端と前記第１の
出力端子とを各々接続する第４の接続部と、前記第３の
接続部に挿入接続されこの第３の接続部を前記第１の信
号で開き第２の信号で閉じる第３のスイッチ部と、前記
第４の接続部に挿入接続されこの第４の接続部を前記第
１の信号で閉じ第２の信号で開く第４のスイッチ部と、
第２の出力端子と、前記増幅器の出力端子に一端が接続
され前記第２の出力端子に他端が接続された第３のコン
デンサと、前記第１及び第２の出力端子に両端が個々に
接続され前記第１の信号で閉じ第２の信号で開く第５の
スイッチ部とを備え、前記第１、第２の出力端子間に信
号を取り出すことを特徴とする。

【００３１】これにより、前記請求項１、２で説明した
のと同様に、簡単な回路で、増幅器の入力オフセット電
圧を相殺することができるので、当該入力オフセット電
圧の影響を受けないで製品間のバラツキの少ない、小型
で安価な磁界センサを実現することができる。しかも、
簡単な回路構成によりホール素子の２端子間の差電圧を
磁界センサの１個の出力端子の電位に対する電圧に変換
し、磁界センサの１個の出力端子の電位に対する電圧を
単出力型増幅器に入力するので、磁界センサの１個の出
力端子の電位に対する電圧を増幅する増幅器として、単
出力型増幅器を使用することができ、一層回路規模の小
さい磁界センサを構成することができる。ここで、上記
磁界センサの１個の出力端子の電位は、一定の基準電位
であってもよく、一定の基準電位でなくてもよい。ま
た、請求項８の発明は、請求項６の磁界センサであっ
て、さらに、前記出力端子対の間の電圧を所定の電圧と
比較して、その比較結果を２値信号として出力する比較
器と、前記２値信号が入力され、前記第２の信号の所定
の位相に同期して、前記２値信号を保持し、出力するラ
ッチ回路と、を備えたことを特徴とする。

【００３２】これにより、前記のように磁界の強さが高
精度に検出されるので、これに基づいた正確な比較結果
を出力させることができる。また、請求項９の発明は、
請求項７の磁界センサであって、さらに、前記第１の出
力端子と前記第２の出力端子との間の電圧を所定の電圧
と比較し手、その比較結果を２値信号として出力する比
較器と、前記２値信号が入力され、前記第２の信号の所
定の位相に同期して、前記２値信号を保持し、出力する
ラッチ回路と、を備えたことを特徴とする。

【００３３】これにより、やはり、前記のように磁界の
強さが高精度に検出されるので、これに基づいた正確な
比較結果を出力させることができる。また、請求項１０
の発明は、請求項８または請求項９の磁界センサであっ
て、前記比較器の前記所定の電圧が、前記ラッチ回路の
出力信号に応じて異なるように構成されたことを特徴と
する。

【００３４】これにより、比較器の判定にヒステリシス
を持たせて、ノイズ信号に対するチャタリングが抑制さ
れた安定な信号を比較器から出力させることができ、こ
の信号をラッチ回路に与えることで判別精度の高い安定
した信号をラッチ回路から出力させることができる。ま
た、請求項１１の発明は、磁界センサであって、印加さ
れる磁界に応じた電圧を出力するホール素子と、前記ホ
ール素子から出力された電圧を、第１のタイミングと第
２のタイミングとで逆極性になるように切り替えて出力
する第１のスイッチ回路と、前記第１のスイッチ回路か
ら入力された電圧を増幅して出力する増幅器と、前記増
幅器から出力された電圧を保持する記憶素子と、前記第
１のタイミングで、前記増幅器から出力された電圧が前
記記憶素子に保持されるように、前記増幅器の出力端子
間と前記記憶素子とを並列に接続する一方、前記第２の
タイミングで、前記増幅器から出力される電圧と、前記
記憶素子に保持された電圧とが、前記増幅器に入力され
た電圧の増幅成分が同極性で加算されるように、前記増
幅器の出力端子間と前記記憶素子とを直列に接続する第
２のスイッチ回路とを備えたことを特徴とする。

【００３５】これにより、ホール素子から出力された電
圧は、増幅されて同極性で加算される一方、増幅器の入
力オフセット電圧は、逆極性で加算されて相殺されるこ
とになるので、小さな回路規模で、磁界センサの出力に
含まれるオフセット信号成分が低減された高精度な磁界
の検出をすることができる。また、第１、２のタイミン
グの２つのステップで磁界の強さを検出することができ
るので、検出に要する時間も短く、したがって、低消費
電力化を図ることもできる。また、請求項１２の発明
は、請求項１１の磁界センサであって、前記第１のスイ
ッチ回路は、前記ホール素子から出力された電圧を一旦
保持した後、前記ホール素子から切り離された状態で出
力する入力用記憶素子を備えたことを特徴とする。

【００３６】これにより、記憶素子に保持された電圧
は、記憶素子の一端が任意の電位に接続されたとしても
変わらず、また、記憶素子がホール素子から切り離され
た状態で、記憶素子に保持された電圧が出力されるの
で、増幅器として、その入力端子の一方が電源に対して
所定の電位またはインピーダンスを有するものを用いる
ことができる。そして、そのような増幅器は、前記請求
項２で説明したように、単出力型増幅器を用いて正相増
幅回路を形成することなどによって容易に構成すること
ができるので、大幅に小さな回路規模、小さなチップ面
積で磁界センサを構成することができる。

【００３７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。

【００３８】（実施の形態１）図１は本発明の実施の形
態１に係る磁界センサの全体構成を示す回路図である。
同図において、１はホール素子、２はスイッチ回路、３
は電圧増幅器、４は記憶素子であるキャパシタ（コンデ
ンサ）、５はスイッチである。上記ホール素子１は、４
つの端子Ａ・Ａ’・Ｂ・Ｂ’に関して、幾何学的に等価
な形状の板状に形成されている。上記スイッチ５および
スイッチ回路２は、例えば図示しないクロック生成回路
から出力される位相信号によって制御されるようになっ
ている。より詳しくは、上記スイッチ５は、図２のタイ
ミングチャートに示す第１の位相信号（ａ）における第
１の位相のパルスに応じて閉じるようになっている。ま
た、スイッチ回路２は、上記第１の位相のパルス、およ
び第２の位相信号（ｂ）における第２の位相のパルスに
応じて、後述するように、図示しない電源および電圧増
幅器３と、ホール素子１の各端子Ａ・Ａ’・Ｂ・Ｂ’と
の接続を切り替えるようになっている。すなわち、この
磁界センサは、以下のように、上記第１、第２の位相の
パルスに対応する第１、第２のタイミングの２ステップ
の動作によって、磁界の強さに応じた電圧を出力するよ
うになっている。

【００３９】まず、第１のタイミングでは、スイッチ回
路２を介して、ホール素子１の端子Ａ・Ａ’間に電源電
圧が印加されるとともに、端子Ｂ・Ｂ’間の電圧Ｖｈが
電圧増幅器３に入力される。そこで、電圧増幅器３の電
圧増幅率をβとすると、電圧増幅器３からは、下記式
（８）に示すように端子Ｂ・Ｂ’間の電圧Ｖｈと電圧増
幅器３の入力オフセット電圧Ｖｏｆｆとの和に比例した
電圧Ｖ１が出力される。より詳しくは、電圧増幅器３の
反転出力端子３ａ（−）を基準としたときの非反転出力
端子３ｂ（＋）の電圧がＶ１となる。

【００４０】 Ｖ１＝β（Ｖｈ＋Ｖｏｆｆ） （８） また、この第１のタイミングでは、スイッチ５が閉じる
ことにより、キャパシタ４が上記電圧Ｖ１に充電され
る。（キャパシタ４の端子４ａを基準としたときの端子
４ｂの電圧がＶ１となる。） 次に、第２のタイミングでは、スイッチ回路２を介し
て、ホール素子１の端子Ｂ・Ｂ’間に電源電圧が印加さ
れるとともに、上記第１のタイミングとは逆極性となる
ように端子Ａ・Ａ’間の電圧−Ｖｈ’が電圧増幅器３０
に入力される。そこで、電圧増幅器３０からは、下記式
（９）に示す電圧Ｖ２が出力される。

【００４１】 Ｖ２＝β（−Ｖｈ’＋Ｖｏｆｆ） （９） すなわち、入力オフセット電圧Ｖｏｆｆの影響は入力電
圧の極性に係らず第１のタイミングと同じなので、電圧
増幅器３の出力電圧Ｖ２は、第１のタイミングとは逆極
性の端子Ａ・Ａ’間の電圧−Ｖｈ’と入力オフセット電
圧Ｖｏｆｆとの和に比例した電圧となる。

【００４２】また、この第２のタイミングでは、スイッ
チ５が開き、出力端子６・７の間で、電圧増幅器３の反
転出力端子３ａおよび非反転出力端子３ｂとキャパシタ
４とが直列に接続された状態となる。このとき、キャパ
シタ４の充電電圧は、上記第１のタイミングでの電圧増
幅器３の出力電圧Ｖ１に保持されたまま変化しないの
で、出力端子６・７間の電圧（磁界センサの出力電圧）
Ｖは、電圧増幅器３の反転出力端子３ａを基準としたと
きの非反転出力端子３ｂの電圧Ｖ２と、キャパシタ４の
端子４ｂを基準としたときの端子４ａの電圧−Ｖ１との
和、すなわち、下記式（１０）に示すように電圧Ｖ２か
ら電圧Ｖ１を減じたものとなる。

【００４３】 Ｖ＝Ｖ２−Ｖ１＝−β（Ｖｈ＋Ｖｈ’） （１０） したがって、入力オフセット電圧Ｖｏｆｆの影響を相殺
した電圧Ｖが磁界センサの出力電圧として得られる。ま
た、この出力電圧Ｖにおいては、第１、第２のタイミン
グでのホール素子６１からの出力電圧Ｖｈ、Ｖｈ’が加
算されるので、前記従来の技術１で米国特許第４，０３
７，１５０号について説明したように、素子オフセット
電圧による影響も相殺される。

【００４４】上記のように、従来の技術１、２で説明し
た磁界センサ（図７、９）と比べて、小さな回路規模
で、磁界センサの出力に含まれるオフセット信号成分
（ばらつき）を抑制して高精度な磁界の検出ができる。

【００４５】また、前記従来の技術３の磁界センサでは
１回の検出動作に３ステップを必要としたのに比べて、
本実施の形態の磁界センサでは２ステップしか必要とし
ないので、検出動作に要する時間が短い。それゆえ、例
えば一定の周期ごとに１回、検出動作をさせるようにし
て、各検出動作の間は磁界センサヘの電源供給を停止す
る場合に、平均の消費電力を小さく抑えることができ
る。

【００４６】また、キャパシタ４への充電を電流出力の
増幅器によって行うのではなく、電圧出力の電圧増幅器
３によって行うので、キャパシタ４の容量のばらつきに
起因する出力電圧のばらつきも小さく抑えられる。 （実施の形態２）図３は本発明の実施の形態２に係る磁
界センサの全体構成を示す回路図である。なお、以下の
実施の形態において、前記実施の形態１等と同様の機能
を有する構成要素については同一の符号を付して説明を
省略する。

【００４７】同図において、２０はスイッチ回路、３０
は電圧増幅器である。

【００４８】上記スイッチ回路２０は、スイッチ５…・
８…と、記憶素子であるキャパシタ（コンデンサ）９・
１０とが設けられて構成されている。上記各スイッチ５
…および前記実施の形態１と同様にキャパシタ４に接続
されたスイッチ５は、図２のタイミングチャートに示す
第１の位相信号（ａ）における第１の位相のパルスに応
じて閉じる一方、上記各スイッチ８…は、第２の位相信
号（ｂ）における第２の位相のパルスに応じて閉じるよ
うになっている。なお、スイッチ回路２０には、さら
に、上記第１、第２の位相のパルスに応じて、図示しな
い電源をホール素子１に接続するためのスイッチも設け
られているが、その点に関しては前記実施の形態１のス
イッチ回路や従来より公知のスイッチ回路と同様のもの
が適用できるため、説明を省略する。

【００４９】また、上記電圧増幅器３０は、前記実施の
形態１の電圧増幅器３と比べて、入力電圧に比例した電
圧を出力するという機能は同じであるが、例えばオペレ
ーショナルアンプ等の、差動入力で単出力の高利得増幅
器３１と、増幅率（フィードバック量）を定める２本の
抵抗２２・２３とにより構成され、入力端子のうちの一
方が出力端子の一方と共通で、さらに磁界センサの出力
端子６とも共通（共通端子３０ａ）であるとともに、こ
の共通端子３０ａが電源に対してハイインピーダンスで
はない点が異なる。なお、このような電圧増幅器３０を
用い得る理由については後述する。

【００５０】この磁界センサは、以下のように、上記第
１、第２の位相のパルスに対応する第１、第２のタイミ
ングの２ステップの動作が繰り返されることによって、
磁界の強さに応じた電圧を出力するようになっている。

【００５１】まず、第１のタイミングでは、スイッチ回
路２の図示しないスイッチを介して、ホール素子１の端
子Ａ・Ａ’間に電源電圧が印加される。このときにホー
ル素子１の端子Ｂ・Ｂ’間に生じる電圧Ｖｈは、キャパ
シタ９に接続されたスイッチ５・５が閉じることによ
り、キャパシタ９に印加され、キャパシタ９が充電され
る。また、キャパシタ１０に接続されたスイッチ５・５
が閉じることにより、先立つ第２のタイミングにおいて
キャパシタ１０に保持されている電圧−Ｖｈが電圧増幅
器３０に入力される。（より詳しくは、キャパシタ１０
がスイッチ５・５を介して、共通端子３０ａと、高利得
増幅器３１の非反転入力端子（＋）に接続される。）そ
こで、電圧増幅器３０からは、前記実施の形態１の第２
のタイミング（式（９））と同様に、下記式（１１）に
示す電圧Ｖ２（共通端子３０ａを基準としたときの出力
端子３０ｂの電圧）が出力され、また、キャパシタ４に
接続されたスイッチ５が閉じることによって、キャパシ
タ４がこの電圧Ｖ２に充電される。

【００５２】 Ｖ２＝β（−Ｖｈ’＋Ｖｏｆｆ） （１１） 次に、第２のタイミングでは、スイッチ回路２の図示し
ないスイッチを介して、端子Ａ・Ａ’間の電圧−Ｖｈ’
が上記第１のタイミングにおける端子Ｂ・Ｂ’間の電圧
Ｖｈとは逆極性となるように、ホール素子１の端子Ｂ・
Ｂ’間に電源電圧が印加される。このときの上記端子Ａ
・Ａ’間の電圧−Ｖｈ’は、キャパシタ１０に接続され
たスイッチ８・８が閉じることにより、キャパシタ１０
に印加され、キャパシタ１０が充電される（この電圧−
Ｖｈ’が次の第１のタイミングで、上記のように電圧増
幅器３０に入力されることになる。）。また、キャパシ
タ９に接続されたスイッチ８・８が閉じることにより、
上記第１のタイミングでキャパシタ９に保持された電圧
Ｖｈが電圧増幅器３０に入力される。そこで、電圧増幅
器３０からは、前記実施の形態１の第１のタイミング
（式（８））と同様に、下記式（１２）に示す電圧Ｖ１
が出力される。

【００５３】 Ｖ１＝β（Ｖｈ＋Ｖｏｆｆ） （１２） また、この第２のタイミングでは、キャパシタ４に接続
されたスイッチ５が開き、出力端子６・７の間で、電圧
増幅器３の共通端子３０ａおよび出力端子３０ｂとキャ
パシタ４とが直列に接続された状態となる。このとき、
キャパシタ４の充電電圧は、上記第１のタイミングでの
電圧増幅器３の出力電圧Ｖ２に保持されたまま変化しな
いので、出力端子６・７間の電圧（磁界センサの出力電
圧）Ｖは、電圧増幅器３０の共通端子３０ａを基準とし
たときの出力端子３０ｂの電圧Ｖ１と、キャパシタ４の
端子４ｂを基準としたときの端子４ａの電圧−Ｖ２との
和、すなわち、下記式（１３）に示すように電圧Ｖ１か
ら電圧Ｖ２を減じたものとなる。

【００５４】 Ｖ＝Ｖ１−Ｖ２＝β（Ｖｈ＋Ｖｈ’） （１３） 上記のように、前記実施の形態１と同様に、磁界センサ
の出力に含まれるオフセット信号成分を抑制して高精度
な磁界の検出ができる。なお、本実施の形態２の磁界セ
ンサでは、１回だけの検出動作をさせるためには、第
２、第１、第２のタイミングの３ステップが必要となる
が、複数回の検出動作をさせる場合には、単に第１、第
２のタイミングを繰り返すだけでよく、それゆえ、１回
あたりの検出動作に要するステップ数を２ステップに近
いものにすることができる。

【００５５】また、電圧増幅器３は差動入力で単出力の
高利得増幅器３１を用いて構成されており、そのような
高利得増幅器３１は、前記従来の技術や実施の形態１で
示したような２出力型増幅器に比べて、出力部を構成す
る素子数がかなり少ないため、大幅に小さな回路規模で
磁界センサを構成することができる。以下、上記のよう
な差動入力で単出力の高利得増幅器３１を用いて電圧増
幅器３を構成し得る理由について説明する。

【００５６】例えばホール素子１の端子Ａ・Ａ’に電源
電圧を印加したときの端子Ｂ・Ｂ’の電位は、電源の基
準電位等に対して、ある電位差を有している。そのた
め、上記端子Ｂ・Ｂ’を増幅器の２つの入力端子に接続
する場合には、それらの入力端子は何れも電源に対して
ハイインピーダンス、すなわち電源の基準電位等に対し
て浮動電位である必要がある。また、高精度な検出を行
うためには、増幅器は一定の正確な増幅率を有している
必要がある。そして、上記のような条件を満たすために
は、従来の技術や実施の形態１で示したような２出力型
増幅器を用いる必要がある。

【００５７】これに対して、本実施の形態の磁界センサ
では、例えば第１のタイミングでホール素子１の端子Ｂ
・Ｂ’間の電圧Ｖｈをキャパシタ９に印加して電荷を蓄
積させ、その両端子間の電圧がＶｈになるように充電し
た後、第２のタイミングでキャパシタ９をホール素子１
から切り離して３０に接続するようになっている。この
場合、キャパシタ９の両端子間の電圧は、電荷の流入出
がない限り、一方の端子がどのような電位に接続されよ
うとも変化しないので、キャパシタ９のいずれか一方の
端子を任意の電位に接続することができる。それゆえ、
増幅器として、一方の入力端子が電源の基準電位等に対
してある電位差（あるインピーダンス）を有する単入力
の増幅器を用いることが可能になる。そして、そのよう
な増幅器は、例えば、上記電圧増幅器３のように、差動
入力で単出力の回路規模が小さい高利得増幅器３１を用
いて正相増幅回路を形成することなどによって（この場
合には電圧増幅器３自体も単出力となる）、容易に構成
することができる。したがって、実施の形態１の磁界セ
ンサよりもさらに小さな回路規模で高精度な磁界センサ
を構成することができる。また、上記のような入力端子
の電位に関して原理的に単純な例としては、例えば、ド
レイン接地のＦＥＴを用いて、ゲートと接地とを入力端
子とすることも考えることができる。ただし、増幅率を
正確に一定にするための考慮は必要である。

【００５８】なお、上記共通端子３０ａの電位は、上記
のように任意の電位でよいので、例えば固定電圧の基準
電位でもよく、基準電位から所定の電位差を有する電位
でもよい。また、マイナス出力端子の電位が一定の基準
電位（グラウンドを含む）でない磁界センサにおいても
本発明により単出力型増幅器を使用可能である。

【００５９】また、スイッチ５を出力端子３０ｂと端子
４ｂとの間に設けて、そのスイッチ５の両端を出力端子
にしてもよい。 （実施の形態３）図４は本発明の実施の形態３に係る磁
界センサの全体構成を示す回路図である。この磁界セン
サは、前記実施の形態１の構成に、さらに比較器１３と
ラッチ回路１４とを設けて、磁界の強さに応じて０又は
１（例えばローレベルまたはハイレベル）の２値のディ
ジル信号を出力するように構成したものである。

【００６０】図４において、１〜７は、実施の形態１と
同じである。１３は比較器、１４はラッチ回路、１５は
クロック生成回路、１６は第１の位相クロック生成回
路、１７は第２の位相クロック生成回路である。上記比
較器１３は、出力端子６・７間に出力される電圧と所定
の基準の電圧とを比較して、２値のディジタル信号を出
力するようになっている。ラッチ回路１４は、第２の位
相のパルスの立ち下がり時点での上記比較器１３からの
出力を保持するものである。また、第１の位相クロック
生成回路１６および第２の位相クロック生成回路１７
は、それぞれ、実施の形態１（図２）で説明した第１、
第２の位相のパルスを有する第１、第２の位相信号
（ａ）（ｂ）を出力するものである。

【００６１】以上のように構成された磁界センサについ
て、以下その動作を説明する。この説明においては、一
定の磁場がホール素子１を貫通し、ホール素子出力電圧
はオフセットを考慮しなければ一定である場合を想定す
る。なお、以下の動作において、磁界の強さに応じた電
圧が出力端子６・７から出力されるまでは、前記実施の
形態１で説明したのと同じである。すなわち、まず、第
１の位相クロック生成回路１６にて第１の位相（タイミ
ング）を決定するクロックが生成され、このクロックに
応じて、ホール素子１の一方の対角線上の対の２端子間
に電源電圧が印加され、他方の対角線上の対の２端子間
に磁場の強さに比例したホール素子出力電圧が発生す
る。この出力電圧が電圧増幅器３の２入力端子に印加さ
れるようにスイッチ回路２が動作する。そこで、上記ホ
ール素子１の出力電圧に比例した電圧が電圧増幅器３か
ら出力され、第１の位相クロック生成回路１６にて制御
されるスイッチ５を介してキャパシタ４に印加され、キ
ャパシタ４に電荷が蓄積される。第１の位相が終了する
と、スイッチ５は開き、第１の位相における電圧増幅器
３の出力電圧はキャパシタ４に保持される。

【００６２】次に、第２の位相クロック生成回路１７に
て第２の位相を決定するクロックが生成され、このクロ
ックに応じて、ホール素子１における、上記第１の位相
のときにホール素子出力電圧が発生した上記他方の対角
線上の対の２端子間に電源電圧が印加され、上記一方の
対角線上の対の２端子間の電圧が電圧増幅器３に入力さ
れる。ここで、スイッチ回路２は、上記ホール素子１か
ら電圧増幅器３に入力されるホール素子出力電圧の正負
の極性が第１の位相のときとは逆極性になるように切り
替わる。そこで、電圧増幅器３の出力電圧における、ホ
ール素子１からの出力電圧に応じた成分も第１の位相の
ときとは逆極性になる。また、このときには、スイッチ
５は開くため、キャパシタ４に記憶された電圧増幅器３
の第１の位相での出力電圧と、電圧増幅器３の第２の位
相での出力電圧との和（上記電圧の基準の取り方によっ
ては差）、すなわち入力オフセット電圧Ｖｏｆｆが相殺
された電圧−２βＶｈが出力端子６・７間の電圧とな
る。

【００６３】そこで、上記出力端子６・７間の電圧が比
較器１３の入力端子間に入力される。比較器１３では、
上記入力された電圧が、あらかじめ設定されている所定
の基準電圧と比較され、その比較結果（入力された電圧
が基準電圧より低ければ０（例えばローレベル）のディ
ジタル信号、高ければ１（例えばハイレベル）のディジ
タル信号）が比較器１３の出力端子から出力される。

【００６４】ラッチ回路１４には、上記比較結果が入力
されるとともに、第２の位相クロック生成回路１７から
の第２の位相信号（ｂ）も入力され、第２の位相の終了
の（第２の位相のパルスが立ち下がる）タイミングで入
力電圧（比較結果）をラッチするように設定されてい
る。よって、ラッチ回路１４の出力端子１８からは、次
の第２の位相の終了時まで、上記ラッチされた一定の値
（０又は１のディジタル値）が出力される。

【００６５】また、チャタリング防止のためには、上記
出力端子１８からの出力値を比較器１３にフィードバッ
クして上記基準電圧を変化させ、判定にヒステリシスを
持たせるようにすることが好ましい。

【００６６】なお、上記の例では、実施の形態１の構成
に、さらに比較器１３とラッチ回路１４とを設けた例を
示したが、これに限らず、実施の形態２の構成に、比較
器１３等を設けるようにしてもよい。 （磁界センサを構成するスイッチの詳細例）上記各実施
の形態の磁界センサにおいて、より正確な検出を行うた
めには、上記各スイッチ５・８として、フィードスルー
対策を講じたものを用いることが好ましい。すなわち、
例えば上記のような位相信号（ａ）（ｂ）に応じた２値
の電圧がゲートに入力されて開閉制御されるＭＯＳ構造
のトランジスタを有する双方向のスイッチ素子を用いて
スイッチ５・８を構成する場合、そのスイッチ５・８を
開閉するために上記トランジスタのゲート端子の電圧を
変化させたときに、ゲート−ソース間またはゲート−ド
レイン間の寄生容量と、スイッチ５・８に接続されるキ
ャパシタ４・９・１０との間で電荷の移動が生じると、
キャパシタの両端子間の電圧が変動するおそれがある。
そのような電圧の変動は、図５に示すようなスイッチ５
・８を用いることによって確実に防止することができ
る。すなわち、図５において、スイッチ素子５０〜５２
は、それぞれ、ＮチャネルおよびＰチャネルのＭＯＳト
ランジスタが並列に接続されて、各トランジスタのゲー
トに２値の電圧を印加して駆動するように構成されたも
のである。（ここで、スイッチ素子５０における寄生容
量は、例えばスイッチ素子５１・５２における寄生容量
の合計と等しくなるように設定されている。）上記スイ
ッチ素子５０は、入出力端子５０ａ・５０ｂが、それぞ
れスイッチ５・８の接続端子５ａ・５ｂに接続されて、
両者間を断接するようになっている。また、スイッチ素
子５１は、その入出力端子５１ａ・５１ｂが共にスイッ
チ素子５０の入出力端子５０ａに接続される一方、スイ
ッチ素子５２は、その入出力端子５２ａ・５２ｂが共に
スイッチ素子５０の入出力端子５０ｂに接続されてい
る。上記スイッチ素子５０と、スイッチ素子５１・５２
とは、それぞれ位相信号（ａ）（ｂ）が１つまたは２つ
のインバータを介して出力される２値の互いに逆の論理
の電圧によって制御されるようになっている。より詳し
くは、例えばスイッチ素子５０におけるＮチャネルトラ
ンジスタのゲートにハイレベル、Ｐチャネルトランジス
タのゲートにローレベルの電圧が印加される際には、ス
イッチ素子５１・５２におけるＮチャネルトランジスタ
のゲートにローレベル、Ｐチャネルトランジスタのゲー
トにハイレベルの電圧が印加される。そこで、スイッチ
素子５０の寄生容量による電荷の移動方向と、スイッチ
素子５１・５２の寄生容量による電荷の移動方向とは互
いに逆方向となるので、電荷の移動が打ち消される。し
たがって、キャパシタ９等との間での電荷の移動による
電圧変動が確実に防止される。 （磁界センサを構成する抵抗の詳細例）上記各実施の形
態の磁界センサにおいて、より正確な検出を行うために
は、電圧増幅器３・３０のゲイン（増幅率）を決定する
抵抗のうちの少なくとも１個の所定の抵抗が、ホール素
子１と同一製法すなわち同一の材料および製造過程で形
成されたものであることが好ましい。すなわち、例え
ば、実施の形態２（図３）の磁界センサを例に挙げる
と、ホール素子１と電圧増幅器３０とを同じ半導体チッ
プ上に形成する場合、一般に、ホール素子１の抵抗値も
抵抗２２・２３の抵抗値も、構成材料のばらつきや製造
条件のばらつきなどに起因してばらつく。そして、ホー
ル素子１の抵抗値が小さい場合には、ホール素子１の出
力電圧は高くなる。一方、抵抗２２・２３のうち、高利
得増幅器３１の出力端子と反転（マイナス）入力端子と
の間に挿入される抵抗２２の抵抗値が小さい場合には、
電圧増幅器３０のゲインは大きくなる。そこで、ホール
素子１と抵抗２２とを同一の材料および製造過程で形成
すると、より詳しくは、例えばＰ型半導体基板にＮ型不
純物を拡散させて、ホール素子１と抵抗２２とを形成
し、抵抗２３は、特性のばらつきが少ないポリシリコン
抵抗によって形成すると、ホール素子１の抵抗値が小さ
い場合には、その出力電圧は高くなるが、そのときに
は、ホール素子１と同様にして形成された抵抗２２の抵
抗値も小さくなるため、電圧増幅器３０のゲインは小さ
くなる。逆に、ホール素子１の抵抗値が大きい場合に
は、その出力電圧は低くなるが、抵抗２２の抵抗値も大
きくなるため、電圧増幅器３０のゲインは大きくなる。
したがって、ホール素子１の抵抗値のばらつきの影響と
抵抗２２のばらつきの影響とが互いに打ち消しあうの
で、出力端子６・７からは、ばらつきの小さい出力電圧
を得ることができる。

【００６７】

【発明の効果】本発明は、簡単な回路で、増幅器の入力
オフセット電圧を相殺することができる。これにより、
当該入力オフセット電圧の影響を受けず、バラツキの少
ない出力を得ることができ、しかも小型で安価な磁界セ
ンサを実現することが出来るという有利な効果が得られ
る。

【００６８】また、本発明により、少ないステップ数、
すなわち短い時間で磁界の検出を行うことができるの
で、低消費電力の磁界センサを実現することも出来ると
いう有利な効果が得られる。

【００６９】また、本発明は、簡単な回路で、ホール素
子の差電圧の出力信号を、基準電位等に対する電圧に変
換し、当該基準電位等に対する電圧を、単出力型増幅器
に入力することができる。これにより、ホール素子の差
電圧の出力信号を、出力部の回路が簡単でチップ面積が
小さい単出力型増幅器により増幅する磁界センサを実現
することができる。それゆえ、より小型で安価な磁界セ
ンサを実現することが出来るという有利な効果が得られ
る。

【００７０】さらに、本発明により、ホール素子の抵抗
値のバラツキに係らず、出力電圧のバラツキを小く抑え
得る磁界センサを実現できるという有利な効果が得られ
る。

【００７１】また、本発明により、小型でＩＣ化に適し
た記憶素子を用いた磁界センサを実現できる。これによ
り、小型で安価な磁界センサを実現することが出来ると
いう有利な効果が得られる。

【００７２】また、本発明により、キャパシタの容量の
バラツキに起因する出力電圧のバラツキが少ない磁界セ
ンサを実現することが出来るという有利な効果が得られ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態１の磁界センサの構成図で
ある。

【図２】本発明の実施の形態１〜３のタイミングチャー
トである。

【図３】本発明の実施の形態２の磁界センサの構成図で
ある。

【図４】本発明の実施の形態３の磁界センサの構成図で
ある。

【図５】本発明の磁界センサのスイッチの構成図であ
る。

【図６】従来の技術１の磁界センサの構成図である。

【図７】従来の技術２の磁界センサの構成図である。

【図８】従来の技術２のタイミングチャートである。

【図９】従来の技術３の磁界センサの構成図である。

【図１０】従来の技術３のタイミングチャートである。

【符号の説明】

１ ホール素子 ２ スイッチ回路 ３ 電圧増幅器 ３ａ 反転出力端子 ３ｂ 非反転出力端子 ４ キャパシタ ４ａ 端子 ４ｂ 端子 ５ スイッチ ５ａ・５ｂ 接続端子 ６・７ 出力端子 ８ スイッチ ９ キャパシタ １０ キャパシタ １３ 比較器 １４ ラッチ回路 １６ 第１の位相クロック生成回路 １７ 第２の位相クロック生成回路 １８ 出力端子 ２０ スイッチ回路 ２２ 抵抗 ２３ 抵抗 ３０ 電圧増幅器 ３０ａ 共通端子 ３０ｂ 出力端子 ３１ 高利得増幅器 ５０〜５２ スイッチ素子 ５０ａ・５０ｂ 入出力端子 ５１ａ・５１ｂ 入出力端子 ５２ａ・５２ｂ 入出力端子

Claims (12)

【特許請求の範囲】
1. 【請求項１】印加される磁界に応じた電圧を出力するホ
   ール素子と、 前記ホール素子から出力された電圧を、第１のタイミン
   グと第２のタイミングとで逆極性になるように切り替え
   て出力するスイッチ回路と、 前記スイッチ回路から入力された電圧を増幅して出力す
   る増幅器と、 一端が前記増幅器の一方の出力端子に接続され、前記増
   幅器から出力された電圧を保持する記憶素子と、 前記増幅器の他方の出力端子と、前記記憶素子の他端と
   の間に接続されたスイッチとを備え、 前記第１のタイミングで、前記スイッチが閉じて、前記
   増幅器から出力された電圧を前記記憶素子に保持させる
   一方、前記第２のタイミングで、前記スイッチが開い
   て、前記増幅器の前記他方の出力端子と、前記記憶素子
   の前記他端との間の電圧が出力されるように構成された
   ことを特徴とする磁界センサ。
2. 【請求項２】請求項１の磁界センサであって、 前記スイッチ回路は、 第１の入力用記憶素子と第２の入力用記憶素子とを備
   え、 前記第１のタイミングで、前記ホール素子から出力され
   た電圧を前記第１の入力用記憶素子に保持させるととも
   に、前記第２の入力用記憶素子に保持された電圧を前記
   増幅器に出力する一方、 前記第２のタイミングで、前記ホール素子から出力され
   た電圧を前記第２の入力用記憶素子に保持させるととも
   に、前記第１の入力用記憶素子に保持された電圧を前記
   増幅器に出力するように構成されたことを特徴とする磁
   界センサ。
3. 【請求項３】請求項１または請求項２の磁界センサであ
   って、 前記記憶素子、前記第１の入力用記憶素子、および前記
   第２の入力用記憶素子のうちの少なくとも何れか１個の
   記憶素子が、キャパシタであることを特徴とする磁界セ
   ンサ。
4. 【請求項４】請求項１から請求項３の何れかの磁界セン
   サであって、 前記スイッチ、および前記スイッチ回路を構成するスイ
   ッチのうちの少なくとも何れかが、 それぞれ第１の導電特性のトランジスタと第２の導電特
   性のトランジスタとが並列に接続されて構成された第
   １、第２、および第３のスイッチ素子を備え、 前記第１のスイッチ素子が、前記スイッチの一端と他端
   との間に設けられ、 前記第２のスイッチ素子の両端が、共に、前記第１のス
   イッチ素子の一端に接続され、 前記第３のスイッチ素子の両端が、共に、前記第１のス
   イッチ素子の他端に接続されるとともに、 前記第１のスイッチ素子の前記第１の導電特性のトラン
   ジスタ、前記第２、および第３のスイッチ素子の前記第
   ２の導電特性のトランジスタと、 前記第１のスイッチ素子の前記第２の導電特性のトラン
   ジスタ、前記第２、および第３のスイッチ素子の前記第
   １の導電特性のトランジスタとが、互いに異なる論理値
   の２値信号で駆動されるように構成されたことを特徴と
   する磁界センサ。
5. 【請求項５】請求項１から請求項４の何れかの磁界セン
   サであって、 前記増幅器のゲインを決定する抵抗のうちの少なくとも
   何れか１個が、前記ホール素子と同一製法の素子である
   ことを特徴とする磁界センサ。
6. 【請求項６】印加される磁界に応じた電圧を出力するホ
   ール素子と、 前記ホール素子から入力された出力電圧を増幅して増幅
   器出力端子対に出力する増幅器と、 前記増幅器出力端子対に両端が接続されたコンデンサ
   と、 前記増幅器出力端子対の一方と前記コンデンサの一端子
   間に挿入接続され、所定の第１の信号で閉じ第２の信号
   で開くスイッチ部と、 前記スイッチ部両端の電圧を個々に出力する出力端子対
   とを備え、 前記増幅器に入力される前記ホール素子の出力電圧の極
   性が、前記第１の信号期間と前記第２の信号期間とで互
   いに逆極性となるように構成されたことを特徴とする磁
   界センサ。
7. 【請求項７】印加される磁界に応じた電圧を第１及び第
   ２の端子対に出力するホール素子と、 第１及び第２のコンデンサと、 前記第１の端子対と前記第１のコンデンサ両端とを各々
   接続する第１の接続部と、 前記第２の端子対と前記第２のコンデンサ両端とを各々
   接続する第２の接続部と、 前記第１の接続部に挿入接続されこの第１の接続部を所
   定の第１の信号で閉じ第２の信号で開く第１のスイッチ
   部と、 前記第２の接続部に挿入接続されこの第２の接続部を前
   記第１の信号で開き第２の信号で閉じる第２のスイッチ
   部と、 入力端子に与えられた信号を増幅して出力端子に出力す
   る増幅器と、 第１の出力端子と、 前記第１のコンデンサの一端と前記増幅器の入力端子
   と、及び前記第１のコンデンサの他端と前記第１の出力
   端子とを各々接続する第３の接続部と、 前記第２のコンデンサの一端と前記増幅器の入力端子
   と、及び前記第２のコンデンサの他端と前記第１の出力
   端子とを各々接続する第４の接続部と、 前記第３の接続部に挿入接続されこの第３の接続部を前
   記第１の信号で開き第２の信号で閉じる第３のスイッチ
   部と、 前記第４の接続部に挿入接続されこの第４の接続部を前
   記第１の信号で閉じ第２の信号で開く第４のスイッチ部
   と、 第２の出力端子と、 前記増幅器の出力端子に一端が接続され前記第２の出力
   端子に他端が接続された第３のコンデンサと、 前記第１及び第２の出力端子に両端が個々に接続され前
   記第１の信号で閉じ第２の信号で開く第５のスイッチ部
   とを備え、 前記第１、第２の出力端子間に信号を取り出すことを特
   徴とする磁界センサ。
8. 【請求項８】請求項６の磁界センサであって、さらに、 前記出力端子対の間の電圧を所定の電圧と比較して、そ
   の比較結果を２値信号として出力する比較器と、 前記２値信号が入力され、前記第２の信号の所定の位相
   に同期して、前記２値信号を保持し、出力するラッチ回
   路と、 を備えたことを特徴とする磁界センサ。
9. 【請求項９】請求項７の磁界センサであって、さらに、 前記第１の出力端子と前記第２の出力端子との間の電圧
   を所定の電圧と比較し手、その比較結果を２値信号とし
   て出力する比較器と、 前記２値信号が入力され、前記第２の信号の所定の位相
   に同期して、前記２値信号を保持し、出力するラッチ回
   路と、 を備えたことを特徴とする磁界センサ。
10. 【請求項１０】請求項８または請求項９の磁界センサで
    あって、 前記比較器の前記所定の電圧が、前記ラッチ回路の出力
    信号に応じて異なるように構成されたことを特徴とする
    磁界センサ。
11. 【請求項１１】印加される磁界に応じた電圧を出力する
    ホール素子と、 前記ホール素子から出力された電圧を、第１のタイミン
    グと第２のタイミングとで逆極性になるように切り替え
    て出力する第１のスイッチ回路と、 前記第１のスイッチ回路から入力された電圧を増幅して
    出力する増幅器と、 前記増幅器から出力された電圧を保持する記憶素子と、 前記第１のタイミングで、前記増幅器から出力された電
    圧が前記記憶素子に保持されるように、前記増幅器の出
    力端子間と前記記憶素子とを並列に接続する一方、前記
    第２のタイミングで、前記増幅器から出力される電圧
    と、前記記憶素子に保持された電圧とが、前記増幅器に
    入力された電圧の増幅成分が同極性で加算されるよう
    に、前記増幅器の出力端子間と前記記憶素子とを直列に
    接続する第２のスイッチ回路とを備えたことを特徴とす
    る磁界センサ。
12. 【請求項１２】請求項１１の磁界センサであって、 前記第１のスイッチ回路は、 前記ホール素子から出力された電圧を一旦保持した後、
    前記ホール素子から切り離された状態で出力する入力用
    記憶素子を備えたことを特徴とする磁界センサ。