JP2006098171A - 磁気検出用半導体集積回路およびそれを搭載した電子部品 - Google Patents

Abstract

【課題】 ホール素子と電流検出用の差動アンプを内蔵したホールＩＣにおいて、構成素子数を減らして回路の占有面積ひいてはチップサイズを低減する。
【解決手段】 ホール素子１１と、該ホール素子の電圧変化を増幅するＧｍアンプ１３と、所定のバイアス電圧を前記ホール素子の端子対に交互に印加させる切替え回路とを備えた磁気検出用半導体集積回路において、前記Ｇｍアンプとして差動入力−シングルエンド出力のアンプを用い、該アンプの出力端子と所定の定電位点との間に接続された抵抗素子ＲＬと、該抵抗素子と並列に設けられた容量素子Ｃ１と、該容量素子と直列に接続されたスイッチ素子ＳＷ１１とを設け、該スイッチ素子を第１の位相期間にオン状態して前記容量素子に前記抵抗素子の端子間電圧をサンプリングし、第２の位相期間にオフ状態して前記容量素子に保持されている端子間電圧と前記抵抗素子の端子間電圧を比較して電位差に応じた信号を出力させる。
【選択図】 図１

Description

本発明は、ホール素子を用いた磁気センサに適用して有効な技術に関し、例えばホール素子とホール素子に流れる電流を検出する電流検出回路が１つの半導体チップに形成された磁気検出用半導体集積回路（ホールＩＣ）に利用して有効な技術に関する。

従来、各種測定器や制御系におけるセンサとして磁気−電気変換特性を有するホール素子が利用されている。ホール素子は無接点スイッチであり耐久性に優れているため、その特性を利用して各種分野でセンサとして使用されている。ホール素子をセンサとして用いた制御系の一例としては、クランク軸の角度やミッションの回転数を検出してエンジンを制御する自動車のエンジン制御システムが良く知られている。

ところで、ホール素子を用いたセンサにおいては、センサの検出精度を低下させる要因として、ホール素子自身の持つオフセット電圧とホール素子の発生電圧を検出する差動アンプの持つオフセット電圧がある。これらのオフセット電圧をキャンセルして検出精度を向上させる発明としては例えば特許文献１〜３に記載のものがある。

直交する２組の端子対を持つホール素子は電流の向きを９０度変えると、磁場によるホール電圧は同一であるが、ホール素子のオフセット電圧（磁場０での非平衡電圧）は大きさが同じで極性が逆になる性質がある。特許文献１〜３に記載の発明は、ホール素子のこの性質を利用し、第１の位相で検出したホール電圧と電流の向きを９０度変えた第２の位相で検出したホール電圧を加算してホール素子のオフセット電圧をキャンセルするとともに、ホール電圧を増幅する差動アンプの差動入力を第１の位相と第２の位相で入れ替えることにより、アンプのオフセット電圧を同時にキャンセルするようにしたものである。
特開平０８−２０１４９１号公報 特開平０９−１９６６９９号公報 特開２００１−３３７１４７号公報

特許文献１および２に記載の発明は、構成素子数が多く回路の占有面積ひいてはホールＩＣのチップサイズが大きくなるという不具合がある。一方、特許文献３の発明は、素子数が少なく回路がシンプルで占有面積が小さくて済むという利点を有するが、第２の位相での出力のみ有効であり、第１の位相では出力が得られないため、連続した出力が得られないと共に、差動出力のアンプを用いているため回路の低電源電圧化に対応することが困難であるという不具合がある。

この発明の目的は、ホール素子と電流検出用の差動アンプを内蔵したホールＩＣにおいて、構成素子数を減らして回路の占有面積ひいてはチップサイズを低減できるようにすることにある。
この発明の他の目的は、ホール素子とホール素子の発生電圧を検出する差動アンプを内蔵したホールＩＣの低電源電圧化を容易に達成できるようにすることにある。

この発明のさらに他の目的は、比較的簡単な構成で連続した出力を得ることができるホール素子およびホール電圧検出用差動アンプを内蔵したホールＩＣを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、対向する端子対を２組有するホール素子と、該ホール素子の電圧変化を増幅する電圧入力-電流出力型の差動増幅回路（Ｇｍアンプ）と、所定のバイアス電圧を切り替えて前記ホール素子の一方の端子対または他方の端子対に交互に印加させる切替え回路とを備えた磁気検出用半導体集積回路において、前記Ｇｍアンプとして１対の差動入力端子と１つの出力端子を有する差動入力−シングルエンド出力のアンプを用い、該アンプの出力端子と所定の定電位点との間に接続された電流−電圧変換用の抵抗素子と、該抵抗素子と並列に設けられた容量素子と、該容量素子と直列に接続されたスイッチ素子とを設け、該スイッチ素子を第１の位相期間にオン状態して前記容量素子に前記抵抗素子の端子間電圧をサンプリングし、第２の位相期間にオフ状態して前記容量素子に保持されている端子間電圧と前記抵抗素子の端子間電圧を比較して電位差に応じた信号を出力させるように構成したものである。

上記した手段によれば、前記切替え回路によりホール素子に印加されるバイアス電圧を切り替えるとともに第１の位相期間のアンプの出力電流を前記抵抗素子で電圧に変換して前記容量素子にサンプリングし、第２の位相期間のアンプの出力電流を前記抵抗素子で変換した電圧と前記容量素子に保持されている第１の位相期間の電圧とを比較して電位差に応じた信号を出力することによってホール素子の有するオフセットをキャンセルした信号を出力させることができる。また、差動入力−シングルエンド出力のＧｍアンプを用いているため、回路規模小さくすることができるとともに、回路の低電源電圧化に容易に対応することができる。

また、前記抵抗素子と並列に設けられた第２容量素子と、該第２容量素子と直列に接続された第２スイッチ素子とを備え、前記スイッチ素子を第１の位相期間にオン状態して前記容量素子に前記抵抗素子の端子間電圧をサンプリングし、前記第２スイッチ素子を第２の位相期間にオン状態して前記第２容量素子に前記抵抗素子の端子間電圧をサンプリングし、第１の位相期間と第２の位相期間に、前記容量素子に保持されている端子間電圧と前記第２容量素子に保持されている端子間電圧を比較して電位差に応じた信号を出力させるように構成する。これにより、第１の位相期間と第２の位相期間のそれぞれにおいてホール素子の発生電圧の検出出力を得ることができる。

さらに望ましくは、第１の位相期間と第２の位相期間で前記ホール素子の一方の端子対の電圧または他方の端子対の電圧を切り替えて交互に前記Ｇｍアンプへ入力させる第２切替え回路を設ける。これにより、Ｇｍアンプの有するオフセットをキャンセルした信号を出力させることができる。

また、上記磁気検出用半導体集積回路と、該磁気検出用半導体集積回路に駆動電圧を与える電源回路と磁気検出信号を受けて外部の制御回路（コントローラ）へ出力するインタフェース回路を有するインタフェース用半導体集積回路とを１つの絶縁基板上に実装してモジュールとして構成する。これにより、複数のホール素子を有するシステムを構成する場合に、部品点数を減らしシステム全体を小型化することが可能になる。

さらに、上記インタフェース回路には、複数の磁気検出回路の検出結果をシリアルデータとして出力するパラレル−シリアル変換回路もしくは汎用通信プロトコルに対応したバスインタフェースを設ける。これにより、使用するホール素子の仕様やコントローラの仕様がどのようなものであってホール素子の状態に応じた検出信号をコントローラに入力させることが可能になる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、ホール素子と電流検出用の差動アンプを内蔵したホールＩＣにおいて、構成素子数を減らして回路の占有面積ひいてはチップサイズを低減できるようになる。

以下、本発明の好適な実施例を図面に基づいて説明する。
図１は、本発明に係るホールＩＣの第１の実施例を示す。図１に示されている素子および各回路ブロックを構成する素子は、単結晶シリコンのような１個の半導体基板上に、半導体集積回路として形成される。

図１において、符号１１で示されているのはホール素子で、Ｐ型シリコン基板上に気相成長されたＮ型エピタキシャル層に、周囲がＰ型領域で囲まれたほぼ矩形状をなす領域によってホールプレート部が構成されている。この矩形領域の対向する辺の近傍に接触するように形成された２組の電極によって、各組の電極にバイアス電圧を印加したときに流れる電流の向きを９０度変えることができる直交バイアス型のホール素子として機能するようにされている。このホール素子１１は、ホールプレート部に印加される磁界の強度に比例した電圧ＶＨを発生し、しかもその電圧ＶＨはバイアス電圧を印加して電流を流しているときの方が顕著である。ホールプレート部がエピタキシャル層で構成されているため、拡散層で構成する場合よりも不純物濃度の均一性が高く、特性のばらつきの小さなホール素子が得られる。

本実施例のホールＩＣには、上記ホール素子１１の周囲温度に応じて変化する磁気−電気変換特性を補償させるような温度依存性のあるバイアス電圧Ｖｂを発生する温度補償回路１２と、この温度補償回路１２により発生されたバイアス電圧Ｖｂと基準電位としての接地電位ＧＮＤを上記ホール素子１１の対向する電極間に印加可能なスイッチ素子ＳＷ１〜ＳＷ４が設けられている。

これらのスイッチ素子ＳＷ１〜ＳＷ４のうちＳＷ１とＳＷ３は同一のクロック信号φ１によってオン、オフ制御され、ＳＷ２とＳＷ４はφ１と位相が１８０°ずれたクロック信号φ２によってオン、オフ制御され、ＳＷ２とＳＷ４がオンされたときにはＳＷ１とＳＷ３がオンされたときにホール素子１１に流れる電流と９０度方向が異なる電流が流れるようにされる。温度補償回路１２は、本発明者が先に出願した特願２００４−８２１６５号に記載されているものや特開平１０−０７１９２７号公報に記載されているものなど任意の回路を用いることができる。かかる温度補償回路１２は、本発明に直接関係しないので、具体的な回路の例示と説明は省略する。

符号１３は、ホール素子１１に電流を流したときに該電流と直交する方向に発生する電位差を検出するための電圧入力−電流出力型のアンプ（Ｇｍアンプ）で、このＧｍアンプ１３とホール素子１１との間には、ホール素子１１に電流を流したときに発生する電位を切り替えてＧｍアンプ１３に入力させるスイッチ素子ＳＷ５〜ＳＷ８が設けられている。スイッチ素子ＳＷ５〜ＳＷ８のうちＳＷ６とＳＷ８は上記クロックφ１によってオン、オフ制御され、ＳＷ５とＳＷ７は上記クロックφ２によってＳＷ６，ＳＷ８と相補的にオン、オフ制御される。

しかも、この実施例では、スイッチ素子ＳＷ６とＳＷ８がクロック信号φ１によってオン、オフ制御されるときと、ＳＷ５とＳＷ７がクロック信号φ２によってオン、オフ制御されるときとでは、Ｇｍアンプ１３に入力されるホール素子出力の極性が逆になるようにスイッチ素子ＳＷ５〜ＳＷ８が配置されている。具体的には、ホール素子１１に図１の上から下に向かう電流Ｉ１を流したときに左側の端子に発生する電位をＧｍアンプ１３の反転入力端子（−）に入力させ、ホール素子１１に図１の左から右に向かう電流Ｉ２を流したときに右側の端子に発生する電位をＧｍアンプ１３の反転入力端子（−）に入力させるようにスイッチ素子ＳＷ５〜ＳＷ８が配置されている。これによって、ホール素子１１のオフセット電圧とＧｍアンプ１３のオフセット電圧を同時にキャンセルすることができる。

さらに、本実施例のホールＩＣにおいては、Ｇｍアンプ１３として差動入力−シングルエンド出力のアンプが用いられているとともに、基準となる定電圧ＶDCを発生する定電圧回路１４およびその出力電圧をインピーダンス変換するボルテージフォロワ１５が設けられている。そして、このボルテージフォロワ１５の出力電圧が印加された定電位点ＮｃとＧｍアンプ１３の出力端子との間には、Ｇｍアンプ１３の出力電流を電圧に変換するための抵抗ＲＬが接続されているとともに、この抵抗ＲＬと並列に容量Ｃ１が設けられこの容量Ｃ１と直列にスイッチ素子ＳＷ１１が接続されている。このスイッチ素子ＳＷ１１は、上記ホール素子の入力切替えスイッチＳＷ１〜ＳＷ４のうちＳＷ１とＳＷ３をオン、オフさせるクロック信号φ１と同一のクロックによってオン、オフ制御される。定電圧ＶDCは任意の電位とすることができるが、他の回路との整合性の良い電圧として、この実施例では１．２Ｖが選択されている。

上記抵抗ＲＬは、半導体チップ上に形成された拡散層あるいはポリシリコン層などにより構成することができるし、外付けの抵抗素子を用いるようにしてもよい。また、一般的な抵抗素子の代わりに、シリコン基板上にホール素子１１と同一の工程でほぼ同一の大きさを有するエピタキシャル層からなるダミーのホール素子としてのホールプレート部を形成して、このダミーのホール素子を抵抗ＲＬとして使用するようにしても良い。ダミーのホール素子を抵抗ＲＬとして使用することにより、ホール素子の温度依存性を補償する回路を設ける必要がなくなるという利点がある。

さらに、本実施例のホールＩＣには、上記Ｇｍアンプ１３の出力端子と抵抗ＲＬとの接続ノードＮ０の電位と、上記容量Ｃ１とスイッチ素子ＳＷ１１との接続ノードＮ１の電位とを比較するヒステリシス・コンパレータ１６と、該コンパレータ１６の出力を保持するラッチ回路１７と、ラッチ回路１７の出力をチップ外部へ出力する外部端子１８とが設けられている。ヒステリシス・コンパレータ１６の代わりにリニアアンプを設け、Ｇｍアンプ１３の出力電流に比例した電圧を出力するように構成しても良い。その場合、ラッチ回路１７の代わりにサンプルホールド回路を設けるのが望ましい。また、ラッチ回路１７やサンプルホールド回路を省略して、コンパレータ１６もしくはリニアアンプの出力電圧を直接外部端子１８よりチップ外部へ出力させるように構成しても良い。

次に、本実施例のホールＩＣの動作を図２および図３を用いて説明する。このうち、図２（Ａ）はクロック信号φ１がハイレベルの期間（第１位相）の状態を、また（Ｂ）はクロック信号φ２がハイレベルの期間（第２位相）の状態を示す。

クロック信号φ１がハイレベルにされると、図２（Ａ）に示すように、スイッチ素子ＳＷ１１がオン状態にされ、ホール素子１１の発生電圧ＶＨに応じたＧｍアンプ１３の出力電流により抵抗ＲＬに発生した電圧ＶＯ２が容量Ｃ１にチャージされる。このとき、Ｇｍアンプ１３のゲインをＧｍとすると、出力電流はＧｍ・ＶＨであるが、ノードＮ１の電位ＶＯ１にはＧｍアンプ１３のオフセット電圧が含まれているため、Ｇｍアンプ１３の入力換算オフセットをＶoffとおくと、ＶＯ１＝ＶDC＋ＲＬ・Ｇｍ・(ＶＨ１＋Ｖoff)となる。また、ノードＮ０の電位ＶＯ０はノードＮ１の電位ＶＯ１に等しく、Ｎ１とＮ０の電位差ＶＯは０Ｖである。

次に、クロック信号φ１がロウレベルにされると、図２（Ｂ）に示すように、ホール素子１１の電流の向きが変わるとともにＧｍアンプ１３の入力が切り替わり、スイッチ素子ＳＷ１１がオフ状態にされる。これによって、ノードＮ０の電位ＶＯ２は、Ｇｍアンプ１３のオフセット電圧Ｖoffを含めて、ＶＯ２＝ＶDC−ＲＬ・Ｇｍ・(ＶＨ２−Ｖoff)となる。また、ノードＮ１の電位ＶＯ１は容量Ｃ１によりφ１がハイレベルの期間の電位（ＶDC＋ＲＬ・Ｇｍ・ＶＨ１＋ＲＬ・Ｇｍ・Ｖoff）が保持されているため、Ｎ１とＮ０の電位差ＶＯは、
ＶＯ＝{ＶDC＋ＲＬ・Ｇｍ(ＶＨ１＋Ｖoff)}−{ＶDC−ＲＬ・Ｇｍ(ＶＨ２−Ｖoff)}
＝ＲＬ・Ｇｍ（ＶＨ１＋ＶＨ２）
となる。よってＧｍアンプのオフセットが相殺される事が分かる。

ここで、ホール素子１１の発生電圧ＶＨに含まれるオフセット電圧をＶHOとすると、図２（Ａ）の向きに電流が流れるときのオフセット電圧と図２（Ｂ）の向きに電流が流れるときのオフセット電圧は逆向きであり、ＶＨ１＝ＶＨ＋ＶHO，ＶＨ２＝ＶＨ−ＶHOであるため、
ＶＯ＝２・ＲＬ・Ｇｍ・ＶＨ
となり、φ１がハイレベルの期間のオフセットとφ１がロウレベルの期間のオフセットとが相殺し合い、ノードＮ１とＮ０の電位差ＶＯにはホール素子１１のオフセットが含まれないようになる。

図４〜図６は、本発明に係るホールＩＣの第２の実施例を示す。
この実施例は、第１の実施例におけるＧｍアンプ１３の出力端子と定電位点Ｎｃとの間に、抵抗ＲＬと並列の容量Ｃ１およびスイッチＳＷ１１の他にもう１組の容量Ｃ２およびスイッチ素子ＳＷ１２を設け、スイッチ素子ＳＷ１２をクロックφ１と逆相のクロックφ２によりスイッチ素子ＳＷ１１と相補的にオン、オフさせるように構成したものである。なお、図４には示されていないが、図１の実施例と同様に定電圧回路１４およびボルテージフォロワ１５やヒステリシス・コンパレータ１６、ラッチ回路１７が設けられる。第１の実施例と同様に、ヒステリシス・コンパレータ１６の代わりにリニアアンプ、ラッチ回路１７の代わりにサンプルホールド回路を設けても良い。

第１の実施例においては、クロックφ１がロウレベルの期間しか正しい検出出力が得られないのに対して、この第２の実施例においては、第１の実施例と同様にホール素子１１のオフセットとＧｍアンプ１３のオフセットをキャンセルした出力が得られる上、クロックφ１がロウレベルの期間もハイレベルの期間も正しい検出出力を得ることができるようになり、第１位相と第２位相で連続した検出出力が得られるので、クロックφ１の周波数を高めることなく２倍の速度で動作したのと同等の結果を得ることができるという利点がある。

図７は、第２の実施例のホールＩＣのうちＧｍアンプ１３とボルテージフォロワ１５とヒステリシス・コンパレータ１６の具体的な回路例を示す。なお、図１には示されていないが、実施例のホールＩＣには、Ｇｍアンプ１３やボルテージフォロワ１５、ヒステリシス・コンパレータ１６内の定電流用トランジスタＱ５，Ｑ６，Ｑ７，Ｑ１５，Ｑ１６，Ｑ１８，Ｑ２５，Ｑ２７，のゲートバイアス電圧Ｖcsを生成するバイアス電圧生成回路１９が設けられている。

Ｇｍアンプ１３は、スイッチ素子ＳＷ５〜ＳＷ８を介してホール素子の出力ＶＨが入力されるバイポーラ・トランジスタからなる差動入力トランジスタＱ１，Ｑ２と、Ｑ１，Ｑ２のコレクタと電源電圧端子との間に接続されたアクティブ負荷ＭＯＳトランジスタＱ３，Ｑ４と、Ｑ１，Ｑ２のエミッタ端子間に接続されたエミッタ抵抗Ｒｅと、Ｑ１，Ｑ２のエミッタ端子と接地点との間に接続された定電流用ＭＯＳトランジスタＱ５，Ｑ６とから構成されている。差動入力トランジスタＱ１，Ｑ２にバイポーラ・トランジスタを用いることによりアンプの増幅率を高くすることができる。また、ホール素子の出力ＶＨを増幅するアンプ１３はシングルエンド出力のアンプでよいため、Ｇｍアンプを用いることができ、しかもこれにより、図７のような簡単な回路で出力ダイナミックレンジを広くすることができるとともに、アンプのＧｍ（伝達コンダクタンス）を容易に制御することができる。

前述の特許文献３の発明のように差動出力のアンプが必要な場合、低電源電圧化に対応するためアクティブ負荷ＭＯＳトランジスタを有するアンプ（Ｇｍアンプではない電圧出力型のアンプ）を使用すると、正相側の信号を増幅するアンプと負相側の信号を増幅するアンプが必要となるため、回路規模が大きくなってしまうが、本発明のようにシングルエンド出力のアンプでよい場合には、本実施例のようにアンプを簡略化しても低電源電圧化に対応することができる。つまり、差動入力トランジスタの負荷としてトランジスタでなく抵抗を用いるタイプのアンプでよければ、１つのアンプから差動出力を取り出すことができるが、負荷として抵抗を用いるアンプは出力ダイナミックレンジが狭くなってしまうため、ＩＣを低電源電圧化したときに十分な出力ダイナミックレンジが得られなくなってしまうが、本実施例のようなＧｍアンプであれば、簡単なアンプ１つで済みかつ低電源電圧でも比較的広い出力ダイナミックレンジが得られる。

ヒステリシス・コンパレータ１６は、ボルテージフォロワからなるインピーダンス変換部ＶＦと比較部ＣＭＰとからなる。インピーダンス変換部ＶＦのボルテージフォロワを構成する差動入力トランジスタＱ１１，Ｑ１２にはＭＯＳトランジスタが用いられている。バイポーラ・トランジスタを用いると入力インピーダンスが低くなり容量Ｃ１，Ｃ２の電荷が引き抜かれてノードＮ１，Ｎ２の電圧が下がってしまうためである。

また、ヒステリシス・コンパレータ１６に、ボルテージフォロワからなるインピーダンス変換部ＶＦを設けているのは、ノードＮ１の電位を比較部ＣＭＰに直接入力すると、比較部ＣＭＰの差動入力トランジスタＱ２１のゲート端子と接地点と間に設けられたしきい値を変化させるためのＭＯＳトランジスタＱ１６〜Ｑ１８によって、容量Ｃ１の電荷が引き抜かれてしまうためである。一方、差動入力トランジスタＱ２２のゲート端子側にはしきい値を変化させるためのＭＯＳトランジスタがないため、ノードＮ３の電位は比較部ＣＭＰの差動入力トランジスタＱ２２のゲート端子に直接入力されている。

比較部ＣＭＰは、ＭＯＳトランジスタＱ２１〜Ｑ２５からなる差動増幅段と、ＭＯＳトランジスタＱ２６，Ｑ２７からなるソース接地型出力段と、ＭＯＳトランジスタＱ２８，Ｑ２９からなるＣＭＯＳインバータ型最終出力段とから構成されている。そして、インピーダンス変換部ＶＦの出力ノードと差動入力トランジスタＱ２１のゲート端子との間に入力抵抗Ｒ１が、また差動入力トランジスタＱ２１のゲート端子と接地点との間に定電流用ＭＯＳトランジスタＱ１６が、さらにＱ１６と並列に直列形態のＭＯＳトランジスタＱ１７，Ｑ１８が接続されており、Ｑ１７のゲート端子にソース接地型出力段の出力電位がフィードバックされ、Ｑ１８のゲート端子にはバイアス生成回路１９からの電圧Ｖcsが印加されて定電流源として動作することにより、出力電位のレベルに応じてしきい値電圧が変化するヒステリシス特性を有するようにされている。

すなわち、コンパレータ１６の出力電位がハイレベル（ソース接地型出力段の出力電位はロウレベル）のときはＭＯＳトランジスタＱ１７がオフ状態にされて入力抵抗Ｒ１における電圧降下が小さくされ、コンパレータ１６の出力電位がロウレベル（ソース接地型出力段の出力電位はハイレベル）のときはＭＯＳトランジスタＱ１７がオン状態にされて入力抵抗Ｒ１における電圧降下が大きくされる。これによって、入力がロウレベルからハイレベルに変化するときは見かけ上のしきい値電圧が高くなり、入力がハイレベルからロウレベルに変化するときは見かけ上のしきい値電圧が低くなるヒステリシス特性を示す。

図８は、第２の実施例のホールＩＣの第１の変形例を示す。図７の実施例においては、ホール素子１１に与えるバイアス電圧Ｖｂを生成する回路にホール素子の温度特性を補償するような電圧を生成する温度補償回路１２を用いているが、この変形例においては、Ｇｍアンプ１３にその出力電流をホール素子の温度特性を補償するように制御する差動増幅段と電流制御回路からなる温度補償部１３ａを設けたものである。ボルテージフォロワ１５とヒステリシス・コンパレータ１６は、図７の実施例のものと同じで良いので具体的な回路の例示と説明は省略する。

この変形例においては、Ｇｍアンプ１３の差動入力トランジスタＱ１，Ｑ２の負荷にベースとコレクタが結合されたいわゆるダイオード接続のバイポーラ・トランジスタＱ３，Ｑ４を用いるとともに、温度補償部１３ａの差動増幅段の差動入力トランジスタＱ３１，Ｑ３２は、Ｇｍアンプ１３の負荷トランジスタＱ３，Ｑ４と各々カレントミラーを構成するようにベース共通接続され、Ｑ３，Ｑ４に流れる電流と同一もしくは比例した電流がＱ３１，Ｑ３２に流れるようにされている。そして、このトランジスタＱ３１，Ｑ３２の共通エミッタと電源電圧端子との間に接続された定電流用ＭＯＳトランジスタＱ３５とゲート共通接続されカレントミラーを構成するダイオード接続のＭＯＳトランジスタＱ３６が設けられ、このトランジスタＱ３６と直列に、ホール素子１１の温度依存性を補償するような温度特性を有する電流を流す温度補償用電流源ＣＳ１が接続され、差動アンプの差動入力トランジスタＱ３２のコレクタから出力電流が取り出されるように構成されている。

この変形例のホールＩＣにおいては、温度補償部１３ａによってホール素子１１の温度依存性を補償した電流を後段の抵抗ＲＬへ出力することができる。これとともに、温度補償用電流源ＣＳ１の電流がＱ３５，Ｑ３６のカレントミラーによって折り返されて温度補償部１３ａの差動増幅段に流され、該差動増幅段の差動入力トランジスタＱ３１，Ｑ３２とＧｍアンプ１３の負荷トランジスタＱ３，Ｑ４とがカレントミラーを構成している。そのため、入力を固定して温度補償用電流源ＣＳ１の電流を増加させると出力電流が増加し、ＣＳ１の電流を減少させると出力電流が減少する、つまり温度補償用電流源ＣＳ１の電流に大きさに応じてアンプのゲインが決まる。従って、温度補償用電流源ＣＳ１を外部からの制御信号ＣＮＴによってその電流を制御できるように構成しておくことによって、容易にアンプのゲインを調整することができる回路を実現することができるという利点がある。

図９は、第２の実施例のホールＩＣの第２の変形例を示す。この変形例は、ホール素子１１の温度特性を補償するようなバイアス電圧Ｖｂを生成する温度補償回路１２を設ける代わりに、ヒステリシス・コンパレータ１６のしきい値電圧を温度に応じて変化させることでホール素子１１の温度依存性を補償するようにしたものである。

具体的には、所定の温度特性を有する温度補償用電流源ＣＳ２と、該電流源ＣＳ２と直列に設けられたＭＯＳトランジスタＱ１９とを設け、該トランジスタＱ１９と２段階のしきい値を生成するためのＭＯＳトランジスタＱ１６およびＱ１８とをゲート共通接続してカレントミラーを構成するようにしたものである。トランジスタＱ１９は、ゲートとドレインが結合されたダイオード接続とされ、電流源ＣＳ２から流される電流を電圧に変換してＱ１６およびＱ１８のゲートに供給することで、Ｑ１９とＱ１６およびＱ１８とのサイズ比（ゲート幅の比）に応じた電流をＱ１６，Ｑ１８に流す。従って、電流源ＣＳ２の電流が温度に応じて変化するとＱ１６，Ｑ１８に流れる電流が変化し、抵抗Ｒ１における電圧降下量が温度に応じて変化することで、ヒステリシス・コンパレータ１６のしきい値電圧を温度に応じて変化させることができる。

以上、本発明を、電源電圧端子ＶCCとグランド端子ＧＮＤと検出信号の出力端子１８を有する３端子のホールＩＣとして構成した場合について説明したが、本発明は、例えば前記実施例におけるラッチ回路１７および出力端子１８を省略して、図１０（Ａ）に示すように、電源電圧端子ＶCCとコンパレータ１６もしくはリニアアンプの出力端子との間に抵抗Ｒｏを接続したり、図１０（Ｂ）のように、電源電圧端子ＶCCとグランド端子ＧＮＤとの間に接続された直列の抵抗Ｒｏと出力トランジスタＱｏ（もしくはＱｏのみでも可）を設け、コンパレータ１６もしくはリニアアンプの出力で出力トランジスタＱｏをオン、オフさせるように構成したりして、２端子のホールＩＣとして構成することも可能である。２端子のホールＩＣとして構成することで、ホールＩＣを多数使用するシステムでは、以下に説明するようなインタフェース回路と組み合わせることでホールＩＣとコントローラを接続するワイヤハーネスを減らすことができるという利点がある。

従来の２端子のホールＩＣを使用した磁気検出システムでは、図１０（Ｃ）に示すように、ホールＩＣ１０の電源ラインＬ１上に負荷抵抗４０が設けられ、磁気の変化に応じて出力トランジスタＱｏがオン、オフされて負荷抵抗４０に流れる電流が変化するようにされる。そして、コントロールユニット２０側には、コンパレータ７０が設けられ、このコンパレータ７０が負荷抵抗４０の一方の端子の電圧と参照電圧Ｖrefとを比較して抵抗の端子間電圧の変化を検出してコントロールユニット２０に入力するように構成される。

３端子のホールＩＣを使用した検出システムでは２本の電源ラインの他に検出信号を伝達する信号線が必要であるのに対し、２端子のホールＩＣを使用した検出システムでは２本の電源ラインＬ１，Ｌ２のみで済む。例えば、自動車の制御システムのように、コントロールユニットから離れた位置にホール素子が設けられ、しかもその数が多くなる傾向のあるシステムに３端子のホールＩＣを使用すると、コントロールユニットとホールＩＣとを接続するワイヤハーネスが増加して、コストが上昇するとともに保守点検や故障したときの故障箇所の発見が面倒になるなどの不具合がある。

これに対し、２端子のホールＩＣを使用したシステムでは、ワイヤハーネスを減らせるという利点があるものの、負荷抵抗４０の挿入位置や挿入する負荷抵抗４０の抵抗値に応じてコンパレータ７０の参照電圧Ｖrefを設定しなければならないためその設定が面倒であるとともに、使用するホールＩＣの仕様やシステム構成が異なると参照電圧Ｖrefの最適な設定値が異なるため設定がさらに複雑になる。このように、コンパレータ７０の参照電圧Ｖrefの設定値がまちまちであることから、従来、複数のホールＩＣとコントロールユニットとの間の入出力を行なうインタフェースＩＣは提供されていなかった。

図１１は、複数のホールＩＣを使用するシステムに好適なインタフェース回路の第１の実施例と、該インタフェース回路を用いた制御システムの構成例を示す。
図１１において、符号１０で示されているのはホールＩＣ、２０はマイクロコンピュータなどからなるコントロールユニット、３０は本発明に係るインタフェース回路である。コントロールユニット２０は、例えばエンジンの制御システムでは、クランク軸に設けられたクランク角度を検出するホールＩＣ（センサ）からの検出信号に基づいて点火プラグの着火タイミングなどを制御したりする。ホールＩＣ１０は磁気−電気変換特性を有するホール素子１１や、該ホール素子１１の状態に応じてオン、オフ動作される出力トランジスタＱｏを有する。

特に制限されるものでないが、この実施例ではホールＩＣ１０は駆動電圧Ｖｃｃが印加される電源端子と接地電位ＧＮＤが印加されるグランド端子のみ有する２端子素子が使用されている。また、図示しないが、ホールＩＣ１０にはチップの温度変動にかかわらず安定した出力を保証するための温度補償回路が設けられていても良い。かかる温度補償回路は、前記特許文献１等で公知であるとともに、本発明とは直接関係しないので説明は省略する。

この実施例のインタフェース回路３０は、バッテリー５０からの直流電源Ｖｃｃを受けてホールＩＣ１０に印加する駆動電圧Ｖbiasを生成する電源回路としてのシリーズレギュレータ３１と、インタフェース回路３０とホールＩＣ１０とを接続する電源ラインＬ１を介してホールＩＣ１０へ流される電流を検出する電流検出回路３２とを備える。特に制限されるものでないが、インタフェース回路３０を構成するシリーズレギュレータ３１と電流検出回路３２は、公知のＣＭＯＳ製造プロセスによって単結晶シリコンのような１個の半導体チップに半導体集積回路として形成される。

シリーズレギュレータ３１は、バッテリー５０の正極端子に接続される電圧入力端子Ｐ１とホールＩＣ１０に電源を供給する電源ラインＬ１が接続される電圧出力端子Ｐ２との間に設けられた電圧制御用ＭＯＳトランジスタＱ１０と、該トランジスタＱ１０のドレイン側の電圧すなわち出力駆動電圧Ｖbiasが反転入力端子に印加され非反転入力端子には基準電圧Ｖｂが印加されたオペアンプ（演算増幅回路）ＯＰ１とからなり、該オペアンプＯＰ１の出力電圧が前記電圧制御用ＭＯＳトランジスタＱ１０のゲート端子に印加されている。

これにより、出力駆動電圧Ｖbiasが基準電圧Ｖｂと一致するようにオペアンプＯＰ１によって電圧制御用ＭＯＳトランジスタＱ１０がフィードバック制御される。この実施例では、基準電圧Ｖｂが２．５Ｖのような値に設定されることにより、シリーズレギュレータ３１はバッテリー５０からの１２Ｖの直流電源を２．５Ｖの駆動電圧Ｖbiasに変換して出力するように構成されている。基準電圧Ｖｂを調整可能あるいは基準電圧Ｖｂを外部から設定するための外部端子を設けておくことにより、使用するホールＩＣの仕様に応じて出力駆動電圧Ｖbiasを設定可能にすることができる。

電流検出回路３２は、前記電圧制御用ＭＯＳトランジスタＱ１０と並列形態に設けられＱ１０と同様にゲート端子にオペアンプＯＰ１の出力電圧が印加されたＭＯＳトランジスタＱ２０と、前記電圧入力端子Ｐ１と接地電位が印加されるグランド端子Ｐ３との間に該ＭＯＳトランジスタＱ２０と直列に接続された電流−電圧変換用の抵抗Ｒｓと、該抵抗Ｒｓにより変換された電圧と所定の比較電位Ｖｃとを比較するコンパレータＣＭＰとから構成されている。ＭＯＳトランジスタＱ１０，Ｑ２０の代わりにバイポーラ・トランジスタを用いても良い。

電圧制御用ＭＯＳトランジスタＱ１０はホールＩＣ１０に充分に電流を流せるようにオン抵抗が小さいつまりサイズの大きな素子とするのが望ましい一方、ＭＯＳトランジスタＱ２０は該インタフェース回路３０の消費電流をできるだけ少なくするために小さなサイズとするのが望ましい。具体的には、トランジスタＱ１０とＱ２０のサイズ比（ゲート幅比）は１００：１〜１０００：１のような値に設定される。このようなサイズ比に設定してＱ２０に流れる電流を小さくしても抵抗Ｒｓの抵抗値を大きくすることで、検出に必要な電圧を発生させることができる。

さらに、前記コンパレータＣＭＰにはヒステリシス特性を有するものを使用するのが望ましい。ヒステリシス特性を有するコンパレータＣＭＰを用いることで、電源ラインにノイズが乗ったり、温度揺らぎ等によって検出電流が変化したりしてもそれを無視した正確な検出出力が得られるようになる。

また、本実施例では、抵抗素子Ｒｓはオンチップの素子が用いられているが、外付け素子として接続できるようにインタフェース回路３０に外部端子を設けておくようにしても良い。抵抗素子Ｒｓの抵抗値は、電圧降下によって０．１〜１Ｖ程度の電圧が発生するような値が選択される。また、本実施例では、コントロールユニット２０に対して２値化した検出結果を出力するためコンパレータを用いているが、コンパレータの代わりにリニアアンプを設けてホールＩＣ１０に流される電流すなわちホールＩＣ１０の磁気検出量に応じたアナログ電圧として出力するように構成しても良い。

本実施例のインタフェース回路３０を用いたシステムにおいては、ホールＩＣ１０に供給される駆動電圧Ｖbiasが２．５Ｖであるため、ホールＩＣ１０のオフ時の消費電流が５ｍＡ、オン時の消費電流が１５ｍＡ、熱抵抗が２００℃／Ｗ〜３００℃／Ｗであるとすると、ホールＩＣのオフ時の消費電力は１２．５ｍＷで、発熱による温度上昇は２．５℃〜３．８℃、また、オン時の消費電力は３７．５ｍＷで、発熱による温度上昇は７．５℃〜１１．３℃にすぎない。

従って、周囲温度が１５０℃でもホールＩＣ１０の温度は１６５℃に達することがなく、動作補償温度以下に抑えることが容易となる。また、本実施例のインタフェース回路３０を用いたシステムにおいては、電源ラインの低インピーダンス化が達成されるため、電源ラインにノイズがのりにくくなるという利点もある。

次に、本発明に係るホールＩＣのインタフェース回路の第２の実施例とそれを用いた制御システムの構成例を、図１２を用いて説明する。
この実施例のインタフェース回路３０は、図１１に示されているようなシリーズレギュレータからなる電源回路３１と電流検出回路３２との組を複数個設けて、複数のホールＩＣ１０とコントロールユニット２０との間を１つのインタフェース回路３０で接続できるようにしたものである。自動車などの制御システムにおいては、複数のホールＩＣをセンサとして使用することが多いので、本実施例のインタフェース回路３０を用いることで、制御装置の小型化が可能になるとともに、システム全体のコストを下げることができる。なお、この実施例のインタフェース回路３０では、複数の電流検出回路３２のうち１つあるいは数個にリニアアンプを設け、残りの電流検出回路３２にはコンパレータを設けることで、センサの使用箇所に応じて２値化出力とアナログ値を出力させるように構成することができる。

図１３および図１４には、第２の実施例のインタフェース回路３０の変形例を示す。このうち、図１３は複数の電流検出回路３２の検出出力をシリアルデータに変換するパラレル−シリアル変換回路３３を設けて、検出結果をシリアルデータとしてコントロールユニットへ出力できるように構成したものである。汎用マイクロコンピュータの多くはシリアル通信ポートを有するので、本変形例のインタフェース回路を用いることで、汎用マイクロコンピュータをコントロールユニットとする制御システムを構成しやすくなるという利点がある。

また、使用するホールＩＣが数１０個にもなる大規模なシステムで、図１２のような構成を有するインタフェース回路１つでは対応できず、複数のインタフェース回路を使用するシステムにあっては、本変形例のインタフェース回路を使用することでコントロールユニットとの接続が容易になる。インタフェース回路内のコンパレータの代わりにリニアアンプを設けたチャネルに関しては、リニアアンプのアナログ出力をディジタル信号に変換するＡＤ変換回路を設け、該ＡＤ変換回路の出力をパラレル−シリアル変換することで、本変形例を適用することができる。

図１４の変形例は、車載用の制御システムを構成するのに好適なインタフェース回路の構成を示す。近年、車載用の制御システムに関しては、ＬＩＮやＣＡＮと呼ばれるＬＡＮ（ローカルエリアネットワーク）の規格が提唱されている。本変形例は、ＬＩＮまたはＣＡＮに対応したインタフェース３４を内蔵したものである。これにより、車載ＬＡＮを採用した制御システムに適用することが容易となる。

次に、本発明に係るホールＩＣのインタフェース回路の第３の実施例を、図１５を用いて説明する。
本実施例は、インタフェース回路の電流検出回路３２をロジック回路で構成するようにしたものである。具体的には、抵抗Ｒｓにより変換された電圧信号を所定のしきい値Ｖｔｈで弁別しクロックＣＬＫに同期してラッチする第１のラッチ回路ＬＴ１と、該第１のラッチ回路ＬＴ１の出力をラッチする第２のラッチ回路ＬＴ２と、２つのラッチ回路ＬＴ１，ＬＴ２の出力Ｖｔ(n-1)，Ｖｔ(n)を比較して信号が変化したか否かを判定する判定回路ＪＤＧとから構成されている。判定回路ＪＤＧは、イクスクルーシブＯＲゲートなどの論理ゲート回路により構成することができる。

図１６に、本実施例のインタフェース回路における電流検出回路３２の各部の信号のタイミングを示す。図１６において、（ａ）はホールＩＣに流れる電流、（ｂ）は抵抗Ｒｓ等により検出される電流検出出力、（ｃ），（ｄ）はラッチ回路ＬＴ１，ＬＴ２の出力Ｖt(n-1)，Ｖt(n)、（ｅ）はＶt(n-1)とＶt(n)の排他的論理輪をとった結果、（ｆ）は判定回路ＪＤＧの判定出力ＤＴＣである。判定回路ＪＤＧは（ｅ）の出力結果がロウレベルからハイレベルに切り替わった時に出力が切り替わるよう構成されている。本実施例のインタフェース回路においては、図１６（ａ），（ｂ）のように、ホールＩＣに流れる電流や電流検出出力にノイズがのっていても、出力にノイズが現れないという利点がある。

なお、図１５に示されている第１のラッチ回路ＬＴ１と第２のラッチ回路ＬＴ２としてアナログ電圧を保持可能なラッチ手段（サンプルホールド手段）を用いるとともに、その後段にそれぞれのラッチ手段に保持されている電圧の差分Ｖt(n-1)−Ｖt(n)をとる減算手段と、該減算手段の差分出力（図１６（ｇ）参照）と所定のしきい値Ｖth1，Ｖth2とを比較するヒステリシス付コンパレータ等を設けて検出電流を判定するように構成しても良い。

図１７には、インタフェース回路３０の第４の実施例を示す。
本実施例のインタフェース回路は、外部に設けられた電源ラインＬ１の電流を検出する電流検出手段６０からの検出出力を比較電圧Ｖｃと比較して判定するコンパレータＣＭＰにより電流検出回路３２を構成するようにしたものである。本実施例によれば、図１１の実施例に比べてトランジスタＱ２０と抵抗Ｒｓが不要になるため、インタフェース回路を簡略化し小型化することができるという利点がある。

本実施例においても、コンパレータＣＭＰの代わりにリニアアンプを用いアナログ電圧で出力する変形例が考えられる。電源ラインＬ１の電流を検出する電流検出手段６０としては、電源ラインＬ１の周りに配置され部分的に切断箇所を有するリング状の磁性体６１と、該磁性体６１の切断箇所に配置され磁性体に生じる磁場を検出するホール素子６２とからなるセンサなどが考えられる。ホール素子６２を有するセンサを使用する場合に備えて、インタフェース回路３０内に負荷抵抗を設けておくようにしても良い。

本実施例に従うと、使用するホール素子の仕様如何にかかわらず正確に磁気を検出しかつホール素子での発熱量を減らし信頼性を向上させることができるホール素子のインタフェース回路およびそれを用いたシステムを実現することができる。

さらに、シリアル通信機能あるいはＬＡＮを構成するバスに接続可能なインタフェースを有するコントローラに対して検出結果を出力することができる汎用性の高いホール素子のインタフェース回路およびそれを用いたシステムを実現することができるという効果がある。

次に、前記実施例のホールＩＣ１０とインタフェース回路３０とを１つのプリント配線基板に実装したモジュールの実施例を、図１８〜図２０を用いて説明する。
図１８に示される実施例のモジュール８０は、複数個のホールＩＣ１０を１列に並べてプリント配線基板８１上に実装するとともに、各ホールＩＣ１０に対向するように磁性体からなるヨーク８２に保持された磁石８３を並べた対向基板８４が所定の間隔をおいて対向するようにホルダ８５ａ，８５ｂで基板８１上に固定したものである。このモジュール８０は、上記プリント配線基板８１と対向基板８４との間隔内に、図１９に示すような三角形状の磁性体プレート８６をスライド可能に挿通させて、プレート８６の位置ないしは移動量を検出する位置検出装置として機能する。

図１９に示す磁性体プレート８６を用いる代わりに、図２０に示すように、矩形状の非磁性体からなるプレート８７に、対向基板８４上の複数の磁石８３のそれぞれに対向可能な位置に複数の磁性体片８８を所定のパターンで設けたものを用いるようにしても良い。図２０のプレートを用いるとプリント配線基板８１上のホールＩＣ１０からは位置情報をエンコードした検出信号が得られるため、図１９に示す磁性体プレート８６を用いる場合よりもホールＩＣ１０の数を減らすことができるという利点がある。例えば図１９の場合に８個のホールＩＣ１０が必要であれば図２０の場合には３個のホールＩＣ１０で済み、図１９の場合に２５６個のホールＩＣ１０が必要であれば図２０の場合には８個のホールＩＣ１０で済む。つまり、２のｎ乗個のホールＩＣをｎ個のホールＩＣで代用することができる。

図２１は、ホールＩＣと図１３のインタフェース回路３０と図１８のモジュール８０とを用いた検出システムの構成例を示す。センサを設ける位置が、それぞればらばらではあるがマイクロコンピュータからなるコントロールユニット２０の比較的近くにある場合には、符号Ａ〜Ｘで示すようにコントロールユニット２０に対してホールＩＣ１０をそれぞれ単独で接続してパラレル方式で信号を検出する。センサを設ける位置がコントロールユニット２０から離れているが複数のセンサがまとまって配置される場合には、まとまっているホールＩＣ１０ａ〜１０ｈに対して共通のインタフェース回路１８を割り当てて各ＩＣから検出信号を吸い上げてコントロールユニット２０にはシリアル通信で検出データを転送すると良い。

位置検出装置が必要な部位には図１８のモジュール８０を適用することで、モジュール内のインタフェース回路１８がモジュール内の各ホールＩＣ１０から検出信号を吸い上げてコントロールユニット２０にはシリアル通信で検出データを転送することができる。また、モジュール８０には、位置検出用のホールＩＣ１０以外の単独のホールＩＣ１０からの検出信号を入力することができる１個または数個のポートもしくは端子８９を設けておくようにしても良い。これによって、コントロールユニット２０からは離れているが位置検出用のモジュール８０の近くに配置されているホールＩＣ１０の検出信号を余分なワイヤを配設することなく収集することができるようになる。

本発明の実施例によると、ホール素子とホール素子の発生電圧を検出する差動アンプを内蔵したホールＩＣの低電源電圧化を容易に達成できる。さらに、比較的簡単な構成で連続した出力を得ることができるホール素子およびホール電圧検出用差動アンプを内蔵したホールＩＣを実現することができる。

以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば上記実施例では、ホールＩＣとして２端子のものを使用したシステムを示したが、本実施例のインタフェース回路は、使用するホールＩＣが３端子である場合にも適用することができる。その場合、３端子のホールＩＣの出力端子と電源電圧端子との間に外付けの抵抗を接続しておけば良い。

また、前記実施例では、電源回路３１と電流検出回路３２を構成する素子が１つの半導体チップ上に形成されたモノリシックＩＣとして構成されたインタフェース回路の例を説明したが、この発明はそれに限定されるものでなく、複数のＩＣとディスクリートの抵抗素子などの電子部品が１つの絶縁基板上に実装されて成るハイブリッドのモジュールとして構成されている場合に適用することができる。また、前記実施例では、インタフェース回路に設ける電源回路としてシリーズレギュレータを用いたものを示したが、スイッチングレギュレータまたはシャントレギュレータを用いるようにしても良い。

本発明は、車速センサ、車輪速度センサ、クランク角センサ等の温度の変化が大きい環境で使用されるホールＩＣをセンサとして有する制御システムに適用すると最も有効であるが、車高調整やシフトレバーなどに代表されるポジションセンサなどとしてホールＩＣを用いた制御システム、さらには自動車以外の用途、例えば洗濯機、エアコンなどのブラシレスモータの回転子の位置検出、ドアの開閉状態を検出するセンサとしてホールＩＣを用いた家庭用電気製品における制御システムにも利用することができる。

本発明に係るホールＩＣの第１の実施例を示す回路構成図である。 （Ａ）は実施例のホールＩＣの第１位相の状態を示す動作説明図、また（Ｂ）は実施例のホールＩＣの第２位相の状態を示す動作説明図である。 実施例のホールＩＣの各部の電圧の変化を示すタイミングチャートである。 本発明に係るホールＩＣの第２の実施例を示す回路構成図である。 （Ａ）は第２の実施例のホールＩＣの第１位相の状態を示す動作説明図、また（Ｂ）は第２の実施例のホールＩＣの第２位相の状態を示す動作説明図である。 第２の実施例のホールＩＣの各部の電圧の変化を示すタイミングチャートである。 第２の実施例のホールＩＣの具体的な回路例を示す回路図である。 第２の実施例のホールＩＣの第１の変形例を示す回路図である。 第２の実施例のホールＩＣの第２の変形例を示す回路図である。 （Ａ），（Ｂ）は本発明のホールＩＣの変形例を示す概略説明図、（Ｃ）は２端子のホールＩＣを使用した磁気検出システムの構成例を示すブロック図である。 本発明に係るホール素子のインタフェース回路の第１の実施例と、該インタフェース回路を用いた制御システムの構成例を示すブロック図である。 本発明に係るホール素子のインタフェース回路の第２の実施例と、該インタフェース回路を用いた制御システムの構成例を示すブロック図である。 第２の実施例のインタフェース回路の変形例を示すブロック図である。 第２の実施例のインタフェース回路の他の変形例を示すブロック図である。 本発明に係るホール素子のインタフェース回路の第３の実施例を示すブロック図である。 第３の実施例のインタフェース回路における電流検出回路の各部の信号のタイミングを示すタイミングチャートである。 本発明に係るホール素子のインタフェース回路の第４の実施例を示すブロック図である。 実施例のホールＩＣとインタフェース回路とを１つのプリント配線基板に実装した位置検出用モジュールの実施例を示す側面図である。 ホールＩＣとインタフェース回路とを１つのプリント配線基板に実装した実施例の位置検出用モジュールの対向基板を省略した使用状態を示す正面説明図である。 実施例の位置検出用モジュールに用いられる磁性体プレートの他の構成例を示す正面説明図である。 ホールＩＣとインタフェース回路と位置検出用モジュールとを用いた検出システムの構成例を示すブロック図である。

符号の説明

１０ ホールＩＣ
１１ ホール素子
１２ 温度補償回路
１３ Ｇｍアンプ
１４ 定電圧回路
１５ ボルテージフォロワ
１６ ヒステリシス・コンパレータ
１７ ラッチ回路（サンプルホールド回路）
１８ 出力端子
１９ バイアス電圧生成回路
２０ コントロールユニット
３０ インタフェース回路
３１ 電源回路（シリーズレギュレータ）
３２ 電流検出回路
５０ バッテリー
８０ 位置検出用モジュール
８１ プリント配線基板
８２ ヨーク
８３ 磁石
８４ 対向基板
８６ 磁性体プレート
ＲＬ 電流−電圧変換用抵抗
ＣＭＰ コンパレータ
ＶＦ ボルテージフォロワ
Ｑｏ 出力トランジスタ

Claims (10)

1. 交差する線上に位置し対向する端子対を２組有するホール素子と、該ホール素子の一方の端子対間に所定のバイアス電圧を印加して電流を流したとき他方の端子対間に生じる電圧変化を増幅する電圧入力−電流出力型の差動増幅回路と、第１の位相期間と第２の位相期間で前記ホール素子に印加する前記所定のバイアス電圧を切り替えて前記ホール素子の一方の端子対または他方の端子対に交互に印加させる第１切替え回路と、前記第１の位相期間に前記ホール素子の一方の端子対間に生じる電圧と第２の位相期間に前記ホール素子の他方の端子対間に生じる電圧を前記差動増幅回路の差動入力端子に交互に印加させる第２切替え回路と、を備えた磁気検出用半導体集積回路であって、
   前記差動増幅回路は一対の差動入力端子と一つの出力端子を有する差動入力−単相出力の差動増幅回路により構成され、該差動増幅回路の出力端子と所定の電位が印加された定電位点との間に接続され前記差動増幅回路から出力された電流を電圧に変換する抵抗素子と、一方の端子が前記定電位点と接続されており該抵抗素子と並列に設けられた容量素子と、該容量素子と直列形態で接続されており前記出力端子と前記容量素子の他方の端子との間に存在するスイッチ素子とを備え、該スイッチ素子を前記第１の位相期間にオン状態にして前記容量素子に前記抵抗素子の端子間電圧をサンプリングし、前記第２の位相期間に前記スイッチ素子をオフ状態にして前記容量素子に保持されている電圧をホールドすることにより前記出力端子と前記容量素子の前記他方の端子との間の電圧を比較して電位差に応じた信号を出力するように構成されていることを特徴とする磁気検出用半導体集積回路。
2. 交差する線上に位置し対向する端子対を２組有するホール素子と、該ホール素子の一方の端子対間に所定のバイアス電圧を印加して電流を流したとき他方の端子対間に生じる電圧変化を増幅する電圧入力−電流出力型の差動増幅回路と、第１の位相期間と第２の位相期間で前記ホール素子に印加する前記所定のバイアス電圧を切り替えて前記ホール素子の一方の端子対または他方の端子対に交互に印加させる第１切替え回路と、前記第１の位相期間に前記ホール素子の一方の端子対間に生じる電圧と第２の位相期間に前記ホール素子の他方の端子対間に生じる電圧を前記差動増幅回路の差動入力端子に交互に印加させる第２切替え回路と、を備えた磁気検出用半導体集積回路であって、
   前記差動増幅回路は一対の差動入力端子と一つの出力端子を有する差動入力−単相出力の差動増幅回路により構成され、該差動増幅回路の出力端子と所定の電位が印加された定電位点との間に接続され前記差動増幅回路から出力された電流を電圧に変換する抵抗素子と、一方の端子が前記定電位点と接続されており該抵抗素子と並列に設けられた第１の容量素子と、該第１の容量素子と直列形態で接続されており前記出力端子と前記第１の容量素子の他方の端子との間に存在する第１のスイッチ素子と、一方の端子が前記定電位点と接続されており前記抵抗素子と並列に設けられた第２容量素子と、該第２容量素子と直列形態で接続されており前記出力端子と前記第２の容量素子の他方の端子との間に存在する第２スイッチ素子とを備え、前記第１のスイッチ素子を前記第１の位相期間にオン状態にして前記第１の容量素子に前記抵抗素子の端子間電圧をサンプリングし、前記第２スイッチ素子を前記第２の位相期間にオン状態にして前記第２容量素子に前記抵抗素子の端子間電圧をサンプリングし、前記第１の位相期間と第２の位相期間においてそれぞれ、前記第１の容量の他方の端子に印加される電圧と前記第２の容量の他方の端子に印加される電圧とを比較して電位差に応じた信号を出力することを特徴とする磁気検出用半導体集積回路。
3. 前記第２切替え回路は、前記第１の位相期間に前記差動増幅回路へ入力させる電圧の極性と前記第２の位相期間に前記差動増幅回路へ入力させる電圧の極性が逆になるように切り替えて入力させることを特徴とする請求項１または２に記載の磁気検出用半導体集積回路。
4. 前記ホール素子の温度依存性を補償する温度補償回路を備えることを特徴とする請求項１〜３のいずれかに記載の磁気検出用半導体集積回路。
5. 前記温度補償回路は、前記ホール素子の端子対間に印加される前記所定のバイアス電圧に前記ホール素子の温度依存性を補償する温度特性を与えることを特徴とする請求項４に記載の磁気検出用半導体集積回路。
6. ヒステリシス特性を有し前記出力端子と前記容量素子の前記他方の端子との間の電圧を比較する電圧比較回路を備えることを特徴とする請求項１に記載の磁気検出用半導体集積回路。
7. 前記容量素子の他方の端子又は前記出力端子と前記電圧比較回路との間に設けられたインピーダンス変換回路を備えることを特徴とする請求項６に記載の磁気検出用半導体集積回路。
8. 請求項１〜７のいずれかに記載の磁気検出用半導体集積回路と、電源から供給される電源電圧を降圧して前記磁気検出用半導体集積回路に印加する電圧を発生する電源回路および前記磁気検出用半導体集積回路から出力される検出信号を受けて外部の制御回路へ出力するインタフェース回路を備えたインタフェース用半導体集積回路と、が１つの絶縁基板上に実装されてなることを特徴とする電子部品。
9. 前記磁気検出用半導体集積回路は前記電源回路からの駆動電圧が印加される電源電圧端子と基準電位が印加されるグランド端子とを有する２端子の半導体集積回路であり、前記インタフェース用半導体集積回路は前記電源回路から前記磁気検出用半導体集積回路へ流される電流を検出する電流検出回路を備えることを特徴とする請求項８に記載の電子部品。
10. 請求項１〜７のいずれかに記載の磁気検出用半導体集積回路と、該磁気検出用半導体集積回路と所定の間隔をおいて対向された磁石と、電源から供給される電源電圧を降圧して前記磁気検出用半導体集積回路に印加する電圧を発生する電源回路および前記磁気検出用半導体集積回路から出力される検出信号を受けて外部の制御回路へ出力するインタフェース回路を備えたインタフェース用半導体集積回路と、が１つの絶縁基板上に実装されてなることを特徴とする電子部品。

Images