JP2015018313A - ホール素子駆動回路 - Google Patents

Abstract

【課題】広い温度範囲において、ホール素子に十分な電流量を供給でき、ＳＮ比が高いホール素子駆動回路を提供すること。
【解決手段】周囲の磁場変動に応じて出力する第１のホール素子４と、第１のホール素子４に供給する駆動電流ＩＨ２のための基準電流ＩＲ２１，ＩＲ２２を生成する第２のホール素子６を備えた基準電流発生回路４１と、基準電流発生回路４１で生成された基準電流ＩＲ２１，ＩＲ２２に基づいて、第１のホール素子４の駆動電流ＩＨ２を決定するホール素子電流源３とを備え、基準電流発生回路４１が、第２のホール素子６の抵抗値に基づいて基準電流ＩＲ２１，ＩＲ２２を生成する。
【選択図】図６

Description

本発明は、ホール素子駆動回路に関し、より詳細には、ホール素子を用いた磁気センサの駆動回路に関し、例えば、ホール素子とその周辺回路が１つのシリコンチップ上に形成されているモノリシックＩＣセンサに利用可能なホール素子駆動回路に関する。

従来から各種測定器や制御系におけるセンサとして磁気・電気変換特性を有するホール素子が広く利用されている。この種のホール素子の磁気・電気変換特性は、温度依存性を有することが知られており、ホール素子を用いた磁気センサは、比較的温度変化の大きな環境にて使用されることがあるので、温度変動に対して安定した出力が得られるようにするため種々の温度補償回路が提案されている。
例えば、特許文献１には、温度変化によるホール素子の駆動電流の変化を補償するようにしたホール素子駆動回路が提案されている。

図１は、特許文献１に記載のホール素子駆動回路の回路構成図である。定電圧電源からホール素子１１，ＦＥＴ１２及び抵抗ＲＹを介して電流が流れることにより、ホール素子１１に駆動電流か流れることになり、その際、ＦＥＴ１２は、可変抵抗ＶＲにより適宜に調整され得る定電圧が、オペアンプ１３を介して入力されているとともに、ＦＥＴ１２及び抵抗ＲＹ間の電圧が、オペアンプ１３の他方の入力端子にフィードバックされていることにより、ＦＥＴ１２を流れる電流が所定値になるように制御されている。このようにして、ホール素子１１には、温度が一定であれば一定の駆動電流が流れるようになっている。

ここで、温度が変化すると、ホール素子１１の感度も変化することになるが、ＲＸも温度変化によって抵抗値が変化して、オペアンプ１３を介してＦＥＴ１２のゲートに入力される電圧が、ホール素子１１の温度変化を打ち消すように変化することになり、ホール素子１１の駆動電流は、温度とともに変化し、常に感度は一定に保持され得ることになる。なお、符号１１ａ，１１ｂはホール素子１１の入力端子、１１ｃ，１１ｄはホール素子１１の出力端子、１４，１５はオペアンプ、１４ａ，１４ｂはオペアンプ１４の入力端子、１６は出力端子を示している。

また、ホール素子を用いた磁気センサにおいて、ＳＮ比（信号ＳとノイズＮとの比）は、磁気センサの性能を示す重要な指標の１つである。ホール素子の磁気感度は、ホール素子に印加する電流に比例して大きくなるため、一定磁場条件下においてホール素子にて検出される電気信号（ホール電圧）は、ホール素子に供給する電流量に比例して大きくなる。

一方、ホール素子で発生するノイズは、ホール素子の抵抗の熱雑音であらわされる。そのため、一定磁場条件及び測定帯域条件下におけるホール素子のＳＮ比は、ホール素子に供給する電流量で決定されることとなる。
例えば、特許文献２には、定電流印加時のホール素子の磁気感度の温度特性を補正するために、バンドキャップ回路の温度特性を利用して１次の温度特性をもった参照電流を生成し、ホール素子の磁気感度の温度補償をおこなう駆動回路が提案されている。

特開平６−２８９１１１号公報 特開平１０−２５３７２８号公報

上述したように、特許文献１には、温度変化によるホール素子の駆動電流の変化を補償するようにしたホール素子駆動回路が提案されており、また、上述した特許文献２には、ホール素子の磁気感度の温度補償をおこなう駆動回路が提案されており、ホール素子の磁気感度の温度特性を補正するために、温度特性をもつ基準電流発生回路として、バンドギャップ基準回路を用いた電流回路が知られている。

しかしながら、ホール素子駆動回路をバンドキャップ回路を用いて構成した場合、製造プロセスにおけるバンドキャップ回路とホール素子との製造パラメータがほとんど相関しないため、ホール素子に供給する電流量を決める際にホール素子とバンドキャップ回路の両方のばらつきを考慮する必要がある。
また、製造ばらつきは出荷テスト時にトリミングを用いて抑えることもできるが、トリミングによる補正は調整精度に限界があるため、ホール素子に供給する電流量の決定に際しては、電圧ルームにおいて製造ばらつきを考慮した電圧余裕が必要となる。

その結果、与えられた電圧ルームにおいてホール素子に充分な電流量を供給できず、ＳＮ比が低く制限されてしまうという問題がある。さらに、トリミングのための回路やテストコストが発生するためコストアップを招くことにもなる。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、広い温度範囲において、ホール素子に十分な電流量を供給でき、ＳＮ比が高いホール素子駆動回路を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、周囲の磁場変動に応じて磁場検出を行う第１のホール素子（４）と、該第１のホール素子（４）に供給する駆動電流（ＩＨ２，ＩＨ３，ＩＨ４）のための基準電流（ＩＲ２１／ＩＲ２２，ＩＲ３１／ＩＲ３２，ＩＲ４）を生成する第２のホール素子（６）を備えた基準電流発生回路（４１，４２，４３）と、該基準電流発生回路（４１，４２，４３）で生成された前記基準電流（ＩＲ２１／ＩＲ２２，ＩＲ３１／ＩＲ３２，ＩＲ４）に基づいて、前記第１のホール素子（４）の前記駆動電流（ＩＨ２，ＩＨ３，ＩＨ４）を決定するホール素子電流源（３）とを備え、前記基準電流発生回路（４１，４２，４３）が、前記第２のホール素子（６）の抵抗値に基づいて前記基準電流（ＩＲ２１／ＩＲ２２，ＩＲ３１／ＩＲ３２，ＩＲ４）を生成することを特徴とするホール素子駆動回路である。（図６，図９，図１２；実施例１乃至３）

また、請求項２に記載の発明は、請求項１に記載の発明において、前記基準電流発生回路（４１，４２，４３）が、前記ホール素子電流源（３）に印加される電圧が温度に対して一定となるような前記基準電流（ＩＲ２１／ＩＲ２２，ＩＲ３１／ＩＲ３２，ＩＲ４）を生成することを特徴とする。
また、請求項３に記載の発明は、請求項１に記載の発明において、前記第２のホール素子（６）の抵抗値が、前記第１のホール素子（４）の抵抗値と同一の温度特性を有していることを特徴とする。

また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記基準電流発生回路（４１，４２，４３）が、所定の基準電圧（Ｖｓ）と前記第２のホール素子（６）の抵抗値とにより前記基準電流（ＩＲ２１／ＩＲ２２，ＩＲ３１／ＩＲ３２，ＩＲ４）を生成し、前記第１のホール素子（４）及びホール素子電流源（３）の電源電圧（ＶＲ２，ＶＲ３，ＶＲ４）と前記基準電圧（Ｖｓ）とが同一の基準電圧源によりそれぞれ生成されることを特徴とする。

また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記第２のホール素子（６）が、２個以上直列に接続されたホール素子（６ａ，６ｂ）から構成されていることを特徴とする。
また、請求項６に記載の発明は、請求項１乃至５のいずれかに記載の発明において、前記基準電流発生回路（４１，４２）が、第１の増幅器（５）と、該第１の増幅器（５）に接続された参照用ＰＭＯＳ（７）と、該参照用ＰＭＯＳ（７）に接続された参照用電流源（８）とを備え、さらに、前記ホール素子電流源（３）と前記参照用電流源（８）とに接続された参照用ＮＭＯＳ（２）を備えていることを特徴とする。（図６，図９；実施例１及び２）

また、請求項７に記載の発明は、請求項６に記載の発明において、前記基準電流発生回路（４２）の前記参照用電流源（８）のドレイン端子に正入力端子が接続され、前記第１のホール素子（４）の第２端子に負入力端子が接続され、前記参照用ＮＭＯＳ（２）のゲート端子と前記ホール素子電流源（３）のゲート端子に出力端子が接続されている第２の増幅器（１７）を備えていることを特徴とする。（図９；実施例２）

また、請求項８に記載の発明は、請求項１乃至５のいずれかに記載の発明において、前記基準電流発生回路（４３）が、第１の増幅器（５）と、該第１の増幅器（５）に接続された参照用ＰＭＯＳ（７）とを備え、該参照用ＰＭＯＳ（７）が、前記第１のホール素子（４）に接続されたホール素子電流源（２３）に接続されていることを特徴とする。（図１２；実施例３）

本発明によれば、広い温度範囲において、ホール素子に十分な電流量を供給でき、ＳＮ比が高いホール素子駆動回路を実現することができる。
また、製造プロセスにおけるばらつきを考慮する必要もなく、電圧ルームにおいて製造ばらつきを考慮した電圧余裕が必要もなく、与えられた電圧ルームにおいてホール素子に充分な電流量を供給でき、ＳＮ比を向上させることができる。加えて、トリミングのための回路やテストコストが発生しないため、コストアップを抑えることができる。

特許文献１に記載のホール素子駆動回路の回路構成図である。 本発明のホール素子駆動回路の前提となる回路構成図である。 ホール素子の抵抗の温度特性を示す図である。 ホール電流の温度特性を示す図である。 ホール素子の下部電圧の温度特性を示す図である。 本発明に係るホール素子駆動回路の実施例１を説明するための回路構成図である。 本実施例１におけるホール電流の温度特性を示す図である。 本実施例１におけるホール素子の下部電圧の温度特性を示す図である。 本発明に係るホール素子駆動回路の実施例２を説明するための回路構成図である。 本実施例２におけるホール電流の温度特性を示す図である。 本実施例２におけるホール素子の下部電圧の温度特性を示す図である。 本発明に係るホール素子駆動回路の実施例３を説明するための回路構成図である。

以下、図面を参照して本発明の各実施例について説明する前に、本発明の前提となるホール素子駆動回路の基本的な回路構成について説明する。
図２は、本発明のホール素子駆動回路の前提となる回路構成図で、図中符号１は基準電流生成回路、２は参照用ＮＭＯＳ、３はホール素子電流源、４はホール素子、３０はホール素子駆動回路を示している。

基準電流発生回路１は、参照（基準）電流ＩＲ１を生成する回路である。また、参照用ＮＭＯＳ２は、基準電流発生回路１に接続され、ホール素子電流源３とミラーの関係にあるものである。また、ホール素子４は、ホール素子電流源３と接続され、ホール電圧を出力するものである。
このような構造を備えた図２に示したホール素子駆動回路では、以下のような動作が行われる。

図２に示したホール素子駆動回路３０において、基準電流発生回路１により参照電流ＩＲ１が生成される。この参照電流ＩＲ１は、参照用ＮＭＯＳ２で電流−電圧変換され、変換されたゲート電圧が、ホール素子電流源３のゲート電圧に接続されることにより、ホール電流源３は、参照電流ＩＲ１に応じた駆動電流ＩＨ１をホール素子４に供給する。
ホール素子４は、第１端子乃至第４端子を有する抵抗ブリッジ回路として表すことができる。この抵抗ブリッジ回路の対角の２端子間（第１端子と第２端子）にホール素子電流源３により駆動電流（ＩＨ１）を流した状態で周辺の磁場に変動が生ずると、別の対角の２端子間（第３端子と第４端子；ＶＨＰ１とＶＨＮ１）に磁場の変動に応じたホール電圧を生ずる。これにより、磁場の変動を検出することができる。

ホール素子４への電流供給（ＩＨ１）は、温度に対してほぼ一定となる電流を供給する方式（以下、定電流駆動方式という）がよく用いられているが、例えば、シリコンホール素子では、定電流印加時の磁気感度は、温度に対して緩やかな１次となる特性を有している。
ホール素子のＳＮ比は、ホール素子に供給する電流量（図２のＩＨ１）で決定され、ホール素子４に供給する電流量は、ホール駆動電圧と電流源の正常動作電圧との電位差（以下、電圧ルームという）で制限される。

図２に示したホール素子駆動回路３０において、ホール素子４の下部電圧ＶＬ１に着目すると、この下部電圧ＶＬ１は、次の式（１）であらわされる。
ＶＬ１＝ＶＲ１−ＲＨＡ×ＩＨ１ ・・・（１）
図３は、ホール素子の抵抗の温度特性を示す図で、シリコンホール素子の２端子間の抵抗値ＲＨＡの温度特性を示しており、この抵抗値ＲＨＡは、温度に対して２次の特性を有している。

図４は、ホール電流の温度特性を示す図で、−３０℃から８５℃の動作温度範囲において、下部電圧ＶＬ１が０．４Ｖ以上となるときの定電流ＩＨ１の電流特性を示している。
図５は、ホール素子の下部電圧の温度特性を示す図で、定電流ＩＨ１を温度に対して一定としたときの下部電圧ＶＬ１の温度特性を示している。
このように、動作温度範囲において、ホール電流源３が正常動作可能な範囲の電圧（例えば、ＶＬ１≧０．４Ｖ）とするためには、定電流ＩＨ１の電流値の大きさは、高温時の下部電圧ＶＬ１に合わせて制限されることとなる。それによって、ホール素子のＳＮ比が制限されるという問題がある。

以下、図面を参照して本発明の各実施例について説明する。

図６は、本発明に係るホール素子駆動回路の実施例１を説明するための回路構成図で、図中符号５は第１の増幅器、６（６ａ，６ｂ）はレプリカホール素子、７は参照用ＰＭＯＳ、８は参照用電流源、３１はホール素子駆動回路、４１は基準電流発生回路を示している。なお、図２と同じ機能を有する構成要素には同一に符号を付してある。
本実施例１のホール素子駆動回路３１は、周囲の磁場変動に応じて磁場検出を行う第１のホール素子４と、この第１のホール素子４に供給する駆動電流ＩＨ２のための基準電流ＩＲ２１，ＩＲ２２を生成する第２のホール素子６を備えた基準電流発生回路４１と、この基準電流発生回路４１で生成された基準電流ＩＲ２１，ＩＲ２２に基づいて、第１のホール素子４の駆動電流ＩＨ２を決定するホール素子電流源３とを備えている。

また、基準電流発生回路４１は、第２のホール素子６の抵抗値に基づいて基準電流ＩＲ２１，ＩＲ２２を生成するように構成されている。
また、基準電流発生回路４１は、ホール素子電流源３に印加される電圧が温度に対して一定となるような基準電流ＩＲ２１，ＩＲ２２を生成するように構成されている。また、第２のホール素子６の抵抗値は、第１のホール素子４の抵抗値と同一の温度特性を有している。

ここで、例えば、第１のホール素子と第２のホール素子とが、同一のＩＣチップ上に形成されている場合等は、両者の抵抗値の温度特性はほぼ同一となる。さらに、両者のホール素子をなるべく近づけて配置することによって、抵抗値の温度特性はより同一に近づく。
また、基準電流発生回路４１は、所定の基準電圧Ｖｓと第２のホール素子６の抵抗値とにより基準電流ＩＲ２１，ＩＲ２２を生成し、第１のホール素子４及びホール素子電流源３の電源電圧ＶＲ２と基準電圧Ｖｓとが同一の基準電圧源によりそれぞれ生成されるように構成されている。また、第２のホール素子６は、２個以上直列に接続されたホール素子６ａ，６ｂから構成されている。

また、基準電流発生回路４１は、第１の増幅器５と、この第１の増幅器５に接続された参照用ＰＭＯＳ７と、この参照用ＰＭＯＳ７に接続された参照用電流源８とを備え、さらに、ホール素子電流源３と参照用電流源８とに接続された参照用ＮＭＯＳ２を備えている。
つまり、本実施例１のホール駆動素子回路３１は、基準電流発生回路４１と参照用ＮＭＯＳ２とホール素子電流源３と第１のホール素子４を備えている。ホール素子駆動回路３１では、基準電流発生回路４１で生成された参照電流ＩＲ２２に基づいた電流ＩＨ２が、参照用ＮＭＯＳ２とホール素子電流源３によって、ホール素子４に流れる。それにより、第１のホール素子４は、周囲の磁場変動に応じて出力する（ＶＨＰ２，ＶＨＮ２）。

また、基準電流発生回路４１は、第１の増幅器５とレプリカホール素子６と参照用ＰＭＯＳ７と参照用電流源８とを備えている。この基準電流発生回路４１では、レプリカホール素子６に対して、第１のホール素子４の駆動電圧に比例した電圧を印加して電圧−電流変換し、第１のホール素子４の供給電流ＩＨ２の基準となる電流ＩＲ２２を生成する。

まず、基準電流発生回路４１の構成について以下に説明する。
第１の増幅器５の正入力端子ＩＮ２は、ＩＮ２に入力される電圧を生成する基準電圧生成回路（図示せず）に接続され、負入力端子は、レプリカホール素子６の第１端子が接続され、出力端子は、参照用ＰＭＯＳ７のゲート端子及び参照用電流源８のゲート端子に接続されている。
レプリカホール素子６の第１端子は、第１の増幅器５の負入力端子と、参照用ＰＭＯＳ７のドレイン端子とに接続されて、第２端子は接地端子に接続されている。なお、図中では、レプリカホール素子６を２個直列に接続した形態を示しているが、１個でもよく、複数個でもよく、並列接続、直列接続又はそれらの組み合わせであってもよい。

参照用ＰＭＯＳ７のドレイン端子は、第１の増幅器５の負入力端子と、レプリカホール素子６の第１端子に接続され、ゲート端子は、第１の増幅器５の出力端子に接続され、ソース端子は、電源端子（ＶＤＤ）に接続されている。
参照用電流源８のドレイン端子は、参照用ＮＭＯＳ２のドレイン端子とゲート端子に接続され、ゲート端子は、第１の増幅器５の出力端子に接続され、ソース端子は、電源端子（ＶＤＤ）に接続されている。

次に、ホール素子駆動回路３１の構成について以下に説明する。
参照用ＮＭＯＳ２のドレイン端子は、自身のゲート端子と、参照用電流源８のドレイン端子（基準電流生成回路の出力）と接続され、ソース端子は、接地端子に接続されている。
ホール素子電流源３のドレイン端子は、第１のホール素子４の第２端子に接続され、ゲート端子は、参照用ＮＭＯＳ２のドレイン端子とゲート端子と参照用電流源８のドレイン端子とに接続されている。また、第１のホール素子４の第１端子は、ホール用電源（ＶＲ２）に接続され、第２端子は、ホール素子電流源３のドレイン端子に接続されている。

次に、本実施例１のホール素子駆動回路３１の動作について以下に説明する。
まず、基準電流生成回路４１で出力される電流について説明する。
第１の増幅器５の正入力端子ＩＮ２に、上述した基準電圧生成回路で生成された所定の電圧Ｖｓが印加される。

仮想接地により、レプリカホール素子６の第１端子の電圧ＶＤＲ２は、第１の増幅器５の正入力端子と同電位となる。レプリカホール素子６の第２端子は、接地端子に接続されるため、レプリカホール素子６の第１端子と第２端子間には、基準電圧生成回路で生成された所定の電圧Ｖｓが印加される。レプリカホール素子６の合成抵抗値をＲＨＤＡとすると、オームの法則により、次の式（２）に示す電流ＩＲ２１が、レプリカホール素子６に流れる。
ＩＲ２１＝Ｖｓ／ＲＤＨＡ ・・・（２）
このとき正入力端子ＩＮ２には、温度に対してほぼ一定となる電圧Ｖｓが与えられる。

参照用ＰＭＯＳ７において、電流ＩＲ２１を、ドレイン端子−ソース端子間に流し、ゲート端子を出力することにより、電流−電圧変換をおこなう。
参照用電流源８では、電流ＩＲ２１の複製がおこなわれ、参照用ＰＭＯＳ７とのアスペクト比に基づいた電流ＩＲ２２が流れる。
ここで、参照用電流源８と参照用ＰＭＯＳ７とのアスペクト比をＮとすると、参照用電流源８に流れる電流ＩＲ２２は、次の式（３）で与えられる。
ＩＲ２２＝ＩＲ２１×Ｎ ・・・（３）

参照用ＮＭＯＳ２において、電流ＩＲ２２をドレイン端子−ソース端子間に流し、ゲート端子を出力することにより、電流−電圧変換をおこなう。
ホール素子電流源３では、電流ＩＲ２２の複製がおこなわれ、参照用ＮＭＯＳ２とのアスペクト比に基づいた電流ＩＨ２が流れる。
ここで、ホール素子電流源３と参照用ＮＭＯＳ２とのアスペクト比をＭとすると、ホール電流源３に流れる電流ＩＨ２は、次の式（４）で与えられる。
ＩＨ２＝ＩＲ２２×Ｍ ・・・（４）
さらに式（４）の電流ＩＨ２は、式（３）を用いて次の式（５）であらわされる。
ＩＨ２＝Ｖｓ／ＲＤＨＡ×Ｎ×Ｍ ・・・（５）

第１のホール素子４の第１端子に、所定の電圧を生成する基準回路（図示せず）から生成された電圧ＶＲ２を印加し、第２端子にホール素子電流源３が接続され、ＩＨ２の電流が供給される。
このとき、第１のホール素子４の下部電圧ＶＬ２は、以下の式（６）で与えられる。
ＶＬ２＝ＶＲ２−ＲＨＡ×ＩＨ２ ・・・（６）
さらに式（６）の下部電圧ＶＬ２は、式（５）より、次の式（７）であらわされる。
ＶＬ２＝ＶＲ２−ＲＨＡ×Ｖｓ／ＲＤＨＡ×Ｎ×Ｍ ・・・（７）

ここで、レプリカホール素子６の抵抗値ＲＤＨＡについて考える。
本実施例１では、電流削減のため、レプリカホール素子６を第１のホール素子４と同じホール素子を２個縦列接続により構成したため、次の式（８）であらわされる。
ＲＤＨＡ＝２×ＲＨＡ ・・・（８）
このとき、下部電圧ＶＬ２は、次の式（９）であらわされる。
ＶＬ２＝ＶＲ２−ＲＨＡ×Ｖｓ／（２×ＲＨＡ）×Ｎ×Ｍ
＝ＶＲ２−Ｖｓ／２×Ｎ×Ｍ ・・・（９）
上記式（９）に示す通り、下部電圧ＶＬ２は、ＲＨＡの項がキャンセルされるため、第１のホール素子４の抵抗値に寄らない式であらわされる。

また、ＶＲ２とＶｓを、同一の基準電圧源から生成される電圧とすることにより、Ｖｓは、ＶＲ２と定数Ｋを用いて次の式（１０）であらわすことができる。
Ｖｓ＝ＶＲ２×Ｋ ・・・（１０）
定数Ｋは、上述のレプリカホール素子６の構成と同様、電流削減のために小さい値を選択することが可能である。
このとき、下部電圧ＶＬ２は、次の式（１１）であらわされる。
ＶＬ２＝ＶＲ２−ＶＲ２×Ｋ／２×Ｎ×Ｍ
＝ＶＲ２×（１−Ｋ／２×Ｎ×Ｍ） ・・・（１１）
これより、下部電圧ＶＬ２は、ＶＲ２、Ｋ、Ｎ、Ｍで値を決定させることができる。

ＶＲ２が、温度に対して一定であるとすれば、Ｋ，Ｎ，Ｍは定数であるため、下部電圧ＶＬ２は温度に寄らず一定となる。この場合、動作温度範囲に応じて、ホール素子４に流す電流量を調整することが不問となる。
また、下部電圧ＶＬ２は、ホール素子の抵抗値に寄らないため、製造プロセス変動を考慮した電圧余裕をもたせることが不問となる。
したがって、ホール素子電流源３の正常動作範囲の下限に下部電圧ＶＬ２を設定することができ、電流ＩＨ２の電流量を最大限に増加することが可能である。それによって、ＳＮ比が向上する。

図７は、本実施例１におけるホール電流の温度特性を示す図で、−３０〜８５℃の動作温度範囲において、下部電圧ＶＬ２が０．４Ｖ以上であるときのＩＨ２の電流特性を示している。ホール素子の抵抗に反比例した特性を示し、図５と比較して、使用する温度範囲において供給する電流量が増加することがわかる。
図８は、本実施例１におけるホール素子の下部電圧の温度特性を示す図で、Ｋを０．５、Ｎを０．５、Ｍを６、ＶＲ２を１．６Ｖとしたときの、下部電圧ＶＬ２の温度特性を示している。下部電圧ＶＬ２は、温度に寄らず一定となる。

このように、本実施例１における基準電流発生回路４１で、磁場検出を行うホール素子と同様の温度特性を有するレプリカホール素子を用いて基準電流を生成し、その基準電流に基づいてホール素子に駆動電流を供給することで、広い温度測定範囲において、与えられた電圧ルーム内でホール素子に供給する電流量を最大限増やすことができ、磁気センサのＳＮ比を向上することが可能となる。
さらに、製造プロセスにおけるばらつきを考慮する必要もなく、電圧ルームにおいて製造ばらつきを考慮した電圧余裕が必要もなく、与えられた電圧ルームにおいてホール素子に充分な電流量を供給でき、ＳＮ比を向上させることができる。加えて、トリミングのための回路やテストコストが発生しないため、コストアップを抑えることができる。

図９は、本発明に係るホール素子駆動回路の実施例２を説明するための回路構成図で、図中符号１７は第２の増幅器、３２はホール素子駆動回路、４２は基準電流発生回路を示している。なお、図６と同じ機能を有する構成要素には同一に符号を付してある。
上述した実施例１との違う点は、第２の増幅器１７を用いて、電流ＩＲ３２の複製を駆動電流ＩＨ３に対しておこなった点である。

本実施例２のホール素子駆動回路３２は、上述した実施例１と同様に、周囲の磁場変動に応じて磁場検出をおこなう第１のホール素子４と、この第１のホール素子４に供給する駆動電流ＩＨ３のための基準電流ＩＲ３１，ＩＲ３２を生成する第２のホール素子６を備えた基準電流発生回路４２と、この基準電流発生回路４２で生成された基準電流ＩＲ３１，ＩＲ３２に基づいて、第１のホール素子４の駆動電流ＩＨ３を決定するホール素子電流源３とを備えている。

また、基準電流発生回路４２は、第２のホール素子６の抵抗値に基づいて基準電流ＩＲ３１，ＩＲ３２を生成するように構成されている。
また、基準電流発生回路４２は、ホール素子電流源３に印加される電圧が温度に対して一定となるような基準電流ＩＲ３１，ＩＲ３２を生成するように構成されている。また、第２のホール素子６の抵抗値は、第１のホール素子４の抵抗値と同一の温度特性を有している。

また、基準電流発生回路４２は、所定の基準電圧Ｖｓと第２のホール素子６の抵抗値とにより基準電流ＩＲ３１，ＩＲ３２を生成し、第１のホール素子４及びホール素子電流源３の電源電圧ＶＲ３と基準電圧Ｖｓとが同一の基準電圧源によりそれぞれ生成されるように構成されている。
また、第２のホール素子６は、２個以上直列に接続されたホール素子６ａ，６ｂから構成されている。

また、基準電流発生回路４２は、第１の増幅器５と、この第１の増幅器５に接続された参照用ＰＭＯＳ７と、この参照用ＰＭＯＳ７に接続された参照用電流源８とを備え、さらに、ホール素子電流源３と参照用電流源８とに接続された参照用ＮＭＯＳ２を備えている。
また、基準電流発生回路４２の参照用電流源８のドレイン端子に正入力端子が接続され、第１のホール素子４の第２端子に負入力端子が接続され、参照用ＮＭＯＳ２のゲート端子とホール素子電流源３のゲート端子に出力端子が接続されている第２の増幅器１７を備えている。

つまり、参照用電流源８のドレイン端子は、参照用ＮＭＯＳ２のドレイン端子と、第２の増幅器１７の正入力端子に接続されている。また、参照用ＮＭＯＳ２のドレイン端子は、参照用電流源８のドレイン端子と接続され、ゲート端子は、第２の増幅器１７の出力端子とホール素子電流源３のゲート端子とに接続され、ソース端子は、接地端子に接続されている。

ホール素子電流源３のドレイン端子は、ホール素子４の第２端子と、第２の増幅器１７の負入力端子に接続され、ゲート端子は、第２の増幅器１７の出力端子と参照用ＮＭＯＳ２に接続され、ソース端子は、接地端子に接続されている。
第１のホール素子４の第１端子は、ホール用電源（ＶＲ３）に接続され、第２端子は、ホール素子電流源３のドレイン端子と第２の増幅器１７の負入力端子に接続されている。

次に、本実施例２のホール素子駆動回路３２の動作について以下に説明する。
電流ＩＲ３２の出力までは、上述した実施例１と同様で、下記式（１２）で表される。
ＩＲ３２＝ＩＲ３１×Ｎ
＝Ｖｓ／ＲＤＨＡ×Ｎ ・・・（１２）
第２の増幅器１７によって、参照用ＮＭＯＳ２とホール電流源３のドレイン端子が同電位となり、また、ゲート端子も同じ電位となることにより、ホール電流源３には参照用ＮＭＯＳ２とのアスペクト比に基づいた電流ＩＨ３が流れ、ＩＲ３２の複製がおこなわれる。

ここで第２の増幅器１７を使用することにより、ホール素子電流源３の正常動作範囲の下限を、上述した実施例１の場合よりも低く設定できる。これは、参照用ＮＭＯＳ２とホール素子電流源３のドレイン端子が同電位となるため、複製する際の定数Ｍの値がずれにくくなり、また、第２の増幅器が駆動するため、下限を上述した実施例１に比べて下げたとしても安定して動作するためである。
その他の構成及び動作は、上述した実施例１と同様である。

図１０は、本実施例２におけるホール電流の温度特性を示す図で、−３０℃〜８５℃の動作温度範囲において、ＶＬ３が０．２Ｖ以上となるときの電流ＩＨ３の電流特性を示している。
図１１は、本実施例２におけるホール素子の下部電圧の温度特性を示す図で、Ｋを０．５、Ｎを０．５、Ｍを７、ＶＲ３を１．６Ｖとしたときの、ＶＬ３の温度特性を示している。
第２の増幅器１７を使用することにより、図８と比較して供給する電流量をより増加することが可能となることがわかる。

図１２は、本発明に係るホール素子駆動回路の実施例３を説明するための回路構成図で、図中符号２３はホール素子電流源、３３はホール素子駆動回路、４３は基準電流発生回路を示している。なお、図６と同じ機能を有する構成要素には同一に符号を付してある。
上述した実施例１との違う点は、ホール素子電流源２３を第１のホール素子４の上部に配置している点である。つまり、基準電流発生回路４３の参照用ＰＭＯＳ７が、第１のホール素子の第１端子に接続されたホール素子電流源２３に接続されている点である。

本実施例３のホール素子駆動回路３３は、周囲の磁場変動に応じて出力する第１のホール素子４と、この第１のホール素子４に供給する駆動電流ＩＨ４のための基準電流ＩＲ４を生成する第２のホール素子６を備えた基準電流発生回路４３と、この基準電流発生回路４３で生成された基準電流ＩＲ４に基づいて、第１のホール素子４の駆動電流ＩＨ４を決定するホール素子電流源２３とを備えている。

また、基準電流発生回路４３は、第２のホール素子６の抵抗値に基づいて基準電流ＩＲ４を生成するように構成されている。
また、基準電流発生回路４３は、ホール素子電流源２３に印加される電圧が温度に対して一定となるような基準電流ＩＲ４を生成するように構成されている。
また、第２のホール素子６の抵抗値は、第１のホール素子４の抵抗値と同一の温度特性を有している。また、第２のホール素子６は、２個以上直列に接続されたホール素子６ａ，６ｂから構成されている。

また、基準電流発生回路４３は、第１の増幅器５と、この第１の増幅器５に接続された参照用ＰＭＯＳ７とを備え、この参照用ＰＭＯＳ７は、第１のホール素子４に接続されたホール素子電流源２３に接続されている。
つまり、本実施例３のホール駆動素子回路３３は、電流ソースタイプのホール駆動素子回路であり、この電流ソースタイプのホール駆動素子回路について以下に説明する。

本実施例３のホール素子駆動回路３３は、基準電流発生回路４３とホール素子電流源２３と第１のホール素子４とを備えている。ホール素子駆動回路３３では、基準電流発生回路４３で生成された参照電流ＩＲ４に基づいた電流ＩＨ４が、参照用ＰＭＯＳ７とホール電流源２３によって、第１のホール素子４に流れる。それにより、第１のホール素子４は、周囲の磁場変動に応じて出力する（ＶＨＰ４、ＶＨＮ４）。
基準電流発生回路４３は、増幅器５とレプリカホール素子６と参照用ＰＭＯＳ７とを備えている。この基準電流発生回路４３では、レプリカホール素子６に対して、第１のホール素子４の駆動電圧に比例した電圧を印加して電圧−電流変換し、第１のホール素子４の供給電流ＩＨ４の基準となる電流ＩＲ４を生成する。

まず、基準電流発生回路４３の構成について以下に説明する。
第１の増幅器５の正入力端子ＩＮ４は、ＩＮ４に入力される電圧を生成する基準電圧生成回路（図示せず）に接続され、負入力端子は、レプリカホール素子６の第１端子が接続され、出力端子は、参照用ＰＭＯＳ７のゲート端子に接続されている。

レプリカホール素子６の第１端子は、第１の増幅器５の負入力端子と、参照用ＰＭＯＳ７のドレイン端子とに接続されて、第２端子は、接地端子に接続されている。なお、図中では、レプリカホール素子６を２個直列に接続した形態を示しているが、１個でもよく、複数個でもよく、並列接続、直列接続又はそれらの組み合わせであってもよい。
参照用ＰＭＯＳ７のドレイン端子は、第１の増幅器５の負入力端子と、レプリカホール素子６の第１端子に接続され、ゲート端子は、第１の増幅器５の出力端子に接続され、ソース端子は、電源端子（ＶＤＤ）に接続されている。

次に、ホール素子駆動回路３３の構成について以下に説明する。
ホール素子電流源２３のドレイン端子は、第１のホール素子４の第２端子に接続され、ゲート端子は、参照用ＰＭＯＳ７のゲート端子と第１の増幅器５の出力端子に接続されている。
ホール素子４の第１端子は、ホール素子電流源２３のドレイン端子に接続され、第２端子は、接地端子に接続されている。

次に、ホール素子駆動回路３３の動作について以下に説明する。
まず、基準電流生成回路４３で生成される電流について以下に説明する。
上述した実施例１及び２と同様に、基準電流生成回路４３で生成される電流ＩＲ４は、下記式（１３）で表される。
ＩＲ４＝Ｖｓ／ＲＤＨＡ ・・・（１３）
このとき正入力端子ＩＮ４には、温度に対してほぼ一定となる電圧Ｖｓが与えられる。

参照用ＰＭＯＳ７において、電流ＩＲ４をドレイン端子−ソース端子間に流し、ゲート端子を出力することにより、電流−電圧変換をおこなう。
ホール素子電流源２３では、電流ＩＲ４の複製がおこなわれ、参照用ＰＭＯＳとのアスペクト比に基づいた電流ＩＨ４が流れる。
ホール素子電流源２３と参照用ＰＭＯＳ７とのアスペクト比をＰとすると、ホール電流源２３に流れる電流ＩＨ４は、次の式で与えられる。
ＩＨ４＝ＩＲ４×Ｐ ・・・（１４）

式（１３）を用いてＩＨ４は、次の式（１５）であらわされる。
ＩＨ４＝Ｖｓ／ＲＤＨＡ×Ｐ ・・・（１５）
ホール素子４において、第２端子に接地電圧を印加し、第１端子にホール素子電流源２３が接続され、電流ＩＨ４の電流が供給される。このときホールの上部電圧ＶＨ４は、以下の式（１６）で与えられる。
ＶＨ４＝ＩＨ４×ＲＨＡ ・・・（１６）

式（１５）より上部電圧ＶＨ４は、次の式（１７）であらわされる。
ＶＨ４＝Ｖｓ／ＲＨＤＡ×Ｐ×ＲＨＡ ・・・（１７）
ここで、レプリカホール素子６の抵抗値ＲＤＨＡについて考える。
本実施例３では、電流削減のため、レプリカホール素子６を第１のホール素子４と同じホール素子を２個縦列接続により構成したため、次の式（１８）であらわされる。
ＲＤＨＡ＝２×ＲＨＡ ・・・（１８）

このとき、上部電圧ＶＨ４は、次の式（１９）であらわされる。
ＶＨ４＝Ｖｓ／（２×ＲＨＡ）×Ｐ×ＲＨＡ
＝Ｖｓ／２×Ｐ ・・・（１９）
上記に示す通り、上部電圧ＶＨ４の式（１９）は、ＲＨＡの項がキャンセルされるため、ホール素子の抵抗値に寄らない式であらわされる。

ここで、ホール電流源２３のドレイン、ソース端子間に掛かる電圧は、次の式（２０）であらわされる。
ＶＨ４−ＶＲ４＝Ｖｓ／２×Ｐ−ＶＲ４ ・・・（２０）
また、ＶＲ４とＶｓを、同一の基準電圧源から生成される電圧とすることにより、Ｖｓは、ＶＲ４と定数Ｑを用いて次の式（２１）であらわすことができる。
Ｖｓ＝ＶＲ４×Ｑ ・・・（２１）

定数Ｑは、上述のレプリカホール素子６の構成と同様、電流削減のために小さい値を選択することが可能である。
このとき、ＶＨ４−ＶＲ４は、次の式（２２）であらわされる。
ＶＨ４−ＶＲ４＝ＶＲ４（Ｑ／２×Ｐ−１） ・・・（２２）
これより、ＶＨ４−ＶＲ４は、ＶＲ４，Ｐ，Ｑで値を決定させることができる。

ＶＲ４が、温度に対して一定であるとすれば、Ｐ，Ｑは定数であるため、ＶＨ４−ＶＲ４は温度に寄らず一定となる。この場合、動作温度範囲に応じて、ホール素子４に流す電流量を調整することが不問となる。
またＶＨ４−ＶＲ４は、ホール素子の抵抗値に寄らないため、製造プロセス変動を考慮した電圧余裕をもたせることが不問となる。
したがって、ホール素子電流源２３の正常動作範囲の下限にＶＨ４−ＶＲ４を設定することができ、ＩＨ４の電流量を最大限に増加することが可能である。それによって、ＳＮ比が向上する。

このように、本実施例３における基準電流発生回路４３で、磁場検出を行うホール素子と同様の温度特性を有するレプリカホール素子を用いて基準電流を生成し、その基準電流に基づいてホール素子に駆動電流を供給することで、広い温度測定範囲において、与えられた電圧ルーム内でホール素子に供給する電流量を最大限増やすことができ、磁気センサのＳＮ比を向上することが可能となる。
さらに、製造プロセスにおけるばらつきを考慮する必要もなく、電圧ルームにおいて製造ばらつきを考慮した電圧余裕が必要もなく、与えられた電圧ルームにおいてホール素子に充分な電流量を供給でき、ＳＮ比を向上させることができる。加えて、トリミングのための回路やテストコストが発生しないため、コストアップを抑えることができる。

以上のように、本発明により、ホール素子とその周辺回路を一つのシリコンチップ上に有する低電圧で駆動可能なモノリシックＩＣ化されたセンサに特に好適なホール素子駆動回路であり、加えて、低コストである。
また、広い温度範囲において動作可能であり、かつ、周辺回路を含んでモノリシックＩＣ化が容易な電子コンパスの地磁気検出に適したセンサを提供することも可能となる。

１ 基準電流生成回路
２ 参照用ＮＭＯＳ
３，２３ ホール素子電流源
４ ホール素子（第１のホール素子）
５ 第１の増幅器
６ レプリカホール素子（第２のホール素子）
７ 参照用ＰＭＯＳ
８ 参照用電流源
１７ 第２の増幅器
３０，３１，３２，３３ ホール素子駆動回路
４１，４２，４３ 基準電流生成回路

Claims (8)

1. 周囲の磁場変動に応じて磁場検出を行う第１のホール素子と、
   該第１のホール素子に供給する駆動電流のための基準電流を生成する第２のホール素子を備えた基準電流発生回路と、
   該基準電流発生回路で生成された前記基準電流に基づいて、前記第１のホール素子の前記駆動電流を決定するホール素子電流源とを備え、
   前記基準電流発生回路が、前記第２のホール素子の抵抗値に基づいて前記基準電流）を生成することを特徴とするホール素子駆動回路。
2. 前記基準電流発生回路が、前記ホール素子電流源に印加される電圧が温度に対して一定となるような前記基準電流を生成することを特徴とする請求項１に記載のホール素子駆動回路。
3. 前記第２のホール素子の抵抗値が、前記第１のホール素子の抵抗値と同一の温度特性を有していることを特徴とする請求項１に記載のホール素子駆動回路。
4. 前記基準電流発生回路が、所定の基準電圧と前記第２のホール素子の抵抗値とにより前記基準電流を生成し、前記第１のホール素子及びホール素子電流源の電源電圧と前記基準電圧とが同一の基準電圧源によりそれぞれ生成されることを特徴とする請求項１，２又は３に記載のホール素子駆動回路。
5. 前記第２のホール素子が、２個以上直列に接続されたホール素子から構成されていることを特徴とする請求項１乃至４のいずれかに記載のホール素子駆動回路。
6. 前記基準電流発生回路が、第１の増幅器と、該第１の増幅器に接続された参照用ＰＭＯＳと、該参照用ＰＭＯＳに接続された参照用電流源とを備え、
   さらに、前記ホール素子電流源と前記参照用電流源とに接続された参照用ＮＭＯＳを備えていることを特徴とする請求項１乃至５のいずれかに記載のホール素子駆動回路。
7. 前記基準電流発生回路の前記参照用電流源のドレイン端子に正入力端子が接続され、前記第１のホール素子の第２端子に負入力端子が接続され、前記参照用ＮＭＯＳのゲート端子と前記ホール素子電流源のゲート端子に出力端子が接続されている第２の増幅器を備えていることを特徴とする請求項６に記載のホール素子駆動回路。
8. 前記基準電流発生回路が、第１の増幅器と、該第１の増幅器に接続された参照用ＰＭＯＳとを備え、
   該参照用ＰＭＯＳが、前記第１のホール素子に接続されたホール素子電流源に接続されていることを特徴とする請求項１乃至５のいずれかに記載のホール素子駆動回路。

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