JP2012047570A

JP2012047570A - 半導体装置

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Publication number: JP2012047570A
Application number: JP2010189529A
Authority: JP
Inventors: Takashi Ogawa; 隆司小川; Hironori Terasawa; 博則寺澤; Akihiro Hasegawa; 昭博長谷川; Takashi Naruse; 孝志成瀬; Yuhei Mori; 悠平毛利
Original assignee: On Semiconductor Trading Ltd
Current assignee: On Semiconductor Trading Ltd
Priority date: 2010-08-26
Filing date: 2010-08-26
Publication date: 2012-03-08
Anticipated expiration: 2030-08-26
Also published as: CN102384757B; KR20120020075A; US20120049303A1; JP5411818B2; US8629521B2; CN102384757A

Abstract

【課題】オフセットキャンセル回路においてホール素子への配線からの影響を回避する。
【解決手段】ホール素子１０を備え、第１抵抗Ｒ１と第２抵抗Ｒ２との接点Ａ及び第３抵抗Ｒ３と第４抵抗Ｒ４との接点Ｃを電源電位Ｖｃｃ又は接地電位ＧＮＤのいずれかとし、第１抵抗Ｒ１と第４抵抗Ｒ４との接点Ｄ及び第２抵抗Ｒ２と第３抵抗Ｒ３との接点Ｂを出力端子とする第１モードと、接点Ｄ及び接点ＢをＶｃｃ又はＧＮＤのいずれかとし、接点Ａ及び接点Ｃを出力端子とする第２モードと、を切り替え、第１モードにおいて第２抵抗Ｒ２に沿って配置され、接点Ａに接続された第１配線Ｌ１がＶｃｃにされた場合には、第２モードでは第４抵抗Ｒ４に沿って配置され、接点Ｄに接続された第２配線Ｌ２がＶｃｃにされ、第１モードでは、第１配線Ｌ１がＧＮＤにされた場合には、第２モードにおいて、第２配線Ｌ２がＧＮＤにされる。
【選択図】図１

Description

本発明は、ホール素子の出力等の調整に用いられる半導体装置に関する。

近年、デジタルスチルカメラやデジタルビデオカメラ等の撮像装置の手振れ補正回路や携帯電話のバイブレーション回路において、レンズ等の光学素子や振動素子の位置を検出するためにホール素子を用いた位置検出回路が用いられている。

ホール素子の等価回路は、抵抗Ｒ１〜Ｒ４のブリッジ回路として表され、電源電圧Ｖｃｃを印加する端子や出力信号を取り出す端子の組み合わせに応じて、ホール素子の出力信号は各抵抗のバラツキの影響を受けてオフセット成分を含むことになる。

そのため、図８に示すように、ホール素子１０、増幅回路１２及び平均化回路１４を含むオフセットキャンセル回路１００が用いられている。オフセットキャンセル回路１００は、他の周辺回路と共に半導体基板上に形成された半導体装置として構成される。平均化回路１４は、スイッチング素子Ｓ９〜Ｓ１９、コンデンサＣ１〜Ｃ４、オペアンプ１４ａ及び基準電圧発生回路１４ｂを含んで構成される。スイッチング素子Ｓ９〜Ｓ１９は、オペアンプ１２ａ，１２ｂの出力端子、コンデンサＣ１〜Ｃ４の端子、オペアンプ１４ａの入力端子のいずれかを相互に接続する。

スイッチング素子Ｓ１をオン及びスイッチング素子Ｓ６をオフすることによって抵抗Ｒ１，Ｒ２の接続点Ａに電源電圧Ｖｃｃを印加し、スイッチング素子Ｓ２をオン及びスイッチング素子Ｓ８をオフすることによって抵抗Ｒ３，Ｒ４の接続点Ｃを接地し、スイッチング素子Ｓ７をオン及びスイッチング素子Ｓ４をオフすることによって抵抗Ｒ１，Ｒ４の接続点Ｄをオペアンプ１２ｂの非反転入力端子（＋）に接続し、スイッチング素子Ｓ５をオン及びスイッチング素子Ｓ３をオフすることによって抵抗Ｒ２，Ｒ３の接続点Ｂをオペアンプ１２ａの非反転入力端子（＋）に接続する。また、スイッチング素子Ｓ９〜Ｓ１９のうちスイッチング素子Ｓ１３，Ｓ１４をオンし、その他をオフすることによって、オペアンプ１２ａの出力をコンデンサＣ１の正端子，オペアンプ１２ｂの出力をコンデンサＣ１の負端子に接続し、オペアンプ１２ａ，１２ｂの出力電圧によってコンデンサＣ１を充電する状態とする。

次に、スイッチング素子Ｓ６をオン及びスイッチング素子Ｓ１をオフすることによって抵抗Ｒ１，Ｒ２の接続点Ａをオペアンプ１２ａの非反転入力端子（＋）に接続し、スイッチング素子Ｓ８をオン及びスイッチング素子Ｓ２をオフすることによって抵抗Ｒ３，Ｒ４の接続点Ｃをオペアンプ１２ｂの非反転入力端子（＋）に接続し、スイッチング素子Ｓ４をオン及びスイッチング素子Ｓ７をオフすることによって抵抗Ｒ１，Ｒ４の接続点Ｄを接地し、スイッチング素子Ｓ３をオン及びスイッチング素子Ｓ５をオフすることによって抵抗Ｒ２，Ｒ３の接続点Ｂに電源電圧Ｖｃｃを印加する。また、スイッチング素子Ｓ９〜Ｓ１９のうちスイッチング素子Ｓ１５，Ｓ１６をオンし、その他をオフすることによって、オペアンプ１２ａの出力をコンデンサＣ２の負端子，オペアンプ１２ｂの出力をコンデンサＣ２の正端子に接続し、オペアンプ１２ａ，１２ｂの出力電圧によってコンデンサＣ２を充電する状態とする。

このようにホール素子１０に流す電流の方向を変えるように電圧を印加する２つのモードを切り替え、ホール素子１０の４端子について２方向（９０°）のホール電圧Ｖ１及びＶ２でコンデンサＣ１及びＣ２をそれぞれ充電する。充電電圧Ｖ１は、第１モードにおけるホール電圧Ｖｈａｌｌにオフセット電圧Ｖｏｆｆが加算された値となる。すなわち、充電電圧Ｖ１＝Ｖｈａｌｌ＋Ｖｏｆｆである。ホール素子１０に流れる電流を９０°変化させると、ホール素子１０のオフセット電圧Ｖｏｆｆは逆方向に発生するので、充電電圧Ｖ２は、第２モードにおけるホール電圧Ｖｈａｌｌからオフセット電圧Ｖｏｆｆを減算した値となる。すなわち、充電電圧Ｖ２＝Ｖｈａｌｌ−Ｖｏｆｆである。

出力状態では、スイッチング素子Ｓ１３〜Ｓ１６はオフして、オペアンプ１２ａ，１２ｂとコンデンサＣ１及びＣ２とは遮断する。また、スイッチング素子Ｓ１１，Ｓ１２，Ｓ１９をオンし、スイッチング素子Ｓ１８をオフすることによって、コンデンサＣ４を介してコンデンサＣ１及びＣ２の正端子を共通にオペアンプ１４ａの入力端子の一端に接続する。また、スイッチング素子Ｓ９，Ｓ１０をオンすることによって、コンデンサＣ１及びＣ２の負端子を共通にオペアンプ１４ａの入力端子の他端に接続する。オペアンプ１４ａの他端は、基準電圧発生回路１４Ｑによって発生させたＶｒｅｆとされる。コンデンサＣ３の電荷消去用のスイッチング素子Ｓ１７もオフ状態とする。

このような出力状態とすることによって、コンデンサＣ１及びＣ２が並列に接続され、コンデンサＣ１及びＣ２に蓄えられていた電荷がコンデンサＣ１〜Ｃ４に再分配されて充電電圧Ｖ１及びＶ２が平均化される。これにより、ホール素子１０の出力電圧のオフセット値Ｖｏｆｆがキャンセルされて出力電圧Ｖｏｕｔとして出力される。

ところで、ホール素子１０は、図９に示すように、半導体基板上に抵抗Ｒ１〜Ｒ４のブリッジ回路として構成される。ホール素子１０において、抵抗Ｒ１と抵抗Ｒ２との接点Ａからは配線Ｌ１が抵抗Ｒ２に沿って抵抗Ｒ３の配置された方向へ向けて延設される。抵抗Ｒ１と抵抗Ｒ４との接点Ｄからは配線Ｌ２が抵抗Ｒ４に沿って抵抗Ｒ３の配置された方向へ向けて延設される。抵抗Ｒ２と抵抗Ｒ３との接点Ｂからは配線Ｌ３が抵抗Ｒ３から離れるように延設される。抵抗Ｒ３と抵抗Ｒ４との接点Ｃからは配線Ｌ４が抵抗Ｒ３から離れるように配設される。このような配線レイアウトを有するホール素子１０において、コンデンサＣ１の充電時及びコンデンサＣ２の充電時において配線Ｌ１〜Ｌ４を用いて電圧の印加状態が切り替えられる。

従来のオフセットキャンセル回路１００では、図１０に示すように、配線Ｌ１から電源電圧Ｖｃｃを印加し、配線Ｌ４を接地し、その状態において配線Ｌ２及びＬ３からホール素子１０の出力を得る第１モードと、図１１に示すように、配線Ｌ３から電源電圧Ｖｃｃを印加し、配線Ｌ２を接地し、その状態において配線Ｌ１及びＬ４からホール素子１０の出力を得る第２モードと、を切り替える構成が採用されている。

ホール素子１０の抵抗Ｒ１〜Ｒ４は近傍の配線Ｌ１〜Ｌ４に印加されている電圧の影響を受けてその抵抗値が変化する。特に、オフセットキャンセル回路１００では、配線Ｌ１が沿うように形成されている抵抗Ｒ２は配線Ｌ１に印加される電圧の影響を受け易く、配線Ｌ２が沿うように形成されている抵抗Ｒ４は配線Ｌ２に印加される電圧の影響を受け易い。すなわち、第１モードでは抵抗Ｒ２は電源電圧Ｖｃｃの影響を受け、抵抗Ｒ４はホール素子１０の出力電圧の影響を受ける状態であるのに対して、第２モードでは抵抗Ｒ２はホール素子１０の出力電圧の影響を受け、抵抗Ｒ４は接地電圧の影響を受ける状態である。

このように、オフセットキャンセル回路１００では、第１及び第２モードにおいて抵抗Ｒ１〜Ｒ４が配線Ｌ１〜Ｌ４から受ける影響が対称的になっておらず、ホール素子１０からの出力に配線Ｌ１〜Ｌ４の影響によるオフセットがさら重畳され、オフセットキャンセル回路１００で相殺できない問題が生ずる。

本発明の１つの態様は、第１抵抗要素、第２抵抗要素、第３抵抗要素及び第４抵抗要素が順に矩形ループ状に接続された等化回路で表されるホール素子を備え、第１抵抗要素と第２抵抗要素との第１接点、及び、第３抵抗要素と第４抵抗要素との第２接点を排他的に電源電位又は接地電位のいずれかとし、第１抵抗要素と第４抵抗要素との第３接点、及び、第２抵抗要素と第３抵抗要素との第４接点を出力端子とする第１モードと、第３接点、及び、第４接点を排他的に電源電位又は接地電位のいずれかとし、第１接点、及び、第２接点を出力端子とする第２モードと、を切り替え、第１モードにおいて、第２抵抗要素に沿って配置され、第１接点に接続された第１配線が電源電位にされた場合には、第２モードにおいて、第４抵抗要素に沿って配置され、第３接点に接続された第２配線が電源電位にされ、第１モードにおいて、第１配線が接地電位にされた場合には、第２モードにおいて、第２配線が接地電位にされる、半導体装置である。

本発明によれば、ホール素子の配線からの影響を避けてオフセットを除去することができる。

本発明の実施の形態におけるオフセットキャンセル回路の構成を示す図である。本発明の実施の形態のオフセットキャンセル回路の第１モードにおけるホール素子の接続関係を示す図である。本発明の実施の形態のオフセットキャンセル回路の第２モードにおけるホール素子の接続関係を示す図である。本発明の実施の形態の変形例におけるオフセットキャンセル回路の構成を示す図である。変形例のオフセットキャンセル回路の第１モードにおけるホール素子の接続関係を示す図である。変形例のオフセットキャンセル回路の第２モードにおけるホール素子の接続関係を示す図である。本発明の実施の形態におけるホール素子の別の構成を示す図である。従来のオフセットキャンセル回路の構成を示す図である。ホール素子の構成を示す図である。従来のオフセットキャンセル回路の第１モードにおけるホール素子の接続関係を示す図である。従来のオフセットキャンセル回路の第２モードにおけるホール素子の接続関係を示す図である。

図１は、本発明の実施の形態におけるオフセットキャンセル回路２００の構成を示す図である。オフセットキャンセル回路２００は、他の周辺回路と共に半導体基板上に形成された半導体装置として構成される。オフセットキャンセル回路２００は、ホール素子１０、増幅回路１２及び平均化回路１４を含んで構成される。オフセットキャンセル回路２００は、従来のオフセットキャンセル回路１００とホール素子１０の接点Ａ〜Ｄに対する回路の接続関係が異なる。

ホール素子１０は、図９に示したように、抵抗Ｒ１〜Ｒ４のブリッジ回路として表すことができる。抵抗Ｒ１〜Ｒ４には、抵抗Ｒ１〜Ｒ４の接続点Ａ〜Ｄを電源電圧Ｖｃｃ，接地又は出力へ切り替えるスイッチング素子Ｓ１〜Ｓ８が接続される。

増幅回路１２は、オペアンプ１２ａ，１２ｂを含んで構成される。オペアンプ１２ａは、非反転入力端子（＋）に入力される電圧を増幅して出力する。オペアンプ１２ｂは、非反転入力端子（＋）に入力される電圧を増幅して出力する。

平均化回路１４は、スイッチング素子Ｓ９〜Ｓ１９、コンデンサＣ１〜Ｃ４、オペアンプ１４ａ及び基準電圧発生回路１４ｂを含んで構成される。スイッチング素子Ｓ９〜Ｓ１９は、オペアンプ１２ａ，１２ｂの出力端子、コンデンサＣ１〜Ｃ４の端子、オペアンプ１４ａの入力端子のいずれかを相互に接続する。

スイッチング素子Ｓ１をオン及びスイッチング素子Ｓ６をオフすることによって抵抗Ｒ３，Ｒ４の接続点Ｃに電源電圧Ｖｃｃを印加し、スイッチング素子Ｓ２をオン及びスイッチング素子Ｓ８をオフすることによって抵抗Ｒ１，Ｒ２の接続点Ａを接地し、スイッチング素子Ｓ７をオン及びスイッチング素子Ｓ４をオフすることによって抵抗Ｒ１，Ｒ４の接続点Ｄをオペアンプ１２ｂの非反転入力端子（＋）に接続し、スイッチング素子Ｓ５をオン及びスイッチング素子Ｓ３をオフすることによって抵抗Ｒ２，Ｒ３の接続点Ｂをオペアンプ１２ａの非反転入力端子（＋）に接続する。また、スイッチング素子Ｓ９〜Ｓ１９のうちスイッチング素子Ｓ１３，Ｓ１４をオンし、その他をオフすることによって、オペアンプ１２ａの出力をコンデンサＣ１の正端子，オペアンプ１２ｂの出力をコンデンサＣ１の負端子に接続し、オペアンプ１２ａ，１２ｂの出力電圧によってコンデンサＣ１を充電する状態とする。

次に、スイッチング素子Ｓ６をオン及びスイッチング素子Ｓ１をオフすることによって抵抗Ｒ３，Ｒ４の接続点Ｃをオペアンプ１２ａの非反転入力端子（＋）に接続し、スイッチング素子Ｓ８をオン及びスイッチング素子Ｓ２をオフすることによって抵抗Ｒ１，Ｒ２の接続点Ａをオペアンプ１２ｂの非反転入力端子（＋）に接続し、スイッチング素子Ｓ４をオン及びスイッチング素子Ｓ７をオフすることによって抵抗Ｒ１，Ｒ４の接続点Ｄを接地し、スイッチング素子Ｓ３をオン及びスイッチング素子Ｓ５をオフすることによって抵抗Ｒ２，Ｒ３の接続点Ｂに電源電圧Ｖｃｃを印加する。また、スイッチング素子Ｓ９〜Ｓ１９のうちスイッチング素子Ｓ１５，Ｓ１６をオンし、その他をオフすることによって、オペアンプ１２ａの出力をコンデンサＣ２の負端子，オペアンプ１２ｂの出力をコンデンサＣ２の正端子に接続し、オペアンプ１２ａ，１２ｂの出力電圧によってコンデンサＣ２を充電する状態とする。

ところで、本実施の形態におけるオフセットキャンセル回路２００では、第１モードにおいて、図２に示すように、ホール素子１０の配線Ｌ４（接点Ｃ）から電源電圧Ｖｃｃを印加し、配線Ｌ１（接点Ａ）を接地し、その状態において配線Ｌ２（接点Ｄ）及びＬ３（接点Ｂ）からホール素子１０の出力Ｖ１を得る。また、第２モードでは、図３に示すように、ホール素子１０の配線Ｌ３（接点Ｂ）から電源電圧Ｖｃｃを印加し、配線Ｌ２（接点Ｄ）を接地し、その状態において配線Ｌ１（接点Ａ）及びＬ４（接点Ｃ）からホール素子１０の出力Ｖ２を得る。

このとき、第１モードでは、配線Ｌ１に沿って平行に配置されている抵抗Ｒ２は接地電位ＧＮＤの影響を受け、配線Ｌ２に沿って平行に配置されている抵抗Ｒ４は出力Ｖ１の影響を受ける。一方、第２モードでは、配線Ｌ１に沿って配置されている抵抗Ｒ２は出力Ｖ２の影響を受け、配線Ｌ２に沿って配置されている抵抗Ｒ４は接地電位ＧＮＤの影響を受ける。なお、配線Ｌ３及びＬ４はホール素子１０の抵抗Ｒ１〜Ｒ４と平行して配置されず、ホール素子１０からすぐに離れるように配設されているので、ホール素子１０が配線Ｌ３及びＬ４から受ける影響は小さい。

ここで、出力Ｖ１と出力Ｖ２とはほぼ同程度の値であるのでホール素子１０へ与える影響も同程度である。そうすると、オフセットキャンセル回路２００では、第１モード及び第２モードにおいて配線Ｌ１及びＬ２による影響は幾何学的に対称となり、その影響は第１モード及び第２モードにおいて同程度となる。したがって、第１モード及び第２モードにおけるホール素子１０に対する電圧の印加状況による抵抗Ｒ１〜Ｒ４の変動の影響は出力状態において互いに相殺され、オフセットキャンセル回路２００の出力電圧には大きな影響を及ぼさない。

また、図４に示すように、オフセットキャンセル回路２０２のように構成してもよい。オフセットキャンセル回路２０２では、オフセットキャンセル回路２００とホール素子１０の接点Ａ〜Ｄに対する回路の接続関係が異なる。

オフセットキャンセル回路２０２では、第１モードにおいて、図５に示すように、ホール素子１０の配線Ｌ１（接点Ａ）から電源電圧Ｖｃｃを印加し、配線Ｌ４（接点Ｃ）を接地し、その状態において配線Ｌ２（接点Ｄ）及びＬ３（接点Ｂ）からホール素子１０の出力Ｖ１を得る。第２モードでは、図６に示すように、ホール素子１０の配線Ｌ２（接点Ｄ）から電源電圧Ｖｃｃを印加し、配線Ｌ３（接点Ｂ）を接地し、その状態において配線Ｌ１（接点Ａ）及びＬ４（接点Ｃ）からホール素子１０の出力Ｖ２を得る。

このとき、第１モードでは、配線Ｌ１に沿って配置されている抵抗Ｒ２は電源電圧Ｖｃｃの影響を受け、配線Ｌ２に沿って配置されている抵抗Ｒ４は出力Ｖ１の影響を受ける。一方、第２モードでは、配線Ｌ１に沿って配置されている抵抗Ｒ２は出力Ｖ２の影響を受け、配線Ｌ２に沿って配置されている抵抗Ｒ４は電源電圧Ｖｃｃの影響を受ける。ここで、上記のように、出力Ｖ１と出力Ｖ２とはほぼ同程度の値であるのでホール素子１０へ与える影響も同程度である。

このように、本実施の形態のオフセットキャンセル回路２０２においても、第１モード及び第２モードにおいて配線Ｌ１及びＬ２による影響は幾何学的に対称となり、その影響は第１モード及び第２モードにおいて同程度となる。したがって、第１モード及び第２モードにおけるホール素子１０に対する電圧の印加状況による抵抗Ｒ１〜Ｒ４の変動の影響は出力状態において互いに相殺され、オフセットキャンセル回路２０２の出力電圧には大きな影響を及ぼさない。

ただし、抵抗Ｒ２及び抵抗Ｒ４に沿って配置されている配線Ｌ１及びＬ２に電源電圧Ｖｃｃが印加されるオフセットキャンセル回路２０２よりも配線Ｌ１及びＬ２に接地電圧ＧＮＤが印加されるオフセットキャンセル回路２００の方が抵抗Ｒ２及び抵抗Ｒ４に及ぶ影響が元々小さいので、印加電圧の影響を避けるためにはより好適である。

また、オフセットキャンセル回路２００及び２０２において、ホール素子１０を以下に示すホール素子２０に変更することも好適である。ホール素子２０は、図７に示すように、抵抗Ｒ１〜Ｒ４の延設方向のいずれに対しても平行でない角度θ１〜θ４に向けて配線Ｌ１〜Ｌ４を形成した構造とする。角度θ１〜θ４は、４５°とすることが好適である。

これにより、抵抗Ｒ１〜Ｒ４の接続点Ａ〜Ｄから直ちに抵抗Ｒ１〜Ｒ４からより離れた位置に配線Ｌ１〜Ｌ４が引き出され、ホール素子１０に比べて配線Ｌ１〜Ｌ４は抵抗Ｒ１〜Ｒ４から離れた位置に延設される。したがって、配線Ｌ１〜Ｌ４からの影響をより小さくすることができる。

１０，２０ホール素子、１２増幅回路、１２ａ，１２ｂオペアンプ、１４平均化回路、１４ａオペアンプ、１４ｂ基準電圧発生回路、１００，２００，２０２オフセットキャンセル回路。

Claims

第１抵抗要素、第２抵抗要素、第３抵抗要素及び第４抵抗要素が順に矩形ループ状に接続された等化回路で表されるホール素子を備え、
前記第１抵抗要素と前記第２抵抗要素との第１接点、及び、前記第３抵抗要素と前記第４抵抗要素との第２接点を排他的に電源電位又は接地電位のいずれかとし、前記第１抵抗要素と前記第４抵抗要素との第３接点、及び、前記第２抵抗要素と前記第３抵抗要素との第４接点を出力端子とする第１モードと、
前記第３接点、及び、前記第４接点を排他的に電源電位又は接地電位のいずれかとし、前記第１接点、及び、前記第２接点を出力端子とする第２モードと、
を切り替え、
前記第１モードにおいて、前記第２抵抗要素に沿って配置され、前記第１接点に接続された第１配線が電源電位にされた場合には、前記第２モードにおいて、前記第４抵抗要素に沿って配置され、前記第３接点に接続された第２配線が電源電位にされ、
前記第１モードにおいて、前記第１配線が接地電位にされた場合には、前記第２モードにおいて、前記第２配線が接地電位にされることを特徴とする半導体装置。
請求項１に記載の半導体装置であって、
前記第１モードにおいて、前記第１配線が接地電位とされることによって前記第１接点が接地電位とされ、前記第２接点が電源電位とされ、
前記第２モードにおいて、前記第２配線が接地電位とされることによって前記第３接点が接地電位とされ、前記第４接点が電源電位とされることを特徴とする半導体装置。
請求項１又は２に記載の半導体装置であって、
前記第１モードにおいて、前記第２配線は出力用配線として使用され、
前記第２モードにおいて、前記第１配線は出力用配線として使用されることを特徴とする半導体装置。
請求項１〜３のいずれか１項に記載の半導体装置であって、
前記第１配線は、前記第１抵抗要素、前記第２抵抗要素、前記第３抵抗要素及び前記第４抵抗要素のいずれの延設方向にも平行でない角度で前記第１接点から引き出され、
前記第２配線は、前記第１抵抗要素、前記第２抵抗要素、前記第３抵抗要素及び前記第４抵抗要素のいずれの延設方向にも平行でない角度で前記第３接点から引き出されることを特徴とする半導体装置。