JP2017225049A - 半導体物理量センサ装置 - Google Patents

Abstract

【課題】正常動作時の電流能力を維持することができるとともに、端子間での短絡時に流れる電流を抑制することができる半導体物理量センサ装置を提供すること。
【解決手段】第１，２出力素子１，２を相補うように接続してなる出力回路５の接続点６は、出力端子１０３に接続されている。第１出力素子１と出力回路５の接続点６との間に、第１スイッチング素子３が接続されている。第２出力素子２と出力回路５の接続点６との間に、第２スイッチング素子４が接続されている。出力端子１０３の電圧Ｖｏｕｔが下限のクランプ電圧（電圧Ｖｒｅｆ１）よりも低い電圧Ｖｒｅｆ０であるときに、第１スイッチング素子３がオフする。出力端子１０３の電圧Ｖｏｕｔが上限のクランプ電圧（電圧Ｖｒｅｆ２）よりも高い電圧Ｖｒｅｆ３であるときに、第２スイッチング素子４がオフする。
【選択図】図１

Description

この発明は、半導体物理量センサ装置に関する。

従来、圧力や加速度などの物理量を電圧に変換して出力するセンサＩＣ（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）装置が公知である。図５は、従来のセンサＩＣ装置の出力特性を示す特性図である。図５に示すように、センサＩＣ装置の出力特性は、物理量の所定の検出範囲Ｘ１において、物理量の大きさの増加に伴って所定の傾きで電圧値が増加する直線性を有する。この直線性を示す範囲がセンサＩＣ装置の正常動作時の物理量の検出範囲（以下、正常検出範囲とする）Ｘ１として設定され、正常検出範囲Ｘ１に対応する電圧範囲（以下、正常出力電圧範囲とする）Ｘ２の電圧がアナログ信号として出力される。

一般的に、センサＩＣ装置は、センサＩＣ装置から出力される電圧などのアナログ信号をデジタル処理するためのセンサシステムに接続されている。図６は、センサＩＣ装置とセンサシステムとの接続構成を示すブロック図である。図６に示すように、センサシステム１１０は、Ａ／Ｄ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ）コンバータ１１１、演算回路１１２および電圧源１１３を備える。センサＩＣ装置１００は、出力回路として図示省略するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型ＭＯＳ）回路を備える。

センサＩＣ装置１００の電源電圧（Ｖｃｃ）端子１０１、接地電圧（ＧＮＤ）端子１０２および出力（Ｖｏｕｔ）端子１０３には、それぞれ、センサＩＣ装置１００内の出力回路の高電位側、低電位側および出力点が接続されている。また、センサＩＣ装置１００の電源電圧端子１０１および接地電圧端子１０２は、それぞれセンサシステム１１０の図示省略する電源電圧端子および接地電圧端子を介して電圧源１１３の正極および負極に接続されている。センサＩＣ装置１００の出力端子１０３は、センサシステム１１０の図示省略する入力端子を介してＡ／Ｄコンバータ１１１に接続されている。センサＩＣ装置１００から出力される電圧などのアナログ信号は、Ａ／Ｄコンバータ１１１でデジタル信号に変換され、演算回路１１２で演算処理される。

このような接続構成のセンサＩＣ装置１００およびセンサシステム１１０において、例えば、センサＩＣ装置１００の電源電圧端子１０１とセンサシステム１１０の電源出力端子（不図示）との接続がオープンになる（回路が解放されている、すなわち断線している）接続異常が発生したとする。この場合、センサＩＣ装置１００の出力端子１０３から物理量の大きさに応じた電圧値とは異なる電圧値で電圧が出力されることになる。しかし、センサシステム１１０側では、センサＩＣ装置１００の出力が物理量の大きさに応じた正常出力であるか、センサＩＣ装置１００との接続異常発生時の異常出力であるか、を判断することができない。

このため、近年、センサＩＣ装置１００にもセンサシステム１１０との接続異常を検知するための自己診断機能が求められている。図７は、センサＩＣ装置の接続構成の別の一例を示すブロック図である。図８，９は、従来のセンサＩＣ装置の電圧範囲を示す説明図である。図７に示すように、自己診断機能には、センサＩＣ装置１００の電源電圧端子１０１，接地電圧端子１０２および出力端子１０３にそれぞれ抵抗体１２１〜１２４を接続する方式などが挙げられる。抵抗体１２１〜１２３はセンサＩＣ装置１００の内部に配置される内部ダイアグノシス（自己診断）抵抗であり、抵抗体１２４はセンサＩＣ装置１００の外部に配置される外付け抵抗である。なお、この図では抵抗体１２４を電源電圧端子１０１と出力端子１０３との間に接続しプルアップ抵抗としているが、出力端子１０３と接地電圧端子１０２との間に接続しプルダウン抵抗とした場合でも接続異常の自己診断ができる。

例えば、センサＩＣ装置１００の電源端子とセンサシステム１１０の電源端子とを接続する配線がオープンになったとする。この場合、センサＩＣ装置１００の出力端子１０３からセンサシステム１１０へ出力される電圧は、センサＩＣ装置１００の各外部接続端子に接続された内部ダイアグノシス抵抗１２１〜１２３および外付け抵抗１２４による分圧抵抗で決まる電圧値に固定される。このため、センサＩＣ装置１００の正常出力電圧範囲Ｘ２の範囲外に、センサＩＣ装置１００とセンサシステム１１０との接続異常を検知するための電圧範囲（以下、異常検知電圧範囲とする）Ｘ３，Ｘ４が設定されている。

そして、センサＩＣ装置１００とセンサシステム１１０との接続異常が生じたときに、センサＩＣ装置１００から外部へ出力される電圧（すなわち出力端子１０３の電圧）Ｖｏｕｔが異常検知電圧範囲Ｘ３，Ｘ４内の電圧値に固定されるように、内部ダイアグノシス抵抗および外付け抵抗の抵抗値が決定される。センサシステム１１０には、センサＩＣ装置１００の出力が物理量の大きさに対応して決まる正常出力であるか否かを判定する判定回路１１４が設けられる。出力端子１０３の電圧Ｖｏｕｔが異常検知電圧範囲Ｘ３，Ｘ４内の電圧値である場合、判定回路１１４により、センサＩＣ装置１００の出力がセンサＩＣ装置１００との接続異常発生時の異常出力であると判定される。

一方、センサＩＣ装置１００の出力は電源電圧Ｖｃｃから接地電圧ＧＮＤまでフルスイングするレールツーレール（Ｒａｉｌ−ｔｏ−Ｒａｉｌ）出力が一般的である。しかし、センサＩＣ装置１００の出力をレールツーレール出力にしたとしても、実際には、センサＩＣ装置１００の出力が電源電圧Ｖｃｃおよび接地電圧ＧＮＤ付近になると、出力回路に用いる出力素子の電流能力が下がってしまう。また、内部ダイアグノシス抵抗１２１〜１２３および外付け抵抗１２４等へのリーク電流の悪影響で、センサＩＣ装置１００の出力は電源電圧Ｖｃｃまたは接地電圧ＧＮＤまで到達せず、電源電圧Ｖｃｃよりも低い電圧または接地電圧ＧＮＤよりも高い電圧で飽和してしまう。

この飽和電圧は、出力回路に用いるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）等の出力素子の特性や、内部ダイアグノシス抵抗１２１〜１２３の抵抗値の製造ばらつきおよび外付け抵抗１２４の抵抗値ばらつき等によって大きく変わってしまう。このため、センサＩＣ装置１００の飽和電圧のばらつきを考慮し、図８に示すように、接地電圧ＧＮＤ側の下限飽和電圧Ｖｓａｔ１以上、かつ電源電圧Ｖｃｃ側の上限飽和電圧Ｖｓａｔ２以下の範囲が、センサＩＣ装置１００の正常出力電圧範囲Ｘ２として用いられる。

また、センサＩＣ装置１００に正常検出範囲Ｘ１の範囲外の物理量が入力された場合、センサＩＣ装置１００の出力は飽和電圧まで変化する。このとき、センサＩＣ装置１００の飽和電圧が正常出力電圧範囲Ｘ２の範囲外、かつ異常検知電圧範囲Ｘ３，Ｘ４の範囲外にある場合は、特に問題は生じない。しかしながら、上述したようにセンサＩＣ装置１００の飽和電圧（下限飽和電圧Ｖｓａｔ１および上限飽和電圧Ｖｓａｔ２）が製造ばらつきによって変動して異常検知電圧範囲Ｘ３，Ｘ４に到達したとする（図９）。この場合、センサＩＣ装置１００の出力が物理量の大きさに対応した正常出力であるのか否かを判定することができない。

したがって、センサＩＣ装置１００の飽和電圧が異常検知電圧範囲Ｘ３，Ｘ４に到達したことが、物理量の大きさによるものであるのか、自己診断機能を配置したことによる悪影響によるものであるのか、を判定するための機能が求められている。具体的には、出力端子１０３の電圧Ｖｏｕｔが正常出力電圧範囲Ｘ２と異常検知電圧範囲Ｘ３，Ｘ４との間に挟まれた範囲（以下、飽和電圧範囲とする）内である場合に、物理量の大きさに依らず、センサＩＣ装置１００から出力される電圧を所定の電圧値に飽和させる機能が求められている。

このような機能を備えたセンサＩＣ装置として、出力回路から出力された電圧をフィードバックし、出力回路から出力された電圧が飽和電圧範囲の範囲外の電圧値であった場合にセンサＩＣ装置の出力低下および出力上昇を停止させるクランプ（制限）回路を備えた装置が提案されている（例えば、下記特許文献１参照。）。

このようなクランプ回路を備えたセンサＩＣ装置の一例を図１０に示す。図１０は、従来のセンサＩＣ装置の回路構成を示す回路図である。図１０は、下記特許文献１の図１に相当する。図１１は、従来のセンサＩＣ装置の電圧範囲の別の一例を示す説明図である。図１０に示す従来のセンサＩＣ装置１３０は、センサ素子（不図示）、第１，２出力素子１３１，１３２、第１，２スイッチング素子１３３，１３４、および第１，２オペアンプ１４１，１４２を備える。第１，２出力素子１３１，１３２は、それぞれｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴであり、相補うように第１、第２スイッチング素子１３３、１３４を介して接続され出力回路１３５となるＣＭＯＳ回路を構成する。

第１，２出力素子１３１，１３２の接続点は、出力端子１０３に接続されている。第１スイッチング素子１３３は、ｎチャネル型ＭＯＳＦＥＴであり、第１出力素子１３１と出力端子１０３との間に配置され、第１出力素子１３１に直列接続されている。第２スイッチング素子１３４は、ｐチャネル型ＭＯＳＦＥＴであり、第２出力素子１３２と出力端子１０３との間に配置され、第２出力素子１３２に直列接続されている。第１オペアンプ１４１の非反転入力（＋）端子は出力端子１０３に接続され、反転入力（−）端子は所定の基準電圧（第１電圧）Ｖｒｅｆ１の電位に固定されている。第１オペアンプ１４１の出力端子は、第１スイッチング素子１３３のゲートに接続されている。

第２オペアンプ１４２の非反転入力（＋）端子は出力端子１０３に接続され、反転入力（−）端子は所定の基準電圧（第２電圧）Ｖｒｅｆ２の電位に固定されている。第２オペアンプ１４２の出力端子は、第２スイッチング素子１３４のゲートに接続されている。第１オペアンプ１４１は、出力端子１０３の電圧Ｖｏｕｔを第１オペアンプ１４１の基準電圧Ｖｒｅｆ１にクランプする機能を有する。第２オペアンプ１４２は、出力端子１０３の電圧Ｖｏｕｔを第２オペアンプ１４２の基準電圧Ｖｒｅｆ２にクランプする機能を有する。

出力端子１０３の電圧Ｖｏｕｔが第１オペアンプ１４１の基準電圧Ｖｒｅｆ１未満になると、第１オペアンプ１４１の出力が反転してＬｏｗ（Ｌ）の電圧レベル（以下、Ｌレベルとする）となり、第１スイッチング素子１３３がオフされることでセンサＩＣ装置１３０の出力低下が停止する。出力端子１０３の電圧Ｖｏｕｔが第２オペアンプ１４２の基準電圧Ｖｒｅｆ２を超えると、第２オペアンプ１４２の出力が反転してＨｉｇｈ（Ｈ）の電圧レベル（以下、Ｈレベルとする）となり、第２スイッチング素子１３４がオフされることでセンサＩＣ装置１３０の出力上昇が停止する。

したがって、図１１に示すように、第１オペアンプ１４１の基準電圧Ｖｒｅｆ１は、接地電圧ＧＮＤ側の異常検知電圧範囲Ｘ３の上限値以上、かつ正常出力電圧範囲Ｘ２の下限値以下に設定する。第２オペアンプ１４２の基準電圧Ｖｒｅｆ２は、電源電圧Ｖｃｃ側の異常検知電圧範囲Ｘ４の下限値以下、かつ正常出力電圧範囲Ｘ２の上限値以上に設定される。これによって、センサＩＣ装置１３０の正常動作時に、出力端子１０３の電圧Ｖｏｕｔが異常検知電圧範囲Ｘ３，Ｘ４に到達しないようにすることが可能となる。符号Ｖｄｄは、電源電圧Ｖｃｃを基準とする内部電源電圧である。

また、出力回路の保護機能を備えた別の装置として、外部負荷が短絡したときなどに、出力部の駆動電圧を低下させるフィードバック制御手段を備えた装置が提案されている（例えば、下記特許文献２参照。）。

また、別の装置として、負荷の短絡状態を検出したときに、電力伝送経路に配置した経路スイッチを開状態にして電力伝送経路を遮断する力率改善回路が提案されている（例えば、下記特許文献３参照。）。

また、別の装置として、配線ライン間に抵抗手段を接続し、断線時のプルダウン抵抗またはプルアップ抵抗の見かけ上の抵抗値を低くする装置が提案されている（例えば、下記特許文献４（第００２１〜００２２段落）参照。）。

特開２０１０−１１９０９１号公報 特許第５５４９１５９号公報 特開２０１１−０９７７８９号公報 特開２００３−３０４６３３号公報

しかしながら、上述した図１０のセンサＩＣ装置１３０では、電源電圧端子１０１と出力端子１０３との短絡、または接地電圧端子１０２と出力端子１０３との短絡、のいずれか一方が発生した場合に、短絡点を通る経路で大電流が流れる。このため、センサＩＣ装置１３０には、上述したように出力端子１０３の電圧Ｖｏｕｔを異常検知電圧範囲Ｘ３，Ｘ４の範囲外にするだけでなく、端子間での短絡時に電流を抑制する機能が要求されている。図１２，１３は、従来のセンサＩＣ装置の端子間での短絡時の電流経路を示す説明図である。

具体的には、センサＩＣ装置１３０の電源電圧端子１０１と出力端子１０３とが短絡した場合、出力端子１０３にかかる電圧は、電源電圧端子１０１にかかる電源電圧Ｖｃｃ付近の電圧となり、第２オペアンプ１４２の基準電圧Ｖｒｅｆ２を超える。このため、第２スイッチング素子１３４はオフ（ＯＦＦ）するが、出力端子１０３にかかる電圧が第１オペアンプ１４１の基準電圧Ｖｒｅｆ１以上となるため、第１スイッチング素子１３３はオン（ＯＮ）となる。このため、図１２に示すように、主に、電源電圧端子１０１、出力端子１０３、出力回路１３５のローサイド側（低電位側）の第１出力素子１３１および接地電圧端子１０２の経路で大電流１５１が流れてしまう。符号１５２，１５３は、センサＩＣ装置１３０の電源電圧端子１０１と出力端子１０３とが短絡したときに他の経路に流れる電流である。

一方、センサＩＣ装置１３０の接地電圧端子１０２と出力端子１０３とが短絡した場合、出力端子１０３にかかる電圧は、接地電圧端子１０２にかかる接地電圧ＧＮＤ付近の電圧となり、第１オペアンプ１４１の基準電圧Ｖｒｅｆ１未満となる。このため、第１スイッチング素子１３３はオフ（ＯＦＦ）するが、出力端子１０３にかかる電圧が第２オペアンプ１４２の基準電圧Ｖｒｅｆ２未満となるため、第２スイッチング素子１３４はオン（ＯＮ）となる。このため、図１３に示すように、主に、電源電圧端子１０１、出力回路１３５のハイサイド側（高電位側）の第２出力素子１３２、出力端子１０３および接地電圧端子１０２の経路で大電流１５４が流れる。符号１５５，１５６は、センサＩＣ装置１３０の接地電圧端子１０２と出力端子１０３とが短絡したときに他の経路に流れる電流である。

この端子間での短絡時にセンサＩＣ装置１３０に流れる電流１５１、１５４を抑制する方法として、第１，２出力素子１３１，１３２であるＭＯＳＦＥＴのオン抵抗値を高くすることが挙げられる。または、別の方法として、出力回路１３５と出力端子１０３との間に配置され、出力回路の出力の高周波成分を除去するローパスフィルター１２５の抵抗値を高くすることが挙げられる。しかしながら、第１，２出力素子１３１，１３２のオン抵抗値やローパスフィルター１２５の抵抗値を高くした場合、センサＩＣ装置１３０の正常出力電圧範囲内の電圧を出力するときの出力インピーダンスも高くなってしまい、十分な電流能力が得られないという問題がある。

この発明は、上述した従来技術による問題点を解消するため、正常動作時の電流能力を維持することができるとともに、端子間での短絡時に流れる電流を抑制することができる半導体物理量センサ装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体物理量センサ装置は、検知した物理量の大きさに応じた電圧の電気信号を出力する半導体物理量センサ装置であって、次の特徴を有する。第１出力素子の高電位側に相補うように第２出力素子が接続されている。前記第１出力素子と前記第２出力素子との間で前記第１出力素子の高電位側に第１スイッチング素子が接続されている。前記第１スイッチング素子と前記第２出力素子との間に第２スイッチング素子が接続されている。前記第１スイッチング素子と前記第２スイッチング素子との接続点に出力端子が接続されている。前記出力端子は、前記接続点の電位の前記電気信号を外部へ出力する。前記出力端子の電圧が第１電圧未満であるときに、前記第１スイッチング素子がオフする。前記出力端子の電圧が前記第１電圧よりも高い第２電圧以上であるときに、前記第２スイッチング素子がオフする。前記出力端子の電圧が前記第１電圧よりも低い第３電圧であるときに、前記第２スイッチング素子がオフする。前記出力端子の電圧が前記第２電圧よりも高い第４電圧であるときに、前記第１スイッチング素子がオフする。

また、この発明にかかる半導体物理量センサ装置は、上述した発明において、前記出力端子の電圧が前記第１電圧以上かつ前記第４電圧以下であるときに、前記第１スイッチング素子がオンすることを特徴とする。

また、この発明にかかる半導体物理量センサ装置は、上述した発明において、前記出力端子の電圧が前記第３電圧より高く、かつ前記第２電圧未満であるときに、前記第２スイッチング素子がオンすることを特徴とする。

また、この発明にかかる半導体物理量センサ装置は、上述した発明において、前記第１スイッチング素子は、ｎチャネル型絶縁ゲート型電界効果トランジスタである。前記第２スイッチング素子は、ｐチャネル型絶縁ゲート型電界効果トランジスタであることを特徴とする。

また、この発明にかかる半導体物理量センサ装置は、上述した発明において、前記第１出力素子は、ｎチャネル型絶縁ゲート型電界効果トランジスタである。前記第２出力素子は、ｐチャネル型絶縁ゲート型電界効果トランジスタである。

また、この発明にかかる半導体物理量センサ装置は、上述した発明において、前記第２出力素子の高電位側は、最高電位の第１端子に接続されている。前記第１出力素子の低電位側は、最低電位の第２端子に接続されている。前記第１端子と前記第２端子との間に、第１抵抗体が接続されている。前記第１端子と前記出力端子との間に、第２抵抗体が接続されている。前記出力端子と前記第２端子との間に、第３抵抗体が接続されている。

また、この発明にかかる半導体物理量センサ装置は、上述した発明において、前記物理量は、圧力であることを特徴とする。

上述した発明によれば、端子間での短絡時に、第１，２スイッチング素子をともにオフさせることができ、第１，２出力素子を通る電流経路が形成されない。このため、第１，２出力素子のオン抵抗値を高くしたり、ローパスフィルターの抵抗値を高くすることなく、内部ダイアグノシス抵抗や外付け抵抗の抵抗値を調整する等により短絡時電流を抑制することができる。また、第１，２出力素子のオン抵抗値を高くしたり、ローパスフィルターの抵抗値を高くする必要がないため、正常動作時に出力インピーダンスが高くなることを防止することができる。

本発明にかかる半導体物理量センサ装置によれば、正常動作時の電流能力を維持することができるとともに、端子間での短絡時に流れる電流を抑制することができるという効果を奏する。

実施の形態１にかかる半導体物理量センサ装置の回路構成を示す回路図である。 実施の形態１にかかる半導体物理量センサ装置の電圧範囲を示す説明図である。 実施の形態１にかかる半導体物理量センサ装置の動作時の各部の動作を示す図表である。 実施の形態にかかる半導体物理量センサ装置の端子間での短絡時の電流経路を示す説明図である。 実施の形態にかかる半導体物理量センサ装置の端子間での短絡時の電流経路を示す説明図である。 従来のセンサＩＣ装置の出力特性を示す特性図である。 センサＩＣ装置とセンサシステムとの接続構成を示すブロック図である。 センサＩＣ装置の接続構成の別の一例を示すブロック図である。 従来のセンサＩＣ装置の電圧範囲を示す説明図である。 従来のセンサＩＣ装置の電圧範囲を示す説明図である。 従来のセンサＩＣ装置の回路構成を示す回路図である。 従来のセンサＩＣ装置の電圧範囲の別の一例を示す説明図である。 従来のセンサＩＣ装置の端子間での短絡時の電流経路を示す説明図である。 従来のセンサＩＣ装置の端子間での短絡時の電流経路を示す説明図である。

以下に添付図面を参照して、この発明にかかる半導体物理量センサ装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態）
実施の形態にかかる半導体物理量センサ装置の構成について、図１，２Ａ，７を参照して説明する。図１は、実施の形態１にかかる半導体物理量センサ装置の回路構成を示す回路図である。図２Ａは、実施の形態１にかかる半導体物理量センサ装置の電圧範囲を示す説明図である。図１に示す実施の形態にかかる半導体物理量センサ装置は、圧力や加速度などの物理量を電圧に変換し、物理量の大きさに対応する電圧値の電圧をアナログ信号として出力するセンサＩＣ装置１０である。

センサＩＣ装置１０の出力特性は、物理量の所定の検出範囲Ｘ１において、物理量の大きさの増加に伴って所定の傾きで電圧値が増加する直線性を有する。この直線性を示す範囲がセンサＩＣ装置１０の正常動作時の物理量の検出範囲（正常検出範囲）Ｘ１として設定される。センサＩＣ装置１０は、正常検出範囲Ｘ１に対応する電圧範囲（正常出力電圧範囲）Ｘ２の電圧をアナログ信号として出力する。センサＩＣ装置１０は、センサＩＣ装置１０から出力される電圧などのアナログ信号をデジタル処理するためのセンサシステム１１０に接続されている（図７参照）。

センサシステム１１０の構成、およびセンサＩＣ装置１０とセンサシステム１１０との接続構成は、図７の符号１００を符号１０に代えたものと同様であるため、説明を省略する。また、センサＩＣ装置１０には、図７に示すセンサＩＣ装置と同様に、抵抗体１２１〜１２５が接続されている。抵抗体１２１〜１２３は内部ダイアグノシス抵抗であり、抵抗体１２４は外付け抵抗である。抵抗体１２１〜１２４は、センサＩＣ装置１０とセンサシステム１１０との接続異常を検知するための自己診断機能である。抵抗体１２５は、出力回路５の出力の高周波成分を除去するローパスフィルターである。

抵抗体１２１〜１２４の抵抗値は、センサＩＣ装置１０とセンサシステム１１０との電源出力端子同士の接続がオープンになるなどの接続異常時に、センサＩＣ装置１０から出力される電圧（出力端子１０３の電圧）Ｖｏｕｔが異常検知電圧範囲Ｘ３，Ｘ４内の電圧値に固定されるように決定される。異常検知電圧範囲Ｘ３，Ｘ４は、センサＩＣ装置１０の正常出力電圧範囲Ｘ２の範囲外に設定される。抵抗体１２５の抵抗値は、センサＩＣ装置１０の正常動作時の電流能力が低下させない程度に低く、例えば数十Ω程度である。

上述したセンサＩＣ装置１０は、センサ素子（不図示）、第１，２出力素子１，２、第１，２スイッチング素子３，４、第１〜４オペアンプ２１〜２４、ＡＮＤ（論理積）回路２５、ＯＲ（論理和）回路２６および増幅回路用オペアンプ１７を備える。センサ素子は、検知した物理量に応じた電気信号を生成する。センサ素子により生成された電気信号は、出力回路５を経て出力端子１０３から外部へ出力される。

出力回路５は、第１，２出力素子１，２および第１，２スイッチング素子３，４で構成される。第１出力素子１および第１スイッチング素子３は、それぞれｎチャネル型ＭＯＳＦＥＴである。第２出力素子２および第２スイッチング素子４は、ｐチャネル型ＭＯＳＦＥＴである。高電位側に配置されたｐチャネル型ＭＯＳＦＥＴと低電位側に配置されたｎチャネル型ＭＯＳＦＥＴとが相補うように接続されＣＭＯＳ回路が構成されている。第１出力素子１は第１スイッチング素子３を介して出力回路５の出力点６に接続され、第２出力素子２は第２スイッチング素子４を介して出力回路５の出力点６に接続されている。出力回路５の出力点６は、出力端子１０３に接続されている。

増幅回路用オペアンプ１７および図示省略する分圧抵抗で負帰還増幅回路が構成されている。増幅回路用オペアンプ１７は、第１，２出力素子１，２、第１，２スイッチング素子３，４、定電流源Ｉｒｅｆ、位相補償用コンデンサ７、ｐチャネル型ＭＯＳＦＥＴ８，９，１１，１２、ｎチャネル型ＭＯＳＦＥＴ１３〜１６で構成される。定電流源Ｉｒｅｆ、ｐチャネル型ＭＯＳＦＥＴ８，９および第２出力素子２は、負帰還増幅回路の電源の高電位側である内部電源電圧Ｖｄｄの電位の配線ラインに接続されている。

ｎチャネル型ＭＯＳＦＥＴ１３〜１６および第１出力素子１は、負帰還増幅回路の電源の低電位側である接地電圧ＧＮＤの電位の配線ラインに接続されている。内部電源電圧（Ｖｄｄ）端子は、過電圧保護素子（不図示）を介してセンサＩＣ装置１０の電源電圧端子１０１に接続されている。内部電源電圧Ｖｄｄは、電源電圧Ｖｃｃ以下の電圧値に設定される。位相補償用コンデンサ７は、出力回路５の出力点６と差動入力部（ｐチャネル型ＭＯＳＦＥＴ１１，１２およびｎチャネル型ＭＯＳＦＥＴ１３，１４）の出力点との間に接続されている。

第１，２スイッチング素子３，４、第１〜４オペアンプ２１〜２４、ＡＮＤ回路２５およびＯＲ回路２６で、出力端子１０３の電圧Ｖｏｕｔをクランプ（制限）するクランプ回路が構成される。第１スイッチング素子３は、ｎチャネル型ＭＯＳＦＥＴであり、第１出力素子１と出力端子１０３との間に配置され、第１出力素子１に直列接続されている。すなわち、第１スイッチング素子３のソースは第１出力素子１のドレインに接続され、ドレインは出力回路５の出力点６に接続されている。第１スイッチング素子３のゲートには、ＡＮＤ回路２５の出力端子が接続されている。

第２スイッチング素子４は、ｐチャネル型ＭＯＳＦＥＴであり、第２出力素子２と出力端子１０３との間に配置され、第２出力素子２に直列接続されている。具体的には、第２スイッチング素子４のソースは第２出力素子２のドレインに接続され、ドレインは出力回路５の出力点６に接続されている。第２スイッチング素子４のゲートには、ＯＲ回路２６の出力端子が接続されている。

第１オペアンプ２１の非反転入力（＋）端子は出力端子１０３に接続され、反転入力（−）端子は所定の基準電圧Ｖｒｅｆ１の電位に固定されている。第１オペアンプ２１の出力端子は、ＡＮＤ回路２５の一方の入力端子に接続されている。第１オペアンプ２１の基準電圧Ｖｒｅｆ１は、出力端子１０３の電圧Ｖｏｕｔの範囲の下限値である。第１オペアンプ２１の基準電圧Ｖｒｅｆ１は、下限側（接地電圧ＧＮＤ側）の異常検知電圧範囲Ｘ３の上限値より高く、かつ正常出力電圧範囲Ｘ２の下限値以下に設定される。

すなわち、第１オペアンプ２１は、出力端子１０３の電圧Ｖｏｕｔが基準電圧Ｖｒｅｆ１よりも低い場合に（Ｖｏｕｔ＜Ｖｒｅｆ１）、ＡＮＤ回路２５にＬｏｗ（Ｌ）の電圧レベル（Ｌレベル）の電圧を出力するように設定されている。第１オペアンプ２１は、出力端子１０３の電圧Ｖｏｕｔを基準電圧Ｖｒｅｆ１にクランプする機能を有する。

第２オペアンプ２２の非反転入力（＋）端子は出力端子１０３に接続され、反転入力（−）端子は所定の基準電圧Ｖｒｅｆ２の電位に固定されている。第２オペアンプ２２の出力端子は、ＯＲ回路２６の一方の入力端子に接続されている。第２オペアンプ２２の基準電圧Ｖｒｅｆ２は、出力端子１０３の電圧Ｖｏｕｔの範囲の上限値である。第２オペアンプ２２の基準電圧Ｖｒｅｆ２は、上限側（電源電圧Ｖｃｃ側）の異常検知電圧範囲Ｘ４の下限値未満、かつ正常出力電圧範囲Ｘ２の上限値以上に設定される。

すなわち、第２オペアンプ２２は、出力端子１０３の電圧Ｖｏｕｔが基準電圧Ｖｒｅｆ２以上である場合に（Ｖｏｕｔ≧Ｖｒｅｆ２）、ＯＲ回路２６にＨｉｇｈ（Ｈ）の電圧レベル（以下、Ｈレベルとする）の電圧を出力するように設定されている。第２オペアンプ２２は、出力端子１０３の電圧Ｖｏｕｔを基準電圧Ｖｒｅｆ２にクランプする機能を有する。

第３オペアンプ２３の非反転入力（＋）端子は所定の基準電圧（第３電圧）Ｖｒｅｆ０の電位に固定され、反転入力（−）端子は出力端子１０３に接続されている。第３オペアンプ２３の出力端子は、ＯＲ回路２６の他方の入力端子に接続されている。第３オペアンプ２３の基準電圧Ｖｒｅｆ０は、下限側の異常検知電圧範囲Ｘ３の上限値より高く、かつ第１オペアンプ２１の基準電圧Ｖｒｅｆ１未満の電圧範囲Ｘ５内の電圧値に設定される。なお、短絡時の出力電圧（電圧Ｖｏｕｔ）が下限側の異常検知電圧範囲Ｘ３の上限値よりも低いことが明らかな場合は、第１オペアンプ２１の基準電圧Ｖｒｅｆ１を下限側の異常検知電圧範囲Ｘ３の範囲内に設定してもよい。

すなわち、第３オペアンプ２３は、出力端子１０３の電圧Ｖｏｕｔが基準電圧Ｖｒｅｆ０以下である場合に（Ｖｏｕｔ≦Ｖｒｅｆ０）、ＯＲ回路２６にＨレベルの電圧を出力するように設定されている。第３オペアンプ２３、ＯＲ回路２６および第２スイッチング素子４は、接地電圧端子１０２と出力端子１０３との短絡時に第２スイッチング素子４をオフし、センサＩＣ装置１０に流れる電流（以下、短絡電流とする）を抑制する機能を有する。

第４オペアンプ２４の非反転入力（＋）端子は所定の基準電圧（第４電圧）Ｖｒｅｆ３の電位に固定され、反転入力（−）端子は出力端子１０３に接続されている。第４オペアンプ２４の出力端子は、ＡＮＤ回路２５の他方の入力端子に接続されている。第４オペアンプ２４の基準電圧Ｖｒｅｆ３は、第２オペアンプ２２の基準電圧Ｖｒｅｆ２よりも高く、かつ、上限側の異常検知電圧範囲Ｘ４の下限値未満の電圧範囲Ｘ６内の電圧値に設定される。なお、短絡時の出力電圧（電圧Ｖｏｕｔ）が上限側の異常検知電圧範囲Ｘ４の下限値よりも高いことが明らかな場合は、第２オペアンプ２２の基準電圧Ｖｒｅｆ２を上限側の異常検知電圧範囲Ｘ４の範囲内に設定してもよい。

すなわち、第４オペアンプ２４は、出力端子１０３の電圧Ｖｏｕｔが基準電圧Ｖｒｅｆ３よりも高い場合に（Ｖｏｕｔ＞Ｖｒｅｆ３）、ＡＮＤ回路２５にＬレベルの電圧を出力するように設定されている。第４オペアンプ２４、ＡＮＤ回路２５および第１スイッチング素子３は、電源電圧端子１０１と出力端子１０３との短絡時に第１スイッチング素子３をオフし、短絡電流を抑制する機能を有する。

次に、センサＩＣ装置１０の第１，２スイッチング素子３，４の動作について、１，２Ａ，２Ｂを参照して説明する。図２Ｂは、実施の形態１にかかる半導体物理量センサ装置の動作時の各部の動作を示す図表である。

出力端子１０３の電圧Ｖｏｕｔが第３オペアンプ２３の基準電圧Ｖｒｅｆ０以下の範囲内の電圧値（Ｖｏｕｔ≦Ｖｒｅｆ０）であるとする（以下、第１の動作状態とする）。第１の動作状態は、センサＩＣ装置１０の出力端子１０３と接地電圧端子１０２との短絡時の動作状態である。この場合、第１オペアンプ２１の反転入力端子側の電圧が非反転入力端子側の電圧よりも高いため、第１オペアンプ２１の出力は反転してＬレベルとなる。第４オペアンプ２４の反転入力端子側の電圧が非反転入力端子側の電圧よりも低いため、第４オペアンプ２４の出力はＨレベルとなる。ＡＮＤ回路２５は、第１，４オペアンプ２１，２４からそれぞれＬレベルの電圧およびＨレベルの電圧の入力を受けてＬレベルの電圧を出力し、第１スイッチング素子３をオフ（ＯＦＦ）する。また、第２オペアンプ２２の反転入力端子側の電圧が非反転入力端子側の電圧よりも高いため、第２オペアンプ２２の出力は反転してＬレベルとなる。第３オペアンプ２３の反転入力端子側の電圧が非反転入力端子側の電圧以下であるため、第３オペアンプ２３の出力はＨレベルとなる。ＯＲ回路２６は、第２，３オペアンプ２２，２３からそれぞれＬレベルの電圧およびＨレベルの電圧の入力を受けてＨレベルの電圧を出力し、第２スイッチング素子４をオフする。

出力端子１０３の電圧Ｖｏｕｔが第１オペアンプ２１の基準電圧Ｖｒｅｆ１以上第２オペアンプ２２の基準電圧Ｖｒｅｆ２以下の値から、第３オペアンプ２３の基準電圧Ｖｒｅｆ０より高く、かつ第１オペアンプ２１の基準電圧Ｖｒｅｆ１未満の範囲内の電圧値（Ｖｒｅｆ０＜Ｖｏｕｔ＜Ｖｒｅｆ１）に変化するとする（以下、第２の動作状態とする）。この場合、第１オペアンプ２１の反転入力端子側の電圧が非反転入力端子側の電圧よりも高いため、第１オペアンプ２１の出力は反転してＬレベルとなる。第４オペアンプ２４の反転入力端子側の電圧が非反転入力端子側の電圧よりも低いため、第４オペアンプ２４の出力はＨレベルとなる。ＡＮＤ回路２５は、第１，４オペアンプ２１，２４からそれぞれＬレベルの電圧およびＨレベルの電圧の入力を受けてＬレベルの電圧を出力し、第１スイッチング素子３をオフする。第１スイッチング素子３がオフされることで、センサＩＣ装置１０の出力の低下が停止し、出力端子１０３の電圧Ｖｏｕｔが第１オペアンプ２１の基準電圧Ｖｒｅｆ１にクランプされる。第２オペアンプ２２の反転入力端子側の電圧が非反転入力端子側の電圧よりも高いため、第２オペアンプ２２の出力は反転してＬレベルとなる。第３オペアンプ２３の反転入力端子側の電圧が非反転入力端子側の電圧よりも高いため、第３オペアンプ２３の出力は反転してＬレベルとなる。ＯＲ回路２６は、第２，３オペアンプ２２，２３からともにＬレベルの電圧の入力を受けてＬレベルの電圧を出力し、第２スイッチング素子４をオンする。

出力端子１０３の電圧Ｖｏｕｔが第１オペアンプ２１の基準電圧Ｖｒｅｆ１以上、かつ第２オペアンプ２２の基準電圧Ｖｒｅｆ２未満の範囲内の電圧値（Ｖｒｅｆ１≦Ｖｏｕｔ＜Ｖｒｅｆ２）であるとする（以下、第３の動作状態とする）。この電圧範囲内に、センサＩＣ装置１０の正常出力電圧範囲Ｘ２が含まれる。すなわち、第３の動作状態は、センサＩＣ装置１０の正常動作時の動作状態である。この場合、第１オペアンプ２１の反転入力端子側の電圧が非反転入力端子側の電圧以下であるため、第１オペアンプ２１の出力はＨレベルとなる。第４オペアンプ２４の反転入力端子側の電圧が非反転入力端子側の電圧よりも低いため、第４オペアンプ２４の出力はＨレベルとなる。ＡＮＤ回路２５は、第１，４オペアンプ２１，２４からともにＨレベルの電圧の入力を受けてＨレベルの電圧を出力し、第１スイッチング素子３をオンする。かつ、第２オペアンプ２２の反転入力端子側の電圧が非反転入力端子側の電圧よりも高いため、第２オペアンプ２２の出力は反転してＬレベルとなる。第３オペアンプ２３の反転入力端子側の電圧が非反転入力端子側の電圧よりも高いため、第３オペアンプ２３の出力は反転してＬレベルとなる。ＯＲ回路２６は、第２，３オペアンプ２２，２３からともにＬレベルの電圧の入力を受けてＬレベルの電圧を出力し、第２スイッチング素子４をオンする。

出力端子１０３の電圧Ｖｏｕｔが第１オペアンプ２１の基準電圧Ｖｒｅｆ１以上第２オペアンプ２２の基準電圧Ｖｒｅｆ２以下の値から、第２オペアンプ２２の基準電圧Ｖｒｅｆ２以上、かつ第４オペアンプ２４の基準電圧Ｖｒｅｆ３以下の範囲内の電圧値（Ｖｒｅｆ２≦Ｖｏｕｔ≦Ｖｒｅｆ３）に変化するとする（以下、第４の動作状態とする）。この場合、第１オペアンプ２１の反転入力端子側の電圧が非反転入力端子側の電圧よりも低いため、第１オペアンプ２１の出力はＨレベルとなる。第４オペアンプ２４の反転入力端子側の電圧が非反転入力端子側の電圧以下であるため、第４オペアンプ２４の出力はＨレベルとなる。ＡＮＤ回路２５は、第１，４オペアンプ２１，２４からともにＨレベルの電圧の入力を受けてＨレベルの電圧を出力し、第１スイッチング素子３をオンする。また、第２オペアンプ２２の反転入力端子側の電圧が非反転入力端子側の電圧以下であるため、第２オペアンプ２２の出力はＨレベルとなる。第３オペアンプ２３の反転入力端子側の電圧が非反転入力端子側の電圧よりも高いため、第３オペアンプ２３の出力は反転してＬレベルとなる。ＯＲ回路２６は、第２，３オペアンプ２２，２３からそれぞれＨレベルの電圧およびＬレベルの電圧の入力を受けてＨレベルの電圧を出力し、第２スイッチング素子４をオフする。第２スイッチング素子４がオフされることで、センサＩＣ装置１０の出力の上昇が停止し、出力端子１０３の電圧Ｖｏｕｔが第２オペアンプ２２の基準電圧Ｖｒｅｆ２にクランプされる。

出力端子１０３の電圧Ｖｏｕｔが第４オペアンプ２４の基準電圧Ｖｒｅｆ３よりも高い範囲内の電圧値（Ｖｒｅｆ３＜Ｖｏｕｔ）であるとする（以下、第５の動作状態とする）。第５の動作状態は、センサＩＣ装置１０の出力端子１０３と接地電圧端子１０２との短絡時の動作状態である。この場合、第１オペアンプ２１の反転入力端子側の電圧が非反転入力端子側の電圧よりも低いため、第１オペアンプ２１の出力はＨレベルとなる。第４オペアンプ２４の反転入力端子側の電圧が非反転入力端子側の電圧よりも高いため、第４オペアンプ２４の出力は反転してＬレベルとなる。ＡＮＤ回路２５は、第１，４オペアンプ２１，２４からそれぞれＨレベルの電圧およびＬレベルの電圧の入力を受けてＬレベルの電圧を出力し、第１スイッチング素子３をオフする。また、第２オペアンプ２２の反転入力端子側の電圧が非反転入力端子側の電圧より低いため、第２オペアンプ２２の出力はＨレベルとなる。第３オペアンプ２３の反転入力端子側の電圧が非反転入力端子側の電圧よりも高いため、第３オペアンプ２３の出力は反転してＬレベルとなる。ＯＲ回路２６は、第２，３オペアンプ２２，２３からそれぞれＨレベルの電圧およびＬレベルの電圧の入力を受けてＨレベルの電圧を出力し、第２スイッチング素子４をオフする。

このように、出力端子１０３の電圧Ｖｏｕｔがクランプされたとき（第２，４の動作状態）には、第１，２スイッチング素子３，４のいずれか一つがオンしている。その理由は、出力端子１０３の電圧Ｖｏｕｔがクランプされたときに第１，２スイッチング素子３，４がともにオフした場合、出力端子１０３がフローティング電位となることで、出力端子１０３に接続された様々な回路部との間にリーク電流が流れてしまうからである。本発明においては、出力端子１０３の電圧Ｖｏｕｔのクランプ時に、第１，２スイッチング素子３，４のいずれか一つをオンにすることで、出力端子１０３の電圧Ｖｏｕｔをある程度の電圧値で保持し、センサＩＣ装置１０の出力が不安定になることを防止している。一方、センサＩＣ装置１０の端子間の短絡時（第１，５の動作状態）には、センサＩＣ装置１０の出力は異常電圧であり、信頼性に欠けるため、センサＩＣ装置１０の出力が不安定になったとしても問題は生じない。このため、第１，２スイッチング素子３，４をともにオフして、出力端子１０３をフローティング電位とし、センサＩＣ装置１０の出力を停止させる。

次に、センサＩＣ装置１０の端子間で短絡が生じた場合の動作について説明する。図３，４は、実施の形態にかかる半導体物理量センサ装置の端子間での短絡時の電流経路を示す説明図である。センサＩＣ装置１０の電源電圧端子１０１と出力端子１０３とが短絡した場合、出力端子１０３は電源電圧端子１０１とほぼ同電位の電源電圧Ｖｃｃの電位となり、出力端子１０３の電圧Ｖｏｕｔは上限側の異常検知電圧範囲Ｘ４の範囲内の電圧値となる。このため、出力端子１０３の電圧Ｖｏｕｔは、第４オペアンプ２４の基準電圧Ｖｒｅｆ３よりも高くなり、上述したように第１，２スイッチング素子３，４はともにオフされる（すなわち第５の動作状態）。これにより、出力端子１０３がフローティング電位となるため、ハイインピーダンス（Ｈｉ−Ｚ）になり、従来のようにローサイド側の第１出力素子１を通る電流経路が形成されない。すなわち、図３に示すように、短絡時電流は、電源電圧端子１０１、出力端子１０３、抵抗体１２１，１２３の合成抵抗、および接地電圧端子１０２の経路で流れる。図３には、電源電圧端子１０１から出力端子１０３へ向かう電流経路を符号３１で示し、抵抗体１２１，１２３の合成抵抗を流れる電流経路を符号３２で示し、抵抗体１２１，１２３の合成抵抗から接地電圧端子１０２へ向かう電流経路を符号３３で示す。

一方、センサＩＣ装置１０の接地電圧端子１０２と出力端子１０３とが短絡した場合、出力端子１０３は接地電圧端子１０２とほぼ同電位の接地電圧ＧＮＤの電位となり、出力端子１０３の電圧Ｖｏｕｔは下限側の異常検知電圧範囲Ｘ３の範囲内の電圧値となる。このため、出力端子１０３の電圧Ｖｏｕｔは、第３オペアンプ２３の基準電圧Ｖｒｅｆ０以下となり、上述したように第１，２スイッチング素子３，４はともオフされる（すなわち第１の動作状態）。これにより、出力端子１０３がフローティング電位となるため、ハイインピーダンスになり、従来のようにハイサイド側の第２出力素子２を通る電流経路が形成されない。すなわち、図４に示すように、短絡時電流は、電源電圧端子１０１、抵抗体１２１，１２２の合成抵抗、出力端子１０３および接地電圧端子１０２の経路で流れる。図４には、出力端子１０３から接地電圧端子１０２へ向かう電流経路を符号３４で示し、抵抗体１２１，１２２の合成抵抗を流れる電流経路を符号３５で示し、抵抗体１２１，１２２の合成抵抗から接地電圧端子１０２へ向かう電流経路を符号３６で示す。

電源電圧端子１０１，接地電圧端子１０２および出力端子１０３にそれぞれ接続され内部ダイアグノシスを構成する抵抗体１２１〜１２３は、通常数ｋΩ程度以上に設定される。このため、上述した電流経路３１〜３６で短絡時電流が流れれば、電源電圧Ｖｃｃを５Ｖ程度とした場合であっても短絡時電流を数ｍＡ以下に抑制することができる。

以上、説明したように、実施の形態によれば、出力端子の電圧をクランプするクランプ回路を上述したように第１，２スイッチング素子、第１〜４オペアンプ、ＡＮＤ回路およびＯＲ回路を用いて構成する。これによって、センサＩＣ装置の端子間での短絡時に、第１，２スイッチング素子をともにオフさせることができ、第１，２出力素子を通る電流経路が形成されない。このため、第１，２出力素子のオン抵抗値を高くしたり、ローパスフィルターの抵抗値を高くすることなく、内部ダイアグノシス抵抗や外付け抵抗の抵抗値を調整する等により短絡時電流を抑制することができる。また、第１，２出力素子のオン抵抗値を高くしたり、ローパスフィルターの抵抗値を高くする必要がないため、センサＩＣ装置の正常動作時（正常出力電圧範囲内の電圧出力時）に出力インピーダンスが高くなることを防止することができる。したがって、センサＩＣ装置の正常動作時の電流能力を維持することができるとともに、センサＩＣ装置の端子間での短絡時には短絡電流を抑制することができる。

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、本発明にかかる半導体物理量センサ装置で検出可能な物理量には、圧力や速度、加速度等が挙げられる。

以上のように、本発明にかかる半導体物理量センサ装置は、物理量の大きさに対応する電圧値の電圧に変換して出力するセンサＩＣ装置に有用である。

１ 第１出力素子
２ 第２出力素子
３ 第１スイッチング素子
４ 第２スイッチング素子
５ 出力回路
６ 出力回路の出力点
７ 位相補償用コンデンサ
８，９，１１，１２ ｐチャネル型ＭＯＳＦＥＴ
１０ センサＩＣ装置
１３〜１６ ｎチャネル型ＭＯＳＦＥＴ
１７ 増幅回路用オペアンプ
２１ 第１オペアンプ
２２ 第２オペアンプ
２３ 第３オペアンプ
２４ 第４オペアンプ
２５ ＡＮＤ回路
２６ ＯＲ回路
３１〜３６ 電流経路
１０１ 電源電圧端子
１０２ 接地電圧端子
１０３ 出力端子
１１０ センサシステム
１２１〜１２５ 抵抗体
ＧＮＤ 接地電圧
Ｉｒｅｆ 定電流源
Ｖｃｃ 電源電圧
Ｖｄｄ 内部電源電圧
Ｖｏｕｔ 出力素子の電圧
Ｖｒｅｆ０ 第３オペアンプの基準電圧
Ｖｒｅｆ１ 第１オペアンプの基準電圧
Ｖｒｅｆ２ 第２オペアンプの基準電圧
Ｖｒｅｆ３ 第４オペアンプの基準電圧
Ｘ１ 正常検出範囲
Ｘ２ 正常出力電圧範囲
Ｘ３，Ｘ４ 異常検知電圧範囲
Ｘ５ 第３オペアンプの基準電圧範囲
Ｘ６ 第４オペアンプの基準電圧範囲

Claims (7)

1. 検知した物理量の大きさに応じた電圧の電気信号を出力する半導体物理量センサ装置であって、
   第１出力素子と、
   前記第１出力素子の高電位側に相補うように接続された第２出力素子と、
   前記第１出力素子と前記第２出力素子との間で前記第１出力素子の高電位側に接続された第１スイッチング素子と、
   前記第１スイッチング素子と前記第２出力素子との間に接続された第２スイッチング素子と、
   前記第１スイッチング素子と前記第２スイッチング素子との接続点に接続され、前記接続点の電位の前記電気信号を外部へ出力する出力端子と、
   を備え、
   前記出力端子の電圧が第１電圧未満であるときに、前記第１スイッチング素子がオフし、
   前記出力端子の電圧が前記第１電圧よりも高い第２電圧以上であるときに、前記第２スイッチング素子がオフし、
   前記出力端子の電圧が前記第１電圧よりも低い第３電圧であるときに、前記第２スイッチング素子がオフし、
   前記出力端子の電圧が前記第２電圧よりも高い第４電圧であるときに、前記第１スイッチング素子がオフすることを特徴とする半導体物理量センサ装置。
2. 前記出力端子の電圧が前記第１電圧以上かつ前記第４電圧以下であるときに、前記第１スイッチング素子がオンすることを特徴とする請求項１に記載の半導体物理量センサ装置。
3. 前記出力端子の電圧が前記第３電圧より高く、かつ前記第２電圧未満であるときに、前記第２スイッチング素子がオンすることを特徴とする請求項１または２に記載の半導体物理量センサ装置。
4. 前記第１スイッチング素子は、ｎチャネル型絶縁ゲート型電界効果トランジスタであり、
   前記第２スイッチング素子は、ｐチャネル型絶縁ゲート型電界効果トランジスタであることを特徴とする請求項１〜３のいずれか一つに記載の半導体物理量センサ装置。
5. 前記第１出力素子は、ｎチャネル型絶縁ゲート型電界効果トランジスタであり、
   前記第２出力素子は、ｐチャネル型絶縁ゲート型電界効果トランジスタであることを特徴とする請求項１〜４のいずれか一つに記載の半導体物理量センサ装置。
6. 前記第２出力素子の高電位側が接続された最高電位の第１端子と、
   前記第１出力素子の低電位側が接続された最低電位の第２端子と、
   前記第１端子と前記第２端子との間に接続された第１抵抗体と、
   前記第１端子と前記出力端子との間に接続された第２抵抗体と、
   前記出力端子と前記第２端子との間に接続された第３抵抗体と、
   をさらに備えることを特徴とする請求項１〜５のいずれか一つに記載の半導体物理量センサ装置。
7. 前記物理量は、圧力であることを特徴とする請求項１〜６のいずれか一つに記載の半導体物理量センサ装置。

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