JP4363210B2 - ホールド回路 - Google Patents
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Description
このような保護回路3が設けられている状態で、入力端子N1に電源電位Vcc以上の電圧が加わった場合には、トランジスタQ1が導通して電源電位Vccに電流が流れ入力端子N1の電位上昇が抑制される。逆に、入力端子N1に接地電位GND以下の電圧が加わった場合には、トランジスタQ2が導通して接地電位GNDから電流が流れ入力端子N1の負の電位上昇が抑制される。このようにして入力端子N1の電位変動範囲が制限されることにより、集積回路2上のアナログスイッチSW1等の回路部品は静電気破壊から保護される。
る。反対にトランジスタQ2のリーク電流は、コンデンサC1を放電させてその保持電圧を低下させる。トランジスタQ1、Q2のリーク電流の値が等しければ、それらは打ち消し合ってコンデンサC1の保持電圧に変化は生じない。しかし、トランジスタQ1はPMOSトランジスタでありトランジスタQ2はNMOSトランジスタであるために、特性の違いからそれらのリーク電流は等しくならない。
このような構成のホールド回路によれば、入力端子にサージ電圧が加わった時に第1、第2、第3のPMOSトランジスタによって入力端子の正負の電位上昇が制限される。このため集積回路内の回路部品がサージ電圧による破壊から防止される。更に、コンデンサの保持電圧が電源電圧の2/3付近である場合には、第1、第3のPMOSトランジスタのオフリーク電流の和と、第2のPMOSトランジスタのオフリーク電流とが互いに打ち消しあうためにコンデンサの保持電圧が殆ど影響を受けないという効果を奏する。
このような構成のホールド回路の場合も、入力端子にサージ電圧が加わった時に第1、第2、第3のNMOSトランジスタによって入力端子の正負の電位上昇が制限される。このため集積回路内の回路部品がサージ電圧による破壊から防止される。更に、コンデンサの保持電圧が電源電圧の2/3付近である場合には、第1、第3のNMOSトランジスタのオフリーク電流の和と、第2のNMOSトランジスタのオフリーク電流とが互いに打ち消しあうためにコンデンサの保持電圧が殆ど影響を受けないという効果を奏する。
このような構成のホールド回路の場合も、入力端子にサージ電圧が加わった時に第1、第2、第4のPMOSトランジスタによって入力端子の正負の電位上昇が制限される。このため集積回路内の回路部品がサージ電圧による破壊から防止される。更に、コンデンサの保持電圧が電源電圧の1/3付近である場合には、第1のPMOSトランジスタのオフリーク電流と、第2、第4のPMOSトランジスタのオフリーク電流の和とが互いに打ち消しあうためにコンデンサの保持電圧が殆ど影響を受けないという効果を奏する。
このような構成のホールド回路の場合も、入力端子にサージ電圧が加わった時に第1、第2、第4のNMOSトランジスタによって入力端子の正負の電位上昇が制限される。このため集積回路内の回路部品がサージ電圧による破壊から防止される。更に、コンデンサの保持電圧が電源電圧の1/3付近である場合には、第1のNMOSトランジスタのオフリーク電流と、第2、第4のNMOSトランジスタのオフリーク電流の和とが互いに打ち消しあうためにコンデンサの保持電圧が殆ど影響を受けないという効果を奏する。
図1に本発明に係る第1の参考例のホールド回路1aの回路構成を示す。なお、図中、前述した図8と同一又は相当部分には同一符号が付してある。ホールド回路1aは、集積回路2上に構成された回路部分と外付けの保持用コンデンサC1とから構成される。集積回路2上に構成される回路部分は、演算増幅器OP1とアナログスイッチSW1と保護回路3aとから構成される。
アナログスイッチSW1の出力端子5は、入力端子N1を経て外付けのコンデンサC1に接続されている。ホールド信号HOLDがHレベルとなるとアナログスイッチSW1は導通し、コンデンサC1の充電電圧は入力電圧Vinに追随して変化する。ホールド信号HOLDがLレベルになると、アナログスイッチSW1は非導通状態となる。コンデンサC1には、アナログスイッチSW1が非導通(OFF)となる直前の入力電圧Vinが保持電圧として保持される。
図2に本発明に係る第2の参考例のホールド回路1bの回路構成を示す。なお、図中、図1と同一又は相当部分には同一符号を付してその説明を繰り返さない。
図2に示すホールド回路1bが図1に示したホールド回路1aと異なる点は、保護回路3bの構成のみである。本参考例における保護回路3bは、同一構造、同一サイズの第1、第2のNMOSトランジスタQ5、Q6により構成される。トランジスタQ5のソースとゲートは入力端子N1に、ドレインは電源電位Vccに接続されている。また、トランジスタQ6のソースとゲートは接地電位GNDに、ドレインは入力端子N1に接続されている。
図3に本発明に係る第1の実施形態のホールド回路1cの回路構成を示す。なお、図中、図1と同一又は相当部分には同一符号を付してその説明を繰り返さない。図3に示すホールド回路1cが図1に示したホールド回路1aと異なる点は、保護回路3cの構成のみである。
入力端子N1に正のサージ電圧が加わった場合には、トランジスタQ3、Q7が導通して入力端子N1の正方向への電位上昇が抑制される。入力端子N1に負のサージ電圧が加わった場合には、トランジスタQ4が導通して入力端子N1の負方向への電位上昇が抑制される。保護回路3cがこのような動作をすることにより、第1の参考例の場合と同様に入力端子N1につながる集積回路2内の回路部品は、静電気等のサージ電圧による破壊から防止される。
図4に本発明に係る第2の実施形態のホールド回路1dの回路構成を示す。なお、図中、図2と同一又は相当部分には同一符号を付してその説明を繰り返さない。図4に示すホールド回路1dが図2に示したホールド回路1bと異なる点は、保護回路3dの構成のみである。
入力端子N1に正のサージ電圧が加わった場合には、トランジスタQ5、Q8が導通して入力端子N1の正方向への電位上昇が抑制される。入力端子N1に負のサージ電圧が加わった場合には、トランジスタQ6が導通して入力端子N1の負方向への電位上昇が抑制される。保護回路3dがこのような動作をすることにより、第2の参考例の場合と同様に入力端子N1につながる集積回路2内の回路部品は、静電気等のサージ電圧による破壊から防止される。
図5に本発明に係る第3の実施形態のホールド回路1eの回路構成を示す。なお、図中、図1と同一又は相当部分には同一符号を付してその説明を繰り返さない。図5に示すホールド回路1eが図1に示したホールド回路1aと異なる点は、保護回路3eの構成のみである。
入力端子N1に正のサージ電圧が加わった場合には、トランジスタQ3が導通して入力端子N1の正方向への電位上昇が抑制される。入力端子N1に負のサージ電圧が加わった場合には、トランジスタQ4、Q9が導通して入力端子N1の負方向への電位上昇が抑制される。保護回路3eがこのような動作をすることにより、第1の参考例の場合と同様に入力端子N1につながる集積回路2内の回路部品は、静電気等のサージ電圧による破壊から防止される。
図6に本発明に係る第4の実施形態のホールド回路1fの回路構成を示す。なお、図中、図2と同一又は相当部分には同一符号を付してその説明を繰り返さない。図6に示すホールド回路1fが図2に示したホールド回路1bと異なる点は、保護回路3fの構成のみである。
図7に本発明に係る第3の参考例のホールド回路1gの回路構成を示す。なお、図中、図1と同一又は相当部分には同一符号を付してその説明を繰り返さない。
図7に示すホールド回路1gが図1に示したホールド回路1aと異なる点は、保護回路3gの構成のみである。本実施形態における保護回路3gは、同一構造、同一サイズの第1、第2のダイオードD1、D2により構成される。ダイオードD1のアノードは入力端子N1に、カソードは電源電位Vccに接続されている。ダイオードD2のアノードは接地電位GNDに、カソードは入力端子N1に接続されている。
このように本参考例のホールド回路1gによれば、入力端子N1にサージ電圧が加わったとしても保護回路3gによって集積回路2内の回路部品が破壊から防止される。更に、コンデンサC1の保持電圧が電源電圧Vccの1/2付近である場合には、保護回路3gを構成するダイオードD1、D2リーク電流が互いに打ち消しあってコンデンサC1の保持電圧に影響を与えないという効果を奏する。
Claims (4)
- アナログ信号をアナログスイッチ(SW1)で開閉し該アナログスイッチがOFFする直前のアナログ信号電圧をコンデンサ(C1)にて保持するホールド回路であって、前記アナログスイッチは集積回路(2)上に形成し、前記コンデンサは該集積回路に外付けし、該コンデンサからの入力端子(N1)と電源電位(Vcc)との間には第1のPMOSトランジスタ(Q3)をソースとゲートを電源電位に、ドレインを該入力端子に接続して取り付け、前記入力端子と接地電位(GND)との間には前記第1のPMOSトランジスタと同一構造、同一サイズの第2のPMOSトランジスタ(Q4)をソースとゲートを入力端子に、ドレインを接地電位に接続して取り付け、
前記第1のPMOSトランジスタ(Q3)と同一構造、同一サイズの第3のPMOSトランジスタ(Q7)をソースとゲートを前記電源電位に、ドレインを前記入力端子に接続して追加取り付けしたことを特徴とするホールド回路。 - アナログ信号をアナログスイッチ(SW1)で開閉し該アナログスイッチがOFFする直前のアナログ信号電圧をコンデンサ(C1)にて保持するホールド回路であって、前記アナログスイッチは集積回路(2)上に形成し、前記コンデンサは該集積回路に外付けし、該コンデンサからの入力端子(N1)と電源電位(Vcc)との間には第1のNMOSトランジスタ(Q5)をドレインを電源電位に、ソースとゲートを該入力端子に接続して取り付け、前記入力端子と接地電位(GND)との間には前記第1のNMOSトランジスタと同一構造、同一サイズの第2のNMOSトランジスタ(Q6)をドレインを前記入力端子に、ソースとゲートを前記接地電位に接続して取り付け、
前記第1のNMOSトランジスタ(Q5)と同一構造、同一サイズの第3のNMOSトランジスタ(Q8)をドレインを前記電源電位に、ソースとゲートを前記入力端子に接続して追加取り付けしたことを特徴とするホールド回路。 - アナログ信号をアナログスイッチ(SW1)で開閉し該アナログスイッチがOFFする直前のアナログ信号電圧をコンデンサ(C1)にて保持するホールド回路であって、前記アナログスイッチは集積回路(2)上に形成し、前記コンデンサは該集積回路に外付けし、該コンデンサからの入力端子(N1)と電源電位(Vcc)との間には第1のPMOSトランジスタ(Q3)をソースとゲートを電源電位に、ドレインを該入力端子に接続して取り付け、前記入力端子と接地電位(GND)との間には前記第1のPMOSトランジスタと同一構造、同一サイズの第2のPMOSトランジスタ(Q4)をソースとゲートを入力端子に、ドレインを接地電位に接続して取り付け、
前記第2のPMOSトランジスタ(Q4)と同一構造、同一サイズの第4のPMOSトランジスタ(Q9)をソースとゲートを前記入力端子に、ドレインを接地電位に接続して追加取り付けしたことを特徴とするホールド回路。 - アナログ信号をアナログスイッチ(SW1)で開閉し該アナログスイッチがOFFする直前のアナログ信号電圧をコンデンサ(C1)にて保持するホールド回路であって、前記アナログスイッチは集積回路(2)上に形成し、前記コンデンサは該集積回路に外付けし、該コンデンサからの入力端子(N1)と電源電位(Vcc)との間には第1のNMOSトランジスタ(Q5)をドレインを電源電位に、ソースとゲートを該入力端子に接続して取り付け、前記入力端子と接地電位(GND)との間には前記第1のNMOSトランジスタと同一構造、同一サイズの第2のNMOSトランジスタ(Q6)をドレインを前記入力端子に、ソースとゲートを前記接地電位に接続して取り付け、
前記第2のNMOSトランジスタ(Q6)と同一構造、同一サイズの第4のNMOSトランジスタ(Q10)をドレインを前記入力端子に、ソースとゲートを接地電位に接続して追加取り付けしたことを特徴とするホールド回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004034910A JP4363210B2 (ja) | 2004-02-12 | 2004-02-12 | ホールド回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004034910A JP4363210B2 (ja) | 2004-02-12 | 2004-02-12 | ホールド回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005228866A JP2005228866A (ja) | 2005-08-25 |
JP4363210B2 true JP4363210B2 (ja) | 2009-11-11 |
Family
ID=35003346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP (1) | JP4363210B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6175999B2 (ja) * | 2013-09-02 | 2017-08-09 | 株式会社デンソー | 増幅回路 |
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2004
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JP2005228866A (ja) | 2005-08-25 |
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|
A521 | Written amendment |
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