JP4333557B2 - クランプ回路装置 - Google Patents
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Description
また、本発明の目的は、クランプ動作時に電源電圧やグランド電位が変動してしまうことを防止できるクランプ回路装置を提供することにある。
(Vdd−Vh+V2+Vtp)であるから、(Vtp−Vh)の差が小さければ、クランプ開始電圧は(Vdd+V2)付近に設定される。
以下、本発明の第1実施例について図1を参照して説明する。図1は、クランプ回路装置の構成を示すものである。電源Vddとグランドとの間には、PチャネルMOSFET1,抵抗素子2,NチャネルMOSFET3の直列回路が接続されている。FET1のゲートは、ドレインと共に抵抗素子2に接続されている。また、FET3のゲートも、ドレインと共に抵抗素子2に接続されている。
そして、FET1のゲート電位を電源側基準電圧V1とするが、FET1の閾値電圧をVtpとすれば、基準電圧V1は(Vdd−Vtp)となる。また、FET3のゲート電位をグランド側基準電圧V3とするが、FET3の閾値電圧をVtnとすれば、基準電圧V3はVtnに等しくなる。
尚、FET7,11は、閾値電圧が基準電圧設定用のFET1,3と同一となるように設定されている。以上がクランプ回路装置12を構成している。
<入力端子に正極性の過電圧が印加された場合>
FET7のゲート電位はV4であり、閾値電圧はVtpであるから、FET7のソース、即ち、制御IC部8の入力端子にゲート電位V4を基準として閾値電圧Vtpを超える正極性の過電圧が印加されると、FET7がONする。この時、入力端子の電位は(V4+Vtp)にクランプされる。また、V4=V1+V2,V1=Vdd−Vtpであるから、上記クランプ開始電圧は(Vdd+V2)となる。
FET11のゲート電位はV5であり、閾値電圧はVtnであるから、FET11のソース、即ち、制御IC部8の入力端子にゲート電位V5を基準として閾値電圧Vtnを下回る負極性の過電圧が印加されると、FET11がONする。この時、入力端子の電位は(V5−Vtn)にクランプされる。また、V5=V3−V2,V3=Vtnであるから、上記クランプ開始電圧は(−V2)となる。
そして、入力端子に正極性の過電圧が印加された場合には電圧を(V4+Vtp)にクランプし、負極性の過電圧が印加された場合には電圧を(V5−Vtn)にクランプするようにした。従って、クランプ回路装置12を、従来よりも少ない素子数で簡単に構成することができる。
更に、FET7,11の閾値電圧を、FET1,3の閾値電圧と等しくなるように設定したので、電源側クランプ開始電圧を(Vdd+V2)に設定することができ、グランド側クランプ開始電圧を(−V2)に設定することができる。即ち、正極性,負極性の何れの過電圧に対しても、クランプ開始電圧をクランプ制御電圧V2によって設定することができるので、クランプ制御電圧V2を安定的に生成することで、クランプ開始電圧を従来よりも高い精度で設定することが可能となる。そして、クランプ制御電圧V2をバンドギャップリファレンス回路6によって生成するので、比較的低いレベルで極めて安定性の良い適切な基準電圧を得ることができる。
図2は、本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第2実施例では、第1実施例の加算回路4,減算回路5に替えて、オペアンプで構成したボルテージバッファ回路13(加算回路),14(減算回路)が配置されている。また、出力段のFET7,11に替えて、PチャネルMOSFET(電源側クランプ素子)15,NチャネルMOSFET(グランド側クランプ素子)16が配置されている。
即ち、電源側のボルテージバッファ回路13を構成するオペアンプの非反転入力端子は、FET1のドレイン及びゲートに接続されており、反転入力端子は、出力端子と共にFET15のドレイン及びゲートに接続されている。そして、FET15のドレインは、電源には接続されておらず、バックゲートのみが電源に接続されている。
また、ボルテージバッファ回路13,14を構成するオペアンプは、夫々オフセット電圧Vofsを付与するように構成されており、そのオフセット電圧Vofsが、第1実施例におけるバンドギャップリファレンス回路6の基準電圧に替わり、クランプ制御電圧となっている。以上がクランプ回路装置17を構成している。尚、説明の都合により、第1実施例の場合とFET素子のシンボル表記が異なっている。
即ち、ボルテージバッファ回路13,14を構成するオペアンプがオフセット電圧Vofsを付与する構成とすることで、これらの回路13,14は、基準電圧V1,V3に対してオフセット電圧Vofsを夫々加算,減算する作用をなしている。
(V1+Vofs)+Vt=Vdd+Vofs
にクランプされるようになる。そして、この電圧クランプ作用によりFET15のドレイン側に流れた電流は、オペアンプの内部回路によって吸収されることになる。
また、制御IC部8の入力端子の電位が、FET16のゲート電位である(V3−Vofs)よりも、FET16のしきい値電圧Vtだけ低くなればFET16は導通する。従って、前記入力端子に印加される負極性の過電圧は、
(V3−Vofs)−Vt=Vdd−Vofs
にクランプされるようになる。
また、第2実施例によれば、正極性の過電圧が印加された場合、その過電圧はFET15のゲート電位を基準としてクランプされると共に、FET15のドレインは電源Vddに直接接続されていないので、特許文献2に開示されている従来技術のようにFET15がオンした場合に電源電圧Vddのレベルが浮いてしまうことを防止できる。そして、負極性の過電圧が印加された場合も、その過電圧はFET16のゲート電位を基準としてクランプされると共に、FET16のドレインはグランドに直接接続されていないので、FET16がオンした場合にグランド電位が下降してしまうことを防止できる。
図3は本発明の第3実施例を示すものであり、第2実施例と異なる部分についてのみ説明する。第3実施例は、第2実施例のクランプ回路装置17に、電流バイパス用のFET18,19を加えたものである。即ち、電源側のボルテージバッファ回路13を構成しているオペアンプの出力端子は反転入力端子と切り離され、NチャネルMOSFET18(電源側バイパス回路)のゲートに接続されている。そして、FET18のドレインは、FET15のゲートに接続され、ソースはグランドに接続されている。
一方、グランド側のボルテージバッファ回路14を構成しているオペアンプの出力端子も反転入力端子と切り離され、PチャネルMOSFET19(グランド側バイパス回路)のゲートに接続されている。そして、FET19のドレインは、FET16のゲートに接続され、ソースは電源に接続されている。以上がクランプ回路装置20を構成している。
また、負極性の過電圧が印加され、FET16を介して制御IC部8の入力端子側に電流が流れようとする場合には、FET19を介して電源側より電流が供給される。従って、電流を流しきれなくなることにより部分的に電位が上昇又は下降したり、回路動作が阻害されることを防止できる。
第1実施例におけるFET7,11、また、第2,第3実施例におけるFET15,16の閾値電圧は、必ずしもFET1,3の閾値電圧と等しくなるように設定する必要はない。
電源側基準電圧,グランド側基準電圧は、FET1,3を用いて生成するものに限らず、前者は電源電圧Vddを僅かに下回るように設定し、後者はグランド電位を僅かに上回るように設定すればどのような構成であっても良い。例えば、ツェナーダイオードを用いても良い。
クランプ制御電圧も、バンドギャップリファレンス回路6や、オペアンプのオフセット電圧を用いるものに限らない。尚、この電圧は、電源電圧,グランドレベルを上限,下限として、入力端子に印加される電位がその上限,下限を何V超えた場合にクランプ動作させるか、設計仕様に基づいて決定すれば良い。
MOSFETの端子に関するソース,ドレインの定義付けは、見方によって異なる場合がある。上記実施例では、FETがオンオフする場合の電位関係に基づいてソース,ドレインを決定している。
クランプ素子は、MOSFETに限ることなく、閾値を超える電圧が印加されると導通してクランプ動作する素子であれば良い。
Claims (9)
- 電源電圧付近に設定される電源側基準電圧と、
グランドレベル付近に設定されるグランド側基準電圧と、
所定電圧に設定されるクランプ制御電圧と、
前記電源側基準電圧と前記クランプ制御電圧とを加算する加算回路と、
前記グランド側基準電圧より前記クランプ制御電圧を減算する減算回路と、
前記電源と保護対象端子との間に接続され、前記加算回路の出力電圧を基準とした導通しきい値を超える正極性の電圧が前記保護対象端子に印加された場合に導通してクランプ動作する電源側クランプ素子と、
グランドと保護対象端子との間に接続され、前記減算回路の出力電圧を基準とした導通しきい値を超える負極性の電圧が前記保護対象端子に印加された場合に導通してクランプ動作するグランド側クランプ素子とを備えることを特徴とするクランプ回路装置。 - 前記電源側クランプ素子を、ゲートが前記加算回路の出力端子に接続されるPチャネルMOSFETで構成し、
前記グランド側クランプ素子を、ゲートが前記減算回路の出力端子に接続されるNチャネルMOSFETで構成することを特徴とする請求項1記載のクランプ回路装置。 - 前記電源とグランドとの間に接続される、PチャネルMOSFET,抵抗素子,NチャネルMOSFETの直列回路を備え、
前記PチャネルMOSFETのドレイン及びゲートを、前記抵抗素子の一端に接続すると共に前記加算回路の入力端子に接続し、
前記NチャネルMOSFETのドレイン及びゲートを、前記抵抗素子の他端に接続すると共に前記減算回路の入力端子に接続することで、前記電源側,グランド側基準電圧を設定することを特徴とする請求項2記載のクランプ回路装置。 - 前記2つのPチャネルMOSFETのしきい値を等しく設定すると共に、
前記2つのNチャネルMOSFETのしきい値を等しく設定することを特徴とする請求項3記載のクランプ回路装置。 - 前記クランプ制御電圧を、バンドギャップリファレンス回路によって生成することを特徴とする請求項1乃至4の何れかに記載のクランプ回路装置。
- 前記加算回路及び前記減算回路は、ボルテージバッファ回路によって構成されると共に、
前記クランプ制御電圧は、前記ボルテージバッファ回路を構成しているオペアンプのオフセット電圧によって付与されることを特徴とする請求項1乃至4の何れかに記載のクランプ回路装置。 - 前記電源側クランプ素子は、ソースが前記保護対象端子に、ゲート及びドレインが前記オペアンプの反転入力端子に夫々接続され、バックゲートが前記電源に接続されるPチャネルMOSFETで構成され、
前記グランド側クランプ素子は、ソースが前記保護対象端子に、ゲート及びドレインが前記オペアンプの反転入力端子に夫々接続され、バックゲートがグランドに接続されるNチャネルMOSFETで構成されていることを特徴とする請求項6記載のクランプ回路装置。 - 前記電源側クランプ素子が導通した場合に流れる電流の一部を、グランド側にバイパスするための電源側バイパス回路と、
前記グランド側クランプ素子が導通した場合に流れる電流の一部を、電源側よりバイパスするためのグランド側バイパス回路とを備えたことを特徴とする請求項7記載のクランプ回路装置。 - 前記電源側バイパス回路は、前記電源側クランプ素子を構成するFETのゲートとグランドとの間に接続されると共に、ゲートが前記加算回路を構成するオペアンプの出力端子に接続されるNチャネルMOSFETで構成され、
前記グランド側バイパス回路は、前記電源と前記グランド側クランプ素子を構成するFETのゲートとの間に接続され、ゲートが前記減算回路を構成するオペアンプの出力端子に接続されるPチャネルMOSFETで構成されていることを特徴とする請求項8記載のクランプ回路装置。
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