JP2010011012A - クランプ機能付コンパレータ - Google Patents

Abstract

【課題】追加的な製造プロセスを不要としながら一定且つ任意のクランプ電圧を設定できる。
【解決手段】信号入力線６の電圧が参照電圧ＶＨよりも低い場合、信号ＳｃがＬレベル、スイッチ回路１６がオフ、スイッチ回路１７がオンとなり、ＦＥＴ１４、１５がオフする。信号入力線６の電圧が参照電圧ＶＨ以上になると、信号ＳｃがＨレベル、スイッチ回路１６がオン、スイッチ回路１７がオフとなり、クランプ回路４が動作可能となる。入力電圧がさらに上昇してクランプ電圧ＶCL以上になると、ＦＥＴ１３がオンとなり、抵抗１１、端子１ａ、抵抗１２を介してＦＥＴ１３、１４に電流が流れ、それに応じてＦＥＴ１５に電流が流れてクランプ動作する。
【選択図】図１

Description

本発明は、入力電圧に対するクランプ機能を備えたクランプ機能付コンパレータに関する。

コンパレータは、例えば車両に搭載されたセンサから信号電圧を入力し、所定の参照電圧と比較する。この場合、コンパレータに供給されている電源電圧を超える大きさの信号電圧が入力されると、コンパレータの素子耐圧を超える虞が生じる。このため、特にＩＣの端子に繋がるコンパレータの前段部にはクランプ回路が設けられている。

例えば、ＭＯＳプロセスにより製造されるＩＣにおいて入力電圧をクランプする場合、寄生のＰＮＰトランジスタを用いる方法がある。しかし、寄生トランジスタの電流増幅率ｈFEは非常に小さいので、十分なクランプ作用が得られない。これに対し、特許文献１には、ＭＯＳ構造の等価サブストレート型ＰＮＰトランジスタと、このトランジスタのベースに接続された分圧抵抗とから構成された入力クランプ回路が開示されている。このトランジスタは、そのエミッタ領域を形成するＰウェルの深層部にＮウェル（Ｄ−Ｎウェル）が配置された構造を備えており、そのＤ−Ｎウェルについてのイオン注入エネルギーおよびドーズ量を調整することで高い電流増幅度ｈFEを得ている。その結果、入力電流にかかわらず一定で且つ任意のクランプ電圧を設定することができる。
特開２０００−２０９０８５号公報

上記特許文献１記載の構成は、製造工程においてＤ−Ｎウェルを追加する必要があるため、製造コストの上昇が避けられない。
本発明は上記事情に鑑みてなされたもので、その目的は、追加的な製造プロセスを不要としながら一定で且つ任意のクランプ電圧を設定できるクランプ機能付コンパレータを提供することにある。

各請求項に記載した手段によれば、信号入力線を介してコンパレータに与えられる電圧は、クランプ回路によりクランプ電圧以下に制限されるので、当該クランプ電圧をコンパレータの参照電圧よりも高く且つ素子耐圧よりも低い適切な値に設定することにより、比較動作を妨げることなくコンパレータを過大な電圧から保護することができる。

請求項１に記載した手段によれば、クランプ回路は、信号入力線と第２の電源線との間に直列に接続された第１および第２のトランジスタと、信号入力線と第２の電源線との間に接続された第３のトランジスタとから構成されている。第２および第３のトランジスタは、カレントミラー回路を構成している。第１のトランジスタの制御端子（ゲートまたはベース）には信号入力線に対するクランプ電圧を決定するための基準電圧Ｖｃが印加されている。信号入力線の電圧ＶinがＶｃ＋Ｖth以上（ＦＥＴの場合；Ｖthはしきい値電圧）またはＶｃ＋Ｖｆ以上（バイポーラトランジスタの場合；Ｖｆはｐｎ接合の順方向電圧）になると、各トランジスタに電流が流れ、信号入力線の電圧上昇が抑えられる。

この場合、第２のトランジスタのサイズに対する第３のトランジスタのサイズ（ミラー比）を大きく設定するほど、第３のトランジスタの電流シンク能力が高くなる。これにより、追加的な製造プロセスを不要としながら、クランプ電圧を一定化できる。

請求項２、３に記載した手段によれば、信号入力線に与えられる電圧が参照電圧よりも低い場合、第２、第３のトランジスタをオフさせる。これにより、クランプ回路に流れるリーク電流による入力電圧の変化を防止することができる。

請求項４に記載した手段によれば、信号入力線と第２の電源線との間に直列に接続された第１、第２および第３のトランジスタと、信号入力線と第２の電源線との間に接続された第４および第５のトランジスタとを備え、第２および第３のトランジスタ、第４および第５のトランジスタは、それぞれカスコード接続されている。第１のトランジスタの第１主端子（ドレインまたはコレクタ）の電圧が２・Ｖth（ＦＥＴの場合）または２・Ｖｆ（バイポーラトランジスタの場合）に固定されるので、入力電圧の大小にかかわらず、第３および第５のトランジスタからなるカレントミラー回路のミラー比を所定値に維持することができる。

第１のトランジスタの制御端子には基準電圧Ｖｃが印加されている。信号入力線の電圧ＶinがＶｃ＋Ｖth以上またはＶｃ＋Ｖｆ以上になると、各トランジスタに電流が流れ、信号入力線の電圧上昇が抑えられる。この場合、第２のトランジスタのサイズに対する第４のトランジスタのサイズおよび第３のトランジスタのサイズに対する第５のトランジスタのサイズ（ミラー比）を大きく設定するほど、第４、第５のトランジスタの電流シンク能力が高くなる。これにより、追加的な製造プロセスを不要としながら、クランプ電圧を一定化できる。

請求項５、６に記載した手段によれば、信号入力線に与えられる電圧が参照電圧よりも低い場合、第３、第５のトランジスタをオフさせる。これにより、クランプ回路に流れるリーク電流による入力電圧の変化を防止することができる。

請求項７に記載した手段によれば、第１のトランジスタの制御端子には、基準電圧として参照電圧が印加されているので、自ずとクランプ電圧を参照電圧よりも高く設定できる。また、基準電圧を生成する回路を別途設ける必要がないので、レイアウト面積を低減することができる。

請求項８に記載した手段によれば、第１の参照電圧とこれよりも低い第２の参照電圧とを有するヒステリシスコンパレータを採用する場合、第１のトランジスタの制御端子には、基準電圧として第１の参照電圧を印加すればよい。

請求項９に記載した手段によれば、信号入力線と第１、第２の電源線との間には、それぞれダイオード接続されたＦＥＴからなる入力保護回路が接続されている。これにより、ＥＳＤにより生じるサージや過大な入力電圧に対し、一層確実に保護することができる。

請求項１０に記載した手段によれば、信号入力線においてクランプ回路が接続される位置よりも入力側には抵抗が介挿されているので、クランプ回路の通電時に当該抵抗で電圧降下を発生させてコンパレータの入力電圧を確実にクランプできる。

（第１の実施形態）
以下、本発明の第１の実施形態について図１を参照しながら説明する。
図１は、半導体集積回路装置内に形成されたクランプ機能付コンパレータの構成図である。ＩＣ１は、一般的なＣＭＯＳプロセスにより製造されており、例えば車載ＥＣＵ（Electronic Control Unit）の制御基板に搭載されている。ＩＣ１は、車載センサなどからの信号電圧を入力する信号入力端子１ａ、電源電圧ＶDD（例えば５Ｖ）が供給される電源端子１ｂ、１ｃなど種々の端子を有している。

ＩＣ１のチップにおいて、端子１ａからの入力部には、ＥＳＤ（Electro Static Discharge）により生じるサージ電圧などの過大な入力電圧に対して保護する入力保護回路２が形成されており、その後段にはクランプ機能付コンパレータ３が形成されている。クランプ機能付コンパレータ３は、クランプ回路４とヒステリシスコンパレータ５とから構成されている。ＩＣ１には、この他にも図示しない種々の回路が形成されている。

ＩＣチップの信号入力線６、高電位側の電源線７（第１の電源線）、低電位側の電源線８（第２の電源線）は、それぞれ端子１ａ、１ｂ、１ｃに接続されている。入力保護回路２において、信号入力線６と電源線７、８との間には、それぞれゲート・ソース間が接続されたＰチャネル型ＦＥＴ９、Ｎチャネル型ＦＥＴ１０が接続されている。ＩＣ１の端子１ａに外付けされる抵抗１１を介して、端子１ａにＶDD＋Ｖｆ（Ｖｆはｐｎ接合の順方向電圧）以上の電圧または−Ｖｆ以下の電圧が印加されると、ダイオード接続されたＦＥＴ９またはＦＥＴ１０がオンして端子１ａの電圧を制限する。信号入力線６に介在する抵抗１２は、サージがＩＣ１の内部に侵入することを防止するために設けられている。

クランプ回路４は、信号入力線６と電源線８との間に直列に接続されたＰチャネル型ＦＥＴ１３とＮチャネル型ＦＥＴ１４および信号入力線６と電源線８との間に接続されたＮチャネル型ＦＥＴ１５を備えている。これらＦＥＴ１３〜１５は、本発明でいう第１〜第３のトランジスタであって、ドレインが第１主端子、ソースが第２主端子、ゲートが制御端子に相当する。ＦＥＴ１３のゲートには、クランプ電圧ＶCLを決定するための基準電圧として参照電圧ＶＨ（後述）が与えられている。

ＦＥＴ１４と１５のゲートは接続されており、スイッチ回路１６を介してＦＥＴ１３、１４のドレインに接続されている。ＦＥＴ１４、１５のゲートと電源線８との間にはスイッチ回路１７が接続されている。これらスイッチ回路１６、１７は、Ｐチャネル型ＦＥＴとＮチャネル型ＦＥＴとを組み合わせたＣＭＯＳスイッチにより構成されている（後述するスイッチ回路２４、２５も同様）。ヒステリシスコンパレータ５からの信号ＳｃがＬレベルのとき、スイッチ回路１６がオフ、スイッチ回路１７がオンとなり、信号ＳｃがＨレベルのとき、スイッチ回路１６がオン、スイッチ回路１７がオフとなる。

ヒステリシスコンパレータ５は、コンパレータ１８、第１の参照電圧ＶＨとこれよりも低い第２の参照電圧ＶＬとを生成する分圧回路１９、コンパレータ１８の出力信号に応じて参照電圧ＶＨ、ＶＬの一方を選択する切換回路２０から構成されている。ここで、分圧回路１９は、電源線７、８間に直列接続された抵抗２１〜２３から構成されている。切換回路２０は、参照電圧ＶＨ、ＶＬを持つ各ノードとコンパレータ１８の反転入力端子との間に接続されたスイッチ回路２４、２５と、コンパレータ１８の出力端子に対し直列に接続されたインバータ２６、２７から構成されている。

コンパレータ１８の出力信号がＬレベルのときスイッチ回路２４がオン、スイッチ回路２５がオフとなり、Ｈレベルのときスイッチ回路２４がオフ、スイッチ回路２５がオンとなる。また、インバータ２７の出力信号が、上述したスイッチ回路１６、１７をオンオフする信号Ｓｃとなる。なお、コンパレータ１８からの出力信号は、バッファ回路２８を介して図示しない制御回路に出力されている。

次に、本実施形態の作用および効果を説明する。
ヒステリシスコンパレータ５は、端子１ａへの入力電圧が参照電圧ＶＬより低い場合、参照電圧ＶＨと入力電圧とを比較し、端子１ａへの入力電圧が参照電圧ＶＨよりも高くなると、参照電圧ＶＬと入力電圧とを比較する。

クランプ回路４は、信号入力線６の電圧がクランプ電圧ＶCLを超えて上昇することを抑制する。ヒステリシスコンパレータ５を正常に動作させるため、クランプ電圧ＶCLは参照電圧ＶＨよりも高く設定する必要がある。また、ＩＣ１を過大な電圧から保護するため、クランプ電圧ＶCLは、ＩＣ１の素子耐圧よりも低い値に設定する必要がある。なお、低耐圧の素子を用いたＩＣ１の場合、素子耐圧はＶDD＋Ｖｆよりも低くなるため、入力保護回路２だけでは十分な保護が図れない。

本実施形態のクランプ回路４では、ＦＥＴ１３のゲートに参照電圧ＶＨが与えられているので、クランプ回路４のクランプ電圧ＶCL（＝ＶＨ＋Ｖth；ＶthはＦＥＴ１３のしきい値電圧）は必ず参照電圧ＶＨよりも高くなる。従って、本実施形態のクランプ回路４では、ＶＨ＋Ｖth＜素子耐圧となるように設定すればよい。

信号入力線６の電圧が参照電圧ＶＨよりも低い場合には、クランプ回路４を動作させる必要がないため、信号ＳｃがＬレベルの期間はスイッチ回路１６をオフ、スイッチ回路１７をオンして、ＦＥＴ１４、１５をオフさせている。これにより、クランプ回路４を介したリーク電流による信号入力線６の電圧変化（電圧誤差）を抑制することができる。

信号入力線６の電圧が参照電圧ＶＨ以上になり信号ＳｃがＨレベルになると、スイッチ回路１６がオン、スイッチ回路１７がオフとなり、クランプ回路４が動作可能となる。入力電圧がさらに上昇してクランプ電圧ＶCL以上になると、ＦＥＴ１３がオンとなり、抵抗１１、端子１ａ、抵抗１２を介してＦＥＴ１３、１４に電流が流れ、それに応じてＦＥＴ１５に電流が流れる。このとき、ＦＥＴ１４に対してＦＥＴ１５の素子サイズを大きく設定するほど、ＦＥＴ１４、１５からなるカレントミラー回路のミラー比が大きくなり、ＦＥＴ１５の電流シンク能力が高まる。その結果、信号入力線６の電圧を精度よく所望のクランプ電圧ＶCLにクランプすることができる。

以上説明したように、クランプ回路４は、ヒステリシスコンパレータ５における比較動作を妨げることなく、素子耐圧を超える過大な電圧からＩＣ１を保護することができる。この場合、クランプ回路４を構成するＦＥＴ１４と１５のミラー比を大きく設定するほど、高精度のクランプ電圧ＶCLを得られる。クランプ回路４には、従来技術で用いられていたＤ−Ｎウェルが不要であり、通常のＣＭＯＳプロセスにより製造することができるため、製造コストを低減することができる。

信号入力線６においてクランプ回路４が接続される位置よりも入力側には抵抗１２が介挿されており、さらに端子１ａの外側には抵抗１１が接続されているので、クランプ回路４の通電時に抵抗１１、１２で電圧降下を発生させて、ヒステリシスコンパレータ５への入力電圧を確実にクランプすることができる。また、入力電圧が参照電圧ＶＨよりも低いときにＦＥＴ１４、１５をオフさせるので、クランプ回路４のリーク電流に起因する信号入力線６の電圧誤差を抑制することができる。

ＦＥＴ１３のゲートに基準電圧として参照電圧ＶＨが印加されているので、クランプ電圧ＶCLは参照電圧ＶＨよりも必ず高くなり、コンパレータ１８の比較動作を妨げることがない。また、基準電圧を生成する回路を別途設ける必要がないので、レイアウト面積ひいてはチップ面積を低減することができる。

（第２の実施形態）
以下、本発明の第２の実施形態について図２を参照しながら説明する。
図２も、図１と同様に製造される半導体集積回路装置内に形成されたクランプ機能付コンパレータの構成図である。図１と同一構成部分には同一符号を付して示し、以下異なる構成部分について説明する。

ＩＣ３１は、信号入力端子３１ａ、電源電圧ＶDDが供給される電源端子３１ｂ、３１ｃなど種々の端子を有している。ＩＣ３１のチップにおいて、入力保護回路２の後段にはクランプ機能付コンパレータ３２が形成されている。クランプ機能付コンパレータ３２は、クランプ回路３３とヒステリシスコンパレータ５とから構成されている。

クランプ回路３３は、信号入力線６と電源線８との間に直列に接続されたＦＥＴ１３、３４、１４および信号入力線６と電源線８との間に接続されたＦＥＴ３５、１５を備えている。ＦＥＴ１３、３４のドレインとＦＥＴ３４、３５のゲートは接続されており、ＦＥＴ１４、１５とＦＥＴ３４、３５とがカスコード接続された回路形態を備えている。ＦＥＴ１３、３４、１４、３５、１５は、本発明でいう第１、第２、第３、第４、第５のトランジスタに相当する。

本実施形態によっても第１の実施形態と同様の作用、効果が得られる。さらに、クランプ回路３３の構成をカスコード接続とすることで、ＦＥＴ１３のドレイン電圧がほぼ２・Ｖth（ＶthはＦＥＴのしきい値電圧）に固定される。従って、信号入力線６の電圧の大小にかかわらず、ＦＥＴ１４、１５からなるカレントミラー回路のミラー比を所定値に維持することができる。

（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
第１のトランジスタであるＦＥＴ１３のゲートには第１の参照電圧を印加したが、クランプ電圧ＶCLがヒステリシスコンパレータ５の参照電圧ＶＨよりも高く且つ素子耐圧よりも低い電圧となる限りにおいて、他の任意の電圧を印加してもよい。

クランプ回路４、３３は、高電位側の電源電圧を超える電圧についてクランプ動作するものであるが、低電位側の電源電圧より低い電圧についてクランプ動作する構成としてもよい。この場合には、本発明でいう第１、第２の電源線をそれぞれ電源線８、７とし、第１の参照電圧をそれぞれＶＬ、ＶＨとすればよい。さらに、高電位側の電源電圧より高い電圧についてのクランプ回路と、低電位側の電源電圧より低い電圧についてのクランプ回路とを組み合わせてもよい。

クランプ回路をウィルソン型の接続形態により構成してもよい。
ヒステリシスコンパレータ５に替えて、ヒステリシスを持たないコンパレータを採用してもよい。
第１ないし第５のトランジスタは、バイポーラトランジスタであってもよい。この場合、コレクタが第１主端子、エミッタが第２主端子、ベースが制御端子に相当する。
スイッチ回路１６、１７は省略可能である。
入力保護回路２は省略可能である。
抵抗１１、１２の何れか一方或いは両方は省略可能である。

本発明の第１の実施形態を示すクランプ機能付コンパレータの構成図 本発明の第２の実施形態を示す図１相当図

符号の説明

図面中、２は入力保護回路、３、３２はクランプ機能付コンパレータ、４、３３はクランプ回路、５はヒステリシスコンパレータ（コンパレータ）、６は信号入力線、７、８は電源線（第１、第２の電源線）、９、１０はＦＥＴ、１１、１２は抵抗、１３、１４、１５はＦＥＴ（第１の実施形態において第１、第２、第３のトランジスタ）、１３、３４、１４、３５、１５はＦＥＴ（第２の実施形態において第１、第２、第３、第４、第５のトランジスタ）である。

Claims (10)

1. 第１、第２の電源線から電源電圧の供給を受けて動作し、信号入力線に与えられる電圧と参照電圧とを比較するコンパレータと、前記信号入力線と前記第２の電源線との間に設けられたクランプ回路とを備え、
   前記クランプ回路は、前記信号入力線と前記第２の電源線との間に直列に接続された第１および第２のトランジスタと、前記信号入力線と前記第２の電源線との間に接続された第３のトランジスタとを備え、前記第１および第２のトランジスタの第１主端子と前記第２および第３のトランジスタの制御端子は共通に接続されており、前記第１のトランジスタの制御端子には前記信号入力線に対するクランプ電圧を決定するための基準電圧が印加されていることを特徴とするクランプ機能付コンパレータ。
2. 前記信号入力線に与えられる電圧が前記参照電圧よりも低い場合、前記第２および第３のトランジスタをオフ状態にすることを特徴とする請求項１記載のクランプ機能付コンパレータ。
3. 前記信号入力線に与えられる電圧が前記参照電圧よりも低い場合、前記第２および第３のトランジスタの制御端子と第２主端子との間を短絡するとともに、前記第１および第２のトランジスタの第１主端子から前記第２および第３のトランジスタの制御端子を切り離すことを特徴とする請求項２記載のクランプ機能付コンパレータ。
4. 第１、第２の電源線から電源電圧の供給を受けて動作し、信号入力線に与えられる電圧と参照電圧とを比較するコンパレータと、前記信号入力線と前記第２の電源線との間に設けられたクランプ回路とを備え、
   前記クランプ回路は、前記信号入力線と前記第２の電源線との間に直列に接続された第１、第２および第３のトランジスタと、前記信号入力線と前記第２の電源線との間に接続された第４および第５のトランジスタとを備え、前記第１のトランジスタの第１主端子、前記第２のトランジスタの第１主端子と制御端子および前記第４のトランジスタの制御端子は共通に接続されており、前記第２のトランジスタの第２主端子、前記第３のトランジスタの第１主端子と制御端子および前記第５のトランジスタの制御端子は共通に接続されており、前記第４のトランジスタの第２主端子と前記第５のトランジスタの第１主端子は共通に接続されており、前記第１のトランジスタの制御端子には前記信号入力線に対するクランプ電圧を決定するための基準電圧が印加されていることを特徴とするクランプ機能付コンパレータ。
5. 前記信号入力線に与えられる電圧が前記参照電圧よりも低い場合、前記第３および第５のトランジスタをオフ状態にすることを特徴とする請求項４記載のクランプ機能付コンパレータ。
6. 前記信号入力線に与えられる電圧が前記参照電圧よりも低い場合、前記第３および第５のトランジスタの制御端子と第２主端子との間を短絡するとともに、前記第２のトランジスタの第２主端子および前記第３のトランジスタの第１主端子から前記第３および第５のトランジスタの制御端子を切り離すことを特徴とする請求項５記載のクランプ機能付コンパレータ。
7. 前記第１のトランジスタの制御端子には、前記基準電圧として前記参照電圧が印加されていることを特徴とする請求項１ないし６の何れかに記載のクランプ機能付コンパレータ。
8. 前記コンパレータは、第１の参照電圧とこれよりも低い第２の参照電圧とを有するヒステリシスコンパレータであって、
   前記第１のトランジスタの制御端子には、前記基準電圧として前記第１の参照電圧が印加されていることを特徴とする請求項１ないし６の何れかに記載のクランプ機能付コンパレータ。
9. 前記信号入力線と前記第１、第２の電源線との間には、それぞれゲート・ソース間が接続されたＦＥＴからなる入力保護回路が接続されていることを特徴とする請求項１ないし８の何れかに記載のクランプ機能付コンパレータ。
10. 前記信号入力線において前記クランプ回路が接続される位置よりも入力側には抵抗が介挿されていることを特徴とする請求項１ないし９の何れかに記載のクランプ機能付コンパレータ。

Images