KR101454766B1

KR101454766B1 - 입력 보호 회로

Info

Publication number: KR101454766B1
Application number: KR1020130022550A
Authority: KR
Inventors: 카즈히데 야스다; 히로아키 하기와라
Original assignee: 요코가와 덴키 가부시키가이샤
Priority date: 2012-03-02
Filing date: 2013-03-02
Publication date: 2014-10-27
Also published as: CN103293352A; EP2634806A1; US20130229740A1; EP2634806B1; CN103293352B; KR20130100753A; US9118180B2; JP2013211522A; JP5594546B2

Abstract

입력 보호 회로는, 입력 전압이 인가되는 입력 단자와, 입력 전압이 입력되는 전자 회로 사이에 직렬로 접속되어 있고, 상기 입력 전압이 상기 전자 회로의 정전원 전압보다 높은 경우에 오프 상태가 되는 전계 효과형의 제1 트랜지스터와, 제1 트랜지스터와 상기 전자 회로 사이에 직렬로 접속되어 있고, 상기 입력 전압이 상기 전자 회로의 부전원 전압보다 낮은 경우에 오프 상태가 되는 전계 효과형의 제2 트랜지스터와, 상기 입력 전압에 기초하여, 상기 제1 및 제2 트랜지스터의 게이트ㆍ소스간 전압을, 상기 전자 회로의 전원 전압 범위 내의 전압으로 유지하는 전압 제어 회로를 구비한다.

Description

입력 보호 회로 {INPUT PROTECTION CIRCUIT}

본 개시는, 입력 보호 회로에 관한 것이다.

입력 전압을 고정밀도로 측정하는 전압 측정 장치 등의 전자 장치에는, 입력 보호 회로를 갖는 것이 있다. 입력 보호 회로는, 입력 단자에 과대한 전압이 인가되었을 때에, 내부 회로를 보호한다. 종래의 전자 장치에 있어서의 입력 보호 회로의 일례를 도 8에 나타낸다. 입력 보호 회로(2)는, 과대한 입력 전압(Vin)으로부터 전압 측정 회로(1)를 보호한다. 전압 측정 회로(1)에는, 정극(正極)측의 전원 전압인 정전원 전압(VDD)과, 부극(負極)측의 전원 전압인 부전원 전압(VSS)이 공급되어 있다. 전압 측정 회로(1)는, 고정밀도로 아날로그 전압 측정을 행한다.

입력 보호 회로(2)에서는, 입력 전압(Vin)이 인가되는 입력 단자(3)와 전압 측정 회로(1) 사이에, NMOSFET(Negative channel Metal-Oxide-Semiconductor Field-Effect Transistor)(4)과 PMOSFET(Positive channel Metal-Oxide-Semiconductor Field-Effect Transistor)(5)이 직렬 접속되어 있다. NMOSFET(4)의 게이트 단자에 정전원 전압(VDD)이 인가된다. PMOSFET(5)의 게이트 단자에 부전원 전압(VSS)이 인가된다.

NMOSFET(4)의 드레인은, 입력 단자(3)에 접속되어 있다. 그 소스는, PMOSFET(5)의 드레인에 접속되어 있다. PMOSFET(5)의 소스는, 전압 측정 회로(1)에 접속되어 있다.

입력 전압(Vin)이, 전압 측정 회로(1)의 전원 전압 범위 내(VDD~VSS)에 있는 경우, NMOSFET(4) 및 PMOSFET(5)의 게이트ㆍ소스간 전압은, 입력 전압(Vin)의 값에 따라, 0V~VDD+｜VSS｜의 범위에서 변화한다. 이때, NMOSFET(4) 및 PMOSFET(5)은, 모두 온 상태가 된다. 따라서, 입력 전압(Vin)이 NMOSFET(4) 및 PMOSFET(5)을 통해 Vic로서 전압 측정 회로(1)에 입력된다. 단, 간단히 하기 위하여, MOSFET(4 및 5)의 스레시홀드 전압은, 0V로 한다.

입력 전압(Vin)이, 전압 측정 회로(1)의 정전원 전압(VDD)보다 커진 경우, NMOSFET(4)이 오프 상태가 된다. 이 때문에, 입력 전압(Vin)은, 전압 측정 회로(1)에 입력되지 않는다. 입력 전압(Vin)이, 전압 측정 회로(1)의 부전원 전압(VSS)보다 부전위측으로 커진 경우, PMOSFET(5)이 오프 상태가 된다. 이 때문에, 입력 전압(Vin)은, 전압 측정 회로(1)에 입력되지 않는다. 이 스위칭 동작에 의해, 전압 측정 회로(1)가 과대한 입력 전압으로부터 보호된다. 이러한 종류의 종래 기술은, 예를 들어, 하기 미국 특허공보 제5389811호 명세서에 기재되어 있다.

미국 특허공보 제5389811호

본 개시에 있어서의 하나의 목적은, 과대한 입력 전압으로부터 전계 효과 트랜지스터의 게이트ㆍ소스간을 보호하는 것을 가능하게 하는 입력 보호 회로를 제공하는 것에 있다.

또한, 본 개시에 있어서의 다른 목적은, 다이오드를 통해 게이트ㆍ소스간에 흐르는 리크 전류를 억제하는 것을 가능하게 하는 입력 보호 회로를 제공하는 것에 있다.

이 입력 보호 회로는, 과대한 입력 전압으로부터 전계 효과형 트랜지스터의 게이트ㆍ소스간을 보호하는 것을 가능하게 한다.

도 1은, 제1 실시형태에 관련된 입력 보호 회로가 접속된 전압 측정 회로를 구비하는 전압 측정 장치의 회로 구성을 나타내는 도면이다.
도 2는, 제2 실시형태에 관련된 입력 보호 회로가 접속된 전압 측정 회로를 구비하는 전압 측정 장치의 회로 구성을 나타내는 도면이다.
도 3은, 제2 실시형태에 관련된 입력 보호 회로에 있어서의 게이트 바이어스 회로의 구성을 나타내는 도면이다.
도 4는, 제2 실시형태에 관련된 입력 보호 회로에 대응하는, 일반적인 입력 보호 회로를 갖는 전압 측정 장치의 회로 구성을 나타내는 도면이다.
도 5A 및 도 5B는, 제너 다이오드와 대체 가능한 PN 접합형 다이오드를 나타내고, 도 5A는, 역방향 접속되는 1개의 다이오드를 나타내고, 도 5B는, 순방향 접속되는 복수의 다이오드를 나타낸다.
도 6은, 제3 실시형태에 관련된 입력 보호 회로가 접속된 전압 측정 회로를 구비하는 전압 측정 장치의 회로 구성을 나타내는 도면이다.
도 7은, 제3 실시형태에 관련된 입력 보호 회로의 게이트 바이어스 회로의 구성을 나타내는 도면이다.
도 8은, 종래의 입력 보호 회로가 접속된 전압 측정 회로를 구비하는 전압 측정 장치의 회로도이다.
도 9는, 종래의 다른 입력 보호 회로가 접속된 전압 측정 회로를 구비하는 전압 측정 장치의 회로도이다.

하기의 상세 설명에서는, 설명을 목적으로, 개시된 실시형태에 대한 완벽한 이해를 위해 다양하고 자세한 내용이 명기되어 있다. 그러나 하나 혹은 그 이상의 실시형태가 이와 같은 구체적인 설명 없이 실시될 수 있다. 다른 예에서는 주지의 구조와 장치들을 도면의 간략화를 위해 개략적으로 제시한다.

도 8에 나타낸 입력 보호 회로(2)에서는, 일반적으로 MOSFET의 게이트ㆍ소스간 내압은, 드레인ㆍ소스간 내압보다 훨씬 낮아, 최대라도 30V 정도이다. 게이트ㆍ소스간의 인가 전압이 내압을 초과하면, MOSFET은 파손된다. 이 때문에, MOSFET(4 및 5)의 게이트ㆍ소스간 내압은, 과대한 입력 전압(Vin)으로부터 전압 측정 회로(1)를 보호하는 것의 제약이 된다.

그래서, 도 9에 나타내는 회로에서는, MOSFET(4 및 5)의 게이트ㆍ소스간에, 제너 다이오드(7 및 8)가 접속되어 있다. 이에 의해, 게이트ㆍ소스간의 전압이 내압 이내로 클램프된다.

입력 전압(Vin)이 인가되면, 제너 다이오드(7 또는 8)에는, 게이트측에서 소스측을 향하는 리크 전류(i)가 흐른다. 이 리크 전류(i)는, 입력 전압(Vin)이 높아져 MOSFET의 게이트ㆍ소스간의 인가 전압이 높아지면, 지수 함수적으로 증가한다. 이 때문에, 입력 전압(Vin)이 조금이라도 높아지면, 리크 전류는 크게 증가한다. 전압 측정 회로(1)와 같이, 고정밀도로 아날로그 전압 측정을 행하는 회로는, 이러한 리크 전류의 증대를 허용하기가 곤란하다. 즉, 이러한 리크 전류의 증대는, 회로에 악영향을 미친다.

본 개시에 있어서의 하나의 목적은, 과대한 입력 전압으로부터 전계 효과 트랜지스터의 게이트ㆍ소스간을 보호하는 것을 가능하게 하는 입력 보호 회로를 제공하는 것에 있다. 또한, 본 개시에 있어서의 다른 목적은, 다이오드를 통해 게이트ㆍ소스간에 흐르는 리크 전류를 억제하는 것을 가능하게 하는 입력 보호 회로를 제공하는 것에 있다.

이하, 첨부 도면을 참조하여, 본 개시의 실시형태에 대해 상세하게 설명한다.

(제1 실시형태의 구성)

도 1은, 제1 실시형태에 관련된 전압 측정 회로(전자 회로)(1)를 구비하는 전압 측정 장치의 회로 구성을 나타낸다. 전압 측정 회로(1)에는, 제1 실시형태에 관련된 입력 보호 회로(10)가 접속되어 있다. 전압 측정 회로(1)에는, 정극측의 전원 전압인 정전원 전압(VDD)과, 부극측의 전원 전압인 부전원 전압(VSS)이 인가된다. 전압 측정 회로(1)는, 고정밀도로 아날로그 전압 측정을 행한다.

입력 보호 회로(10)는, 입력 전압(Vin)이 인가되는 입력 단자(3)와 전압 측정 회로(1) 사이에 배치되어 있다. 입력 보호 회로(10)는, NMOSFET(4) 및 PMOSFET(5)과, 제너 다이오드(12 및 13)와, 전압 시프트 회로(11)를 갖고 있다.

NMOSFET(제1 트랜지스터)(4) 및 PMOSFET(제2 트랜지스터)(5)은, 입력 단자(3)와 전압 측정 회로(1) 사이에 직렬로 접속되어 있다. NMOSFET(4)의 드레인은, 입력 단자(3)에 접속되어 있다. NMOSFET(4)의 소스는, PMOSFET(5)의 드레인에 접속되어 있다. PMOSFET(5)의 소스는, 전압 측정 회로(1)에 접속되어 있다.

NMOSFET(4)은, 입력 전압(Vin)이 전압 측정 회로(1)의 정전원 전압보다 큰 경우, 오프 상태가 된다. PMOSFET(5)은, 입력 전압(Vin)이 전압 측정 회로(1)의 부전원 전압보다 작은 경우, 오프 상태가 된다.

제너 다이오드(제1 다이오드)(12)는, NMOSFET(4)의 게이트ㆍ소스간에 접속되어 있다. 제너 다이오드(제2 다이오드)(13)는, PMOSFET(5)의 게이트ㆍ소스간에 접속되어 있다. 전압 시프트 회로(11)는, PMOSFET(5)의 소스와 전압 측정 회로(1)의 접속선과, MOSFET(4 및 5)의 게이트단 사이에 접속되어 있다.

전압 시프트 회로(전압 제어 회로)(11)는, 오피 앰프로 이루어지는 전압 버퍼(14)와, 레벨 시프트 회로(15 및 16)를 구비하고 있다. 전압 버퍼(14)의 비반전 입력 단자(+)는, PMOSFET(5)의 소스단과 전압 측정 회로(1)의 접속선에 접속되어 있다. 전압 버퍼(14)의 반전 입력 단자(-)는, 출력 단자에 접속되어 있다. 전압 버퍼(14)는, 전압 측정 회로(1)로의 입력 전압(Vic)을 모니터한다. 전압 버퍼(14)의 출력 전압을 Vm으로 하면, Vm≒Vic가 된다.

레벨 시프트 회로(제1 레벨 시프트 회로)(15)는, 전압 버퍼(14)의 출력 단자와 NMOSFET(4)의 게이트단 사이에 접속되어 있다. 레벨 시프트 회로(15)는, 입력된 전압을 소정 전압(레벨 시프트 전압)(Vs)만큼 정전위측으로 시프트한다. 따라서, 레벨 시프트 회로(15)는, 전압 버퍼(14)의 출력 전압 Vm과 Vs의 합인, Vm+Vs(≒Vin+Vs)를 출력한다. 이 전압은, NMOSFET(4)의 게이트단에 인가된다.

레벨 시프트 회로(제2 레벨 시프트 회로)(16)는, 전압 버퍼(14)의 출력 단자와 PMOSFET(5)의 게이트단 사이에 접속되어 있다. 레벨 시프트 회로(16)는, 입력된 전압을 소정 전압(레벨 시프트 전압)(Vs)만큼 부전위측으로 시프트한다. 따라서, 레벨 시프트 회로(16)는, 전압 버퍼(14)의 출력 전압 Vm과 Vs의 차인, 전압 Vm-Vs(≒Vin-Vs)를 출력한다. 이 전압은, PMOSFET(5)의 게이트단에 인가된다.

이 구성에서는, NMOSFET(4)의 게이트ㆍ소스간 전압은, 제너 다이오드(12)의 역바이어스 전압(소정 전압(Vs))이다. Vs는, 정전원 전압(VDD)보다 작아지도록 설정되어 있다. 한편, PMOSFET(5)의 게이트ㆍ소스간 전압은, 제너 다이오드(13)의 역바이어스 전압이다. 이 역바이어스 전압은, -Vs이다. -Vs는, 부전원 전압(VSS)보다 커지도록 설정되어 있다. 즉, Vs는, 정전원 전압(VDD)보다 작음과 함께, 부전원 전압(VSS)보다 크다. 이에 의해, MOSFET(4 및 5)의 게이트ㆍ드레인간 전압 +Vs~-Vs는, 전원 전압 범위(VDD~VSS) 내의 전압값이 된다.

이와 같이, 전압 시프트 회로(11)는, 입력 전압(Vin)인 Vic를 트래킹함으로써(즉, 입력 전압(Vin)인 Vic에 기초하여), MOSFET(4 및 5)의 게이트 전위를 설정한다. 이에 의해, 전압 시프트 회로(11)는, MOSFET(4 및 5)의 게이트ㆍ소스간 전압을, 일정하게 또한 전원 전압 범위(VDD~VSS) 내의 전압값으로 유지한다.

(제1 실시형태의 동작)

이하, 도 1에 나타내는 제1 실시형태에 관련된 입력 보호 회로(10)의 동작에 대해, 상세하게 설명한다. 입력 전압(Vin)이 전압 측정 회로(1)의 전원 전압 범위(VDD~VSS) 내에 있는 경우, NMOSFET(4) 및 PMOSFET(5)의 게이트ㆍ소스간 전압의 크기는, 입력 전압(Vin)에 상관없이, 소정 전압 ｜Vs｜가 된다. 단, 소정 전압 ｜Vs｜는 NMOSFET(4) 및 PMOSFET(5)을 온하기 위한 최저한의 값으로 설정되어 있다. 따라서, 입력 전압(Vin)이 전원 전압 범위(VDD~VSS) 내에 있는 경우, NMOSFET(4) 및 PMOSFET(5)은, 온 상태에 있다. 전압(Vic)은, 이들 MOSFET(4 및 5)을 통해, 전압 측정 회로(1)에 입력된다. 그 결과, 전압 측정 회로(1)는, 입력 전압(Vin)을 고정밀도로 측정한다.

입력 전압(Vin)이 전압 측정 회로(1)의 정전원 전압(VDD)보다 큰 경우, NMOSFET(4)이 오프 상태가 된다. 이 때문에, 입력 전압(Vin)은, 전압 측정 회로(1)에 입력되지 않는다. 또한, 입력 전압(Vin)이 전압 측정 회로(1)의 부전원 전압(VSS)보다 부전위측으로 커진 경우, PMOSFET(5)이 오프 상태가 된다. 이 때문에, 입력 전압(Vin)은, 전압 측정 회로(1)에 입력되지 않는다. 이 스위칭 동작에 의해, 전압 측정 회로(1)는, 과대한 입력 전압으로부터 보호된다.

입력 전압(Vin)이, 전압 측정 회로(1)의 전원 전압 범위(VDD~VSS)를 초과하여 정전위측 및 부전위측으로 더욱 커지면, NMOSFET(4) 또는PMOSFET(5)의 게이트ㆍ소스간 전압도 커진다. 이들 게이트ㆍ소스간 전압은, 게이트ㆍ소스간 내압을 넘기 전에, 제너 다이오드(12 및 13)에 의해 클램프된다.

이때, 제너 다이오드(12 및 13)의 역바이어스 전압인, MOSFET(4 및 5)의 게이트ㆍ소스간 전압은, 전원 전압 범위(VDD~VSS) 내의 전압으로 유지되어 있다. 이 때문에, 종래와 같이 MOSFET의 게이트단에 전원 전압(VDD 또는 VSS)을 인가하는 구성에 비하여, 역바이어스 전압이 작아진다. 이 때문에, 제너 다이오드(12 및 13)를 흐르는 리크 전류가 작아진다.

(제1 실시형태의 효과)

이상과 같이, 제1 실시형태에 관련된 입력 보호 회로(10)에서는, 입력 단자(3)에 입력 전압(Vin)이 인가된다. 또한, 전압 측정 회로(1)에 인가 전압(Vic)이 입력된다. 이들 입력 단자(3)와 전압 측정 회로(1) 사이에, 적어도 2개의 전계 효과형 트랜지스터로서의 NMOSFET(4) 및 PMOSFET(5)이 직렬로 접속되어 있다. 입력 전압(Vin)이 전압 측정 회로(1)의 전원 전압(VDD~VSS)의 범위에서 벗어난 경우, MOSFET(4 및 5) 중 하나가 오프가 된다. 이에 의해, 전압 측정 회로(1)에 과대한 전압이 입력되는 것이 저지된다.

입력 보호 회로(10)에서는, NMOSFET(4)의 게이트ㆍ소스간에 제너 다이오드(12)가 접속되어 있다. 또한, PMOSFET(5)의 게이트ㆍ소스간에 제너 다이오드(13)가 접속되어 있다. 입력 보호 회로(10)는, 추가로 전압 시프트 회로(11)를 구비하고 있다. 전압 시프트 회로(11)는, 입력 전압(Vin)인 Vic를 트래킹함으로써(즉, 입력 전압(Vin)인 Vic에 기초하여), MOSFET(4 및 5)의 게이트ㆍ소스간 전압을, 일정하게 또한 전원 전압 범위(VDD~VSS) 내의 전압값으로 유지하도록, MOSFET(4 및 5)의 게이트 전위를 생성한다.

이 구성에 의하면, 제너 다이오드(12 및 13)의 역바이어스 전압이, MOSFET(4 및 5)의 게이트ㆍ소스간의 전압이 된다. 이 전압은, 전원 전압 범위 내의 전압(Vs)이다. 이 때문에, 종래와 같이, MOSFET(4 및 5)의 게이트단에 전원 전압(VDD~VSS)을 인가하는 구성에 비하여, 역바이어스 전압이 작아진다. 이 때문에, 제너 다이오드(12 및 13)를 흐르는 리크 전류를 작게 할 수 있다. 따라서, 종래와 같이, 입력 전압(Vin)의 증가에 수반하여 리크 전류가 지수 함수적으로 커지는 것 및, 이 때문에, 예를 들어 고정밀도의 아날로그 전압 측정을 행하는 전압 측정 회로(1)에 악영향이 미치게 되는 것을 억제할 수 있다. 또한, 제너 다이오드(12 및 13)에 의해, MOSFET(4 및 5)의 게이트ㆍ소스간을 보호할 수 있다.

(제2 실시형태의 구성)

도 2는, 제2 실시형태에 관련된 전압 측정 회로(1)를 구비하는 전압 측정 장치의 회로 구성을 나타낸다. 전압 측정 회로(1)에는, 제2 실시형태에 관련된 입력 보호 회로(20)가 접속되어 있다. 입력 보호 회로(20)는, 입력 전압(Vin)이 인가되는 입력 단자(3)와 전압 측정 회로(1) 사이에 배치되어 있다. 입력 보호 회로(20)는, NMOSFET(4) 및 PMOSFET(5)과, 게이트 바이어스 회로(24)와, PMOSFET(25 및 26)과, 제너 다이오드(22 및 23)를 갖고 있다.

NMOSFET(4) 및 PMOSFET(5)은, 입력 단자(3)와 전압 측정 회로(1) 사이에 직렬로 접속되어 있다.

게이트 바이어스 회로(전압 제어 회로)(24)와, PMOSFET(제4 트랜지스터)(25) 및 PMOSFET(제3 트랜지스터)(26)은, PMOSFET(5)의 소스단과 전압 측정 회로(1)의 접속선과, MOSFET(4 및 5)의 게이트단 사이에 접속되어 있다.

제너 다이오드(제1 다이오드)(22)는, NMOSFET(4)의 게이트ㆍ소스간에 접속되어 있다. 제너 다이오드(제2 다이오드)(23)는, PMOSFET(26)의 게이트ㆍ드레인간에 접속되어 있다.

게이트 바이어스 회로(게이트 구동 회로)(24)는, 도 3에 나타내는 바와 같이, 전압 버퍼(241 및 242)와, 레벨 시프트 회로(244, 245, 246 및 247)를 구비하고 있다. 전압(V1, V2, V3 및 V4)의 출력 단자는, 전원과 어스 사이에 다이오드를 통해 접속되어 있다.

전압 버퍼(제1 전압 버퍼)(241)는, MOSFET(4 및 5)을 경유하여 입력되는, 입력 전압(Vin)에 대응하는 전압(Vic)을 모니터함과 함께, 전압(Vo)으로서 출력한다.

레벨 시프트 회로(제1 레벨 시프트 회로)(244)는, 전압 버퍼(241)로부터 출력된 전압(Vo)을 제1 소정 전압(Vs)만큼 정전위측으로 시프트(Vic+Vs)한다. 레벨 시프트 회로(244)는, 이 시프트에 의해 얻어진 전압을 전압 V1로 하여, PMOSFET(25)의 소스단으로 출력한다. 레벨 시프트 회로(245)는, 전압(Vo)을 소정 전압(Vs)만큼 부전위측으로 시프트(Vic-Vs)한다.

레벨 시프트 회로(제2 레벨 시프트 회로)(245)는, 이 시프트에 의해 얻어진 전압을 전압 V2로 하여, PMOSFET(26)의 소스 단자로 출력한다.

전압 버퍼(제2 전압 버퍼)(242)는, 2개의 입력 단자를 갖고 있다. 일방의 입력 단자는, 전압 버퍼(241)의 출력단에 접속되어 있다. 타방의 입력 단자는, 레벨 시프트 회로(245)의 출력단에 접속되어 있다. 또한, 전압 버퍼(242)는, 2개의 출력 단자를 갖고 있다. 일방의 출력 단자는, 레벨 시프트 회로(244)의 출력단에 접속되어 있다. 타방의 출력 단자는, 전압(V3)을 출력한다. 전압 버퍼(242)는, 입력측에 있어서, 출력 전압(V3)를 레벨 시프트 회로(244)의 출력 전압(V1)을, 전위(Va)만큼 시프트한 값으로 설정한다. 이에 의해, 전압 버퍼(242)는 그 출력측에 있어서, 출력 전압(V3)을, 출력 전압(V1), 제2 소정 전압(Vb)(단, Vb≒Va)만큼 시프트한 값으로 설정한다. 또한, 제1 소정 전압(Vs) 및 제2 소정 전압(Vb)은, 전압 측정 회로(1)의 정전원 전압(VDD)보다 작음과 함께, 그 부전원 전압(VSS)보다 크다.

이 동작에 의해, PMOSFET(5)에서는, 소스단에 공급되는 전압(Vic)과 게이트단에 공급되는 전압(V2)의 전위차 Vic-V2가, Va가 된다. 한편, PMOSFET(25)에서는, 게이트단에 공급되는 전압(V3)과 소스단에 공급되는 전압(V1)의 전위차 V1-V3이, Vb가 된다.

레벨 시프트 회로(제3 레벨 시프트 회로)(246) 및 레벨 시프트 회로(제4 레벨 시프트 회로)(247)는, 전압 버퍼(241)로부터 출력된 전압(Vo)을, 각각 소정 전압(Vs)만큼 부전위측으로 시프트(Vic-2×Vs)한다. 레벨 시프트 회로(246 및 247)는, 이 시프트에 의해 얻어진 전압을 전압 V4로 하여, PMOSFET(26)의 게이트단으로 출력한다.

따라서, 게이트 바이어스 회로(24)는, MOSFET(4 및 5) 및 PMOSFET(25 및 26)의 게이트ㆍ소스간 전압이, 일정값(Vs)이 되도록 입력 전압(Vic)(≒입력 전압(Vin))을 트래킹함으로써(즉, 입력 전압(Vic)(≒입력 전압(Vin))에 기초하여), 전압(V1~V4)을 생성한다. 단, 게이트 바이어스 회로(24)로부터 출력되는 전압(V1~V4)은, 전원 전압 범위(VDD~VSS)로부터 벗어나지 않도록 설정되어 있다. 또한, 이들 전압은, V1-V3≒Vic-V2의 관계가 성립하도록 설정되어 있다. 즉, 전압(V1 및 V3)이 인가되는 PMOSFET(25)의 게이트ㆍ소스간 전압(V1-V3)과, PMOSFET(5)의 게이트ㆍ소스간 전압(Vic-V2)은, 거의 항상, 대략 동일해지도록 유지된다.

또한, 입력 전압(Vin)이 전원 전압 VDD-Vs~VSS+2Vs의 범위 내에 있는 경우, 전압(V1~V4)은, 상기 서술한 V1≒Vic+Vs, V2≒Vic-Vs, V3≒Vic 및 V4≒Vic-2Vs의 관계를 만족시킨다.

한편, 입력 전압(Vin)이 전원 전압 VDD-Vs~VSS+2Vs의 범위 밖이 된 경우, 예를 들어, 입력 전압(Vin)이 VDD-Vs 이상이 되는 경우(입력 전압(Vin)이, 정전위측으로 높은 경우), V1=VDD가 된다. 입력 전압(Vin)이 VSS+2Vs 이하가 되는 경우(입력 전압(Vin)이, 부전위측으로 낮은 경우), V4=VSS가 된다. 입력 전압(Vin)이 VSS+Vs 이하가 되는 경우(입력 전압(Vin)이, 부전위측으로 낮은 경우), V2=VSS 또한 V3=V1이 된다.

(제2 실시형태의 동작)

이하, 도 2에 나타내는 제2 실시형태에 관련된 입력 보호 회로(20)의 동작에 대해, 상세하게 설명한다. 입력 전압(Vin)이 전원 전압 범위 VDD-Vs~VSS+2Vs 내에 있는 경우, PMOSFET(25 및 26)의 게이트ㆍ소스간 전압은, 일정값(Vs)으로 유지된다. PMOSFET(25 및 26)은 온이 되고, 저(低)저항 상태가 유지된다. 이 경우, PMOSFET(25 및 26)에서의 전압 강하는 작다. 이 때문에, 게이트 바이어스 회로(24)의 출력 전압(V1 및 V2)은, 그대로의 레벨로, 각 MOSFET(4 및 5)의 게이트단에 인가된다. 이에 의해, MOSFET(4 및 5)의 게이트ㆍ소스간 전압도, 일정값(Vs)으로 유지된다. MOSFET(4 및 5)도 온이 되고, 저저항 상태가 유지된다. MOSFET(4 및 5)이 온 상태가 됨으로써, 입력 전압(Vin)이 전압 측정 회로(1)에 입력된다. 그 결과, 전압 측정 회로(1)가, 입력 전압(Vin)에 대한 고정밀도의 아날로그 전압 측정을 실시한다.

입력 전압(Vin)이 VDD-Vs 이상인 경우, NMOSFET(4)이 오프가 된다. 이 때문에, 입력 전압(Vin)이 전압 측정 회로(1)로는 입력되지 않는다. 한편, 입력 전압(Vin)이 VSS+2Vs 이하일 때, 드레인-벌크간 기생 다이오드가 순방향이 된다. 이 때문에, NMOSFET(4)은, 저저항 그대로이다. 한편, PMOSFET(5)은 오프가 된다. 따라서, 입력 전압(Vin)은 전압 측정 회로(1)로는 입력되지 않는다. 그 결과, 전압 측정 회로(1)가 과대한 입력 전압으로부터 보호된다.

입력 전압(Vin)이, VSS+2Vs보다 부전위측으로 낮아지면, NMOSFET(4)의 게이트ㆍ소스간 전압이 높아진다. 이 때, NMOSFET(4)의 게이트ㆍ소스간 전압이 내압을 초과하지 않도록, 제너 다이오드(22)가 NMOSFET(4)의 게이트ㆍ소스간 전압을 클램프한다. 또한, 입력 전압(Vin)이 VSS+2Vs 이하일 때, PMOSFET(25 및 26)은, PMOSFET(5)과 마찬가지로 오프 상태가 된다. 이 경우, 제너 다이오드(22)에 의한 클램프가 작용해도, PMOSFET(25)이 오프 상태(고저항 상태)가 된다. 이 때문에, 게이트 바이어스 회로(24)의 출력 전류가 제한된다. 그 결과, 게이트 바이어스 회로(24)가, 과대한 전류가 흐르지 않도록 보호된다.

즉, 입력 전압(Vin)이 부(負)의 과대 입력일 때, 게이트 바이어스 회로(24)로의 입력 전압(Vic)과, 출력 전압(V2 및 V4)이 낮아져, V2≒V4≒Vic≒VSS가 된다. 또한, V3≒V1이 된다. 그 결과, PMOSFET(5)의 게이트ㆍ소스간 전압은, 0V가 된다. 이 때문에, PMOSFET(5)은, 고저항의 오프 상태가 된다. 마찬가지로, PMOSFET(25 및 26)의 게이트ㆍ소스간 전압도 0V가 된다. 이 때문에, PMOSFET(25 및 26)은, 고저항의 오프 상태가 된다.

PMOSFET(25 및 26)은, 제너 다이오드(22 및 23)와 직렬로 접속된 전류 제한용 PMOSFET이다. 이들은, 과대한 입력 전압(Vin)이 입력되었을 때에, 고저항이 된다. 따라서, 전압 측정 회로(1)는, 과대한 입력 전압(Vin)으로부터 보호된다. 또한, 과대한 입력 전압에 대한 높은 입력 저항이 유지된다.

도 2에 나타내는 구성에서는, 전류 제한용 PMOSFET(26)의 게이트ㆍ드레인간에 제너 다이오드(23)가 접속되어 있다. 이에 관하여, 일반적인 회로 구성에서는, 도 4에 나타내는 바와 같이, PMOSFET(5)의 게이트ㆍ소스간에 제너 다이오드(23)가 접속된다. 단, 도 4의 회로에서는, 게이트 바이어스 회로(24a)가 입력 전압(Vic)을 트래킹함으로써(즉, 입력 전압(Vin)에 기초하여), 전압(V1 및 V2)을 생성한다. 이 전압(V1)이 저항기(27)를 통해 MOSFET(4)의 게이트단에 인가된다. 한편, 전압(V2)이 저항기(28)를 통해 PMOSFET(5)의 게이트단에 인가된다.

도 2의 회로와 같이, PMOSFET(26)의 게이트ㆍ드레인간에 제너 다이오드(23)를 접속하는 것은, 전류 제한용 PMOSFET(26)이 과대한 입력 전압(Vin)이 입력되었을 때에, 고저항이 되는 것을 이용 가능하게 한다.

도 2에 나타내는 바와 같은, PMOSFET(26)의 게이트ㆍ드레인간에 제너 다이오드(23)가 접속함으로써, 도 4에 나타낸 회로 구성에 비하여, 통상 동작시에 있어서의 제너 다이오드(22)와 제너 다이오드(23)의 역바이어스 전압을, 상기 일반적인 회로 구성에 비하여 보다 동일하게 할 수 있다. 이와 같이, 제너 다이오드(22 및 23)의 역바이어스 전압을 최대한 동일하게 함으로써, 제너 다이오드(22 및 23)의 리크 전류의 불균형에 의해 발생하는 입력 리크 전류가 작아진다.

(제2 실시형태의 효과)

이상과 같이, 제2 실시형태에 관련된 입력 보호 회로(20)는, 입력 전압(Vin)이 인가되는 입력 단자(3)와 전압 측정 회로(1) 사이에 배치되어 있다. 전압 측정 회로(1)에는, 입력 전압(Vin)에 대응하는 전압(Vic)이 인가된다. 입력 보호 회로(20)는, 적어도 2개의 MOSFET(4 및 5)을 갖고 있다. NMOSFET(4) 및 PMOSFET(5)은, 입력 단자(3)와 전압 측정 회로(1) 사이에 직렬로 접속되어 있다. MOSFET(4)은, 입력 단자(3)측에 배치되어 있다. 또한, PMOSFET(5)은, 전압 측정 회로(1)측에 배치되어 있다. 입력 전압(Vin)이 전압 측정 회로(1)의 전원 전압 범위로부터 벗어난 경우, MOSFET(4 및 5) 중 하나가 오프가 된다. 이에 의해, 전압 측정 회로(1)에 과대한 전압이 입력되는 것이 억제된다.

입력 보호 회로(20)는, 추가로, PMOSFET(25, 26)과, 제너 다이오드(22 및 23)와, 게이트 바이어스 회로(24)를 갖고 있다. PMOSFET(25)의 드레인단은, MOSFET(4)의 게이트단에 접속되어 있다. PMOSFET(26)의 드레인단은, MOSFET(4 및 5) 사이의 접속선에 접속되어 있다. PMOSFET(26)의 소스단은, PMOSFET(5)의 게이트단에 접속되어 있다. 제너 다이오드(22)는, MOSFET(4)의 게이트ㆍ소스간에 접속되어 있다. 제너 다이오드(23)는, PMOSFET(26)의 게이트ㆍ드레인간에 접속되어 있다. 게이트 바이어스 회로(24)는, MOSFET(4 및 5)의 게이트ㆍ소스간의 전압이 일정해짐과 함께, PMOSFET(25 및 26)의 게이트ㆍ소스간 전압이 일정해지도록 입력 전압(Vin)을 트래킹함으로써(즉, 입력 전압(Vin)에 기초하여), PMOSFET(25 및 26)의 게이트ㆍ소스간 전압을 생성한다. 게이트 바이어스 회로(24)는, 입력 전압(Vin)이 전압 측정 회로(1)의 전원 전압 범위 VDD-Vs~VSS+2Vs로부터 벗어난 경우, PMOSFET(25)을 오프로 하는 게이트ㆍ소스간 전압(V1 및 V3)과, PMOSFET(26)을 오프로 하는 게이트ㆍ소스간 전압(V2 및 V4)을 생성한다.

입력 보호 회로(20)에서는, 입력 전압(Vin)이 전원 전압 VDD-Vs~VSS+2Vs로부터 벗어나는 경우(입력 전압(Vin)이 과대한 경우), 전류 제한용 PMOSFET(25 및 26)이 고저항이 된다. 이 경우, 입력 전압(Vin)의, 전압 측정 회로(1)를 향하는 경로에 개재 삽입된 MOSFET(4 및 5)도 고저항이 된다. 이 때문에, 과대한 입력 전압(Vin)이 전압 측정 회로(1)에 입력되는 것을 제한할 수 있다. 이에 의해, 전압 측정 회로(1)를 보호할 수 있다.

이와 같이, 과대한 입력 전압(Vin)이 입력되었을 때에, PMOSFET(25 및 26)이 고저항이 된다. 입력 보호 회로(20)에서는, 이 점을 이용하여, 전류 제한용 PMOSFET(26)의 게이트ㆍ드레인간에 제너 다이오드(23)가 접속되어 있다. 일반적인 회로 구성에서는, 제너 다이오드(23)는, 도 4에 나타내는 바와 같이 PMOSFET(5)의 게이트ㆍ소스간에 접속된다. 입력 보호 회로(20)와 같이, PMOSFET(26)의 게이트ㆍ드레인간에 제너 다이오드(23)를 접속함으로써, 통상 동작시에 있어서의 제너 다이오드(22)와 제너 다이오드(23)의 역바이어스 전압을 상기 일반적인 회로 구성에 비하여 보다 동일하게 할 수 있다. 이와 같이, 제너 다이오드(22 및 23)의 역바이어스 전압을 최대한 동일하게 함으로써, 제너 다이오드(22) 및 제너 다이오드(23)의 리크 전류의 불균형에 의해 발생하는 입력 리크 전류를 작게 할 수 있다.

상기 서술한 제1 및 제2 실시형태에 나타낸 제너 다이오드(12, 13, 22 및 23)는, MOSFET(4)의 게이트ㆍ소스간 전압을 내압 내로 억제할 수 있으면 된다. 이들 제너 다이오드는, MOSFET의 게이트ㆍ소스 또는 게이트ㆍ드레인간에 역방향으로 접속된, 도 5A에 나타내는 바와 같은 일반적인 PN 접합형 다이오드(71)여도 된다. 이에 의해, PN 접합형 다이오드(71)의 역방향 특성을 이용한 회로 구성을 실현할 수 있다. 또한, 도 5B에 나타내는 바와 같이, 이들 제너 다이오드는, MOSFET의 게이트ㆍ소스간 또는 게이트ㆍ드레인간에 순방향으로 직렬 접속된, 복수의 PN 접합형 다이오드로 이루어지는 다이오드열(72)이어도 된다. 다이오드(71) 및 다이오드열(72)은, 특수한 제너 다이오드(22 및 23)보다 IC화하기 쉽다.

그런데, 상기한 제2 실시형태에서는, 게이트 바이어스 회로(24)가 입력 전압(Vi)을 트래킹함으로써(즉, 입력 전압(Vin)에 기초하여), 게이트 바이어스 전압(PMOSFET(25 및 26)의 게이트ㆍ소스간 전압)을 생성한다. 이 때문에, 복수의 전압 버퍼(도 3의 전압 버퍼(241 및 242))가 사용된다. 이들 전압 버퍼(241 및 242)는, 수 개의 트랜지스터로 구성된다. 이 때문에, 게이트 바이어스 회로(24)의 회로 규모는, 비교적 커진다. 또한, NMOSFET(4) 및 PMOSFET(5, 25 및 26)에는, 비교적 높은 입력 전압이 인가된다. 이 때문에, 이들 MOSFET으로서, 큰 소자 사이즈 및 큰 고내압을 갖는 MOSFET이 사용된다. 따라서, 입력 보호 회로(20)의 회로 규모는, 더욱 커진다. 이하에 나타내는 제3 실시형태에서는, 입력 보호 회로(20)보다 작은 회로 규모를 갖는 입력 보호 회로(30)에 대해 설명한다.

(제3 실시형태의 구성)

도 6은, 제3 실시형태에 관련된 전압 측정 회로(1)를 구비하는 전압 측정 장치의 회로 구성을 나타낸다. 전압 측정 회로(1)에는, 제3 실시형태에 관련된 입력 보호 회로(30)가 접속되어 있다.

이 입력 보호 회로(30)와 도 2에 나타내는 입력 보호 회로(20)의 구성상의 주요 차이에 대해 설명한다. 입력 보호 회로(30)는, 직렬 접속된 복수의 순방향 다이오드를 포함하는 다이오드열(32)을 갖고 있다. 이 다이오드열(32)은, 입력 보호 회로(20)에 있어서의 제너 다이오드(22)에 대응한다. 입력 보호 회로(30)는, 추가로, 직렬로 접속된 복수의 순방향 다이오드를 포함하는 다이오드열(33)을 갖고 있다. 이 다이오드열(33)은, 입력 보호 회로(20)에 있어서의 제너 다이오드(23)에 대응된다. 또한, 입력 보호 회로(30)는, 입력 보호 회로(20)에 있어서의 PMOSFET(26)에 대응하는 부재를 갖고 있지 않다. 그 밖의 점으로는, 입력 보호 회로(30)는, 입력 보호 회로(20)와 동일한 구성을 갖는다. 이하에서는, 도 2에 나타낸 부재와 동일한 기능을 갖는 부재에는, 특별히 언급이 없는 한, 동일한 명칭을 붙인다.

이러한 회로 구성을 갖는 입력 보호 회로(30)에서는, 게이트 바이어스 회로(34)는, NMOSFET(4)의 게이트 바이어스 전압(V1), PMOSFET(5)의 게이트 바이어스 전압(V2) 및 PMOSFET(25)의 게이트 바이어스 전압(V3)을 출력한다. 한편, 게이트 바이어스 회로(34)는, PMOSFET(26)의 게이트 바이어스 전압(V4)(제4 전압)을 출력하지 않는다. 이하에, 게이트 바이어스 회로(34)의 상세한 회로 구성에 대해 설명한다.

도 7에 나타내는 바와 같이, 게이트 바이어스 회로(34)는, 바이어스 전류원(340)과, 소스 팔로워 회로(341 및 342)와, 커런트 미러 회로(343 및 344)를 포함한다. 소스 팔로워 회로(341)(제1 소스 팔로워 회로)는, NMOSFET을 포함한다. 소스 팔로워 회로(342)(제2 소스 팔로워 회로)는, PMOSFET을 포함한다. 커런트 미러 회로(343)(제1 커런트 미러 회로)는, 2개의 NMOSFET을 포함한다. 커런트 미러 회로(344)(제2 커런트 미러 회로)는, 2개의 PMOSFET을 포함한다. 커런트 미러 회로(343)의 MOSFET은, 소스 팔로워 회로(341)의 MOSFET과 동일한 극성을 갖는다. 커런트 미러 회로(344)의 MOSFET은, 소스 팔로워 회로(342)의 MOSFET과 동일한 극성을 갖는다.

게이트 바이어스 회로(34)에는, NMOSFET(4) 및 PMOSFET(5) 경유로 입력 전압(Vic)이 입력된다. 입력 전압(Vic)의 레벨은, 소스 팔로워 회로(342), 저항(Rb)(제2 저항) 및 저항(Ra)(제3 저항)에 의해, 제1 소정 전압(Vs)만큼 정전위측으로 시프트된다. 이 시프트에 의해 얻어진 전압은, 전압(V1)(제1 전압)으로서, 게이트 바이어스 회로(34)로부터 출력된다. 이 전압(V1)은, PMOSFET(25)을 경유하여, NMOSFET(4)의 게이트단으로 출력된다.

또한, 입력 전압(Vic)의 레벨은, 소스 팔로워 회로(341) 및 저항(Rc)(제1 저항)에 의해, 제1 소정 전압(Vs)만큼 부전위측으로 시프트된다. 이 시프트에 의해 얻어진 전압은, 전압(V2)(제2 전압)으로서, 게이트 바이어스 회로(34)로부터 출력된다. 이 전압(V2)은, PMOSFET(5)의 게이트단으로 출력된다.

또한, 입력 전압(Vic)의 레벨은, 소스 팔로워 회로(342) 및 저항(Rb)에 의해, 제3 소정 전압(Va)만큼 정전위측으로 시프트된다. 이 시프트에 의해 얻어진 전압은, 전압(V3)(제3 전압)으로서, 게이트 바이어스 회로(34)로부터 출력된다. 이 전압(V3)은, PMOSFET(25)의 게이트단으로 출력된다. 또한, 제1 소정 전압(Vs) 및 제3 소정 전압(Va)은, 전압 측정 회로(1)의 정전원 전압(VDD)보다 작음과 함께, 그 부전원 전압(VSS)보다 크다.

바이어스 전류원(340)은, 전류(I3)(제1 전류)를 출력한다. 이 전류(I3)는, 커런트 미러 회로(343)를 통해, 전류(I2)(제2 전류)로서 소스 팔로워 회로(341) 및 저항(Rc)으로 출력된다. 전류(I2)는, 또한, 커런트 미러 회로(344)를 통해, 전류(I1)(제3 전류)로서 저항(Ra 및 Rb) 및 소스 팔로워 회로(342)에 공급된다.

게이트 바이어스 회로(34)는, 입력 전압(Vic)을 트래킹함으로써(즉, 입력 전압(Vin)에 기초하여), NMOSFET(4) 및 PMOSFET(5)의 게이트ㆍ소스간 전압을 일정값(Vs)으로 함과 함께, PMOSFET(25)의 게이트ㆍ소스간 전압을 일정값(Va)으로 하도록 출력 전압(V1, V2 및 V3)을 생성한다. 단, 게이트 바이어스 회로(34)로부터 출력되는 전압(V1~V3)은, 전원 전압 범위(VDD~VSS)로부터 벗어나지 않도록 설정되어 있다. 즉, 게이트 바이어스 회로(34)는, 입력 전압(Vin)이 전압 범위 VDD-Vs~VSS+Vs 내에 있을 때, 이하의 전압(V1~V3)을 출력하도록 설계된다.

전압(V1)은, 소스 팔로워 회로(342)의 게이트ㆍ소스간 전압(Vp)과, 저항(Rb) 및 저항(Ra)와 전류(I1)에 의한 전압 강하분에 의하여, 이하의 연산식 (1)로 나타내어진다.

V1=Vic+Vp+(Ra+Rb)ㆍI1 ㆍㆍㆍ(1)

전압(V2)은, 소스 팔로워 회로(341)의 게이트ㆍ소스간 전압(Vn)과, 저항(Rc) 및 전류(I2)에 의한 전압 강하분에 의하여, 이하의 연산식 (2)로 나타내어진다.

V2=Vic-(Vn+RcㆍI2) ㆍㆍㆍ(2)

여기서, 전류I1, I2 및 I3의 전류값은 대략 동일하다. 이 때문에,

Vs≒Vp+(Ra+Rb)ㆍI1≒Vn+RcㆍI2

가 만족되도록, 저항값 및 전류값 등을 조정함으로써, 전압(V1 및 V2)은, 이하의 연산식 (3) (4)와 같이 나타낼 수 있다.

V1≒Vic+Vs ㆍㆍㆍ(3)

V2≒Vic-Vs ㆍㆍㆍ(4)

전압(V3)은, 소스 팔로워 회로(342)의 게이트ㆍ소스간 전압(Vp)과, 저항(Rb) 및 전류(I1)에 의한 전압 강하분에 의하여, 이하의 연산식 (5)로 나타내어진다.

V3=Vic+Vp+RbㆍI1=Vic+Vp+(Ra+Rb)ㆍI1-RaㆍI1 ㆍㆍㆍ(5)

여기서, Va=Raㆍ1이기 때문에, V3은, 이하의 연산식 (6)에 의해 나타낼 수 있다.

V3≒V1-Va ㆍㆍㆍ(6)

한편, 입력 전압(Vin)이 전원 전압 VDD-Vs~VSS+Vs의 범위 밖이 된 경우, 예를 들어, 입력 전압(Vin)이 VDD-Vs 이상이 된 경우, V1의 전압값이 상승한다. 이 때문에, 커런트 미러 회로(344)에 있어서의 일방의 PMOSFET이 선형 영역에 들어가므로, 커런트 미러로서 동작하지 않게 된다. 이 때문에, I1≒0이 되므로, V1=VDD가 된다. 또한, 입력 전압(Vin)이 VSS+Vs 이하인 경우, V2의 전압값이 저하한다. 이 때문에, 커런트 미러 회로(343)에 있어서의 일방의 NMOSFET이 선형 영역에 들어가므로, 커런트 미러로서 동작하지 않게 된다. 이 때문에, I2≒0이 되므로, V2=VSS가 된다. I2≒0이 되면, 커런트 미러 회로(344)로부터의 전류(I1)도 I1≒0이 된다. 이 때, V1≒Vic+Vp 및 V3≒Vic+Vp가 성립한다. 따라서, V3≒V1이 된다.

단, Vs는, NMOSFET(4) 및 PMOSFET(5)의 임계값보다 큰 값으로 설정된다. Va는, PMOSFET(25)의 임계값보다 큰 값으로 설정된다.

(제3 실시형태의 동작)

이하, 도 6 및 도 7에 나타내는 제3 실시형태에 관련된 입력 보호 회로(30)의 동작에 대해, 상세하게 설명한다.

먼저, 입력 보호 회로(30)의 통상 동작에 대해 설명한다. 통상 동작은, 입력 전압(Vin)이 전압 측정 회로(1)의 전원 전압 범위 내 VDD-Vs~VSS+Vs의 범위 내에 있는 경우의 입력 보호 회로(30)의 동작이다. 이 경우, PMOSFET(25)의 게이트ㆍ소스간 전압은, 일정값(Va)으로 유지된다. 이 때문에, PMOSFET(25)은 온 상태가 되고, 저저항 상태를 유지한다. 이 때문에, PMOSFET(25)에서의 전압 강하는 작다. 따라서, 게이트 바이어스 회로(34)의 출력(V1)은, 그대로 NMOSFET(4)의 게이트단에 인가된다. 따라서, NMOSFET(4)의 게이트ㆍ소스간 전압도 일정값(Vs)으로 유지된다. 이 때문에, NMOSFET(4)도 온 상태가 되고, 저저항 상태를 유지한다.

이때, PMOSFET(5)의 게이트ㆍ소스간 전압도 일정값(Vs)으로 유지된다. 이 때문에, PMOSFET(5)도 온 상태가 되고, 저저항 상태를 유지한다. MOSFET(4 및 5)이 저저항 상태가 됨으로써, 입력 전압(Vin)이 저저항으로 전압 측정 회로(1)에 입력된다. 그 후, 전압 측정 회로(1)는, 입력 전압(Vin)에 대한 고정밀도의 아날로그 전압 측정을 실시한다.

다음으로, 과대 전압 입력시의 보호 동작에 대해 설명한다. 입력 전압(Vin)이 VDD-Vs 이상인 경우, NMOSFET(4)은 오프 상태가 되고, 고저항 상태가 된다. 이 때문에, 입력 전압(Vin)은, 전압 측정 회로(1)에 입력되지 않는다. 입력 전압(Vin)이 VSS+Vs 이하인 경우, 드레인-벌크간 기생 다이오드가 순방향이 된다. 이 때문에, NMOSFET(4)은 저저항 상태 그대로이다. 한편, PMOSFET(5)은 오프 상태가 되고, 고저항 상태가 된다. 이 때문에, 입력 전압(Vin)은, 전압 측정 회로(1)로 입력되지 않는다. 그 결과, 전압 측정 회로(1)는, 과대한 입력 전압으로부터 보호된다.

입력 전압(Vin)이, VSS+Vs보다 부전위측으로 낮아지면, NMOSFET(4)의 게이트ㆍ소스간 전압이 커진다. 이 때, NMOSFET(4)의 게이트ㆍ소스간 전압이 내압을 초과하지 않도록, 다이오드열(32)이 NMOSFET(4)의 게이트ㆍ소스간 전압을 클램프한다. 또한, 입력 전압(Vin)이 VSS+Vs 이하인 경우, PMOSFET(25)은, PMOSFET(5)과 마찬가지로 오프 상태가 되고, 고저항 상태가 된다. 따라서, 다이오드열(32)에 의한 클램프가 작용해도, PMOSFET(25)이 게이트 바이어스 회로(34)의 출력 전류를 제한한다. 이 때문에, 게이트 바이어스 회로(34)가, 과대한 전류가 흐르지 않도록 보호된다.

입력 전압(Vin)이 VSS+Vs 이하인 경우, PMOSFET(5)의 게이트ㆍ드레인간 전압은, 다이오드열(33)에 의해 분압된다. 다이오드열(33)에 있어서의 순방향 다이오드의 수는, PMOSFET(5)의 게이트ㆍ소스간 전압이 내압을 초과하지 않도록 설정된다. 이에 의해, 입력 보호 회로(20)에 있어서의 PMOSFET(26)은, 입력 보호 회로(30)에서는 불필요해진다. 이와 같이, 입력 보호 회로(30)에서는, 전압 측정 회로(1)가 과대한 입력 전압으로부터 보호된다. 또한, 과대한 입력 전압에 대한 높은 입력 저항이 유지된다.

또한, 다이오드열(33)은, 다이오드열(32)에 흐르는 리크 전류를 캔슬한다. 이 기능은, 입력 보호 회로(20)와 동일하다. 통상 동작시에, 다이오드열(32)에 흐르는 리크 전류가 다이오드열(33)에 흐른다. 이에 의해, 입력 단자(3)측에서 본 입력 리크 전류가 작아진다.

(제3 실시형태의 효과)

이상과 같이, 제3 실시형태에 관련된 입력 보호 회로(30)는, 입력 전압(Vin)이 인가되는 입력 단자(3)와 전압 측정 회로(1) 사이에 배치되어 있다. 전압 측정 회로(1)에는, 정전원 전압(VDD) 및 부전원 전압(VSS)이 인가된다. 입력 보호 회로(30)는, 다른 극성을 갖는, 서로 직렬 접속된 MOSFET(4 및 5)을 갖는다. 이들 MOSFET(4 및 5)은, 입력 단자(3)와 전압 측정 회로(1) 사이에 삽입되어 있다. 입력 전압(Vin)이 전압 측정 회로(1)의 전원 전압 범위로부터 벗어난 경우, MOSFET 중 하나가 오프 상태가 되고, 고저항 상태가 된다. 이에 의해, 전압 측정 회로(1)에 과대한 전압이 입력되는 것이 억제된다.

입력 보호 회로(30)는, 추가로, PMOSFET(25)과, 다이오드열(32 및 33)과, 게이트 바이어스 회로(34)를 갖고 있다. PMOSFET(25) 드레인단은, MOSFET(4)의 게이트단에 접속되어 있다. 다이오드열(32)은, MOSFET(4)의 게이트ㆍ소스간에 접속되어 있다. 다이오드열(33)은, PMOSFET(5)의 게이트ㆍ드레인간에 접속되어 있다. 게이트 바이어스 회로(34)는, MOSFET(4 및 5)의 게이트ㆍ소스간 전압이 일정해짐과 함께, PMOSFET(25)의 게이트ㆍ소스간 전압이 일정해지도록 입력 전압(Vin)을 트래킹함으로써(즉, 입력 전압(Vin)에 기초하여), NMOSFET(4), PMOSFET(5) 및 PMOSFET(25)의 게이트ㆍ소스간 전압을 생성한다. 게이트 바이어스 회로(34)는, 입력 전압(Vin)이 전압 측정 회로(1)의 전원 전압 범위 VDD-Vs~VSS+Vs로부터 벗어난 경우, PMOSFET(25)을 오프 상태(고저항 상태)로 하는 게이트ㆍ소스간 전압(V1, V 2 및 V3)을 생성한다.

입력 보호 회로(30)에서는, 입력 전압(Vin)이 전원 전압 VDD-Vs~VSS+Vs로부터 벗어나는 경우(입력 전압(Vin)이 과대한 경우), 전류 제한용 PMOSFET(25)이 오프 상태(고저항 상태)가 된다. 이 경우, 입력 전압(Vin)의 전압 측정 회로(1)를 향하는 경로에 삽입된 각 MOSFET(4 및 5)도 고저항 상태가 된다. 이 때문에, 과대한 입력 전압(Vin)이 전압 측정 회로(1)에 입력되는 것을 제한할 수 있다. 이에 의해, 전압 측정 회로(1)를 보호할 수 있다.

이와 같이, 과대한 입력 전압(Vin)이 입력되었을 때에, PMOSFET(25)이 고저항 상태가 된다. 입력 보호 회로(30)에서는, 이 점을 이용하여, 전류 제한용 PMOSFET(5)의 게이트ㆍ드레인간에 다이오드열(33)이 접속되어 있다. 다이오드열(32)에 흐르는 리크 전류가 다이오드열(33)에 흐름으로써, 입력 단자(3)측에서 본 입력 리크 전류를 작게 할 수 있다.

또한, 입력 보호 회로(30)에서는, 게이트 바이어스 회로(34)는, NMOSFET(4) 및 PMOSFET(5)의 게이트ㆍ소스간 전압이 일정해짐과 함께, 전류 제한용 PMOSFET(25)의 게이트ㆍ소스간 전압도 일정해지도록 입력 전압(Vin)을 트래킹함으로써(즉, 입력 전압(Vin)에 기초하여), MOSFET(4, 5 및 25)의 게이트ㆍ소스간 전압을 생성한다. 이 게이트 바이어스 회로(34)는, 바이어스 전류원(340)과, 소스 팔로워 회로(341, 342)와, 커런트 미러 회로(343 및 344)를 포함한다. 커런트 미러 회로(343)는, 소스 팔로워 회로(341)에 저항(Rc)을 통해 접속되어 있다. 커런트 미러 회로(343)는, 바이어스 전류원(340)으로부터 공급되는 전류(I3)를 입력한다. 커런트 미러 회로(343)는, 소스 팔로워 회로(341) 및 저항(Rc)으로 전류(I2)를 출력한다. 커런트 미러 회로(344)는, 소스 팔로워 회로(342)에 저항(Ra 및 Rb)을 포함하는 직렬 회로를 통해 접속되어 있다. 커런트 미러 회로(344)에는, 전류(I2)가 입력된다. 커런트 미러 회로(344)는, 소스 팔로워 회로(342), 저항(Ra) 및 저항(Rb)에 전류(I1)를 출력한다.

입력 보호 회로(30)에서는, 입력 전압(Vic)은, 직렬 접속된 NMOSFET(4) 및 PMOSFET(5)을 통해, 전압 측정 회로(1)로 출력된다. 이 입력 전압(Vic)으로부터 전압(V1)이 생성되고, PMOSFET(25)을 경유하여 NMOSFET(4)의 게이트단으로 출력된다. 이 전압(V1)은, 입력 전압(Vic)을 일정값만큼 정전위측으로 레벨 시프트한 전압이다. 이 일정값은, 소스 팔로워 회로(342)의 게이트ㆍ소스간 전압(Vp)과, 저항(Ra 및 Rb)과 전류(I1)에 의한 전압 강하분에 의하여 결정된다(V1=Vic+Vp+(Ra+Rb)ㆍI1). 또한, 이 전압(V1)은, 전압 측정 회로(1)의 전원 전압 범위(VDD-Vs~VSS+Vs) 내의 값이다.

또한, 입력 전압(Vic)으로부터 전압(V2)이 생성되고, PMOSFET(5)의 게이트단으로 출력된다. 이 전압(V2)은, 입력 전압(Vic)을 일정값만큼 부전위측으로 레벨 시프트한 전압이다. 이 일정값은, 소스 팔로워 회로(341)의 게이트ㆍ소스간 전압(Vn)과, 저항(Rc) 및 전류(I2)에 의한 전압 강하분에 의하여 결정된다(V2=Vic-(Vn+RcㆍI2)). 또한, 이 전압(V2)은, 전원 전압 범위 내의 값이다.

또한, 입력 전압(Vic)으로부터 전압(V3)이 생성되고, PMOSFET(25)의 게이트단으로 출력된다. 이 전압(V3)은, 입력 전압(Vic)을 일정값만큼 정전위측으로 레벨 시프트한 전압이다. 이 일정값은, 소스 팔로워 회로(342)의 게이트ㆍ소스간 전압(Vp)과, 저항(Rb) 및 전류(I1)에 의한 전압 강하분에 의하여 결정된다(V3=Vic+Vp+RbㆍI1=Vic+Vp+(Ra+Rb)ㆍI1-RaㆍI1). 또한, 이 전압(V3)은, 전원 전압 범위 내의 값이다.

이 입력 보호 회로(30)에서는, 게이트 바이어스 회로(34)가 적은 소자수로 실현된다. 즉, 게이트 바이어스 회로(34)가, 소스 팔로워 회로(341 및 342)에 포함되는 2개의 MOSFET과, 커런트 미러 회로(343 및 344)에 포함되는 4개의 MOSFET과, 3개의 저항(Ra, Rb, Rc)으로부터 실현된다. 또한, 입력 보호 회로(20)에 비하여, 1개의 큰 소자 사이즈 및 큰 고내압을 갖는 MOSFET을 삭감할 수 있다. 이 때문에, 입력 보호 회로(30)는, 회로 규모가 작은 입력 보호 회로이다.

이상, 본 개시의 바람직한 실시형태에 대하여 상술하였다. 본 개시의 기술적 범위는, 상기 실시형태에 기재된 범위에 한정되지 않는다. 상기 실시형태에 다양한 변경 또는 개량을 가하는 것이 가능한 것은, 당업자에게 분명하다. 또한, 그와 같은 변경 또는 개량을 가한 형태도, 본 개시의 기술적 범위에 포함될 수 있는 것은, 특허 청구의 범위 예측의 기재로부터 분명하다.

또한, 본 개시에 있어서의 하나의 목적은, 과대한 입력 전압으로부터 내부 회로를 보호하는 전계 효과 트랜지스터의 게이트ㆍ소스간을 보호함과 함께, 게이트ㆍ소스간에 다이오드를 통해 흐르는 리크 전류를 내부 회로에 악영향을 미치지 않도록 억제할 수 있는 입력 보호 회로를 제공하는 것이기도 하다.

또한, 도 1에 나타낸 구성에서는, 전압 시프트 회로(11)에 의해, 각 MOSFET(4, 5)의 게이트 전위를 입력 전압(Vin)인 Vic로 트래킹하여 부여하고, 각 MOSFET(4, 5)의 게이트ㆍ소스간 전압을 일정하게 또한 전원 전압 범위(VDD~VSS) 미만의 전압값으로 유지하도록 되어 있어도 된다.

또한, 제2 실시형태에 관련된 입력 보호 회로(20)는, 입력 전압(Vin)이 인가되는 입력 단자(3)와, 당해 입력 단자(3)로의 인가 전압이 입력되는 전압 측정 회로(1) 사이에, 적어도 2개의 MOSFET(4, 5)을 직렬로 접속하고, 입력 전압(Vin)이 전압 측정 회로(1)의 전원 전압을 초과하였을 때에, 트랜지스터 중 1개를 오프로 하여 전압 측정 회로(1)로의 과대 전압 입력을 저지해도 된다.

전압 버퍼(242)는, 2개의 입력측의 일방이 전압 버퍼(241)의 출력단에, 타방이 레벨 시프트 회로(245)의 출력단에 접속되며, 2개의 출력측의 일방이 레벨 시프트 회로(244)의 출력단에 접속되고, 타방이 전압(V3)의 출력단으로 되어 있어도 된다. 이러한 전압 버퍼(242)는, 입력측에 있어서 레벨 시프트 회로(245)의 출력 전압(V2)을 전위(Va) 시프트하여 전압 버퍼(241)의 출력 전압(Vo)으로 하고, 이에 의해 출력측에 있어서 출력 전압(V3)이 전위(Vb)(단, Vb≒Va) 시프트되어 출력 전압(V1)이 되는 동작을 행한다.

입력 보호 회로(20)는, 입력 단자(3)측의 MOSFET(4)의 게이트단에 드레인단이 접속된 PMOSFET(25)과, 각 MOSFET(4, 5)의 접속 사이에 드레인단이 접속됨과 함께, PMOSFET(5)의 게이트단에 소스단이 접속된 PMOSFET(26)과, MOSFET(4)의 게이트ㆍ소스간에 접속된 제너 다이오드(22)와, PMOSFET(26)의 게이트ㆍ드레인간에 접속된 제너 다이오드(23)와, 각 MOSFET(4, 5)의 게이트ㆍ소스간 전압이 일정해짐과 함께, PMOSFET(25, 26)의 게이트ㆍ소스간 전압이 일정해지도록, 입력 전압(Vin)으로 트래킹한 전압을 PMOSFET(25, 26)의 게이트ㆍ소스간에 발생시키는 게이트 바이어스 회로(24)를 구비하고, 게이트 바이어스 회로(24)가, 입력 전압(Vin)이 전압 측정 회로(1)의 전원 전압 범위 VDD-Vs~VSS+2Vs를 초과하였을 때에, PMOSFET(25, 26)을 오프로 하는 게이트ㆍ소스간 전압(V1, V3 및 V2, V4)을 발생시키는 구성이어도 된다.

게이트 바이어스 회로(34)의 출력 전압(V1, V2 및 V3)은, NMOSFET(4) 및 PMOSFET(5)의 게이트ㆍ소스간 전압을 Vs 일정해지도록, 또한, PMOSFET(25)의 게이트ㆍ소스간 전압을 Va 일정해지도록, 입력 전압(Vic)에 추종한 전압을 발생시킨다. 단, 게이트 바이어스 회로(34)로부터 출력되는 각 전압(V1~V3)은, 전원 전압(VDD~VSS)을 초과할 수는 없게 되어 있다. 즉, 게이트 바이어스 회로(34)는, 입력 전압(Vin)이 VDD-Vs~VSS+Vs의 범위에 있을 때, 이하의 전압이 출력되도록 설계된다.

입력 보호 회로(30)는, 입력 단자(3)측의 MOSFET(4)의 게이트단에 드레인단이 접속된 PMOSFET(25)과, MOSFET(4)의 게이트ㆍ소스간에 접속된 순방향 다이오드(32)와, PMOSFET(5)의 게이트ㆍ드레인간에 접속된 순방향 다이오드(33)와, 각 MOSFET(4, 5)의 게이트ㆍ소스간 전압이 일정해짐과 함께, PMOSFET(25)의 게이트ㆍ소스간 전압이 일정해지도록, 입력 전압(Vin)에 추종한 전압을 NMOSFET(4), PMOSFET(5), PMOSFET(25)의 각 게이트·소스간에 발생시키는 게이트 바이어스 회로(34)를 구비하고 있어도 된다. 그리고, 게이트 바이어스 회로(34)는, 입력 전압(Vin)이 전압 측정 회로(1)의 전원 전압 범위 VDD-Vs~VSS+Vs를 초과하였을 때에, PMOSFET(25)을 오프의 고저항 상태로 하는 게이트ㆍ소스간 전압(V1, V2, 및 V3)을 발생시키는 구성이어도 된다.

또한, 입력 보호 회로(30)에서는, NMOSFET(4) 및 PMOSFET(5)의 각 게이트ㆍ소스간 전압이 일정해짐과 함께, 전류 제한용 PMOSFET(25)의 게이트ㆍ소스간 전압도 일정해지도록, 입력 전압(Vin)에 추종한 전압을 각 MOSFET(4, 5, 25)의 게이트ㆍ소스간에 각각 발생시키는 게이트 바이어스 회로(34)를, 소스 팔로워 회로(341, 342)와, 소스 팔로워 회로(341)에 저항(Rc)을 통해 접속되어, 바이어스 전류원(340)에 의해 공급되는 전류(I3)를 입력으로 하고, 소스 팔로워 회로(341), 및 저항(Rc)으로 전류(I2)를 출력하는 커런트 미러 회로(343)와, 소스 팔로워 회로(342)에 저항(Ra, Rb)으로 이루어지는 직렬 회로를 통해 접속되어, 전류(I2)를 입력으로 하고, 소스 팔로워 회로(342), 및 저항(Ra, Rb)으로 전류(I1)를 출력하는 커런트 미러 회로(344)에 의해 구성되어도 된다.

그리고, 직렬 접속된 NMOSFET(4), PMOSFET(5)을 통해 전압 측정 회로(1)로 출력되는 입력 전압(Vic)으로부터, 소스 팔로워 회로(342)의 게이트ㆍ소스간 전압(Vp)과, 저항(Ra, Rb)과 전류(I1)에 의한 전압 강하분에 의하여, 일정하게, 또한 전압 측정 회로(1)의 전원 전압 범위 미만(VDD-Vs~VSS+Vs)의 전압분만큼 정전위측으로 레벨 시프트한 전압(V1=Vic+Vp+(Ra+Rb)ㆍI1)을, PMOSFET(25)을 경유하여 NMOSFET(4)의 게이트단으로 출력하고, 또한, 입력 전압(Vic)으로부터, 소스 팔로워 회로(341)의 게이트ㆍ소스간 전압(Vn)과, 저항(Rc)과 전류(I2)에 의한 전압 강하분에 의하여, 일정하게, 또한 전원 전압 범위 미만의 전압분만큼 부전위측으로 레벨 시프트한 전압(V2=Vic-(Vn+RcㆍI2))을 PMOSFET(5)의 게이트단으로 출력하고, 추가로, 입력 전압(Vic)으로부터, 소스 팔로워 회로(342)의 게이트ㆍ소스간 전압(Vp)과, 저항(Rb)과 전류(I1)에 의한 전압 강하분에 의하여, 일정하게, 또한 전원 전압 범위 미만의 전압분만큼 정전위측으로 레벨 시프트한 전압(V3=Vic+Vp+RbㆍI1=Vic+Vp+(Ra+Rb)ㆍI1-RaㆍI1)을 PMOSFET(25)의 게이트단으로 출력하는 구성이어도 된다.

또한, 본 개시에 관련된 입력 보호 회로는, 이하의 제1~제14 입력 보호 회로여도 된다. 제1 입력 보호 회로는, 입력 전압이 인가되는 입력 단자와, 당해 입력 단자로의 인가 전압이 입력되는 전자 회로 사이에, 전계 효과형의 트랜지스터를 적어도 2개 직렬로 접속하고, 상기 입력 전압이 상기 전자 회로의 전원 전압을 초과하였을 때에, 상기 트랜지스터 중 1개를 오프로 하여 상기 전자 회로로의 과대 전압 입력을 저지하는 입력 보호 회로에 있어서, 상기 직렬 접속된 각 트랜지스터의 게이트ㆍ소스간에 접속된 다이오드와, 상기 각 트랜지스터의 게이트 전위를 상기 입력 전압으로 트래킹하여 부여하고, 당해 각 트랜지스터의 게이트ㆍ소스간 전압을 일정하게 또한 전원 전압 미만의 전압값으로 유지하는 전압 시프트 회로를 구비한다.

이 구성에 의하면, 다이오드가 후술하는 바와 같이 제너 다이오드인 경우, 제너 다이오드의 역바이어스 전압이 각 트랜지스터의 게이트ㆍ소스간 전압이 되고, 이 전압이, 전원 전압 미만의 전압이 된다. 이 때문에, 종래와 같이 트랜지스터의 게이트단에 전원 전압을 인가한 경우와 비교하여, 역바이어스 전압이 작아지므로, 제너 다이오드를 흐르는 리크 전류를 작게 할 수 있다. 따라서, 종래와 같이 입력 전압의 증가에 수반하여 지수 함수적으로 리크 전류가 커지고, 이 때문에, 전자 회로로서의 예를 들어 고정밀도의 아날로그 전압 측정을 행하는 회로에 악영향을 미치는 것을 방지할 수 있다. 또한, 제너 다이오드에 의해 트랜지스터의 게이트ㆍ소스간을 보호할 수 있다.

제2 입력 보호 회로는, 입력 전압이 인가되는 입력 단자와, 당해 입력 단자로의 인가 전압이 입력되는 전자 회로 사이에, 적어도 2개의 전계 효과형의 제1 및 제2 트랜지스터를 직렬로 접속하고, 상기 입력 전압이 상기 전자 회로의 전원 전압을 초과하였을 때에, 상기 트랜지스터 중 1개를 오프로 하여 상기 전자 회로로의 과대 전압 입력을 저지하는 입력 보호 회로에 있어서, 상기 입력 단자측의 제1 트랜지스터의 게이트단에 드레인단이 접속된 제3 트랜지스터와, 상기 제1 및 제2 트랜지스터의 접속 사이에 드레인단이 접속됨과 함께, 상기 제2 트랜지스터의 게이트단에 소스단이 접속된 제4 트랜지스터와, 상기 제1 트랜지스터의 게이트ㆍ소스간에 접속된 제1 다이오드와, 상기 제4 트랜지스터의 게이트ㆍ드레인간에 접속된 제2 다이오드와, 상기 제1 및 제2 트랜지스터의 게이트ㆍ소스간 전압이 일정해짐과 함께, 상기 제3 및 제4 트랜지스터의 게이트ㆍ소스간 전압이 일정해지도록, 상기 입력 전압으로 트래킹한 전압을 상기 제3 및 제4 트랜지스터의 게이트·소스간에 발생시키는 게이트 바이어스 회로를 구비하고, 상기 게이트 바이어스 회로는, 상기 입력 전압이 상기 전자 회로의 전원 전압 범위를 초과하였을 때에, 상기 제3 및 제4 트랜지스터를 오프로 하는 게이트ㆍ소스간 전압을 발생시킨다.

제3 입력 보호 회로는, 제1 및 제2 입력 보호 회로에 있어서, 상기 제1 및 제2 다이오드는, 제너 다이오드이다.

이들 구성에 의하면, 제1 및 제2 다이오드가 제너 다이오드인 경우, 전류제한용의 제3 및 제4 트랜지스터가, 입력 전압이 전원 전압을 넘는 과대 입력시에만 고저항이 되므로, 입력 전압을 전자 회로에 입력하는 경로에 개재 삽입된 제1 및 제2 트랜지스터를 고저항으로 하여, 과대 입력 전압을 제한할 수 있다. 이에 의해 전자 회로를 보호할 수 있다.

또한, 과대 입력시에만 제3 및 제4 트랜지스터가 고저항이 되는 것을 이용하여, 전류 제한용의 제4 트랜지스터의 게이트ㆍ드레인간에 제2 제너 다이오드를 접속할 수 있게 된다. 일반적으로는 제2 트랜지스터의 게이트ㆍ소스간에 제2 제너 다이오드가 접속되는 구성으로 되어 있다. 이와 같이 제4 트랜지스터의 게이트ㆍ드레인간에 제2 제너 다이오드를 접속한 회로 구성으로 함으로써, 통상 동작시에 있어서의 제1 및 제2 제너 다이오드의 역바이어스 전압을, 상기 일반적인 제2 트랜지스터의 게이트ㆍ소스간에의 제2 제너 다이오드의 접속 회로 구성의 경우보다 동일하게 할 수 있다. 이와 같이 역바이어스 전압을 최대한 동일하게 함으로써, 제1 및 제2 제너 다이오드의 리크 전류의 불균형에 의해 발생하는 입력 리크 전류를 작게 할 수 있다.

제4 입력 보호 회로는, 제1 및 제2 입력 보호 회로에 있어서, 상기 제1 및 제2 다이오드는, 상기 게이트ㆍ소스간 또는 상기 게이트ㆍ드레인간에 역방향으로 접속한 PN 접합형 다이오드이다.

제5 입력 보호 회로는, 제1 및 제2 입력 보호 회로에 있어서, 상기 제1 및 제2 다이오드는, 상기 게이트ㆍ소스간 또는 상기 게이트ㆍ드레인간에 순방향으로 접속한 복수의 PN 접합형 다이오드이다.

이들 구성에 의하면, 제1 및 제2 다이오드가, 특수한 제너 다이오드인 경우와 비교하여, 통상의 PN 접합형 다이오드인 편이 IC화하기 쉽다는 메리트가 얻어진다.

제6 입력 보호 회로는, 입력 전압이 인가되는 입력 단자와, 정전원 전압과 부전원 전압이 인가되는 전자 회로 사이에, 직렬 접속된 극성이 다른 제1 및 제2 트랜지스터를 삽입하고, 상기 제1 트랜지스터의 게이트단에 상기 정전원 전압을, 상기 제2 트랜지스터의 게이트단에 부전원 전압을 각각 인가하고, 상기 입력 전압이 상기 정전원 전압보다 정전위측으로 커지거나, 또는 상기 부전원 전압보다 부전위측으로 커져 상기 전자 회로의 전원 전압 범위를 초과한 경우에, 상기 제1 또는 제2 트랜지스터를 고저항 상태로 유지하여 상기 전자 회로로의 과대 전압 입력을 저지하는 입력 보호 회로에 있어서, 상기 제1 및 제2 트랜지스터의 게이트ㆍ소스간에 접속된 각각 제1 및 제2 다이오드와, 상기 제1 및 제2 트랜지스터의 게이트 전위를 상기 입력 전압에 추종하여 부여하고, 상기 제1 및 제2 트랜지스터의 게이트ㆍ소스간 전압을 일정하게, 또한 상기 전자 회로의 전원 전압 범위 미만의 전압값으로 유지하는 게이트 바이어스 회로를 구비한다.

제7 입력 보호 회로는, 제6 입력 보호 회로에 있어서, 상기 게이트 바이어스 회로는, 상기 제1 및 제2 트랜지스터를 통해 상기 전자 회로로 출력되는 전압을 모니터하여 제1 전압을 출력하는 전압 버퍼와, 상기 제1 전압으로부터, 상기 정전원 전압보다 작고, 또한 상기 제1 다이오드의 역바이어스 전압분만큼 정전위측으로 시프트한 제2 전압을 상기 제1 트랜지스터의 게이트단으로 출력하는 제1 레벨 시프트 회로와, 상기 제1 전압으로부터, 상기 부전원 전압보다 크고, 또한 상기 제2 다이오드의 역바이어스 전압만큼 일정 전압을 부전위측으로 시프트한 제3 전압을 상기 제2 트랜지스터의 게이트단으로 출력하는 제2 레벨 시프트 회로를 갖는다.

제1 및 제2 다이오드가, 예를 들어, 제너 다이오드로 구성되는 경우, 제너 다이오드의 역바이어스 전압이 각 트랜지스터의 게이트ㆍ소스간 전압이 되고, 이 전압이 전원 전압 미만의 전압이 된다. 이 때문에, 종래와 같이 트랜지스터의 게이트단에 전원 전압을 인가한 경우와 비교하여 역바이어스 전압이 작아지기 때문에, 제너 다이오드를 흐르는 리크 전류를 작게 할 수 있다. 따라서, 입력 전압의 증가에 수반하여 지수 함수적으로 리크 전류가 커져, 예를 들어 고정밀도의 아날로그 전압 측정을 행하는 전압 측정 회로 등의 전자 회로에 악영향을 미친다는 종래의 불편을 회피할 수 있다. 또한, 제너 다이오드에 의해 전계 효과형 트랜지스터의 게이트ㆍ소스간의 내압을 보호할 수 있다.

제8 입력 보호 회로는, 입력 전압이 인가되는 입력 단자와, 정전원 전압과 부전원 전압이 인가되는 전자 회로 사이에, 직렬 접속된 극성이 다른 제1 및 제2 트랜지스터를 삽입하고, 상기 제1 트랜지스터의 게이트단에 상기 정전원 전압을, 상기 제2 트랜지스터의 게이트단에 상기 부전원 전압을 각각 인가하고, 상기 입력 전압이 상기 정전원 전압보다 정전위측으로 커지거나, 또는 상기 부전원 전압보다 부전위측으로 커지는 상기 전자 회로의 전원 전압 범위를 초과한 경우에, 상기 제1 또는 제2 트랜지스터를 고저항 상태로 유지하여 상기 전자 회로로의 과대 전압 입력을 저지하는 입력 보호 회로에 있어서, 상기 제1 트랜지스터의 게이트단에 드레인단이 접속된, 상기 제2 트랜지스터와 동일한 극성을 갖는 제3 트랜지스터와, 상기 제1 및 제2 트랜지스터의 접속 사이에 드레인단이 접속되고, 또한, 상기 제2 트랜지스터의 게이트단에 소스단이 접속된, 상기 제2 트랜지스터와 동일한 극성을 갖는 제4 트랜지스터와, 상기 제1 트랜지스터의 게이트ㆍ소스간에 접속된 제1 다이오드와, 상기 제2 트랜지스터의 게이트ㆍ드레인간에 상기 제4 트랜지스터를 통해 접속된 제2 다이오드와, 상기 제1 및 제2 트랜지스터의 게이트ㆍ소스간 전압이 일정해짐과 함께, 상기 제3 및 제4 트랜지스터의 게이트ㆍ소스간 전압이 일정해지도록, 상기 입력 전압에 추종한 전압을 상기 제1, 제2, 제3, 및 제4 트랜지스터의 게이트ㆍ소스간에 각각 발생시키는 게이트 바이어스 회로를 구비하고, 상기 게이트 바이어스 회로는, 상기 입력 전압이 상기 전자 회로의 전원 전압 범위를 초과한 경우에, 상기 제3 및 제4 트랜지스터를 고저항 상태로 유지하는 게이트ㆍ소스간 전압을 발생시킨다.

제9 입력 보호 회로는, 제8 입력 보호 회로에 있어서, 상기 게이트 바이어스 회로는, 상기 제1 및 제2 트랜지스터를 통해 상기 전자 회로로 출력되는 전압을 모니터하여 입력 전압을 생성하는 제1 전압 버퍼와, 상기 입력 전압으로부터, 상기 정전원 전압보다 작고, 또한 상기 제1 다이오드의 역바이어스 전압분만큼 정전위측으로 시프트한 제1 전압을 상기 제3 트랜지스터를 경유하여 상기 제1 트랜지스터의 게이트단으로 출력하는 제1 레벨 시프트 회로와, 상기 입력 전압으로부터, 상기 부전원 전압보다 크고, 또한 상기 제2 다이오드의 역바이어스 전압분만큼 부전위측으로 시프트한 제2 전압을 상기 제2 트랜지스터의 게이트단으로 출력하는 제2 레벨 시프트 회로와, 상기 입력 전압으로부터, 각각에 있어서, 상기 부전원 전압보다 크고, 또한 상기 제2 다이오드의 역바이어스 전압분만큼 부전위측으로 시프트한 제4 전압을 상기 제4 트랜지스터의 게이트단으로 출력하는 제3 및 제4 레벨 시프트 회로와, 상기 입력 전압과 상기 제2 전압의 전위차를 모니터하여 상기 제1 전압과 상기 제3 전압 사이에 소정의 전위차를 발생시켜, 상기 제3 트랜지스터의 게이트단으로 출력하는 제2 전압 버퍼를 갖는 것을 특징으로 한다.

제10 입력 보호 회로는, 제6 또는 제8 입력 보호 회로에 있어서, 상기 제1 및 제2 다이오드는, 제너 다이오드이다.

제1 및 제2 다이오드가 예를 들어 제너 다이오드로 구성되는 경우, 전류제한용의 제3 및 제4 트랜지스터가, 입력 전압이 전원 전압을 넘는 과대 입력시에만 고저항 상태가 되기 때문에, 입력 전압을 전자 회로에 입력하는 경로에 삽입된 제1 및 제2 트랜지스터를 고저항 상태로 하여 과대 입력 전압을 제한할 수 있다. 따라서, 전자 회로를 보호할 수 있다. 또한, 과대 전압 입력시에만 제3 및 제4 트랜지스터가 고저항 상태가 되는 것을 이용하여, 전류 제한용의 제2 트랜지스터의 게이트ㆍ드레인간에 제4 트랜지스터를 통해 제2 다이오드(제너 다이오드)가 접속 가능하게 된다. 일반적으로는 제2 트랜지스터의 게이트ㆍ소스간에 제2 다이오드(제너 다이오드)가 접속되는 구성으로 되어 있다. 이와 같이 제2 트랜지스터의 게이트ㆍ드레인간에 제4 트랜지스터를 통해 제2 다이오드(제너 다이오드)를 접속한 회로 구성으로 함으로써, 통상 동작시에 있어서의 제1 및 제2 다이오드(제너 다이오드)의 역바이어스 전압을, 일반적인 제2 트랜지스터의 게이트ㆍ소스간에의 제2 다이오드(제너 다이오드)의 접속 회로 구성의 경우보다 동일하게 할 수 있다. 이와 같이 역바이어스 전압을 최대한 동일하게 함으로써, 제1 및 제2 다이오드(제너 다이오드)의 리크 전류의 불균형에 의해 발생하는 입력 리크 전류를 작게 할 수 있다.

제11 입력 보호 회로는, 제8 입력 보호 회로에 있어서, 상기 제1 및 제2 다이오드는, 상기 제1 트랜지스터의 게이트ㆍ소스간 또는 상기 제2 트랜지스터의 게이트ㆍ드레인간에 상기 제4 트랜지스터를 통해 역방향으로 접속된 PN 접합형 다이오드이다.

제12 입력 보호 회로는, 제8 입력 보호 회로에 있어서, 상기 제1 및 제2 다이오드는, 상기 제1 트랜지스터의 게이트ㆍ소스간 또는 상기 제2 트랜지스터의 게이트ㆍ드레인간에 상기 제4 트랜지스터를 통해 순방향으로 접속된 복수의 PN 접합형 다이오드이다.

이 구성에 의하면, 제1 및 제2 다이오드가 특수한 제너 다이오드인 경우와 비교하여, 통상의 PN 접합형 다이오드인 편이 IC화하기 쉽다는 효과가 얻어진다.

제13 입력 보호 회로는, 입력 전압이 인가되는 입력 단자와, 정전원 전압과 부전원 전압이 인가되는 전자 회로 사이에, 직렬 접속된 극성이 다른 제1 및 제2 트랜지스터를 삽입하고, 상기 제1 트랜지스터의 게이트단에 상기 정전원 전압을, 상기 제2 트랜지스터의 게이트단에 상기 부전원 전압을 각각 인가하고, 상기 입력 전압이 상기 정전원 전압보다 정전위측으로 커지고, 또는 상기 부전원 전압보다 부전위측으로 커져 상기 전자 회로의 전원 전압 범위를 초과한 경우에, 상기 제1 또는 제2 트랜지스터를 고저항 상태로 유지하여 상기 전자 회로로의 과대 전압 입력을 저지하는 입력 보호 회로에 있어서, 상기 제1 트랜지스터의 게이트단에 드레인단이 접속된, 상기 제2 트랜지스터와 동일한 극성을 갖는 제3 트랜지스터와, 상기 제1 트랜지스터의 게이트ㆍ소스간에 접속된 제1 순방향 다이오드와, 상기 제2 트랜지스터의 게이트ㆍ드레인간에 접속된 제2 순방향 다이오드와, 상기 제1 및 제2 트랜지스터의 게이트ㆍ소스간 전압이 일정해짐과 함께, 상기 제3 트랜지스터의 게이트ㆍ소스간 전압이 일정해지도록, 상기 입력 전압에 추종한 전압을 상기 제1, 제2 및 제3 트랜지스터의 게이트ㆍ소스간에 각각 발생시키는 게이트 바이어스 회로를 구비하고, 상기 게이트 바이어스 회로는, 상기 입력 전압이 상기 전자 회로의 전원 전압 범위를 초과한 경우에, 상기 제1 트랜지스터를 고저항 상태로 유지하거나, 또는 상기 제2 및 제3 트랜지스터를 고저항 상태로 유지하는 게이트ㆍ소스간 전압을 발생시킨다.

제14 입력 보호 회로는, 제13 입력 보호 회로에 있어서, 상기 게이트 바이어스 회로는, 극성이 다른 트랜지스터로 구성되는 제1 및 제2 소스 팔로워 회로와, 상기 제1 소스 팔로워 회로에 제1 저항을 통해 접속되고, 바이어스 전류원에 의해 공급되는 제1 전류를 입력으로 하고, 상기 제1 소스 팔로워 회로, 및 상기 제1 저항으로 제3 전류를 출력하는, 상기 제1 소스 팔로워 회로와 동일한 극성의 트랜지스터로 구성되는 제1 커런트 미러 회로와, 상기 제2 소스 팔로워 회로에, 제2 및 제3 저항으로 이루어지는 직렬 회로를 통해 접속되고, 상기 제2 전류를 입력으로 하고, 상기 제2 소스 팔로워 회로, 및 상기 제2 및 제3 저항으로 제3 전류를 출력하는, 상기 제2 소스 팔로워 회로와 동일한 극성의 트랜지스터로 구성되는 제2 커런트 미러 회로를 구비하고, 상기 제1 및 제2 트랜지스터를 통해 상기 전자 회로로 출력되는 전압으로부터, 상기 제2 소스 팔로워 회로의 게이트ㆍ소스간 전압과, 상기 제2 및 제3 저항과 상기 제3 전류에 의한 전압 강하분에 의하여, 상기 정전원 전압보다 작고, 또한 상기 제1 순방향 다이오드의 역바이어스 전압분만큼 정전위측으로 시프트한 제1 전압을, 상기 제3 트랜지스터를 경유하여 상기 제1 트랜지스터의 게이트단으로 출력하고, 상기 제1 및 제2 트랜지스터를 통해 상기 전자 회로로 출력되는 전압으로부터, 상기 제1 소스 팔로워 회로의 게이트ㆍ소스간 전압과, 상기 제1 저항과 상기 제2 전류에 의한 전압 강하분에 의하여, 상기 부전원 전압보다 크고, 또한 상기 제2 순방향 다이오드의 역바이어스 전압분만큼 부전위측으로 시프트한 제2 전압을 상기 제2 트랜지스터의 게이트단으로 출력하고, 상기 제1 및 제2 트랜지스터를 통해 상기 전자 회로로 출력되는 전압으로부터, 상기 제2 소스 팔로워 회로의 게이트ㆍ소스간 전압과, 상기 제2 저항과 상기 제3 전류에 의한 전압 강하분에 의하여, 상기 정전원 전압보다 작고, 또한 상기 제1 순방향 다이오드의 역바이어스 전압분만큼 정전위측으로 시프트한 제3 전압을 상기 제3 트랜지스터의 게이트단으로 출력한다.

이 구성에 의하면, 전류 제한용의 제3 트랜지스터가, 입력 전압이 전원 전압 범위를 초과하는 과대 입력시에만 고저항 상태가 되기 때문에, 입력 전압을 전자 회로에 입력하는 경로에 삽입된 제1 및 제2 트랜지스터를 고저항 상태로 유지하고, 과대 입력 전압을 제한하여 전자 회로를 보호할 수 있다. 또한, 과대 전압 입력시에만 제3 트랜지스터가 고저항 상태가 되는 것을 이용하여, 제2 트랜지스터 게이트ㆍ드레인간에 제2 순방향 다이오드를 접속하는 것이 가능하게 되고, 제1 순방향 다이오드에 흐르는 리크 전류를 제2 순방향 다이오드에 흐르게 함으로써, 입력 단자측에서 본 입력 리크 전류를 작게 할 수 있다.

또한, 이 구성에 의하면, 제1 및 제2 트랜지스터의 게이트ㆍ소스간 전압이 일정해짐과 함께, 제3 트랜지스터의 게이트ㆍ소스간 전압도 일정해지도록, 입력 전압에 추종한 전압을 제1, 제2, 제3 트랜지스터의 게이트ㆍ소스간에 각각 발생시키는 게이트 바이어스 회로를, 제1 및 제2 소스 팔로워 회로와, 제1 및 제2 커런트 미러 회로를 구성하는 전계 효과형 트랜지스터 소자와, 저항 소자로 이루어지는 적은 부품점수로 실현할 수 있다. 또한, 소자 사이즈가 큰 고내압의 전계 효과형 트랜지스터 소자의 개수를 삭감하여 게이트 바이어스 기능을 실현할 수 있기 때문에, 회로 규모가 작은 입력 보호 회로를 제공할 수 있다.

제1~제14 입력 보호 회로에 의하면, 과대한 입력 전압으로부터 내부 회로를 보호하는 MOSFET의 게이트ㆍ소스간을 보호함과 함께, 게이트ㆍ소스간에 다이오드를 통해 흐르는 리크 전류를 내부 회로에 악영향을 미치지 않도록 억제할 수 있는 입력 보호 회로를 제공할 수 있다.

상기의 상세설명은 사례를 설명하고 상세묘사를 위하여 제시되었다. 상기 제시된 내용에 입각하여 다양한 변형과 변화가 가능하다. 여기서 설명한 대상은 포괄적으로 설명하거나 혹은 개시된 명확한 형태로 제한하고자 의도하지는 않았다. 대상은 구조적 특징 및/또는 방법론적 행위에 있어서 구체적인 언어로 설명되었지만, 첨부된 청구항에서 정의된 대상은 상기 설명된 구체적인 구조 또는 행위에 반드시 제한되는 것은 아니다. 그보다는, 상기 설명된 구체적 구조와 행위는 첨부된 청구항을 실행하기 위한 예시형태로 개시되었다.

Claims

입력 전압이 인가되는 입력 단자와, 입력 전압이 입력되는 전자 회로 사이에 직렬로 접속되어 있고, 상기 입력 전압이 상기 전자 회로의 정전원 전압보다 높은 경우에 오프 상태가 되는 전계 효과형의 제1 트랜지스터와,
제1 트랜지스터와 상기 전자 회로 사이에 직렬로 접속되어 있고, 상기 입력 전압이 상기 전자 회로의 부전원 전압보다 낮은 경우에 오프 상태가 되는 전계 효과형의 제2 트랜지스터와,
상기 입력 전압에 기초하여, 상기 제1 및 제2 트랜지스터의 게이트ㆍ소스간 전압을, 상기 전자 회로의 전원 전압 범위 내의 전압으로 유지하는 전압 제어 회로를 구비하는 입력 보호 회로.
제1항에 있어서,
상기 제1 트랜지스터가 N형의 전계 효과형 트랜지스터이고, 그 드레인이 상기 입력 단자에 접속되어 있고,
상기 제1 트랜지스터의 소스가 상기 제2 트랜지스터의 드레인에 접속되어 있고,
상기 제2 트랜지스터가 P형의 전계 효과형 트랜지스터이고, 그 소스가 상기 전자 회로에 접속되어 있는 입력 보호 회로.
제2항에 있어서,
상기 제1 트랜지스터의 게이트ㆍ소스간에 접속된 제1 다이오드와,
상기 제2 트랜지스터의 게이트ㆍ소스간에 접속된 제2 다이오드를 더 구비하는 입력 보호 회로.
제3항에 있어서,
상기 전압 제어 회로는,
상기 입력 전압을 모니터하기 위한 제1 전압 버퍼와,
상기 제1 트랜지스터의 게이트로 상기 입력 전압과 소정 전압의 합을 출력하는 제1 레벨 시프트 회로와,
상기 제2 트랜지스터의 게이트로 상기 입력 전압과 소정 전압의 차를 입력하는 제2 레벨 시프트 회로를 구비하고 있고,
상기 소정 전압은, 상기 전자 회로의 정전원 전압보다 작음과 함께, 상기 전자 회로의 부전원 전압보다 큰 입력 보호 회로.
제3항 또는 제4항에 있어서,
상기 제1 및 제2 다이오드가 제너 다이오드인 입력 보호 회로.
제3항 또는 제4항에 있어서,
상기 제1 및 제2 다이오드는, 대응하는 상기 트랜지스터의 게이트ㆍ소스간 또는 게이트ㆍ드레인간에 역방향으로 접속된 PN 접합형 다이오드인 입력 보호 회로.
제3항 또는 제4항에 있어서,
상기 제1 및 제2 다이오드는, 대응하는 트랜지스터의 게이트ㆍ소스간 또는 게이트ㆍ드레인간에 순방향으로 접속된 복수의 PN 접합형 다이오드를 포함하는 다이오드열인 입력 보호 회로.
제2항에 있어서,
상기 제1 트랜지스터와 제2 트랜지스터의 접속선에 드레인이 접속됨과 함께, 상기 제2 트랜지스터의 게이트에 소스가 접속된 P형의 전계 효과형의 제3 트랜지스터와,
상기 제1 트랜지스터의 게이트에 드레인이 접속된 P형의 전계 효과형의 제4 트랜지스터와,
상기 제1 트랜지스터의 게이트ㆍ소스간에 접속된 제1 다이오드와,
상기 제3 트랜지스터의 게이트ㆍ드레인간에 접속된 제3 다이오드를 더 구비하고 있고,
상기 전압 제어 회로는, 상기 입력 전압이 상기 전자 회로의 부전원 전압보다 낮은 경우, 상기 제3 및 제4 트랜지스터를 오프 상태로 하는 입력 보호 회로.
제8항에 있어서,
상기 전압 제어 회로는,
상기 입력 전압을 모니터하기 위한 제1 전압 버퍼와,
상기 입력 전압과 제1 소정 전압의 합을 생성하여, 상기 제4 트랜지스터의 소스로 출력하는 제1 레벨 시프트 회로와,
상기 제1 레벨 시프트 회로에 의해 생성된 전압과 제2 소정 전압의 차를 생성하여, 상기 제4 트랜지스터의 게이트로 출력하는 제2 전압 버퍼와,
상기 입력 전압과 제1 소정 전압의 차를 생성하여, 상기 제3 트랜지스터의 소스로 출력하는 제2 레벨 시프트 회로와,
상기 입력 전압과 제1 소정 전압의 차를 생성하는 제3 레벨 시프트 회로와,
상기 제3 레벨 시프트 회로로부터 출력된 전압과 상기 제1 소정 전압의 차를 생성하여, 상기 제3 트랜지스터의 게이트로 출력하는 제4 레벨 시프트 회로를 구비하고 있고,
상기 제1 및 제2 소정 전압은, 상기 전자 회로의 정전원 전압보다 작음과 함께, 상기 전자 회로의 부전원 전압보다 큰 입력 보호 회로.
제8항 또는 제9항에 있어서,
상기 제1 및 제3 다이오드가 제너 다이오드인 입력 보호 회로.
제8항 또는 제9항에 있어서,
상기 제1 및 제3 다이오드는, 대응하는 상기 트랜지스터의 게이트ㆍ소스간 또는 게이트ㆍ드레인간에 역방향으로 접속된 PN 접합형 다이오드인 입력 보호 회로.
제8항 또는 제9항에 있어서,
상기 제1 및 제3 다이오드는, 대응하는 트랜지스터의 게이트ㆍ소스간 또는 게이트ㆍ드레인간에 순방향으로 접속된 복수의 PN 접합형 다이오드를 포함하는 다이오드열인 입력 보호 회로.
제2항에 있어서,
상기 제1 트랜지스터의 게이트에 드레인이 접속된 P형의 제4 트랜지스터와,
상기 제1 트랜지스터의 게이트ㆍ소스간에 접속된 제1 다이오드와,
상기 제2 트랜지스터의 게이트ㆍ드레인간에 접속된 제2 다이오드를 더 구비하고 있고,
상기 전압 제어 회로는, 상기 입력 전압이 상기 전자 회로의 부전원 전압보다 낮은 경우, 상기 제4 트랜지스터를 오프 상태로 하는 입력 보호 회로.
제13항에 있어서,
상기 전압 제어 회로는, 제1 소스 팔로워 회로, 제2 소스 팔로워 회로, 제1 커런트 미러 회로, 제2 커런트 미러 회로, 제1 저항, 제2 저항 및 제3 저항을 구비하고 있고,
상기 제2 소스 팔로워 회로, 제2 저항 및 제3 저항이, 상기 입력 전압과 제1 소정 전압의 합을 생성함과 함께, 상기 제1 트랜지스터의 게이트로 출력하도록 구성되어 있고,
상기 제1 소스 팔로워 회로 및 제1 저항이, 상기 입력 전압과 제1 소정 전압의 차를 생성함과 함께, 상기 제2 트랜지스터의 게이트로 출력하도록 구성되어 있고,
상기 제2 소스 팔로워 회로 및 제2 저항이, 상기 입력 전압과 제3 소정 전압의 합을 생성함과 함께, 상기 제4 트랜지스터의 게이트로 출력하도록 구성되어 있고,
상기 제1 및 제3 소정 전압은, 상기 전자 회로의 정전원 전압보다 작음과 함께, 상기 전자 회로의 부전원 전압보다 큰 입력 보호 회로.
제13항 또는 제14항에 있어서,
상기 제1 및 제2 다이오드가, 직렬로 접속된 복수의 순방향 다이오드를 포함하는 다이오드열인 입력 보호 회로.