KR20150086185A - 볼티지 레귤레이터 및 반도체 장치 - Google Patents

볼티지 레귤레이터 및 반도체 장치 Download PDF

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Abstract

[과제] 출력 트랜지스터의 드라이버빌리티를 제한하지 않고, 출력 트랜지스터의 게이트를 보호할 수 있는 클램프 회로를 구비한 볼티지 레귤레이터를 제공한다.
[해결 수단] 입력 단자가 출력 트랜지스터의 게이트에 접속되고, 출력 단자가 클램프 회로의 입력에 접속된 레벨 시프트 회로를 구비하고, 클램프 회로는 레벨 시프트 회로의 출력 전압에 의해 제어되는 구성으로 하였다.

Description

볼티지 레귤레이터 및 반도체 장치{VOLTAGE REGULATOR AND SEMICONDUCTOR DEVICE}
본 발명은 볼티지 레귤레이터의 출력 트랜지스터의 보호 회로에 관한 것이다.
종래의 볼티지 레귤레이터에 대해 설명한다. 도 6 은, 종래의 볼티지 레귤레이터를 나타내는 회로도이다.
종래의 볼티지 레귤레이터는, 오차 증폭 회로 (104) 와, 기준 전압 회로 (103) 와, NMOS 트랜지스터 (602) 와, 저항 (105, 106) 과, 다이오드 (601) 와, 그라운드 단자 (100) 와, 출력 단자 (102) 와, 전원 단자 (101) 를 구비하고 있다.
저항 (105, 106) 은, 출력 단자 (102) 와 그라운드 단자 (100) 간에 직렬로 형성되고, 출력 단자 (102) 에 발생하는 출력 전압 (Vout) 을 분압한다. 저항 (105, 106) 의 접속점에 발생하는 전압을 Vfb 로 하면, 오차 증폭 회로 (104) 는 Vfb 가 기준 전압 회로 (103) 의 전압 (Vref) 에 가까워지도록 NMOS 트랜지스터 (602) 의 게이트 전압을 제어하고, 출력 단자 (102) 에 출력 전압 (Vout) 을 출력시킨다. 다이오드 (601) 는 NMOS 트랜지스터 (602) 의 게이트 전압을 클램프하고, NMOS 트랜지스터의 게이트 내압을 초과하는 전압이 전원 단자 (101) 로부터 입력되어도, NMOS 트랜지스터의 게이트를 파괴로부터 보호한다 (예를 들어, 특허문헌 1 참조) .
일본 공개특허공보 2002-343874호
그러나, 종래의 볼티지 레귤레이터는, NMOS 트랜지스터 (602) 의 게이트를 다이오드 단체 (單體) 로 클램프하기 때문에, NMOS 트랜지스터 (602) 의 드라이버빌리티를 제한한다는 과제가 있었다.
본 발명은, 상기 과제를 감안하여 이루어지고, 출력 트랜지스터의 드라이버빌리티를 제한하지 않는 출력 트랜지스터의 게이트의 보호 회로를 구비한 볼티지 레귤레이터를 제공한다.
종래의 과제를 해결하기 위하여, 본 발명의 볼티지 레귤레이터는 이하와 같은 구성으로 하였다.
전원 전압이 입력되는 전원 단자와, 기준 전압을 출력하는 기준 전압 회로와, 출력 트랜지스터와, 출력 트랜지스터가 출력하는 출력 전압을 분압한 분압 전압과 기준 전압의 차를 증폭시켜 출력하고, 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와, 출력 트랜지스터의 게이트와 전원 단자 사이에 형성된 클램프 회로와, 입력 단자가 출력 트랜지스터의 게이트에 접속되고, 출력 단자가 클램프 회로의 입력 단자에 접속된 레벨 시프트 회로를 구비한 볼티지 레귤레이터.
본 발명의 볼티지 레귤레이터의 클램프 회로는, 클램프 회로를 오차 증폭 회로의 출력 전압이 소정의 전압보다 저하했을 때에 동작하도록 구성했으므로, 출력 트랜지스터의 드라이버빌리티를 제한하지 않고, 출력 트랜지스터의 게이트를 보호할 수 있다.
도 1 은 제 1 실시형태의 볼티지 레귤레이터의 구성을 나타내는 회로도.
도 2 는 제 2 실시형태의 볼티지 레귤레이터의 구성을 나타내는 회로도.
도 3 은 제 3 실시형태의 볼티지 레귤레이터의 구성을 나타내는 회로도.
도 4 는 제 4 실시형태의 볼티지 레귤레이터의 구성을 나타내는 회로도.
도 5 는 제 5 실시형태의 볼티지 레귤레이터의 구성을 나타내는 회로도.
도 6 은 종래의 볼티지 레귤레이터의 구성을 나타내는 회로도.
이하, 본 발명의 실시형태에 대해 도면을 참조하여 설명한다.
＜제 1 실시형태＞
도 1 은, 제 1 실시형태의 볼티지 레귤레이터의 회로도이다.
제 1 실시형태의 볼티지 레귤레이터는, 오차 증폭 회로 (104) 와, 기준 전압 회로 (103) 와, 출력 트랜지스터 (110), PMOS 트랜지스터 (112, 113) 와, 저항 (105, 106) 과, 정전류 회로 (111) 와, 그라운드 단자 (100) 와, 출력 단자 (102) 와, 전원 단자 (101) 를 구비하고 있다. 정전류 회로 (111) 와 PMOS 트랜지스터 (112) 로 레벨 시프트 회로 (121) 를 구성하고 있다. PMOS 트랜지스터 (113) 는 출력 트랜지스터 (110) 의 게이트의 클램프 회로이다.
다음으로, 제 1 실시형태의 볼티지 레귤레이터의 접속에 대해 설명한다.
저항 (105) 과 저항 (106) 은, 직렬로 출력 단자 (102) 와 그라운드 단자 (100) 사이에 접속된다. 오차 증폭 회로 (104) 는, 반전 입력 단자가 기준 전압 회로 (103) 의 정극에 접속되고, 비반전 입력 단자가 저항 (106) 과 저항 (105) 의 접속점에 접속된다. 출력 트랜지스터 (110) 는, 게이트가 오차 증폭 회로 (104) 의 출력 단자에 접속되고, 소스가 전원 단자 (101) 에 접속되고, 드레인이 출력 단자 (102) 에 접속된다. PMOS 트랜지스터 (112) 는, 게이트가 오차 증폭 회로 (104) 의 출력 단자에 접속되고, 소스가 PMOS 트랜지스터 (113) 의 게이트에 접속되고, 드레인은 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (113) 는, 드레인이 오차 증폭 회로 (104) 의 출력 단자에 접속되고, 소스가 전원 단자 (101) 에 접속된다. 정전류 회로 (111) 는, 일방의 단자는 전원 단자 (101) 에 접속되고, 다른 일방의 단자는 PMOS 트랜지스터 (113) 의 게이트에 접속된다.
다음으로, 제 1 실시형태의 볼티지 레귤레이터의 동작에 대해 설명한다.
전원 단자 (101) 에 전원 전압 (VDD) 이 입력되면, 볼티지 레귤레이터는, 출력 단자 (102) 로부터 출력 전압 (Vout) 을 출력한다. 저항 (106 과 105) 은, 출력 전압 (Vout) 을 분압하여, 분압 전압 (Vfb) 을 출력한다. 기준 전압 회로 (103) 는 기준 전압 (Vref) 을 출력한다. 오차 증폭 회로 (104) 는, 기준 전압 (Vref) 과 분압 전압 (Vfb) 이 동등해지도록, 즉 출력 전압 (Vout) 이 일정해지도록 출력 트랜지스터 (110) 의 게이트 전압을 제어한다.
출력 전압 (Vout) 이 소정 전압보다 높으면 분압 전압 (Vfb) 이 기준 전압 (Vref) 보다 높아진다. 따라서, 오차 증폭 회로 (104) 의 출력 신호 (출력 트랜지스터 (110) 의 게이트 전압) 가 높아지고, 출력 트랜지스터 (110) 가 오프되기 때문에 출력 전압 (Vout) 은 낮아진다. 또, 출력 전압 (Vout) 이 소정 전압보다 낮으면, 상기와 반대의 동작을 하여, 출력 전압 (Vout) 은 높아진다. 이와 같이 하여, 볼티지 레귤레이터는 출력 전압 (Vout) 이 일정해지도록 동작한다.
PMOS 트랜지스터 (113) 의 임계치를 Vth, 레벨 시프트 회로 (121) 의 입출력 전압차를 VLS, 출력 트랜지스터 (110) 의 게이트 전압을 VDRVG, PMOS 트랜지스터 (113) 의 게이트 전압을 VDRVG_H 로 한다. 레벨 시프트 회로 (121) 가 동작하는 조건은,
VDD － VDRVG_H ＞｜Vth｜… (1)
로 나타낸다. 또, 전압 (VDRVG_H) 은,
VDRVG_H ＝ VDRVG ＋ VLS … (2)
로 나타낸다. 식 (1), (2) 로부터,
VDRVG ＜ VDD －｜Vth｜－ VLS … (3)
이 된다. 이상으로부터, PMOS 트랜지스터 (113) 는, 전압 (VDRVG) 이 전원 전압 (VDD) 으로부터 강하하여 VDD －｜Vth｜－ VLS 보다 작아진 시점에서 전류를 흘리기 시작하여 클램프 동작을 개시한다. PMOS 트랜지스터 (113) 가 클램프 동작을 개시하는 전압 (VDRVG) 을 클램프 레벨로 칭한다. 클램프 레벨을 출력 트랜지스터 (110) 의 게이트 내압 부근의 전압으로 함으로써, 출력 트랜지스터 (110) 의 게이트를 파괴하지 않고, 게이트 소스간 전압을 크게 할 수 있기 때문에, 드라이버빌리티가 큰 영역에서 동작시키는 것이 가능해진다. 이와 같이 하여 드라이버빌리티가 커지기 때문에, 출력 전류를 크게 해도 출력 전압 (Vout) 의 드롭아웃 전압을 작게 할 수 있다.
또, 전압 (VDRVG_H) 이 PMOS 트랜지스터 (113) 의 임계치를 초과하면, PMOS 트랜지스터 (113) 는 급격하게 전류를 증가시키는 것이 가능해진다. 그 때문에, PMOS 트랜지스터 (113) 는, 출력 트랜지스터 (110) 의 게이트에 통상보다 큰 전류를 흘려 제어하는 부스트 회로를 구비한 경우여도, 전압 (VDRVG) 을 원하는 클램프 레벨로 제어할 수 있다.
PMOS 트랜지스터 (112) 의 임계치를 PMOS 트랜지스터 (113) 의 임계치 (Vth) 와 동일하게 하면, VLS ＝｜Vth｜가 되고, 식 (3) 은,
VDRVG ＜ VDD － 2 ×｜Vth｜… (4)
가 된다. 식 (4) 로부터, PMOS 트랜지스터 (113) 는, 전압 (VDRVG) 이 전원 전압 (VDD) 으로부터 강하하여 VDD － 2 ×｜Vth｜보다 작아진 시점에서 전류를 흘리기 시작하여 클램프 동작을 개시한다. 클램프 레벨을 출력 트랜지스터 (110) 의 게이트 내압 부근까지 크게 함으로써 출력 트랜지스터 (110) 의 게이트를 파괴하지 않고, 게이트 소스간 전압을 크게 할 수 있기 때문에, 드라이버빌리티가 큰 영역에서 동작시키는 것이 가능해진다. 이와 같이 하여 드라이버빌리티가 커지기 때문에, 출력 전류를 크게 해도 출력 전압 (Vout) 의 드롭아웃 전압을 작게 할 수 있다.
또한, PMOS 트랜지스터 (113) 와 출력 트랜지스터 (110) 에 동일한 종류의 트랜지스터를 사용하면 임계치 편차의 영향을 잘 받지 않고, 출력 트랜지스터 (110) 의 드라이버빌리티가 불균일해지기 어렵게 된다. 또, PMOS 트랜지스터 (112) 와 PMOS 트랜지스터 (113) 는 동일한 임계치로 하여 설명했는데, 이 구성에 한정되지 않고 상이한 임계치의 트랜지스터를 사용해도 된다. 또한, 볼티지 레귤레이터에 사용하는 예로서 설명했는데, 볼티지 레귤레이터에 한정되지 않고 연산 증폭 회로 등의 출력 트랜지스터를 사용하는 구성의 회로이면 어떠한 구성의 회로에서도 사용할 수 있다.
이상 설명한 바와 같이, 제 1 실시형태의 볼티지 레귤레이터는, 레벨 시프트 회로 (121) 의 출력으로 클램프 회로를 제어함으로써, 출력 트랜지스터 (110) 의 드라이버빌리티를 제한하지 않고, 게이트를 보호할 수 있다.
＜제 2 실시형태＞
도 2 는, 제 2 실시형태의 볼티지 레귤레이터의 회로도이다. 도 1 과의 차이는, PMOS 트랜지스터 (112) 의 소스와 PMOS 트랜지스터 (113) 의 게이트 사이에 다이오드 접속된 임피던스 소자인 PMOS 트랜지스터 (201 ∼ 20n) 를 n 개 접속한 점이다. 그 밖에는 도 1 과 마찬가지이다.
제 2 실시형태의 볼티지 레귤레이터의 동작에 대해 설명한다. 통상시의 동작은 제 1 실시형태와 마찬가지이다.
다이오드 접속된 PMOS 트랜지스터의 임계치를 PMOS 트랜지스터 (112) 의 임계치와 마찬가지로 Vth 로 하면, VLS ＝｜Vth｜＋ n ×｜Vth｜＝ (n ＋ 1) ×｜Vth｜가 되고, 식 (3) 은,
VDRVG ＜ VDD － (n ＋ 2) ×｜Vth｜… (5)
가 된다. 식 (5) 로부터, PMOS 트랜지스터 (113) 는, 전압 (VDRVG) 이 전원 전압 (VDD) 으로부터 강하하여 VDD － (n ＋ 2) ×｜Vth｜보다 작아진 시점에서 전류를 흘리기 시작하여 클램프 동작을 개시한다.
이와 같이 레벨 시프트 회로 (121) 를 구성함으로써, 클램프 레벨은 다이오드 접속된 PMOS 트랜지스터의 수를 변경함으로써 간단하게 조정할 수 있다.
이상 설명한 바와 같이, 제 2 실시형태의 볼티지 레귤레이터는, 레벨 시프트 회로 (121) 의 출력으로 클램프 회로를 제어함으로써, 출력 트랜지스터 (110) 의 드라이버빌리티를 제한하지 않고, 게이트를 보호할 수 있다. 또, 다이오드 접속된 PMOS 트랜지스터 (201 내지 20n) 의 수를 변경함으로써, 간단하게 클램프 레벨을 조정할 수 있다.
＜제 3 실시형태＞
도 3 은, 제 3 실시형태의 볼티지 레귤레이터의 회로도이다. 도 1 과의 차이는, PMOS 트랜지스터 (112) 의 소스와 PMOS 트랜지스터 (113) 의 게이트 사이에 임피던스 소자인 저항 (301) 을 접속한 점이다. 그 밖에는 도 1 과 마찬가지이다.
제 3 실시형태의 볼티지 레귤레이터의 동작에 대해 설명한다. 통상시의 동작은 제 1 실시형태와 마찬가지이다.
저항 (301) 의 저항치 R1 로 하면 식 (3) 은, 정전류 회로 (111) 의 전류를 I1 로 하면,
VDRVG ＜ VDD － 2 ×｜Vth｜－ I1 × R1 … (6)
이 된다. 식 (6) 으로부터, PMOS 트랜지스터 (113) 는, 전압 (VDRVG) 이 전원 전압 (VDD) 로부터 강하하여 VDD － 2 ×｜Vth｜－ I1 × R1 보다 작아진 시점에서 전류를 흘리기 시작하여 클램프 동작을 개시한다.
이와 같이 구성하면, 클램프 레벨은 저항 (301) 의 저항치 (R1) 를 변경함으로써 간단하게 조정할 수 있다.
이상 설명한 바와 같이, 제 3 실시형태의 볼티지 레귤레이터는, 레벨 시프트 회로 (121) 의 출력으로 클램프 회로를 제어함으로써, 출력 트랜지스터 (110) 의 드라이버빌리티를 제한하지 않고, 게이트를 보호하여 파괴되는 것을 방지할 수 있다. 또, 저항 (301) 의 저항치를 변경함으로써 간단하게 클램프 레벨을 조정할 수 있다.
＜제 4 실시형태＞
도 4 는, 제 4 실시형태의 볼티지 레귤레이터의 회로도이다. 도 1 과의 차이는, PMOS 트랜지스터 (112) 의 소스와 PMOS 트랜지스터 (113) 의 게이트 사이에, 각각의 소스에 정전류 회로 (411 ∼ 41n) 를 접속한 PMOS 트랜지스터 (401 ∼ 40n) 를 형성한 점이다. 그 밖에는 도 1 과 마찬가지이다.
제 4 실시형태의 볼티지 레귤레이터의 동작에 대해 설명한다. 통상시의 동작은 제 1 실시형태와 마찬가지이다.
PMOS 트랜지스터 (401 ∼ 40n) 의 임계치를 PMOS 트랜지스터 (112) 의 임계치와 마찬가지로 Vth 로 하면, VLS ＝｜Vth｜＋ n ×｜Vth｜＝ (n ＋ 1) ×｜Vth｜가 되고, 식 (3) 은,
VDRVG ＜ VDD － (n ＋ 2) ×｜Vth｜… (7)
이 된다. 식 (7) 로부터, PMOS 트랜지스터 (113) 는, 전압 (VDRVG) 이 전원 전압 (VDD) 로부터 강하하여 VDD － (n ＋ 2) ×｜Vth｜보다 작아진 시점에서 전류를 흘리기 시작하여 클램프 동작을 개시한다. 이와 같이 구성하면, 클램프 레벨은 PMOS 트랜지스터 (401 내지 40n) 의 수를 변경함으로써 간단하게 조정할 수 있다.
또한, PMOS 트랜지스터 (112) 와 PMOS 트랜지스터 (401 내지 40n) 는 동일한 임계치로 하여 설명했는데, 이 구성에 한정되지 않고 상이한 임계치의 트랜지스터를 사용해도 된다. 또한, 볼티지 레귤레이터에 사용하는 예로서 설명했는데, 볼티지 레귤레이터에 한정되지 않고 연산 증폭 회로 등의 출력 트랜지스터를 사용하는 구성의 회로이면 어떠한 구성의 회로에서도 사용할 수 있다.
이상 설명한 바와 같이, 제 4 실시형태의 볼티지 레귤레이터는, 레벨 시프트 회로 (121) 의 출력으로 클램프 회로를 제어함으로써, 출력 트랜지스터 (110) 의 드라이버빌리티를 제한하지 않고, 게이트를 보호하여 파괴되는 것을 방지할 수 있다. 또, PMOS 트랜지스터 (401 내지 40n) 의 수를 변경함으로써 간단하게 클램프 레벨을 조정할 수 있다.
＜제 5 실시형태＞
도 5 는, 제 5 실시형태의 볼티지 레귤레이터의 회로도이다. 도 1 과의 차이는, PMOS 트랜지스터 (112) 와 정전류 회로 (111) 를 삭제하고, 다이오드 접속된 n 개의 PMOS 트랜지스터 (501 ∼ 50n) 를 사용한 점이다.
제 5 실시형태의 볼티지 레귤레이터의 접속에 대해 설명한다. PMOS 트랜지스터 (501 내지 50n) 는, 게이트와 드레인이 접속된 상태에서 직렬로 접속된다. PMOS 트랜지스터 (501) 는, 게이트 및 드레인이 출력 트랜지스터 (110) 의 게이트에 접속되고, 소스가 PMOS 트랜지스터 (502) 의 게이트 및 드레인에 접속된다. 직렬로 접속된 n 번째의 PMOS 트랜지스터 (50n) 는, 게이트 및 드레인이 PMOS 트랜지스터 (113) 의 게이트에 접속되고, 소스가 전원 단자 (101) 에 접속된다. 그 밖에는 도 1 과 마찬가지이다.
제 5 실시형태의 볼티지 레귤레이터의 동작에 대해 설명한다. 통상시의 동작은 제 1 실시형태와 마찬가지이다.
PMOS 트랜지스터 (501 내지 50n) 의 임계치를 PMOS 트랜지스터 (113) 의 임계치와 마찬가지로 Vth 로 하면, VLS ＝ (n - 1) ×｜Vth｜가 되고, 식 (3) 은,
VDRVG ＜ VDD － n ×｜Vth｜… (8)
이 된다. 식 (8) 로부터, PMOS 트랜지스터 (113) 는, 전압 (VDRVG) 이 전원 전압 (VDD) 로부터 강하하여 VDD - n ×｜Vth｜보다 작아진 시점에서 전류를 흘리기 시작하여 클램프 동작을 개시한다. 이와 같이 구성하면, 클램프 레벨은 PMOS 트랜지스터 (501 내지 50n) 의 수를 변경함으로써 간단하게 조정할 수 있다.
또한, PMOS 트랜지스터 (113) 와 PMOS 트랜지스터 (501 ∼ 50n) 는 동일한 임계치로 하여 설명했는데, 이 구성에 한정되지 않고 상이한 임계치의 트랜지스터를 사용해도 된다. 또한, 볼티지 레귤레이터에 사용하는 예로서 설명했는데, 볼티지 레귤레이터에 한정되지 않고 연산 증폭 회로 등의 출력 트랜지스터를 사용하는 구성의 회로이면 어떠한 구성의 회로에서도 사용할 수 있다.
이상 설명한 바와 같이, 제 5 실시형태의 볼티지 레귤레이터는, 레벨 시프트 회로 (121) 의 출력으로 클램프 회로를 제어함으로써, 출력 트랜지스터 (110) 의 드라이버빌리티를 제한하지 않고, 게이트를 보호하여 파괴되는 것을 방지할 수 있다. 또, PMOS 트랜지스터 (501 ∼ 50n) 의 수를 변경함으로써 간단하게 클램프 레벨을 조정할 수 있다.
100 : 그라운드 단자
101 : 전원 단자
102 : 출력 단자
103 : 기준 전압 회로
104 : 오차 증폭 회로
111, 401, 40n : 정전류 회로
121 : 레벨 시프트 회로

Claims (12)

  1. 전원 전압이 입력되는 전원 단자와,
    기준 전압을 출력하는 기준 전압 회로와,
    출력 트랜지스터와,
    상기 출력 트랜지스터가 출력하는 출력 전압을 분압한 분압 전압과 상기 기준 전압의 차를 증폭시켜 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로를 구비한 볼티지 레귤레이터로서,
    상기 출력 트랜지스터의 게이트와 상기 전원 단자 사이에 형성된 클램프 회로와,
    입력 단자가 상기 출력 트랜지스터의 게이트에 접속되고, 출력 단자가 상기 클램프 회로의 입력 단자에 접속된 레벨 시프트 회로를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
  2. 제 1 항에 있어서,
    상기 레벨 시프트 회로는,
    일방의 단자가 상기 전원 단자에 접속된 정전류 회로와,
    게이트가 상기 레벨 시프트 회로의 입력 단자에 접속되고, 소스가 상기 정전류 회로의 타방의 단자와 상기 레벨 시프트 회로의 출력 단자에 접속되고, 드레인이 접지 단자에 접속된 제 1 트랜지스터를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
  3. 제 2 항에 있어서,
    상기 레벨 시프트 회로는, 추가로
    상기 정전류 회로와 상기 제 1 트랜지스터 사이에 임피던스 소자를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
  4. 제 3 항에 있어서,
    상기 임피던스 소자는, 저항 또는 다이오드 접속된 트랜지스터로 구성되는 것을 특징으로 하는 볼티지 레귤레이터.
  5. 제 1 항에 있어서,
    상기 레벨 시프트 회로는,
    상기 출력 트랜지스터의 게이트와 상기 전원 단자 사이에 직렬로 접속된, 게이트와 드레인이 접속된 n 개 (n 은 2 이상의 정수 (整數)) 의 트랜지스터로 구성되고,
    제 1 트랜지스터의 게이트와 드레인이 상기 레벨 시프트 회로의 입력 단자에 접속되고,
    소스가 상기 전원 단자에 접속된 제 n 트랜지스터의 게이트와 드레인이 상기 레벨 시프트 회로의 출력 단자에 접속된 것을 특징으로 하는 볼티지 레귤레이터.
  6. 제 1 항에 있어서,
    상기 레벨 시프트 회로는,
    일방의 단자가 상기 전원 단자에 접속된 제 1 정전류 회로와,
    게이트가 상기 레벨 시프트 회로의 입력 단자에 접속되고, 소스가 상기 제 1 정전류 회로의 타방의 단자에 접속되고, 드레인이 접지 단자에 접속된 제 1 트랜지스터와,
    일방의 단자가 상기 전원 단자에 접속된 제 2 정전류 회로와,
    게이트가 상기 제 1 트랜지스터의 소스에 접속되고, 소스가 상기 제 2 정전류 회로의 타방의 단자에 접속된 제 2 트랜지스터와,
    일방의 단자가 상기 전원 단자에 접속된 제 n (n 은 2 이상의 정수) 정전류 회로와,
    게이트가 제 n - 1 트랜지스터의 소스에 접속되고, 소스가 상기 제 n 정전류 회로의 타방의 단자와 상기 레벨 시프트 회로의 출력 단자에 접속된 제 n 트랜지스터를 구비하는 것을 특징으로 하는 볼티지 레귤레이터.
  7. 연산 증폭 회로와,
    게이트가 상기 연산 증폭 회로의 출력에 접속된 출력 트랜지스터와,
    상기 출력 트랜지스터의 게이트에 형성된 클램프 회로와,
    입력 단자가 상기 출력 트랜지스터의 게이트에 접속되고, 출력 단자가 상기 클램프 회로의 입력 단자에 접속된 레벨 시프트 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 레벨 시프트 회로는,
    정전류 회로와,
    게이트가 상기 레벨 시프트 회로의 입력 단자에 접속되고, 소스가 상기 정전류 회로와 상기 레벨 시프트 회로의 출력 단자에 접속된 제 1 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 레벨 시프트 회로는, 추가로
    상기 정전류 회로와 상기 제 1 트랜지스터 사이에 임피던스 소자를 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 임피던스 소자는, 저항 또는 다이오드 접속된 제 2 트랜지스터로 구성되는 것을 특징으로 하는 반도체 장치.
  11. 제 7 항에 있어서,
    상기 레벨 시프트 회로는,
    상기 출력 트랜지스터의 게이트와 전원 단자 사이에 직렬로 접속된, 게이트와 드레인이 접속된 n 개 (n 은 2 이상의 정수) 의 트랜지스터로 구성되고,
    제 1 트랜지스터의 게이트와 드레인이 상기 레벨 시프트 회로의 입력 단자에 접속되고,
    소스가 상기 전원 단자에 접속된 제 n 트랜지스터의 게이트와 드레인이 상기 레벨 시프트 회로의 출력 단자에 접속된 것을 특징으로 하는 반도체 장치.
  12. 제 7 항에 있어서,
    상기 레벨 시프트 회로는,
    일방의 단자가 전원 단자에 접속된 제 1 정전류 회로와,
    게이트가 상기 레벨 시프트 회로의 입력 단자에 접속되고, 소스가 상기 제 1 정전류 회로의 타방의 단자에 접속되고, 드레인이 접지 단자에 접속된 제 1 트랜지스터와,
    일방의 단자가 상기 전원 단자에 접속된 제 2 정전류 회로와,
    게이트가 상기 제 1 트랜지스터의 소스에 접속되고, 소스가 상기 제 2 정전류 회로의 타방의 단자에 접속된 제 2 트랜지스터와,
    일방의 단자가 상기 전원 단자에 접속된 제 n (n 은 2 이상의 정수) 정전류 회로와,
    게이트가 제 n - 1 의 트랜지스터의 소스에 접속되고, 소스가 상기 제 n 정전류 회로의 타방의 단자와 상기 레벨 시프트 회로의 출력 단자에 접속된 제 n 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
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