JPH10247831A

JPH10247831A - 増幅回路

Info

Publication number: JPH10247831A
Application number: JP9061699A
Authority: JP
Inventors: Masaki Hirose; 正樹広瀬; Keiji Kishine; 桂路岸根; Noboru Ishihara; 昇石原; Yukio Akazawa; 幸雄赤沢
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1997-03-03
Filing date: 1997-03-03
Publication date: 1998-09-14

Abstract

(57)【要約】【課題】高利得で広帯域で高安定性のある増幅回路
を実現する。【解決手段】全帰還型差動増幅回路１００とレベルシ
フト差動増幅回路２００を交互に接続して多段化する。
レベルシフト差動増幅回路２００は、レベルシフト用抵
抗４３により直流レベルをシフトした差動信号を出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高利得、広帯域、
高安定性等を実現した増幅回路に関するものである。

【０００２】

【従来の技術】図９に文献（N.Ishihara,et al.,"9GHz
Bandwidth,8-20dB Controllable-GainMonolithic Ampli
fier Using AlGaAs/GaAs HBT Technology"）で提案され
ている広帯域化した全帰還型差動増幅器回路１００の構
成を示す。

【０００３】図９において、１、２は差動信号入力端
子、３、４は差動信号出力端子、５は高電位電源端子、
６は低電位電源端子である。差動信号入力端子１、２か
ら入力された差動信号は、トランジスタ７、８、定電流
源９、負荷抵抗１０、１１からなる第１の差動回路によ
って増幅される。この第１の差動回路の差動出力信号
は、トランジスタ１２、１３、定電流源１４、負荷抵抗
１５、１６からなる第２の差動回路に入力される。

【０００４】この第２の差動回路の差動出力信号は、ト
ランジスタ１９、２０、抵抗２１、２２からなるエミッ
タホロワ回路９０を介して差動信号出力端子３、４に出
力するとともに、トランジスタ１７、１８からなるエミ
ッタホロワに入力して帰還がかけられ、広帯域特性が実
現される。

【０００５】トランジスタの寄生ベース抵抗を無視する
と、回路全体の利得は、Ａｖ＝ｇｍ１・Ｒａ／［１＋ｊωＲａ・Ｃａ／（１＋ｇ
ｍ２・Ｒｂ）］で表される。ここで、ｇｍ１はトランジスタ７、８のト
ランスコンダクタンス（電圧−電流変換効率）、ｇｍ２
はトランジスタ１２、１３のトランスコンダクタンス、
Ｒａは抵抗１０、１１の値、Ｒｂは抵抗１５、１６の
値、Ｃａはトランジスタ１２、１３のベース・エミッタ
間容量である。

【０００６】この式から、回路全体の利得が第１の差動
回路の利得「ｇｍ１・Ｒａ」により決定され、第２の差
動回路の利得「ｇｍ２・Ｒｂ」によって容量Ｃａによる
帯域劣化の影響が低減され、広帯域化が達成される。

【０００７】ところで、高利得で広帯域の増幅回路を必
要とする場合には、広帯域増幅回路を多段に接続する必
要がある。上記で提案されている全帰還型差動増幅回路
１００は、通常の差動増幅回路と比較して、高利得で広
帯域を実現することができるが、入出力信号間の直流レ
ベル差が大きいため、多段接続が困難であるという問題
がある。

【０００８】一例として、端子５を０Ｖ、端子６を−５
Ｖ、出力信号振幅を０．４Ｖp-p 、トランジスのオン時
のベース・エミッタ間電圧を０．９Ｖとしたときの、図
９の各点Ａ、Ｂ、Ｃの動作波形を模式的に図１０に示し
た。点Ｃの最低電位は−１．３Ｖとなり、トランジスタ
７、８が飽和しないようにするためには、入力端子１の
「Ｈ」レベル（高電位レベル）は、−１．３Ｖよりも低
い電位となる必要がある。

【０００９】しかし、出力端子３の「Ｈ」レベルは−
０．９Ｖとなるため、この回路をそのまま多段接続する
と、次段の入力トランジスタが飽和してしまう。そのた
め、この回路をそのまま直流結合することはできない。

【００１０】この問題を解決するための１手法として、
図９のエミッタホロワ回路９０を出力にもう１段用い
て、ダーリントン接続として出力するという方法があ
る。直流レベルとしては多段接続が可能となるが、一般
にダーリントン接続とすると、エミッタホロワよりも動
作が不安定になり易く、高周波、広帯域の増幅回路では
発振してしまう可能性がある。

【００１１】また、別の手段として、各全帰還型差動増
幅回路１００の間を容量を介して接続するという方法も
ある。この方法を実施した例を図１１に示す。ここで
は、前段の全帰還型差動増幅回路１００Ａのエミッタホ
ロワ回路９０の差動出力が容量２３、２４を介して次段
の全帰還型差動増幅回路１００Ｂに接続される。この後
段の全帰還型差動増幅回路１００Ｂの差動信号入力端子
の直流電位は、抵抗２５、２６の比、抵抗２７、２８の
比によって決定されるため、任意の電位に設定可能であ
る。これによって、多段構成が可能となる。

【００１２】

【発明が解決しようとする課題】しかし、広帯域の増幅
回路を構成する場合には、容量２３、２４きるだけ大き
くする必要があるが、ＩＣチップ上の面積を広く占める
ため実現できる容量には限界がある。充分な大きさの容
量がとれない場合、低周波の帯域が制限されるという問
題が生じる。また、容量２３、２４をＩＣチップ上で作
成すると、エミッタホロワ回路９０の出力に大きな容量
が負荷として与えられることになり、このため、エミッ
タホロワ回路９０の動作が不安定となり、発振する可能
性が高くなる。

【００１３】以上から、図９に示した広帯域の全帰還型
差動増幅回路のみを用いて高利得で広帯域の増幅回路を
実現することは困難であった。

【００１４】本発明の目的は、ＩＣチップ上に実現して
高利得、広帯域、高安定動作性をもつ増幅回路を提供す
ることにある。

【００１５】

【課題を解決するための手段】第１の発明は、差動信号
を入力し差動出力信号を負帰還することにより広帯域化
した全帰還型差動増幅回路と、該全帰還型差動増幅回路
の差動出力信号を入力し、負荷抵抗と電源との間に接続
されたレベルシフト用抵抗により直流レベルをシフトし
た差動出力信号を出力するレベルシフト差動増幅回路
と、を交互に接続して構成した。

【００１６】第２の発明は、第１の発明において、前記
レベルシフト差動増幅回路が、差動回路を構成する１対
のトランジスタの各々に接続されたエミッタ負帰還抵抗
と、該トランジスタのエミッタ相互間に接続されたピー
キング容量を有するよう構成した。

【００１７】

【発明の実施の形態】図１は本発明の１つの実施の形態
の増幅回路の構成を示すブロック図である。１００は前
述の図９に示した全帰還型差動増幅回路、２００はその
後段に接続したレベルシフト差動増幅回路である。本実
施の形態では、この全帰還型差動増幅回路１００とレベ
ルシフト差動増幅回路２００を交互に接続して、高利得
で広帯域で高安定性をもつ多段の増幅回路を構成するも
のである。３０１、３０２は該多段化した増幅回路の差
動入力端子、３０３、３０４は差動出力端子である。

【００１８】図２はこの全帰還型差動増幅回路１００と
レベルシフト差動増幅回路２００を接続した構成の具体
的な回路を示す図である。レベルシフト差動増幅回路２
００において、３１、３２は差動入力端子、３３、３４
は差動出力端子である。トランジスタ３５、３６、負荷
抵抗３７、３８、エミッタ負帰還抵抗３９、４０、定電
流源４１は差動回路を構成する。

【００１９】両トランジスタ３５、３６のエミッタ間に
は、容量４２（ピーキング容量）が接続されている。こ
の容量４２は、高周波領域になるほどエミッタ抵抗３
９、４０のエミッタ負帰還の効果を抑えることによっ
て、高周波での利得を上昇（ピーキング効果）させ、広
帯域化を実現する働きをもつ。

【００２０】負荷抵抗３７、３８と高電位電源端子５の
間には抵抗４３（レベルシフト用抵抗）が接続されてい
る。この抵抗４３では、常に一定の電圧降下が得られる
ので、この電圧降下の値を適切に設定することにより、
出力端子３３、３４のレベルを次段に接続する全帰還型
差動増幅回路１００の入力トランジスタが飽和しないよ
うな直流レベルに設定可能となる。トランジスタ４４、
４５、抵抗４６、４７はエミッタホロワ回路を構成す
る。

【００２１】図３に図２に示した回路のＡ、Ｂ、Ｃ、
Ｄ、Ｅ、Ｆの各点の動作波形を模式的に示した。ここ
で、全帰還型差動増幅回路１００の動作条件は、図９に
示した場合と同一である。レベルシフト差動増幅回路２
００において、抵抗４３には常に０．４Ｖの電圧がかか
り、負荷抵抗３７、３８では前段の全帰還型差動増幅回
路１００の出力信号をリミットし、０．４Ｖの一定振幅
が得られるものとする。

【００２２】ここで、前記帰還型差動増幅回路１００の
出力はレベルシフト差動増幅回路２００に入力され、
０．４Ｖp-p でリミットがかかった信号が負荷抵抗３
７、３８により出力されるが、抵抗４３で生じる電圧降
下により点Ｅの電位は、−０．４Ｖ一定となり、点Ｆの
信号は０．４Ｖだけ低電位方向にレベルシフトされる。
これによって、出力端子３４の「Ｈ」レベルは、−１．
３Ｖとなる。したがって、全帰還型差動増幅回路１００
の入力信号端子１、２の電位の上限である−１．３Ｖを
越えなくなることから、レベルシフト差動増幅回路２０
０の後段に、全帰還型差動増幅回路１００を接続するこ
とが可能となる。

【００２３】これにより、増幅回路の多段化が実現で
き、増幅回路の高利得化と広帯域化が同時に達成できる
ようになる。レベルシフトの大きさは、抵抗４３の値を
調整することによって任意に設定することが可能とな
る。

【００２４】ここで、全帰還型差動増幅回路１００とレ
ベルシフト差動増幅回路２００の利得の周波数特性をシ
ミュレーションした結果を図４に示す。全体で６ＧＨｚ
の要求帯域（帯域とは、低域の利得から３ｄＢ低下する
周波数で定義）に対して、レベルシフト差動増幅回路２
００の場合は７．６ＧＨｚの帯域が得られている。ま
た、全帰還型差動増幅回路１００では９．４ＧＨｚの帯
域が得られている。レベルシフト差動増幅回路２００で
は、広帯域のために用いているピーキング容量４２を最
適化することによって、９ＧＨｚ程度の帯域を確保する
ことができる。したがって、このレベルシフト差動増幅
回路２００も周波数特性的には、遜色ない帯域を有する
ことが分かる。

【００２５】本実施の形態による増幅回路の高利得化、
広帯域化が実現できることを確認すするために、通常の
差動増幅回路を多段化した増幅回路の場合と利得−周波
数特性を比較した。トランジスタには、ｆ_T ＝４０ＧＨ
ｚ程度のシリコンバイポーラプロセスを想定し、シミュ
レーションを行った。

【００２６】ここで、本実施の形態の増幅回路は、図５
に示すような３段構成とした。これは、図２の構成の後
段にもう１段だけ全帰還型差動増幅回路１００を接続し
た内容である。各段の定電流源はすべて４ｍＡとなるよ
うに設計した。２段目のレベルシフト差動増幅回路２０
０のピーキング容量４２は０．５ｐＦ、エミッタ負帰還
抵抗３９、４０は１０Ωに設定した。１段目と３段目の
出力振幅を設定する負荷抵抗１５、１６は１００Ωに設
定し、利得を決定する負荷抵抗１０、１１の値を変化さ
せたときの帯域と利得の関係を調べた。

【００２７】また、これと比較した増幅回路は、図７に
示す構成の差動増幅回路４００を３段接続した構成とし
た。５１、５２は差動入力端子、５３、５４は差動出力
端子、５５は高位電源端子、５６は低位電源端子であ
る。また、５７、５８は前記条件のトランジスタ、５
９、６０は１００Ωの負荷抵抗、６１、６２はエミッタ
負帰還抵抗、６３は４ｍＡの定電流源である。トランジ
スタ６４、６５、抵抗６６、６７はレベルシフト回路を
構成する。そして、エミッタ負帰還抵抗６１、６２を同
時に変化させたときの利得と帯域の関係を調べた。

【００２８】図８に上記２種類のシミュレーションの結
果を示す。横軸に帯域、縦軸に増幅回路全体の利得を示
している。図６に示した通常の差動増幅回路４００の３
段の構成では、ほぼ同等の帯域で１５ｄＢ以下の利得し
か得ることができないのに対し、図５に示した本実施の
形態の３段化増幅回路の構成では、約３９ｄＢで６ＧＨ
ｚ以上の帯域が確保できている。このことから、本実施
の形態の構成をとることによって、通常の差動増幅回路
の場合と比較して、大幅な広帯域化、高利得化を達成で
きることが分かる。

【００２９】また、本実施の形態では、レベルシフト回
路として不安定なダーリントン接続を用いたり、ＩＣチ
ップ内部に大きな容量を設けたりする必要がないため、
１つのＩＣチップ上にすべての回路を高レベルで集積化
でき、且つ安定な増幅回路を実現することができる。

【００３０】

【発明の効果】以上から本発明の増幅回路によれば、広
帯域化が可能な全帰還型差動増幅回路と、出力信号の直
流レベルを任意に設定できるレベルシフト回路を交互に
接続する構成であるため、増幅回路の多段化構成が可能
となり、高利得で広帯域な増幅回路を実現することがで
きるとともに、動作に不安定なダーリントン回路やＩＣ
チップ内に大きな容量を設けることが不要であるため、
動作が安定し、ＩＣチップの集積化を高めることができ
るという利点がある。

【図面の簡単な説明】

【図１】本発明の１つの実施の形態の多段化した増幅
回路のブロック図である。

【図２】図１に示した多段化増幅回路の２段部の具体
的な構成を示す回路図である。

【図３】図２の回路の各点の動作波形を示す図であ
る。

【図４】図２の回路の全帰還型差動増幅回路とレベル
シフト差動増幅回路の周波数−利得の特性を示す図であ
る。

【図５】シミュレーションに使用した本実施の形態の
３段化増幅回路のブロック図である。

【図６】シミュレーションに使用した通常の３段化増
幅回路のブロック図である。

【図７】図６の単位増幅回路の構成を示す回路図であ
る。

【図８】図５の３段化増幅回路と図６の３段化増幅回
路の帯域−利得の特性を示す図である。

【図９】従来の全帰還型差動増幅回路の構成を示す回
路図である。

【図１０】図９の各点の動作波形を示す図である。

【図１１】図９に示した全帰還型差動増幅回路を容量
を介して２段接続した構成の多段化増幅回路を示す回路
図である。

【符号の説明】

１００：全帰還型差動増幅回路、２００：レベルシフト
差動増幅回路、４２：ピーキング容量、４３：レベルシ
フト用抵抗。

───────────────────────────────────────────────────── フロントページの続き (72)発明者赤沢幸雄東京都新宿区西新宿三丁目19番２号日本電信電話株式会社内

Claims

【特許請求の範囲】

【請求項１】差動信号を入力し差動出力信号を負帰還す
ることにより広帯域化した全帰還型差動増幅回路と、該全帰還型差動増幅回路の差動出力信号を入力し、負荷
抵抗と電源との間に接続されたレベルシフト用抵抗によ
り直流レベルをシフトした差動出力信号を出力するレベ
ルシフト差動増幅回路と、を交互に接続してなることを特徴とする増幅回路。
【請求項２】前記レベルシフト差動増幅回路が、差動回
路を構成する１対のトランジスタの各々に接続されたエ
ミッタ負帰還抵抗と、該トランジスタのエミッタ相互間
に接続されたピーキング容量を有することを特徴とする
請求項１に記載の増幅回路。