JP4833651B2 - レギュレータ回路およびそれを搭載した自動車 - Google Patents

Description

本発明は、出力電圧を安定化するレギュレータ回路に関する。

電子回路を安定に動作させるために、その電源電圧を一定の値に安定化させたい場合がある。また、各電子回路が必要とする電源電圧は、必ずしも電子回路が搭載される機器に用意されているとは限らない。例えば、車載機器の５Ｖマイコンなどは、電源電圧として５Ｖを必要とするが、自動車のバッテリから供給される電圧は１２Ｖであり、なおかつ不安定である。このような場合に、電子回路が必要とする電源電圧を簡易かつ安定に生成するために、リニアレギュレータ回路（以下、単にレギュレータ回路という）が広く用いられている。

このレギュレータ回路は一般的に、誤差増幅器と出力トランジスタとフィードバック抵抗を備えている。誤差増幅器は、フィードバック抵抗により帰還した出力電圧と所望の基準電圧値とを比較し、２つの電圧が近づくように出力トランジスタの制御端子の電圧を制御する。従って、入力電圧や負荷が変動した場合には、その変動に応じて出力トランジスタの制御端子の電圧を変化させなければならない。

ここで、出力トランジスタとして低消費電流化のために、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を使用する場合がある。ＭＯＳＦＥＴを使用した場合、電流許容量を大きくとるためにトランジスタサイズを大きくすると、それに伴ってゲート容量が大きくなり、誤差増幅器によって制御されるゲート電圧の応答が、入力電圧あるいは負荷の変動に対して遅れることになる。この遅れは、出力電圧のオーバーシュートやアンダーシュートを引き起こす。また、負荷変動すなわち出力電流が変動する際にも、オーバーシュートやアンダーシュートが発生する。

このような問題を解決するために、出力トランジスタから負荷に流れる電流をモニタし、その電流に応じて誤差増幅器のバイアス電流を増やすことによりレギュレータの応答速度を速める手法が提案されている。

特開２００１−３４３５１号公報

上記文献に記載の技術を用いた場合には、負荷に多くの電流が流れる場合には、誤差増幅器にも大きなバイアス電流が流れ応答速度が高速化される。しかしながら、負荷に流れる電流が急激に減少した時には、それに伴い応答速度が遅くなってしまうため、出力電圧が変動するおそれがある。また、入力電圧の変動に起因する出力電圧の変動を抑制することが困難である。

本発明はこうした課題に鑑みてなされたものであり、その目的は、安定状態における消費電力を増加を抑えつつ、入力電圧や出力電流が変動した時の出力電圧の変動を抑制可能なレギュレータ回路の提供にある。

本発明のある態様は、入力端子に印加された入力電圧を安定化し、出力端子から出力電圧を出力するレギュレータ回路である。このレギュレータ回路は、入力端子と出力端子の間に設けられた出力トランジスタと、出力電圧に応じた電圧が所定の基準電圧に近づくように、出力トランジスタの制御端子の電圧を調節する誤差増幅器と、入力端子から接地端子に至る経路上に設けられ、一端の電位が固定された変動検出キャパシタと、入力電圧が、変動検出キャパシタの他端の電圧より低くなったときに、出力トランジスタの制御端子の電圧を強制的に低下せしめるアンダーシュート抑制回路と、を備える。

「出力トランジスタの制御端子」とは、ＭＯＳＦＥＴにおいてはゲート端子をいい、バイポーラトランジスタにおいてはベース端子をいう。入力電圧が急激に低下し、変動検出キャパシタの他端の電圧より低くなると、アンダーシュート抑制回路によって出力トランジスタの制御端子の電圧が強制的に下げられ、出力トランジスタのオンの程度が増大する。この態様によれば、アンダーシュートを抑制することができる。

アンダーシュート抑制回路は、変動検出キャパシタの他端から接地端子に至る経路上に設けられ、その制御端子に入力端子が接続された検出トランジスタを含んでもよい。このアンダーシュート抑制回路は、検出トランジスタに流れる電流を利用して出力トランジスタの制御端子の電圧を強制的に低下せしめてもよい。

検出トランジスタは、ゲートに入力端子が接続され、ソースに変動検出キャパシタの他端が接続されたＰチャンネル電界効果トランジスタであってもよい。この場合、入力端子に印加された入力電圧が、変動検出キャパシタの他端の電圧より低くなり、ゲートソース間にしきい値電圧を超える電圧が印加されたときに、検出トランジスタがオンし、電流を生成することができる。

アンダーシュート抑制回路は、検出トランジスタに流れる電流に応じた電流を、出力トランジスタの制御端子から引き抜く電流帰還回路をさらに含んでもよい。電流帰還回路は、検出トランジスタの経路上に設けられた第１トランジスタと、第１トランジスタとカレントミラー回路を構成し、一端が出力トランジスタの制御端子に接続された第２トランジスタと、を含んでもよい。
この場合、入力電圧が変動する期間、検出トランジスタに電流が流れるため、回路が安定状態にあるときの消費電流の増加を抑えつつ、アンダーシュートを抑制することができる。

アンダーシュート抑制回路は、検出トランジスタに流れる電流に応じた電流を、誤差増幅器の入力段に設けられた差動増幅回路の差動電流にフィードバックする電流帰還回路をさらに含んでもよい。電流帰還回路は、検出トランジスタの経路上に設けられた第１トランジスタと、第１トランジスタとカレントミラー回路を構成し、一端が誤差増幅器の入力段に設けられた差動増幅回路の差動対の一方に接続された第２トランジスタと、を含んでもよい。
入力電圧が低下したときに、誤差増幅器の出力電圧（すなわち、出力トランジスタの制御端子の電圧）が低下する方向に、差動電流に対して帰還をかけることにより、好適にアンダーシュートを抑制することができる。

レギュレータ回路は、入力端子から変動検出キャパシタの他端に電流が流れ込むとき、出力トランジスタの制御端子の電圧を強制的に上昇せしめるオーバーシュート抑制回路をさらに備えてもよい。オーバーシュート抑制回路は、入力端子から変動検出キャパシタの他端に流れ込む電流に応じた電流を、出力トランジスタの制御端子に供給してもよい。また、オーバーシュート抑制回路は、入力端子から変動検出キャパシタの他端に至る経路上に設けられた第３トランジスタと、第３トランジスタとカレントミラー回路を構成し、一端が出力トランジスタの制御端子に接続された第４トランジスタと、を含んでもよい。
入力電圧が上昇すると、変動検出キャパシタに過渡的に電流が流れ込む。したがって、この電流を利用して出力トランジスタの制御端子の電圧を上昇させ、オンの程度を低下させることにより、オーバーシュートを抑制することができる。

レギュレータ回路は、定電流源によって生成される定電流にもとづき、入力端子に入力された電源電圧を安定化する前置レギュレータ回路と、前置レギュレータ回路の出力電圧から、基準電圧を生成する基準電圧生成回路と、さらに備えてもよい。アンダーシュート抑制回路は、検出トランジスタに流れる電流に応じた電流を、定電流に加算してもよい。この場合、入力電圧が低下して、定電流が生成されない状況が発生しても、前置レギュレータ回路は、アンダーシュート抑制回路により生成される電流によって電圧を生成することができる。

レギュレータ回路は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。レギュレータ回路を１つのＬＳＩとして集積化することにより、回路面積を削減することができる。

本発明の別の態様は、自動車である。この自動車は、バッテリと、バッテリの電圧を安定化して負荷に供給する上述のレギュレータ回路と、を備える。
自動車のバッテリは、電圧変動が大きいため、上述のレギュレータ回路を用いることにより、アンダーシュートやオーバーシュートを抑制し、安定した電圧を負荷に供給することができる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係るレギュレータ回路によれば、安定状態における消費電力の増加を抑えつつ、入力電圧の変動にともなうアンダーシュートを抑制することができる。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るレギュレータ回路１００ａの構成を示す。以降の図において、同一の構成要素には同一の符号を付し、適宜説明を省略する。本実施の形態にかかるレギュレータ回路１００ａは、入力端子１０２に印加された入力電圧Ｖｉｎを安定化し、出力端子１０４から出力電圧Ｖｏｕｔを出力する。このレギュレータ回路１００ａは、誤差増幅器１０、出力トランジスタ１２、第１抵抗Ｒ１、第２抵抗Ｒ２、基準電圧源１４、変動検出キャパシタＣ１、アンダーシュート抑制回路２０、オーバーシュート抑制回路３０を備える。以下の説明において、電圧信号、電流信号あるいは抵抗、容量などに付された符号は、必要に応じてそれぞれの電圧値、電流値あるいは抵抗値、容量値を表すものとして用いることとする。

誤差増幅器１０、出力トランジスタ１２、第１抵抗Ｒ１、第２抵抗Ｒ２は一般的なリニアレギュレータを構成する。出力トランジスタ１２は、入力端子１０２と出力端子１０４間に設けられており、出力電圧Ｖｏｕｔが所望の電圧となるように、オン抵抗が制御され、入力電圧Ｖｉｎを電圧降下させる。本実施形態において出力トランジスタ１２はＰチャンネルＭＯＳＦＥＴであって、そのソースがレギュレータ回路１００ａの入力端子１０２に接続され、ドレインがレギュレータ回路１００ａの出力端子１０４に接続される。また、制御端子であるゲートには、誤差増幅器１０の出力が接続され、この誤差増幅器１０によってゲート電圧Ｖｇが制御される。

誤差増幅器１０は、反転入力端子−に基準電圧源１４から出力される基準電圧Ｖｒｅｆが入力されている。誤差増幅器１０の非反転入力端子＋には、出力電圧Ｖｏｕｔが第１抵抗Ｒ１、第２抵抗Ｒ２により抵抗分割され、Ｒ２／（Ｒ１＋Ｒ２）倍して帰還入力される。誤差増幅器１０は、反転、非反転入力端子の電圧が等しくなるように出力トランジスタ１２のゲート電圧Ｖｇを調節する。その結果、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎの値に関わらず、Ｖｏｕｔ＝（Ｒ１＋Ｒ２）／Ｒ２×Ｖｒｅｆが成り立つように安定化される。

変動検出キャパシタＣ１は、入力端子１０２から接地端子ＧＮＤに至る経路上に設けられ、一端が接地されて、その電位が固定される。アンダーシュート抑制回路２０は、入力端子１０２に印加される入力電圧Ｖｉｎが、変動検出キャパシタＣ１の他端の電圧Ｖｘより低くなったときに、出力トランジスタ１２のゲート電圧Ｖｇを強制的に低下せしめる。

アンダーシュート抑制回路２０は、検出トランジスタ２２、電流帰還回路２４を含む。検出トランジスタ２２は、変動検出キャパシタＣ１の他端から接地端子ＧＮＤに至る経路上に設けられ、そのゲートは、入力端子１０２と接続される。本実施の形態において、検出トランジスタ２２は、ＰチャンネルＭＯＳＦＥＴであり、ソースに変動検出キャパシタＣ１の他端が接続され、ドレインは電流帰還回路２４と接続される。検出トランジスタ２２はＰＮＰ型のバイポーラトランジスタで構成してもよい。

電流帰還回路２４は、検出トランジスタ２２に流れる電流Ｉｘ１に応じた電流Ｉｘ２を、出力トランジスタ１２の制御端子であるゲートから引き抜く。電流帰還回路２４は、第１トランジスタＭ１、第２トランジスタＭ２を含む。第１トランジスタＭ１、第２トランジスタＭ２は、いずれもソース接地されたＮチャンネルＭＯＳＦＥＴである。第１トランジスタＭ１は、検出トランジスタ２２の電流経路上に設けられる。第２トランジスタＭ２は、第１トランジスタＭ１とゲート、ソースがそれぞれ共通に接続されてカレントミラー回路を構成する。第２トランジスタＭ２のドレインは、出力トランジスタ１２のゲートに接続される。

第２トランジスタＭ２に流れる電流Ｉｘ２は、検出トランジスタ２２に流れる電流Ｉｘ１を定数倍した電流であり、この電流Ｉｙが、出力トランジスタ１２のゲートから引き抜かれることにより、ゲート電圧Ｖｇが強制的に下げられる。

オーバーシュート抑制回路３０は、入力端子１０２から変動検出キャパシタＣ１の他端に電流が流れ込むとき、出力トランジスタ１２のゲート電圧Ｖｇを強制的に上昇せしめる。オーバーシュート抑制回路３０は、入力端子１０２から変動検出キャパシタＣ１の他端に流れ込む電流Ｉｙ１に応じた電流Ｉｙ２を、出力トランジスタ１２のゲートに供給する。

本実施の形態において、オーバーシュート抑制回路３０は、第３トランジスタＭ３、第４トランジスタＭ４、利得調整抵抗Ｒ３を含む。第３トランジスタＭ３および利得調整抵抗Ｒ３は、入力端子１０２から変動検出キャパシタＣ１の他端に至る経路上に直列に接続される。第３トランジスタＭ３は、ＰチャンネルＭＯＳＦＥＴであって、ソースが入力端子１０２に接続され、ドレインが利得調整抵抗Ｒ３に接続される。第４トランジスタＭ４も、ＰチャンネルＭＯＳＦＥＴであって、ソースが入力端子１０２に接続され、ゲートが第３トランジスタＭ３のゲートに接続される。第４トランジスタＭ４は第３トランジスタＭ３とカレントミラー回路を構成する。第３トランジスタＭ３および第４トランジスタＭ４は、入力端子１０２から変動検出キャパシタＣ１に流れ込む電流Ｉｙ１を定数倍した電流Ｉｙ２を、出力トランジスタ１２のゲートに供給し、ゲート電圧Ｖｇを強制的に上昇せしめる。

回路が安定状態にある場合には、第３トランジスタＭ３にはほとんど電流は流れず、そのドレインソース間の電位差はほぼ０Ｖとなり、さらに、利得調整抵抗Ｒ３での電圧降下もほぼ０Ｖとなる。したがって、変動検出キャパシタＣ１の一端には、入力電圧Ｖｉｎがほぼそのまま入力され、Ｖｘ≒Ｖｉｎが成り立っている。また、第３トランジスタＭ３のドレインソース間電圧および利得調整抵抗Ｒ３での電圧降下の和電圧は、第４トランジスタＭ４のゲートソース間電圧に相当するが、上述のようにいずれの電圧も非常に小さいため、第４トランジスタＭ４はオフ状態となる。

入力端子１０２に印加されている入力電圧Ｖｉｎが上昇すると、変動検出キャパシタＣ１の高電位側の電圧が入力電圧Ｖｉｎに伴って上昇する。この結果、変動検出キャパシタＣ１を充電するために、第３トランジスタＭ３および利得調整抵抗Ｒ３を介して、過渡的に電流Ｉｙ１が流れる。

オーバーシュート抑制回路３０は、この電流Ｉｙ１を増幅し、電流Ｉｙ２を出力トランジスタ１２の制御端子であるゲートに帰還する。この増幅には、利得が１より低い場合も含まれる。電流Ｉｙ１と電流Ｉｙ２の比は、第３トランジスタＭ３、第４トランジスタＭ４のサイズ比および利得調整抵抗Ｒ３によって調節することができる。すなわち電流利得を大きくするには、サイズ比を大きく、あるいは利得調整抵抗Ｒ３を大きく設定すればよい。

以上のように構成されたレギュレータ回路１００ａの動作について図２をもとに説明する。図２は、入力電圧Ｖｉｎが急激に下降したときのレギュレータ回路１００ａの動作波形図である。

本実施の形態にかかるレギュレータ回路１００ａのアンダーシュート抑制機能をより明確にするため、はじめに、アンダーシュート抑制回路２０、オーバーシュート抑制回路３０を設けないレギュレータ回路１００ａの動作について説明する。図２に破線で示されるゲート電圧Ｖｇ’および出力電圧Ｖｏｕｔ’がこのときの動作波形を示している。

時刻ｔ０〜ｔ１においては、入力電圧Ｖｉｎは一定値をとっており、回路は安定状態にあり、出力電圧はＶｏｕｔ＝（Ｒ１＋Ｒ２）／Ｒ２×Ｖｒｅｆとなるように安定化されている。ここで、時刻ｔ１に、入力電圧Ｖｉｎが急激に下降する場合を考える。

レギュレータ回路１００ａの出力トランジスタ１２のゲートソース間には、ゲート容量Ｃｇが存在するため、ゲート電圧Ｖｇ’を変化させるためにはこのゲート容量Ｃｇを充放電する必要がある。ここでゲート電圧Ｖｇ’の時間変化率は、ゲート容量Ｃｇと充放電電流Ｉを用いて、ｄＶｇ’／ｄｔ＝Ｉ／Ｃｇと表すことができ、ゲート容量に反比例する。従って、出力トランジスタ１２のゲート容量Ｃｇが大きいときには、ゲート電圧Ｖｇ’の変化は、入力電圧Ｖｉｎや出力電圧Ｖｏｕｔの変動に対して大きく遅れることになる。

出力トランジスタ１２のソース電圧である入力電圧Ｖｉｎが急激に下降するのに対して、ゲート電圧Ｖｇ’はそれに追従できないため、出力トランジスタ１２のゲートソース間電圧は小さくなる。その結果、ドレイン電圧である出力電圧Ｖｏｕｔ’は一時的に低下し、アンダーシュートが発生してしまう。

次に、実施の形態にかかるアンダーシュート抑制回路２０を備えたレギュレータ回路１００ａの動作について、図２に実線で示される電圧波形Ｖｇ、Ｖｏｕｔをもとに説明する。

時刻ｔ０〜ｔ１において回路は安定状態にある。このとき、変動検出キャパシタＣ１の一端の電圧Ｖｘは、入力電圧Ｖｉｎにほぼ等しくなっている。

時刻ｔ１に、何らかの要因によって入力電圧Ｖｉｎが急激に低下する。このとき、変動検出キャパシタＣ１に蓄えられた電荷の放電経路は存在しないため、変動検出キャパシタＣ１の一端の電圧Ｖｘは、すぐには低下しない。その結果、入力電圧Ｖｉｎが、変動検出キャパシタＣ１の他端の電圧Ｖｘより低くなる。検出トランジスタ２２のゲートソース間電圧（Ｖｘ−Ｖｉｎ）が、しきい値電圧Ｖｔより大きくなると、検出トランジスタ２２がオンし、電流Ｉｘ１が流れる。

この電流Ｉｘ１は、電流帰還回路２４によって増幅され、電流Ｉｘ２が生成される。出力トランジスタ１２のゲート容量Ｃｇは、この電流Ｉｘ２によって放電され、出力トランジスタ１２のゲート電圧Ｖｇは、入力電圧Ｖｉｎに追従するようにして低下する。その結果、出力トランジスタ１２のゲートソース間電圧が、非常に小さくなるのを防止することができ、出力電圧Ｖｏｕｔのアンダーシュートを抑制することができる。

次に、本実施の形態に係るレギュレータ回路１００ａのオーバーシュート抑制機能について説明する。図３は、入力電圧Ｖｉｎが急激に上昇したときのレギュレータ回路１００ａの動作波形図である。

本実施形態に係るレギュレータ回路１００ａのオーバーシュートの抑制機能をより理解するため、はじめに、オーバーシュート抑制回路３０を使用しない場合の動作について説明する。図３に破線で示されるゲート電圧Ｖｇ’および出力電圧Ｖｏｕｔ’がこのときの電圧波形を示している。

時刻ｔ０〜ｔ１において、入力電圧Ｖｉｎは一定値をとっており、回路は安定状態にある。このとき、出力電圧はＶｏｕｔ＝（Ｒ１＋Ｒ２）／Ｒ２×Ｖｒｅｆとなるように安定化されている。時刻ｔ１に、入力電圧Ｖｉｎが急激に上昇する場合を考える。

ゲート電圧Ｖｇ’は、ゲート容量によって形成されるＣＲ時定数回路によって応答が遅れ、ソース電圧である入力電圧Ｖｉｎの急激な上昇に追従できない。したがって、出力トランジスタ１２のゲートソース間電圧は一時的に大きくなる。その結果、ドレイン電圧である出力電圧Ｖｏｕｔ’は一時的に上昇し、オーバーシュートが発生してしまう。

次に、本発明の実施形態にかかるレギュレータ回路１００ａについて、オーバーシュートを防止するためにオーバーシュート抑制回路３０を動作させた場合の動作について図３に、実線で示される電圧波形Ｖｇ、Ｖｏｕｔをもとに説明する。

時刻ｔ０〜ｔ１において回路は安定状態にあり、時刻ｔ１に入力電圧Ｖｉｎが上昇する。入力電圧Ｖｉｎが上昇すると、入力端子１０２から変動検出キャパシタＣ１に電流Ｉｙ１が流れることになる。電流Ｉｙ１は、変動検出キャパシタＣ１の容量値を用いて、Ｉｙ１≒Ｃ１×ｄＶｉｎ／ｄｔで与えられる。従って、図３において、電流Ｉｙ１は、入力電圧Ｖｉｎを時間微分した波形にほぼ比例し、入力電圧Ｖｉｎが変化したときに流れる。

電流Ｉｙ１は、オーバーシュート抑制回路３０によって増幅され、電流Ｉｙ２が生成される。この増幅率は先述のように第３トランジスタＭ３、第４トランジスタＭ４および利得調整抵抗Ｒ３により決定される。オーバーシュート抑制回路３０によって増幅された電流Ｉｙ２は、出力トランジスタ１２のゲートに供給され、出力トランジスタ１２のゲート容量Ｃｇは、この電流Ｉｙ２によって充電される。これはｄＶｇ／ｄｔ＝Ｉ／Ｃｇの関係において、充電電流Ｉが電流Ｉｙ２だけ増加することによってゲート電圧Ｖｇの時間変化率が大きくなることを意味する。その結果、ゲート電圧Ｖｇは、図３に実線で示すように破線で示したＶｇ’よりも素早く立ち上がることになる。

その結果、出力トランジスタ１２のゲートソース間電圧は、ソース電圧である入力電圧Ｖｉｎが変動した場合でも適切な値に調節され、出力電圧Ｖｏｕｔは実線で示すようにオーバーシュートが抑制されて、短時間で安定化することができる。

このように、本実施形態にかかるレギュレータ回路１００ａでは、オーバーシュート抑制回路３０によって入力電圧Ｖｉｎが変動する期間に過渡的に流れる電流Ｉｙ１を検出し、その電流を増幅して出力トランジスタ１２のゲート端子に供給することによりゲート電圧Ｖｇを強制的に上昇させてオーバーシュートを防止することができる。

また、レギュレータ回路１００ａのアンダーシュート、オーバーシュート抑制機能によって、通常、出力端子１０４と接地端子間に設けられるキャパシタ（図示せず）の容量値を小さくすることができる。

さらに、電流Ｉｙ１、Ｉｙ２は、上述のように入力電圧Ｖｉｎの時間微分に比例するため、入力電圧Ｖｉｎが時間的に変動した期間にのみ流れる。従って、本実施形態に係るレギュレータ回路１００ａは、安定状態にあるときの消費電流を増やすことなく、出力電圧Ｖｏｕｔのオーバーシュートを抑制することができる。

（第２の実施の形態）
図４は、本発明の第２の実施の形態に係るレギュレータ回路１００ｂの構成を示す回路図である。本実施の形態に係るレギュレータ回路１００ｂは、アンダーシュート抑制回路２０の作用が第１の実施の形態に係る図１のレギュレータ回路１００ａと相違する。以下、相違点を中心に説明する。

レギュレータ回路１００ｂのアンダーシュート抑制回路２０は、図１のレギュレータ回路１００ａと同様に、検出トランジスタ２２および電流帰還回路２４を含み、検出トランジスタ２２に流れる電流を利用して出力トランジスタ１２のゲート電圧を強制的に低下せしめる。

誤差増幅器１０は、差動増幅回路４０および増幅出力段４２を含む一般的な演算増幅器である。差動増幅回路４０は、差動対を構成するトランジスタＭ１０、Ｍ１１、カレントミラー回路を構成するトランジスタＱ１、Ｑ２、テール電流Ｉｔａｉｌを生成する定電流源ＣＣＳ１を含む。トランジスタＱ１、Ｑ２は、差動対Ｍ１０、Ｍ１１に対して定電流負荷として機能する。トランジスタＭ１１のゲートは、誤差増幅器１０の反転入力端子であり、トランジスタＭ１０のゲートは、非反転入力端子である。

差動増幅回路４０は、反転入力端子、非反転入力端子に入力された電圧を差を増幅した差動電流Ｉｄｉｆｆを生成する。増幅出力段４２は、差動電流Ｉｄｉｆｆを増幅し、電圧に変換して出力する。誤差増幅器１０には、入力段に差動増幅器を備えるいかなる構成の演算増幅器を用いてもよい。

アンダーシュート抑制回路２０の電流帰還回路２４は、検出トランジスタ２２に流れる電流Ｉｘ１に応じた電流Ｉｘ２を、誤差増幅器１０の入力段に設けられた差動増幅回路４０の差動電流Ｉｄｉｆｆにフィードバックする。本実施の形態において、アンダーシュート抑制回路２０の第２トランジスタＭ２のドレインは、差動対を構成するトランジスタＭ１１のドレインに接続される。アンダーシュート抑制回路２０により生成される電流Ｉｘ２が増加すると、トランジスタＭ１１に流れる電流に加算され、差動電流Ｉｄｉｆｆが減少する方向に帰還がかかる。

次に、本実施の形態に係るレギュレータ回路１００ｂの動作について、再度、図２を用いて説明する。時刻ｔ１に、何らかの要因によって入力電圧Ｖｉｎが急激に低下する。このとき、変動検出キャパシタＣ１に蓄えられた電荷の放電経路は存在しないため、変動検出キャパシタＣ１の一端の電圧Ｖｘは、すぐには低下しない。その結果、入力電圧Ｖｉｎが、変動検出キャパシタＣ１の他端の電圧Ｖｘより低くなる。検出トランジスタ２２のゲートソース間電圧（Ｖｘ−Ｖｉｎ）が、しきい値電圧Ｖｔより大きくなると、検出トランジスタ２２がオンし、電流Ｉｘ１が流れる。

電流帰還回路２４は、電流Ｉｘ１を増幅し、電流Ｉｘ２を差動増幅回路４０に帰還する。この帰還により、差動電流Ｉｄｉｆｆは減少する方向にシフトするため、出力トランジスタ１２のゲート電圧Ｖｇは、入力電圧Ｖｉｎに追従して、強制的に下げられる。その結果、出力トランジスタ１２のゲートソース間電圧が、非常に小さくなるのを防止することができ、出力電圧Ｖｏｕｔのアンダーシュートを抑制することができる。

本実施の形態に係るレギュレータ回路１００ｂによると、第１の実施の形態に係るレギュレータ回路１００ａと同様に、安定状態にあるときの消費電流を増やすことなく、出力電圧Ｖｏｕｔのアンダーシュートを抑制することができる。

（第３の実施の形態）
図５は、第３の実施の形態に係るレギュレータ回路１００ｃの構成を示す回路図である。このレギュレータ回路１００ｃは、第１の実施の形態に係る図１のレギュレータ回路１００ａの変形例である。このレギュレータ回路１００ｃは、基準電圧源１４に電圧を供給する前置レギュレータ回路５０を備える点を特徴とする。

前置レギュレータ回路５０は、定電流源ＣＣＳ２、トランジスタＭ１２、Ｍ１３、Ｑ３、ダイオード５４を含む。定電流源ＣＣＳ２は、所定の定電流Ｉｃ２を生成する。前置レギュレータ回路５０は、この定電流Ｉｃ２にもとづき、入力端子１０２に入力された入力電圧Ｖｉｎを安定化し、基準電圧源１４に供給する。たとえば、入力電圧Ｖｉｎが１２〜１３Ｖ程度である場合、前置レギュレータ回路５０の出力電圧Ｖｐｒｅは、３〜７Ｖ程度に設定する。

トランジスタＭ１２は、ＰチャンネルＭＯＳＦＥＴであって、定電流源ＣＣＳ２により生成される定電流Ｉｃ２の経路上に設けられ、ソースが入力端子１０２に、ゲートおよびドレインが、定電流源ＣＣＳ２に接続される。トランジスタＭ１３は、ＰチャンネルＭＯＳＦＥＴであって、トランジスタＭ１２とカレントミラー回路を構成する。ダイオード５４は、アノードが接地され、カソードがトランジスタＭ１３のドレインと接続される。トランジスタＱ３は、ＮＰＮ型バイポーラトランジスタであって、コレクタが入力端子１０２に接続され、ベースがトランジスタＭ１３のドレインに接続される。前置レギュレータ回路５０は、トランジスタＱ３のエミッタ電圧を、出力電圧Ｖｐｒｅとして出力する。トランジスタＱ３のベース電流（電圧）は、定電流源ＣＣＳ２により生成される定電流Ｉｃ２によって制御され、その結果、出力電圧Ｖｐｒｅが制御される。

基準電圧源１４は、たとえばバンドギャップリファレンス回路であって、前置レギュレータ回路５０の出力電圧Ｖｐｒｅから、基準電圧Ｖｒｅｆを生成する。

アンダーシュート抑制回路２０は、検出トランジスタ２２に流れる電流Ｉｘ１に応じた電流Ｉｘ２’を生成する。電流Ｉｘ２’は、図１のアンダーシュート抑制回路２０において、第１トランジスタＭ１、第２トランジスタＭ２と並列に、ゲートが共通に接続されたトランジスタを設けることにより生成することができる。アンダーシュート抑制回路２０は、電流Ｉｘ２’を、定電流源ＣＣＳ２により生成される定電流Ｉｃ２に加算する。

本実施の形態に係るレギュレータ回路１００ｃの動作について説明する。
通常、入力電圧Ｖｉｎ、すなわち電源電圧Ｖｄｄが、定電流源ＣＣＳ２が有効に動作しない領域まで低下すると、定電流Ｉｃ２が生成されず、前置レギュレータ回路５０の出力電圧Ｖｐｒｅが低下する。前置レギュレータ回路５０の出力電圧Ｖｐｒｅが低下しすぎると、基準電圧源１４は、基準電圧Ｖｒｅｆを生成不能となり、レギュレータ回路１００ｃの出力電圧Ｖｏｕｔは所望の値に安定化できなくなる。

本実施の形態に係るレギュレータ回路１００ｃでは、入力端子１０２が低下すると、検出トランジスタ２２に電流Ｉｘ１が流れ、この電流Ｉｘ１に応じた電流Ｉｘ２’が生成される。もしこのとき、定電流源ＣＣＳ２が有効に動作していなくても、トランジスタＭ１２には、アンダーシュート抑制回路２０により生成される電流Ｉｘ２’が流れる。この電流Ｉｘ２’は、トランジスタＭ１２、Ｍ１３によって増幅され、トランジスタＱ３にベース電流として供給される。その結果、入力電圧Ｖｉｎが低下した場合においても、出力電圧Ｖｐｒｅが低下するのを防止することができ、基準電圧源１４により生成される基準電圧Ｖｒｅｆを安定化することができる。さらには、基準電圧Ｖｒｅｆが安定することにより、レギュレータ回路１００ｃの出力電圧Ｖｏｕｔを安定化することができる。

最後に、上述のレギュレータ回路１００ａ〜１００ｃ（以下、レギュレータ回路１００と総称する）の用途について説明する。レギュレータ回路１００は、たとえば、自動車に搭載される。図６は、レギュレータ回路１００を搭載した自動車３００の電気系統のブロック図である。自動車３００は、バッテリ３１０、レギュレータ回路１００、電装機器３２０を備える。バッテリ３１０は、１３Ｖ程度のバッテリ電圧Ｖｂａｔを出力する。このバッテリ電圧Ｖｂａｔは、リレーを介して出力されるため、電圧値の時間的な変動が大きい。一方、電装機器３２０は、たとえば、カーステレオやカーナビゲーションシステム、インテリアパネルの照明用ＬＥＤなどであって、時間的に変動しない安定した電源電圧を必要とする負荷である。レギュレータ回路１００は、バッテリ電圧Ｖｂａｔを所定の電圧に降圧して電装機器３２０に出力する。

上述したように、実施形態で説明したレギュレータ回路１００は、入力電圧Ｖｉｎや出力電圧Ｖｏｕｔの急峻な変動に対して、高速に追従し、出力電圧Ｖｏｕｔのアンダーシュートやオーバーシュートを小さく抑えることができる。したがって、自動車に搭載されるバッテリなどのように、電圧が大きく変動するような電源を安定化する用途に好適に用いることができる。

もっとも、実施形態で説明したレギュレータ回路１００は、車載用途に限らず、入力電圧を安定化して負荷に供給するさまざまな用途に用いることができる。

上述の実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

第１から第３の実施の形態に係るレギュレータ回路１００ａ〜１００ｃの各構成要素は、単独で用いた場合には、上述の作用および効果を有するが、任意に組み合わせてもよい。この場合、より好適にアンダーシュートやオーバーシュートを好適に抑圧することができる。

実施の形態においてＭＯＳＦＥＴとして例示されたトランジスタは、バイポーラトランジスタで構成してもよく、また、バイポーラトランジスタで例示されたトランジスタは、ＭＯＳＦＥＴで構成してもよい。いずれのトランジスタを用いるかは、レギュレータ回路に要求される設計仕様、使用する半導体製造プロセスなどによって決めればよい。また、天地反転にともなうＰチャンネルとＮチャンネル、ＰＮＰ型とＮＰＮ型の置換や、抵抗の挿入などによる回路の変形例は、当然に本発明の技術的範囲に含まれる。

実施の形態において、レギュレータ回路１００ａ〜１００ｃを構成する素子はすべて一体集積化されていてもよく、その一部がディスクリート部品で構成されていてもよい。どの部分を集積化するかは、コストや占有面積などによって決めればよい。

第１の実施の形態に係るレギュレータ回路の構成を示す回路図である。 入力電圧が急激に下降したときの図１のレギュレータ回路の動作波形図である。 入力電圧が急激に上昇したときの図１のレギュレータ回路の動作波形図である。 第２の実施の形態に係るレギュレータ回路の構成を示す回路図である。 第３の実施の形態に係るレギュレータ回路の構成を示す回路図である。 第１から第３の実施の形態に係るレギュレータ回路を搭載した自動車の一部のブロック図である。

符号の説明

１００ レギュレータ回路、 １０２ 入力端子、 １０４ 出力端子、 １０ 誤差増幅器、 １２ 出力トランジスタ、 １４ 基準電圧源、 Ｒ１ 第１抵抗、 Ｒ２ 第２抵抗、 Ｒ３ 利得調整抵抗、 Ｃ１ 変動検出キャパシタ、 ２０ アンダーシュート抑制回路、 ２２ 検出トランジスタ、 ２４ 電流帰還回路、 ３０ オーバーシュート抑制回路、 ４０ 差動増幅回路、 ４２ 増幅出力段、 ５０ 前置レギュレータ回路、 Ｍ１ 第１トランジスタ、 Ｍ２ 第２トランジスタ、 Ｍ３ 第３トランジスタ、 Ｍ４ 第４トランジスタ。

Claims (17)

1. 入力端子に印加された入力電圧を安定化し、出力端子から出力電圧を出力するレギュレータ回路であって、
   前記入力端子と前記出力端子の間に設けられた出力トランジスタと、
   前記出力電圧に応じた電圧が所定の基準電圧に近づくように、前記出力トランジスタの制御端子の電圧を調節する誤差増幅器と、
   前記入力端子から接地端子に至る経路上に設けられ、一端の電位が固定された変動検出キャパシタと、
   前記入力電圧が、前記変動検出キャパシタの他端の電圧より低くなったときに、前記出力トランジスタの制御端子の電圧を強制的に低下せしめるアンダーシュート抑制回路と、
   を備え、
   前記アンダーシュート抑制回路は、
   前記変動検出キャパシタの他端から接地端子に至る経路上に設けられ、その制御端子に前記入力端子が接続された検出トランジスタを含み、
   前記検出トランジスタに流れる電流に応じた電流を前記出力トランジスタの制御端子から引き抜くことにより、前記出力トランジスタの制御端子の電圧を強制的に低下せしめることを特徴とするレギュレータ回路。
2. 前記アンダーシュート抑制回路は、
   前記検出トランジスタに流れる電流に応じた電流を、前記誤差増幅器の入力段に設けられた差動増幅回路の差動電流にフィードバックする電流帰還回路をさらに含むことを特徴とする請求項１に記載のレギュレータ回路。
3. 前記電流帰還回路は、
   前記検出トランジスタの経路上に設けられた第１トランジスタと、
   前記第１トランジスタとカレントミラー回路を構成し、一端が前記誤差増幅器の入力段に設けられた差動増幅回路の差動対の一方に接続された第２トランジスタと、を含むことを特徴とする請求項２に記載のレギュレータ回路。
4. 定電流源によって生成される定電流にもとづき、前記入力端子に入力された電源電圧を安定化する前置レギュレータ回路と、
   前記前置レギュレータ回路の出力電圧から、前記基準電圧を生成する基準電圧生成回路と、
   さらに備え、
   前記アンダーシュート抑制回路は、前記検出トランジスタに流れる電流に応じた電流を、前記定電流に加算することを特徴とする請求項１から３のいずれかに記載のレギュレータ回路。
5. 入力端子に印加された入力電圧を安定化し、出力端子から出力電圧を出力するレギュレータ回路であって、
   前記入力端子と前記出力端子の間に設けられた出力トランジスタと、
   前記出力電圧に応じた電圧が所定の基準電圧に近づくように、前記出力トランジスタの制御端子の電圧を調節する誤差増幅器と、
   前記入力端子から接地端子に至る経路上に設けられ、一端の電位が固定された変動検出キャパシタと、
   前記入力電圧が、前記変動検出キャパシタの他端の電圧より低くなったときに、前記出力トランジスタの制御端子の電圧を強制的に低下せしめるアンダーシュート抑制回路と、
   を備え、
   前記アンダーシュート抑制回路は、
   前記変動検出キャパシタの他端から接地端子に至る経路上に設けられ、その制御端子に前記入力端子が接続された検出トランジスタを含み、
   前記検出トランジスタに流れる電流を利用して前記出力トランジスタの制御端子の電圧を強制的に低下せしめ、
   前記アンダーシュート抑制回路は、
   前記検出トランジスタに流れる電流に応じた電流を、前記誤差増幅器の入力段に設けられた差動増幅回路の差動電流にフィードバックする電流帰還回路をさらに含むことを特徴とするレギュレータ回路。
6. 前記電流帰還回路は、
   前記検出トランジスタの経路上に設けられた第１トランジスタと、
   前記第１トランジスタとカレントミラー回路を構成し、一端が前記誤差増幅器の入力段に設けられた差動増幅回路の差動対の一方に接続された第２トランジスタと、を含むことを特徴とする請求項５に記載のレギュレータ回路。
7. 定電流源によって生成される定電流にもとづき、前記入力端子に入力された電源電圧を安定化する前置レギュレータ回路と、
   前記前置レギュレータ回路の出力電圧から、前記基準電圧を生成する基準電圧生成回路と、
   さらに備え、
   前記アンダーシュート抑制回路は、前記検出トランジスタに流れる電流に応じた電流を、前記定電流に加算することを特徴とする請求項５または６に記載のレギュレータ回路。
8. 入力端子に印加された入力電圧を安定化し、出力端子から出力電圧を出力するレギュレータ回路であって、
   前記入力端子と前記出力端子の間に設けられた出力トランジスタと、
   前記出力電圧に応じた電圧が所定の基準電圧に近づくように、前記出力トランジスタの制御端子の電圧を調節する誤差増幅器と、
   前記入力端子から接地端子に至る経路上に設けられ、一端の電位が固定された変動検出キャパシタと、
   前記入力電圧が、前記変動検出キャパシタの他端の電圧より低くなったときに、前記出力トランジスタの制御端子の電圧を強制的に低下せしめるアンダーシュート抑制回路と、
   定電流源によって生成される定電流にもとづき、前記入力端子に入力された電源電圧を安定化する前置レギュレータ回路と、
   前記前置レギュレータ回路の出力電圧から、前記基準電圧を生成する基準電圧生成回路と、
   を備え、
   前記アンダーシュート抑制回路は、
   前記変動検出キャパシタの他端から接地端子に至る経路上に設けられ、その制御端子に前記入力端子が接続された検出トランジスタを含み、
   前記検出トランジスタに流れる電流を利用して前記出力トランジスタの制御端子の電圧を強制的に低下せしめ、
   前記アンダーシュート抑制回路は、前記検出トランジスタに流れる電流に応じた電流を、前記定電流に加算することを特徴とするレギュレータ回路。
9. 前記検出トランジスタは、ゲートに前記入力端子が接続され、ソースに前記変動検出キャパシタの他端が接続されたＰチャンネル電界効果トランジスタであることを特徴とする請求項１から８のいずれかに記載のレギュレータ回路。
10. 前記アンダーシュート抑制回路は、
    前記検出トランジスタに流れる電流に応じた電流を、前記出力トランジスタの制御端子から引き抜く電流帰還回路をさらに含むことを特徴とする請求項１から８のいずれかに記載のレギュレータ回路。
11. 前記電流帰還回路は、
    前記検出トランジスタの経路上に設けられた第１トランジスタと、
    前記第１トランジスタとカレントミラー回路を構成し、一端が前記出力トランジスタの制御端子に接続された第２トランジスタと、
    を含むことを特徴とする請求項１０に記載のレギュレータ回路。
12. 前記入力端子から前記変動検出キャパシタの他端に電流が流れ込むとき、前記出力トランジスタの制御端子の電圧を強制的に上昇せしめるオーバーシュート抑制回路をさらに備えることを特徴とする請求項１から１１のいずれかに記載のレギュレータ回路。
13. 前記オーバーシュート抑制回路は、
    前記入力端子から前記変動検出キャパシタの他端に流れ込む電流に応じた電流を、前記出力トランジスタの制御端子に供給することを特徴とする請求項１２に記載のレギュレータ回路。
14. 前記オーバーシュート抑制回路は、
    前記入力端子から前記変動検出キャパシタの他端に至る経路上に設けられた第３トランジスタと、
    前記第３トランジスタとカレントミラー回路を構成し、一端が前記出力トランジスタの制御端子に接続された第４トランジスタと、
    を含むことを特徴とする請求項１３に記載のレギュレータ回路。
15. 前記オーバーシュート抑制回路は、
    前記入力端子から前記変動検出キャパシタの他端に至る経路上に設けられた第３トランジスタを含み、
    前記第３トランジスタに流れる電流に応じた電流を、前記出力トランジスタの制御端子に供給することを特徴とする請求項１２に記載のレギュレータ回路。
16. ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１から１５のいずれかに記載のレギュレータ回路。
17. バッテリと、
    前記バッテリの電圧を安定化して負荷に供給する請求項１から１６のいずれかに記載のレギュレータ回路と、
    を備えることを特徴とする自動車。

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