JP5706714B2

JP5706714B2 - レギュレータ回路

Info

Publication number: JP5706714B2
Application number: JP2011038676A
Authority: JP
Inventors: 茂弥鈴木
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-02-24
Filing date: 2011-02-24
Publication date: 2015-04-22
Anticipated expiration: 2031-02-24
Also published as: JP2012174214A

Description

本発明はレギュレータ回路に関する。

半導体装置では、電源電圧に対して異なる電圧を生成するレギュレータ回路が多く用いられる。例えば、特許文献１では、電圧レギュレータが発振回路に用いられている。なお、特許文献１の電圧レギュレータは、バンドギャップリファレンス回路で生成された制御電圧を電源制御用のトランジスタのゲート端子に印加している。

一般に、レギュレータ回路は、増幅回路を有し、例えば基準電圧を所定倍した電圧を生成する。レギュレータ回路にて生成された電圧は、他の回路に供給され、他の回路はこの電圧に基づき動作する。このようなレギュレータ回路について、低消費電力化の要求がある。

特に、近年、ＧＰＳ（ＧｌｏｂａｌＰｏｉｎｔｉｎｇＳｙｓｔｅｍ）を使用したアプリケーションが増えつつある。ＧＰＳ受信ＩＣの高感度化、高精度化に加えて、低消費電流化がＧＰＳ受信装置を構成する上で重要な課題の１つとなっている。特に携帯電話においてはＧＰＳ機能の常時ＯＮ化が進み、且つ電池駆動である。このため、低消費電流化が最重要項目となってきている。

一方、小型化、高速動作化のためプロセスはますます微細化されている。従って、トランジスタの耐圧低下に伴い、電源電圧は低くなり、各ＩＣに適した電源を供給するレギュレータ回路の役割はさらに重要となる。以上より、ＧＰＳ受信ＩＣ本体同様にそれに電源を供給するレギュレータ回路自体の低電流化がますます重要になる。

特開２００７−３００６２３号公報特開２００７−８３８５０号公報

低消費電流化を実現するためには各ブロックの電流値を削ってしまうと、増幅器のゲインの低下に起因して、出力電圧の精度が悪化する。また、消費電力を低減するレギュレータ回路が特許文献２に開示されている。図７、８に特許文献２に記載されたレギュレータ回路の構成図を示す。図７は、特許文献２の図７に対応し、図８は、特許文献２の図２に対応する。

図７に示すように、レギュレータ回路１００は、基準電圧発生回路部１２０、分圧回路部１１０、誤差増幅器１３０、及び出力トランジスタ１４０等で構成される。図８に示すレギュレータ回路１００も基本的に同様の構成を有しており、誤差増幅器１５と、分圧回路１７、１８と、出力トランジスタ１６等から構成される。

レギュレータ回路１００では、分圧回路１７と分圧回路１８の２つが設けられ、電流大モードと電流小モードの２つのモードに対応している。そして、レギュレータ回路１００には、上記の構成に加えて、誤差増幅器１５、及び分圧回路１７、１８に、電流大モードと電流小モードを切り替えるＨＣ端子、及びＬＣ端子が設けられている。分圧回路１７、１８では、ｒ１：ｒ２＝Ｒ１：Ｒ２、且つ、（ｒ１＋ｒ２）＜（Ｒ１＋Ｒ２）の関係式が成り立つ。よって、電流大モードと電流小モードの両モードにおいて出力電圧は一定となる。ＨＣ端子がローレベル、ＬＣ端子がハイレベルの時、電流小モードとなる。電流小モードではＲ１＋Ｒ２が有効となる。これにより、出力トランジスタに流れる電流値は小さくなり、合わせて誤差増幅器１５も電流小モードとなる。

出力端子に接続される回路が通常動作時は電流大モードにすることで高精度の出力電圧を供給し、スタンバイモード時には多少の出力電圧のずれは許容できるため電流小モードにし、低消費電流化をはかっている。しかしながら、上記のレギュレータ回路では、通常動作時の消費電流を低減することが困難である。

本発明にかかるレギュレータ回路は、第１の電源端子に第１の端子が接続され、出力端子に第２の端子が接続される出力トランジスタと、前記出力端子と第２の電源端子との間に接続され、前記出力端子から出力される出力電圧を分圧する分圧回路と、前記第１の電源端子の第１の電源電位と固定電位とに基づく動作電圧で動作して、バンドギャップリファレンス電圧を出力するバンドギャップリファレンス回路と、前記固定電位と前記第２の電源端子の第２の電源電位とに基づく動作電圧で動作し、前記分圧回路の出力に入力が接続され、前記出力トランジスタの制御端子に出力が接続された誤差増幅器と、前記固定電位と前記第２の電源電位とに基づく動作電圧で動作し、前記バンドギャップリファレンス回路から出力されたばバンドギャップリファレンス電圧が入力され、出力が前記誤差増幅器の入力と接続されたバッファ回路と、を備えるものである。上記のレギュレータ回路によれば、消費電流を低減することができる。

本発明にかかるレギュレータ回路によれば、消費電力を低減することが可能である。

実施の形態にかかるレギュレータ回路の全体構成を示す回路図である。実施の形態にかかるレギュレータ回路に用いられるバンドギャップリファレンス回路の構成例を示す回路図である。実施の形態にかかるレギュレータ回路に用いられる誤差増幅器の構成例を示す回路図である。実施の形態にかかるレギュレータ回路に用いられるバッファ回路の構成例を示す回路図である。実施の形態にかかるレギュレータ回路のトランジスタレベルの回路図である。実施の形態にかかるレギュレータ回路に出力電圧の立ち上がり波形を示す図である。特許文献２に記載されたレギュレータ回路を示す回路図である。特許文献２に記載されたレギュレータ回路を示す回路図である。

以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかるレギュレータ回路のブロック図を図１に示す。レギュレータ回路は、バンドギャップリファレンス（ＢＧＲ）回路２０と、バッファ回路４０と、誤差増幅器６０と、分圧回路８０と、ＰｃｈパスＴｒ．（トランジスタ）９０と、を有している。

ＢＧＲ回路２０は、シリコンのバンドギャップに応じた約１．２Ｖのバンドギャップリファレンス電圧（以下、ＢＧＲ電圧）を、出力する。ＢＧＲ回路２０の出力は、バッファ回路４０の入力に接続されている。よって、ＢＧＲ回路２０からのＢＧＲ電圧は、バッファ回路４０の入力端子に入力される。バッファ回路４０は、ＢＧＲ電圧を、基準電圧Ｖｒｅｆに変換して、出力する。バッファ回路４０の出力は、誤差増幅器６０の一方の入力端子に接続されている。よって、基準電圧Ｖｒｅｆは、誤差増幅器６０に入力される。

誤差増幅器６０の他方の入力端子は、分圧回路８０と接続されている。分圧回路８０から出力された分圧電圧が、誤差増幅器６０に入力される。誤差増幅器６０の出力は、ＰｃｈパスＴｒ．９０の制御端子（ゲート端子）に入力されている。誤差増幅器６０は、分圧電圧と基準電圧Ｖｒｅｆとの電圧差を増幅し、ＰｃｈパスＴｒ．９０を駆動する。

ＰｃｈパスＴｒ．９０は、出力トランジスタであり、出力端子９２に出力電圧Ｖｏｕｔを出力する。すなわち、ＰｃｈパスＴｒ．９０の第１の端子（例えば、ソース端子）は、電源電圧ＶＤＤを供給する電源端子（第１の電源端子）９１に接続され、第２の端子（例えば、ドレイン端子）が出力端子９２に接続されている。

分圧回路８０は、出力端子９２と接地電圧ＧＮＤを供給する接地端子（第２の電源端子）９３との間に接続されている。分圧回路８０は、抵抗Ｒ１と抵抗Ｒ２とを備えている。抵抗Ｒ１と抵抗Ｒ２とは、ＰｃｈパスＴｒ．９０のドレイン端子と接地端子９３との間に、直列接続されている。分圧回路８０は、出力電圧Ｖｏｕｔと接地電圧ＧＮＤとを分圧して、分圧電圧を生成する。抵抗Ｒ１と抵抗Ｒ２との間の接続点は、誤差増幅器６０の他方の入力端子に接続されている。よって、分圧回路８０からの分圧電圧が、誤差増幅器６０に入力される。

レギュレータ回路の動作に付いて説明する。ＢＧＲ回路２０は、ＢＧＲ電圧を生成して、バッファ回路４０に出力する。バッファ回路３０は、ＢＧＲ電圧から、基準電圧Ｖｒｅｆを生成する。また、出力回路９０は、出力電圧Ｖｏｕｔと接地電圧ＧＮＤとを分圧して、分圧電圧を生成する。そして、誤差増幅器６０が基準電圧Ｖｒｅｆと分圧電圧との電圧差を増幅し、ＰｃｈパスＴｒ．９０を駆動する。このようにして、レギュレータ回路は、出力端子９２から出力電圧Ｖｏｕｔを出力する。このとき、出力電圧Ｖｏｕｔは、抵抗Ｒ１と抵抗Ｒ２の分圧比に基づいた倍率で基準電圧Ｖｒｅｆを増幅した電圧となる。よって、出力電圧Ｖｏｕｔ＝Ｖｒｅｆ・（Ｒ１＋Ｒ２）／Ｒ２となる。

本実施の形態では、バッファ回路４０と誤差増幅器６０が、ＢＧＲ回路２０と縦積み構成となっている。すなわち、電源端子９１と、接地端子９３との間に、ＢＧＲ回路２０とバッファ回路４０が直列接続されている。同様に、ＢＧＲ回路２０と誤差増幅器６０が直列接続されている。ＢＧＲ回路２０に流れる電流を、バッファ回路４０と誤差増幅器６０とで再利用することができる。これにより、消費電力を低減することができる。以下、この点について詳細に説明する。

まず、ＢＧＲ回路２０の一構成例に付いて、図２を用いて説明する。図２は、ＢＧＲ回路２０の構成を示す回路図である。ＢＧＲ回路２０は、オペアンプ２１と、ダイオード２２〜２４と、ＰｃｈＴｒ．２６〜２８と、抵抗Ｒ３と、抵抗Ｒ４とを備えている。

電源端子９１と、固定電位Ｖｃｏｍｍｏｎとの間には、ＰｃｈＴｒ．２６とダイオード２２が直列に接続されており、これらを電流Ｉ１が流れる。また、電源端子９１と、固定電位Ｖｃｏｍｍｏｎとの間には、ＰｃｈＴｒ．２７とダイオード２３と抵抗Ｒ３とが直列に接続されており、これらを電流Ｉ２が流れる。また、ＰｃｈＴｒ．２６とダイオード２２との接続点と、ＰｃｈＴｒ．２７とダイオード２３の接続点とが、オペアンプ２１の入力と接続されている。オペアンプ２１の出力は、ＰｃｈＴｒ．２６〜２８のゲート端子に接続されている。また、電源端子９１と、接地電位との間には、ＰｃｈＴｒ．２８とダイオード２４と抵抗Ｒ４とが直列に接続されており、これらを電流Ｉ４が流れる。ＰｃｈＴｒ．２８とダイオード２４との接続点が、ＢＧＲ回路２０のＢＧＲ出力端子２５に接続されている。

ダイオード２２〜２４のサイズ比は、１：Ｎ：１となっている。なお、ダイオード２２〜２４には、例えば、ＣＢショートしたダイオード接続のＮＰＮバイポーラトランジスタが用いられている。ＰｃｈＴｒ．２６〜２８は、オペアンプ２１と同サイズ、すなわち、等しい電流値を流す電流源となる。ここで、電源端子９１から、ＰｃｈＴｒ．２６に流れる電流をＩ１とする。同様に、電源端子９１から、ＰｃｈＴｒ．２７に流れる電流をＩ２とし、ＰｃｈＴｒ．２８に流れる電流をＩ３とする。また、ＢＧＲ回路２０において、電流Ｉ１，Ｉ２が流れ込む側の電位を固定電位Ｖｃｏｍｍｏｎとする。従って、電源端子９１の電源電位と固定電位Ｖｃｏｍｍｏｎとに基づく動作電圧で、ＢＧＲ回路２０が動作する。次に、ＢＧＲ回路２０で生成され、ＢＧＲ出力端子２５から出力されるＢＧＲ電圧ＢＧＲ＿ｏｕｔに付いて説明する。

ＢＧＲ回路２０では、オペアンプ２１の入力端子が等しくなるよう動作するため、以下の式（１）が成り立つ。

なお、ＶＢＥ１は、ベースエミッタ電圧である。ここで、電流が流れ込む、ある固定電位Ｖｃｏｍｍｏｎは、一般的に接地電位となるが、式（１）に示す通り、両辺にあるため、キャンセルされる。従って、ある固定電位Ｖｃｏｍｍｏｎは、必ずしも接地電位である必要はなく、任意の電位を取ることができる。

Ｉ１＝Ｉ２＝Ｉ３より、Ｉ＝Ｉ１＝Ｉ２＝Ｉ３とすると、式（１）は、式（２）に示すようになる。

ここで、ｋをボルツマン定数、Ｔを絶対温度、ｑをクーロン定数とすると、ＶＴ＝ｋ・Ｔ／ｑである。また、ｌｎ（）は、自然対数を示している。従って、ＢＧＲ電圧ＢＧＲ＿ｏｕｔは、以下の式（３）で示される。

また、ＢＧＲ電圧ＢＧＲ＿ｏｕｔの温度特性は、以下の式（４）で示される。

また、以下の式（５）が成り立つ。

従って、ＢＧＲ電圧の温度変動が０、すなわち、式（６）を満足するようにＲ３、Ｒ４、Ｎの値を調整する。

例えば、Ｎ＝８、（Ｒ４／Ｒ３）＝１１．２とすると、ＢＧＲ電圧ＢＧＲ＿ｏｕｔの温度変動はほぼ０となる。よって、温度に依存しない安定な電圧（ＢＧＲ電圧）を生成することができる。また、ＢＧＲ電圧の温度特性をキャンセルした場合、ＢＧＲ電圧ＢＧＲ＿ｏｕｔは、Ｒ３、Ｒ４、Ｎの値には、ほとんど依存せず、式（４）より、約１．２Ｖとなる。このように、ＢＧＲ回路２０、理論的に、温度変動のないＢＧＲ電圧ＢＧＲ＿ｏｕｔを生成する。

ＰｃｈパスＴｒ．９０を駆動するための、誤差増幅器６０の構成例について、図３を用いて説明する。図３は、誤差増幅器６０の一構成例を示す回路図である。図３では、ＰｃｈＴｒ．入力のＮｃｈＴｒ．のドレイン出力とする簡単な構成を示しているが、誤差増幅器６０の構成は、これに限られるものではない。

誤差増幅器６０は、電流源６１と電流源６２とＰｃｈＴｒ．６３とＰｃｈＴｒ．６４とＮｃｈＴｒ．６５とＮｃｈＴｒ．６６と、ＮｃｈＴｒ．６７とを備えている。誤差増幅器６０では、電源側の電圧として、Ｖｃｏｍｍｏｎが用いられている。すなわち、誤差増幅器６０は、固定電位Ｖｃｏｍｍｏｎと接地電位とに基づく動作電圧で動作する。電流源６１と電流源６２とは、例えば、Ｐｃｈトランジスタによって構成されている。電流源６１と電流源６２の一端は、固定電位Ｖｃｏｍｍｏｎとなっている。電流源６２と接地端子９３の間には、ＮｃｈＴｒ．６７が接続されている。ＮｃｈＴｒ．６７のドレイン端子が出力端子ＯＵＴ、すなわち、ＰｃｈパスＴｒ．９０のゲート端子に接続されている。

電流源６１と接地端子９３との間には、ＰｃｈＴｒ．６３とＰｃｈＴｒ．６４とＮｃｈＴｒ．６５とＮｃｈＴｒ．６６とが設けられている。電流源６１には、ＰｃｈＴｒ．６３のソース端子と、ＰｃｈＴｒ．６３のソース端子が接続されている。また、ＰｃｈＴｒ．６３のゲート端子は、非反転入力端子ＩＮ（＋）、すなわち、バッファ回路４０の出力に接続されている。ＰｃｈＴｒ．６４のゲート端子は、反転入力端子ＩＮ（−）、すなわち、分圧回路８０に接続されている。ＰｃｈＴｒ．６３のドレイン端子は、ＮｃｈＴｒ．６５のドレイン端子に接続されている。ＰｃｈＴｒ．６４のドレイン端子は、ＮｃｈＴｒ．６６５のドレイン端子に接続されている。ＮｃｈＴｒ．６５のソース端子とＮｃｈＴｒ．６６のソース端子は、接地端子９３に接続されている。ＮｃｈＴｒ．６５のゲート端子とＮｃｈＴｒ．６６のゲート端子は、ＰｃｈＴｒ．６３のドレイン端子に接続されている。ＰｃｈＴｒ．６４のドレイン端子は、ＮｃｈＴｒ．６７のゲート端子に接続されている。

ＰｃｈＴｒ．入力の場合、ＢＧＲ電圧の１．２Ｖでは電流源６１、６２のＰｃｈトランジスタのドレイン電圧が高くなり、電源電圧、つまり電流源６１、６２のＰｃｈトランジスタのソース電圧が低い場合、ソース-ドレイン間電圧が確保できないため正常動作せず、電源電圧の低電圧化ができない。従って、ＢＧＲ電圧を誤差増幅器６０のＰｃｈＴｒ．の入力レベルに合った電圧に変換するバッファ回路４０が必要となる。

図４に、バッファ回路４０の構成を示す。図４は、バッファ回路４０の一構成例を示す図である。図４では、一般的な電圧変換バッファ回路を示すが、バッファ回路４０の構成は特に限られるものではない。バッファ回路４０でも電源側の電圧として、固定電位Ｖｃｏｍｍｏｎが用いられている。従って、バッファ回路４０は、固定電位Ｖｃｏｍｍｏｎと接地電位の間の動作電圧で動作する。

バッファ回路４０は、電流源４５と、ＰｃｈＴｒ．４１と、ＰｃｈＴｒ．４２と、ＰｃｈＴｒ．４６と、ＮｃｈＴｒ．４３と、ＮｃｈＴｒ．４４と、抵抗Ｒ５と、抵抗Ｒ６とを備えている。ＰｃｈＴｒ．４１のソース端子と、ＰｃｈＴｒ．４２のソース端子と、ＰｃｈＴｒ．４６のソース端子は、固定電位Ｖｃｏｍｍｏｎとなっている。ＰｃｈＴｒ．４１のドレイン端子は、ＮｃｈＴｒ．４３のドレイン端子に接続されている。ＰｃｈＴｒ．４２のドレイン端子は、ＮｃｈＴｒ．４４のドレイン端子に接続されている。ＮｃｈＴｒ．４３のドレイン端子と、ＮｃｈＴｒ．４３のドレイン端子とは、電流源４５に接続されている。電流源４５は、例えば、Ｎｃｈトランジスタであり、接地端子９３に接続されている。ＰｃｈＴｒ．４２のドレイン端子は、ＰｃｈＴｒ．４１のゲート端子とＰｃｈＴｒ．４２のゲート端子に接続されている。

ＰｃｈＴｒ．４１のドレイン端子はＰｃｈＴｒ．４６のゲート端子に接続されている。ＰｃｈＴｒ．４６のドレイン端子と、接地端子９３の間には、抵抗Ｒ５と抵抗Ｒ６が直列に接続されている。ＮｃｈＴｒ．４４のゲート端子は、ＰｃｈＴｒ．４６のドレイン端子と接続されている。抵抗Ｒ５と抵抗Ｒ６の間の接続点が、出力端子ＯＵＴに接続されている。

抵抗Ｒ５と抵抗Ｒ６の抵抗比にて、バッファ回路４０の出力電圧を決定する。例えば、入力電圧（ＢＧＲ電圧）が１．２Ｖで、Ｒ５：Ｒ６＝２：１の場合、出力電圧は０．４ＶVとなり、これがレギュレータ回路の基準電圧Ｖｒｅｆとなる。このように、バッファ回路４０によって、ＢＧＲ電圧が、所望の基準電圧Ｖｒｅｆに変換される。

上記の通り、ＢＧＲ回路２０の電流が流れ込む電位は接地電位である必要がないため、この電位を固定電位Ｖｃｏｍｍｏｎとする。図１に示すように、バッファ回路４０、及び誤差増幅器６０をＢＧＲ回路２０の下に配置し、縦積み構成にすることが可能である。この構成では、固定電位Ｖｃｏｍｍｏｎと接地電位とに基づく動作電圧で、バッファ回路４０と誤差増幅器６０が動作している。これにより、ＢＧＲ回路２０の固定電位Ｖｃｏｍｍｏｎに流れ込む電流をバッファ回路４０、及び誤差増幅器６０で再利用することができる。具体的には、ＢＧＲ回路２０の中のバイポーラ素子であるダイオード２２とダイオード２３に流れる電流Ｉ１、Ｉ２が、バッファ回路４０、及び誤差増幅器６０に流れる。ＢＧＲ回路２０において、電源電圧ＶＤＤから固定電位Ｖｃｏｍｍｏｎに流れ込む電流が、バッファ回路４０、及び誤差増幅器６０の電流源等にも流れる。これにより、出力電圧の精度を劣化させずに、消費電流を低減することができる。

具体的な一構成例として、トランジスタレベルのレギュレータ回路の回路図を図５に示す。図５では、誤差増幅器６０に、固定電位生成部６９が設けられている。固定電位生成部６９は、ダイオード、抵抗、及びＮｃｈＴｒ．を有している。固定電位生成部６９は、ＢＧＲ回路２０に流れる電流の一部を利用して、固定電位Ｖｃｏｍｍｏｎを生成する。ＢＧＲ回路２０に流れる電流の一部を利用して、固定電位Ｖｃｏｍｍｏｎを決めることで、レギュレータ回路全体としての回路電流のさらなる低減化が実現できる。図５に示すレギュレータ回路を用いることで、横並び構成のレギュレータ回路と比較して電流値を約２／３に低減することができる。

さらに、横並び構成のレギュレータ回路では前段ブロックの出力電圧、或いは出力電流が決定してから次のブロックが動作し始めている。これに対して、上記の縦積み構成のレギュレータ回路ではＢＧＲ回路２０の電流が決まる、つまりＢＧＲ電圧が決まるのと同時にバッファ回路４０、及び誤差増幅器６０に電流が流れる。従って、図６に示す通り、レギュレータ回路がスタンバイ状態から通常動作に移行する立ち上り時間が短くなる。なお、図６は、レギュレータ回路において、スタンバイモードから通常動作モードに立ち上がる際の立ち上がり特性を示すグラフである。図６では、点線が比較例（横並び構成）のレギュレータ回路を示し、実線が本実施の形態（縦積み構成）のレギュレータ回路を示している。また本発明では従来のブロック構成の変更のみで実現できるため、チップサイズの増大を伴わない。

上記のレギュレータ回路は、消費電力化が要求される装置、特には、測位を行うためのＧＰＳを有するＧＰＳ受信ＩＣに好適である。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

２０ＢＧＲ回路
２１オペアンプ
２２ダイオード
２３ダイオード
２４ダイオード
２５ＢＧＲ出力端子
２６ＰｃｈＴｒ．
２７ＰｃｈＴｒ．
２８ＰｃｈＴｒ．
４０バッファ回路
４１ＰｃｈＴｒ．
４２ＰｃｈＴｒ．
４３ＮｃｈＴｒ．
４４ＮｃｈＴｒ．
４５電流源
４６ＰｃｈＴｒ．
６０誤差増幅器
６１電流源
６２電流源
６３ＰｃｈＴｒ．
６４ＰｃｈＴｒ．
６５ＮｃｈＴｒ．
６６ＮｃｈＴｒ．
６７ＮｃｈＴｒ．
８０分圧回路
９０ＰｃｈパスＴｒ．

Claims

第１の電源端子に第１の端子が接続され、出力端子に第２の端子が接続される出力トランジスタと、
前記出力端子と第２の電源端子との間に接続され、前記出力端子から出力される出力電圧を分圧する分圧回路と、
前記第１の電源端子の第１の電源電位と固定電位とに基づく動作電圧で動作して、バンドギャップリファレンス電圧を出力するバンドギャップリファレンス回路と、
前記固定電位と前記第２の電源端子の第２の電源電位とに基づく動作電圧で動作し、前記分圧回路の出力に入力が接続され、前記出力トランジスタの制御端子に出力が接続された誤差増幅器と、
前記固定電位と前記第２の電源電位とに基づく動作電圧で動作し、前記バンドギャップリファレンス回路から出力されたバンドギャップリファレンス電圧が入力され、出力が前記誤差増幅器の入力と接続されたバッファ回路と、を備えるレギュレータ回路。
前記バンドギャップリファレンス回路に流れる電流を用いて、前記固定電位が、前記第２の電源電位に対して固定されている請求項１に記載のレギュレータ回路。
前記バンドギャップリファレンス回路が、前記第１の電源端子と前記固定電位との間に、並列接続された第１及び第２のバイポーラ素子を備え、
前記第１及び前記第２のバイポーラ素子に流れる電流が、前記バッファ回路、及び前記誤差増幅器で再利用される請求項１、又は２に記載のレギュレータ回路。