JP2002222929A - 電圧安定化回路 - Google Patents
電圧安定化回路Info
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Abstract
(57)【要約】
【課題】 従来と同一サイズのＭＯＳトランジスタであ
っても、その出力電流を大きくすることができる電圧安
定化回路の提供。 【解決手段】 この発明は、出力制御用のＭＯＳトラン
ジスタと、基準電圧を生成する基準電圧回路と、出力電
圧の分圧電圧を基準電圧回路の生成基準電圧と比較し、
その比較結果に応じてそのＭＯＳトランジスタの導通を
制御する誤差増幅器と、を少なくとも備えている。出力
制御用のＭＯＳトランジスタと、基準電圧回路および誤
差増幅器を形成するＭＯＳトランジスタとを、同一のＰ
型半導体基板１１上に形成するようにした。そして、そ
の出力制御用のＭＯＳトランジスタを、Ｐ型半導体基板
１１に形成されたＮ型ウエル２２内にさらに形成された
Ｐ型ウエル２３内に、形成するようにした。
っても、その出力電流を大きくすることができる電圧安
定化回路の提供。 【解決手段】 この発明は、出力制御用のＭＯＳトラン
ジスタと、基準電圧を生成する基準電圧回路と、出力電
圧の分圧電圧を基準電圧回路の生成基準電圧と比較し、
その比較結果に応じてそのＭＯＳトランジスタの導通を
制御する誤差増幅器と、を少なくとも備えている。出力
制御用のＭＯＳトランジスタと、基準電圧回路および誤
差増幅器を形成するＭＯＳトランジスタとを、同一のＰ
型半導体基板１１上に形成するようにした。そして、そ
の出力制御用のＭＯＳトランジスタを、Ｐ型半導体基板
１１に形成されたＮ型ウエル２２内にさらに形成された
Ｐ型ウエル２３内に、形成するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、電源装置に関し、
特に電圧安定化回路（シリーズレギュレータ）に関する
ものである。
特に電圧安定化回路（シリーズレギュレータ）に関する
ものである。
【０００２】
【従来の技術】従来、この種の電圧安定化回路として、
例えば図３に示すようなものが知られている。この電圧
安定化回路は、図３に示すように、入力端子１と出力端
子２との間に出力制御用のＭＯＳトランジスタＱ１が接
続されている。また、抵抗Ｒ１および抵抗Ｒ２により、
出力電圧Ｖｏｕｔを分圧する分圧回路３が形成されてい
る。
例えば図３に示すようなものが知られている。この電圧
安定化回路は、図３に示すように、入力端子１と出力端
子２との間に出力制御用のＭＯＳトランジスタＱ１が接
続されている。また、抵抗Ｒ１および抵抗Ｒ２により、
出力電圧Ｖｏｕｔを分圧する分圧回路３が形成されてい
る。
【０００３】基準電圧回路４は、誤差増幅器５に入力す
る基準電圧Ｖｒｅｆを発生するようになっている。誤差
増幅器５は、分圧回路３の分圧電圧を基準電圧Ｖｒｅｆ
と比較し、その比較に応じた出力をＭＯＳトランジスタ
Ｑ１のゲートに印加し、ＭＯＳトランジスタＱ１のオン
抵抗を制御するようになっている。なお、ＭＯＳトラン
ジスタＱ１は、後述の理由によりＰチャネル型のＭＯＳ
トランジスタから構成されている。
る基準電圧Ｖｒｅｆを発生するようになっている。誤差
増幅器５は、分圧回路３の分圧電圧を基準電圧Ｖｒｅｆ
と比較し、その比較に応じた出力をＭＯＳトランジスタ
Ｑ１のゲートに印加し、ＭＯＳトランジスタＱ１のオン
抵抗を制御するようになっている。なお、ＭＯＳトラン
ジスタＱ１は、後述の理由によりＰチャネル型のＭＯＳ
トランジスタから構成されている。
【０００４】このような電圧安定化回路の出力電圧Ｖｏ
ｕｔは、次の（１）式により表される。 Ｖｏｕｔ＝（（Ｒ１＋Ｒ２）／Ｒ２）×Ｖｒｅｆ・・・・（１） また、この電圧安定化回路の出力電流Ｉｏｕｔは、次の
（２）式により表される。
ｕｔは、次の（１）式により表される。 Ｖｏｕｔ＝（（Ｒ１＋Ｒ２）／Ｒ２）×Ｖｒｅｆ・・・・（１） また、この電圧安定化回路の出力電流Ｉｏｕｔは、次の
（２）式により表される。
【０００５】 Ｉｏｕｔ＝Ｋｐ×｛（Ｖｇｓｐ−Ｖｔｐ）×（Ｖｉｎ−Ｖｏｕｔ）−（Ｖｉｎ −Ｖｏｕｔ）2 ／２｝・・・・（２） ここで、Ｋｐは導電係数、ＶｇｓｐはＭＯＳトランジス
タＱ１のゲートとソースとの間の電圧、Ｖｔｐはそのし
きい値電圧、（Ｖｉｎ−Ｖｏｕｔ）はそのドレインとソ
ースとの間の電圧である。
タＱ１のゲートとソースとの間の電圧、Ｖｔｐはそのし
きい値電圧、（Ｖｉｎ−Ｖｏｕｔ）はそのドレインとソ
ースとの間の電圧である。
【０００６】また、導電係数Ｋｐは、次の（３）式によ
り表される。 Ｋｐ＝μ×Ｃ×（Ｗ／Ｌ）…（３） ここで、μはＭＯＳトランジスタＱ１のキャリアの移動
度、ＣはＭＯＳトランジスタＱ１の単位面積当たりのゲ
ート容量、Ｗはそのチャネル幅、Ｌはそのチャネル長で
ある。
り表される。 Ｋｐ＝μ×Ｃ×（Ｗ／Ｌ）…（３） ここで、μはＭＯＳトランジスタＱ１のキャリアの移動
度、ＣはＭＯＳトランジスタＱ１の単位面積当たりのゲ
ート容量、Ｗはそのチャネル幅、Ｌはそのチャネル長で
ある。
【０００７】
【発明が解決しようとする課題】ところで、（１）式と
（３）式によれば、従来の電圧安定化回路の出力電流Ｉ
ｏｕｔは、ＭＯＳトランジスタＱ１のキャリアの移動度
μの大小に依存する。従って、トランジスタサイズが同
一であれば、ＭＯＳトランジスタＱ１は、そのキャリア
がホール（正孔）であるＰチャネル型よりも、そのキャ
リアが電子であるＮチャネル型の方がその出力電流Ｉｏ
ｕｔが大きくなって有利である。
（３）式によれば、従来の電圧安定化回路の出力電流Ｉ
ｏｕｔは、ＭＯＳトランジスタＱ１のキャリアの移動度
μの大小に依存する。従って、トランジスタサイズが同
一であれば、ＭＯＳトランジスタＱ１は、そのキャリア
がホール（正孔）であるＰチャネル型よりも、そのキャ
リアが電子であるＮチャネル型の方がその出力電流Ｉｏ
ｕｔが大きくなって有利である。
【０００８】一方、例えば同一の半導体基板上に、Ｐチ
ャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトラ
ンジスタとをそれぞれ形成するする場合に、図４に示す
ようなツインウエル構造と称するものが知られている。
このツインウエル構造は、図４に示すように、例えばＰ
型半導体基板１１内に、Ｎ型ウエル１２とＰ型ウエル１
３とがそれぞれ形成されている。そして、Ｎ型ウエル１
２内には、ソースＳ、ゲートＧ、およびドレインＤから
なるＰチャネル型ＭＯＳトランジスタ１４が形成されて
いる。また、Ｐ型ウエル１３内には、ソースＳ、ゲート
Ｇ、およびドレインＤからなるＮチャネル型ＭＯＳトラ
ンジスタ１５が形成されている。
ャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトラ
ンジスタとをそれぞれ形成するする場合に、図４に示す
ようなツインウエル構造と称するものが知られている。
このツインウエル構造は、図４に示すように、例えばＰ
型半導体基板１１内に、Ｎ型ウエル１２とＰ型ウエル１
３とがそれぞれ形成されている。そして、Ｎ型ウエル１
２内には、ソースＳ、ゲートＧ、およびドレインＤから
なるＰチャネル型ＭＯＳトランジスタ１４が形成されて
いる。また、Ｐ型ウエル１３内には、ソースＳ、ゲート
Ｇ、およびドレインＤからなるＮチャネル型ＭＯＳトラ
ンジスタ１５が形成されている。
【０００９】ところで、従来からの図３に示すような電
圧安定化回路では、回路全体の小型化を図るために上記
のようなツインウエル構造を採用し、ＭＯＳトランジス
タＱ１、基準電圧回路４、および誤差増幅器５を、同一
の半導体基板上に形成するようにしていた。しかし、図
４に示すようなツインウエル構造では、Ｐ型ウエル１３
はＰ型半導体基板１１と同極性のため、そのＰ型半導体
基板１１の電位と同様になる。このため、ＰＭＯＳトラ
ンジスタＱ１の出力電流Ｉｏｕｔを大きくするのに有利
な図１に示すようなＮＭＯＳトランジスタＱ２にしたい
場合、ＮＭＯＳトランジスタＱ２のチャネル領域電位
（サブ電位）はＰ型半導体基板１１の基板電位（０Ｖ）
となる。
圧安定化回路では、回路全体の小型化を図るために上記
のようなツインウエル構造を採用し、ＭＯＳトランジス
タＱ１、基準電圧回路４、および誤差増幅器５を、同一
の半導体基板上に形成するようにしていた。しかし、図
４に示すようなツインウエル構造では、Ｐ型ウエル１３
はＰ型半導体基板１１と同極性のため、そのＰ型半導体
基板１１の電位と同様になる。このため、ＰＭＯＳトラ
ンジスタＱ１の出力電流Ｉｏｕｔを大きくするのに有利
な図１に示すようなＮＭＯＳトランジスタＱ２にしたい
場合、ＮＭＯＳトランジスタＱ２のチャネル領域電位
（サブ電位）はＰ型半導体基板１１の基板電位（０Ｖ）
となる。
【００１０】この結果、図３に示すような電圧安定化回
路を、図４に示すようなツインウエル構造で作成する場
合には、図３に示すＭＯＳトランジスタＱ１を図４に示
すようなＮチャネル型ＭＯＳトランジスタ１５で形成す
ることができず、同図に示すようなＰチャネル型ＭＯＳ
トランジスタ１４で形成せざるを得ないという不具合が
あった。
路を、図４に示すようなツインウエル構造で作成する場
合には、図３に示すＭＯＳトランジスタＱ１を図４に示
すようなＮチャネル型ＭＯＳトランジスタ１５で形成す
ることができず、同図に示すようなＰチャネル型ＭＯＳ
トランジスタ１４で形成せざるを得ないという不具合が
あった。
【００１１】この結果、従来の電圧安定化回路では、回
路全体の小型化は実現できるが、ＭＯＳトランジスタＱ
１としてＰチャネル型ＭＯＳトランジスタを採用するの
で、その出力電流を大きくできないという不具合があっ
た。そこで、本発明の目的は、上記の点に鑑み、従来と
同一のトランジスタサイズのＭＯＳトランジスタであっ
ても、出力電流を従来よりも大きくできる電圧安定化回
路を提供することにある。
路全体の小型化は実現できるが、ＭＯＳトランジスタＱ
１としてＰチャネル型ＭＯＳトランジスタを採用するの
で、その出力電流を大きくできないという不具合があっ
た。そこで、本発明の目的は、上記の点に鑑み、従来と
同一のトランジスタサイズのＭＯＳトランジスタであっ
ても、出力電流を従来よりも大きくできる電圧安定化回
路を提供することにある。
【００１２】
【課題を解決するための手段】上記の課題を解決し本発
明の目的を達成するために、請求項１に記載の発明は、
以下のように構成した。すなわち、請求項１に記載の発
明は、入力端子と出力端子との間に接続される出力制御
用のＭＯＳトランジスタと、基準電圧を生成する基準電
圧回路と、前記出力端子の出力電圧の分圧電圧を前記基
準電圧回路の生成基準電圧と比較し、その比較に応じて
前記ＭＯＳトランジスタのオン抵抗を制御する誤差増幅
器と、を少なくとも備え、前記ＭＯＳトランジスタをＮ
チャネル型ＭＯＳトランジスタとするとともに、前記基
準電圧回路および前記誤差増幅器はＰチャネル型ＭＯＳ
トランジスタを少なくとも含み、これらのＭＯＳトラン
ジスタをＰ型半導体基板上に形成するようにした電圧安
定化回路であって、前記Ｐチャネル型ＭＯＳトランジス
タを、前記Ｐ型半導体基板に形成されたＮ型ウエル内に
少なくとも形成するようにし、前記Ｎチャネル型ＭＯＳ
トランジスタを、前記Ｎ型ウエル内の一部または前記Ｐ
型半導体基板に独立に形成されたＮ型ウエル内にさらに
形成されたＰ型ウエル内に、形成するようにしたことを
特徴とするものである。
明の目的を達成するために、請求項１に記載の発明は、
以下のように構成した。すなわち、請求項１に記載の発
明は、入力端子と出力端子との間に接続される出力制御
用のＭＯＳトランジスタと、基準電圧を生成する基準電
圧回路と、前記出力端子の出力電圧の分圧電圧を前記基
準電圧回路の生成基準電圧と比較し、その比較に応じて
前記ＭＯＳトランジスタのオン抵抗を制御する誤差増幅
器と、を少なくとも備え、前記ＭＯＳトランジスタをＮ
チャネル型ＭＯＳトランジスタとするとともに、前記基
準電圧回路および前記誤差増幅器はＰチャネル型ＭＯＳ
トランジスタを少なくとも含み、これらのＭＯＳトラン
ジスタをＰ型半導体基板上に形成するようにした電圧安
定化回路であって、前記Ｐチャネル型ＭＯＳトランジス
タを、前記Ｐ型半導体基板に形成されたＮ型ウエル内に
少なくとも形成するようにし、前記Ｎチャネル型ＭＯＳ
トランジスタを、前記Ｎ型ウエル内の一部または前記Ｐ
型半導体基板に独立に形成されたＮ型ウエル内にさらに
形成されたＰ型ウエル内に、形成するようにしたことを
特徴とするものである。
【００１３】このように、本発明では、いわゆるトリプ
ルウエル構造を採用し、出力制御用のＭＯＳトランジス
タを、Ｐ型半導体基板のＮ型ウエル内にさらに形成され
たＰ型ウエル内に、形成するようにした。このため、本
発明によれば、出力制御用のＭＯＳトランジスタをＮチ
ャネル型ＭＯＳトランジスタにより構成できるので、従
来と同一のトランジスタサイズであっても、その出力電
流を従来よりも大きくできる。
ルウエル構造を採用し、出力制御用のＭＯＳトランジス
タを、Ｐ型半導体基板のＮ型ウエル内にさらに形成され
たＰ型ウエル内に、形成するようにした。このため、本
発明によれば、出力制御用のＭＯＳトランジスタをＮチ
ャネル型ＭＯＳトランジスタにより構成できるので、従
来と同一のトランジスタサイズであっても、その出力電
流を従来よりも大きくできる。
【００１４】
【発明の実施の形態】以下、本発明の電圧安定化回路の
実施形態について、図１および図２を参照しながら説明
する。この実施形態に係る電圧安定化回路は、図１に示
すように、出力制御用のＭＯＳトランジスタＱ２と、分
圧回路３と、基準電圧回路４Ａと、誤差増幅器５Ａとを
少なくとも備え、ＭＯＳトランジスタＱ２、基準電圧回
路４Ａ、および誤差増幅器（オペアンプ回路）５Ａを少
なくとも同一の半導体基板上に形成して回路全体の小型
化を図るようにしたものである。
実施形態について、図１および図２を参照しながら説明
する。この実施形態に係る電圧安定化回路は、図１に示
すように、出力制御用のＭＯＳトランジスタＱ２と、分
圧回路３と、基準電圧回路４Ａと、誤差増幅器５Ａとを
少なくとも備え、ＭＯＳトランジスタＱ２、基準電圧回
路４Ａ、および誤差増幅器（オペアンプ回路）５Ａを少
なくとも同一の半導体基板上に形成して回路全体の小型
化を図るようにしたものである。
【００１５】さらに、この実施形態に係る電圧安定化回
路は、ＭＯＳトランジスタＱ２を後述のようにＮチャネ
ル型のＭＯＳトランジスタで形成するようにし、従来と
同一のトランジスタサイズであっても、その出力電流を
従来に比べて大きくできるようにしたものである。出力
制御用のＭＯＳトランジスタＱ２は、入力電圧Ｖｉｎを
印加する入力端子１と出力電圧Ｖｏｕｔを取り出す出力
端子２との間に接続されている。すなわち、入力端子１
にＭＯＳトランジスタＱ２のドレインが接続され、その
ソースが出力端子２に接続されている。
路は、ＭＯＳトランジスタＱ２を後述のようにＮチャネ
ル型のＭＯＳトランジスタで形成するようにし、従来と
同一のトランジスタサイズであっても、その出力電流を
従来に比べて大きくできるようにしたものである。出力
制御用のＭＯＳトランジスタＱ２は、入力電圧Ｖｉｎを
印加する入力端子１と出力電圧Ｖｏｕｔを取り出す出力
端子２との間に接続されている。すなわち、入力端子１
にＭＯＳトランジスタＱ２のドレインが接続され、その
ソースが出力端子２に接続されている。
【００１６】分圧回路３は、出力端子２とアースとの間
に抵抗Ｒ１および抵抗Ｒ２が直列に接続され、これによ
り出力電圧Ｖｏｕｔを分圧し、この分圧電圧を誤差増幅
器５Ａの＋入力端子に供給するようになっている。基準
電圧回路４Ａは、誤差増幅器５Ａに入力する基準電圧Ｖ
ｒｅｆを生成し、この生成した基準電圧Ｖｒｅｆを誤差
増幅器５Ａの−入力端子に供給するようになっている。
に抵抗Ｒ１および抵抗Ｒ２が直列に接続され、これによ
り出力電圧Ｖｏｕｔを分圧し、この分圧電圧を誤差増幅
器５Ａの＋入力端子に供給するようになっている。基準
電圧回路４Ａは、誤差増幅器５Ａに入力する基準電圧Ｖ
ｒｅｆを生成し、この生成した基準電圧Ｖｒｅｆを誤差
増幅器５Ａの−入力端子に供給するようになっている。
【００１７】誤差増幅器５Ａは、分圧回路３の分圧電圧
を基準電圧回路４Ａの生成基準電圧Ｖｒｅｆと比較し、
その比較に応じた出力をＭＯＳトランジスタＱ２のゲー
トに印加し、ＭＯＳトランジスタＱ２のオン抵抗を制御
するようになっている。次に、この実施形態に係る電圧
安定化回路では、ＭＯＳトランジスタＱ２と、基準電圧
回路４Ａおよび誤差増幅器５Ａを構成するＭＯＳトラン
ジスタ（図示せず）とが、例えば図２に示すように、い
わゆるトリプルウエル構造により同一のＰ型半導体基板
上に集積回路化されているので、その構成例について以
下に説明する。
を基準電圧回路４Ａの生成基準電圧Ｖｒｅｆと比較し、
その比較に応じた出力をＭＯＳトランジスタＱ２のゲー
トに印加し、ＭＯＳトランジスタＱ２のオン抵抗を制御
するようになっている。次に、この実施形態に係る電圧
安定化回路では、ＭＯＳトランジスタＱ２と、基準電圧
回路４Ａおよび誤差増幅器５Ａを構成するＭＯＳトラン
ジスタ（図示せず）とが、例えば図２に示すように、い
わゆるトリプルウエル構造により同一のＰ型半導体基板
上に集積回路化されているので、その構成例について以
下に説明する。
【００１８】図２において、１１はＰ型半導体基板であ
り、このＰ型半導体基板１１内にはＮ型ウエル２２が形
成され、さらにそのＮ型ウエル２２内の一部にＰ型ウェ
ル２３が形成されている。Ｎ型ウエル２２内には、ソー
スＳ、ゲートＧ、およびドレインＤからなり基準電圧回
路４Ａまたは誤差増幅器５Ａを構成するためのＰチャネ
ル型ＭＯＳトランジスタ２４が形成されている。さら
に、Ｐ型ウエル２３には、ソースＳ、ゲートＧ、および
ドレインＤからなるＮチャネル型ＭＯＳトランジスタ２
５が、ＭＯＳトランジスタＱ２として形成されている。
り、このＰ型半導体基板１１内にはＮ型ウエル２２が形
成され、さらにそのＮ型ウエル２２内の一部にＰ型ウェ
ル２３が形成されている。Ｎ型ウエル２２内には、ソー
スＳ、ゲートＧ、およびドレインＤからなり基準電圧回
路４Ａまたは誤差増幅器５Ａを構成するためのＰチャネ
ル型ＭＯＳトランジスタ２４が形成されている。さら
に、Ｐ型ウエル２３には、ソースＳ、ゲートＧ、および
ドレインＤからなるＮチャネル型ＭＯＳトランジスタ２
５が、ＭＯＳトランジスタＱ２として形成されている。
【００１９】このように、Ｎチャネル型ＭＯＳトランジ
スタ２５は、図２に示すように、Ｐ型半導体基板１１に
形成されたＮ型ウエル２２内にさらに形成されたＰ型ウ
エル２３内に形成されている。ところで、Ｐ型ウエル２
３はＰ型半導体基板１１とは電気的に独立しているた
め、それぞれに自由な電圧がかけられる。すなわち、Ｐ
型ウエル２３はＰ型半導体基板１１の基板電位に対して
プラス側にもマイナス側にも出力可能となる。従って、
Ｎチャネル型ＭＯＳトランジスタ２５は、図１における
ＭＯＳトランジスタＱ２として使用できる。
スタ２５は、図２に示すように、Ｐ型半導体基板１１に
形成されたＮ型ウエル２２内にさらに形成されたＰ型ウ
エル２３内に形成されている。ところで、Ｐ型ウエル２
３はＰ型半導体基板１１とは電気的に独立しているた
め、それぞれに自由な電圧がかけられる。すなわち、Ｐ
型ウエル２３はＰ型半導体基板１１の基板電位に対して
プラス側にもマイナス側にも出力可能となる。従って、
Ｎチャネル型ＭＯＳトランジスタ２５は、図１における
ＭＯＳトランジスタＱ２として使用できる。
【００２０】以上説明したように、この実施形態によれ
ば、いわゆるトリプルウエル構造を採用し、出力制御用
のＭＯＳトランジスタＱ１を、Ｐ型半導体基板１１に形
成されたＮ型ウエル２２内にさらに形成されたＰ型ウエ
ル２３内に、形成するようにした。このため、この実施
形態によれば、出力制御用のＭＯＳトランジスタＱ２を
Ｎチャネル型ＭＯＳトランジスタにより構成できるの
で、従来と同一のトランジスタサイズであっても、その
出力電流を従来よりも大きくすることができる。
ば、いわゆるトリプルウエル構造を採用し、出力制御用
のＭＯＳトランジスタＱ１を、Ｐ型半導体基板１１に形
成されたＮ型ウエル２２内にさらに形成されたＰ型ウエ
ル２３内に、形成するようにした。このため、この実施
形態によれば、出力制御用のＭＯＳトランジスタＱ２を
Ｎチャネル型ＭＯＳトランジスタにより構成できるの
で、従来と同一のトランジスタサイズであっても、その
出力電流を従来よりも大きくすることができる。
【００２１】なお、この実施形態では、図２に示すよう
に、Ｎ型ウェル２２内の一部にＰ型ウエル２３を設け、
このＰ型ウエル２３内にＮチャネル型ＭＯＳトランジス
タ２５を形成するようにした。しかし、これに代えて、
Ｎ型ウエル２２を２つ独立に設け、その一方のＮ型ウエ
ル内にＰチャネル型ＭＯＳトランジスタ２４を形成する
とともに、その他方のＮ型ウエル内にさらにＰ型ウエル
を形成し、そのＰ型ウエル内にＮチャネル型ＭＯＳトラ
ンジスタ２５を形成するようにしても良い。
に、Ｎ型ウェル２２内の一部にＰ型ウエル２３を設け、
このＰ型ウエル２３内にＮチャネル型ＭＯＳトランジス
タ２５を形成するようにした。しかし、これに代えて、
Ｎ型ウエル２２を２つ独立に設け、その一方のＮ型ウエ
ル内にＰチャネル型ＭＯＳトランジスタ２４を形成する
とともに、その他方のＮ型ウエル内にさらにＰ型ウエル
を形成し、そのＰ型ウエル内にＮチャネル型ＭＯＳトラ
ンジスタ２５を形成するようにしても良い。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
いわゆるトリプルウエル構造を採用したので、出力制御
用のＭＯＳトランジスタをＮチャネル型ＭＯＳトランジ
スタにより構成できる。その結果、従来と同一のトラン
ジスタサイズであっても、そのＭＯＳトランジスタの出
力電流を従来よりも大きくできる。
いわゆるトリプルウエル構造を採用したので、出力制御
用のＭＯＳトランジスタをＮチャネル型ＭＯＳトランジ
スタにより構成できる。その結果、従来と同一のトラン
ジスタサイズであっても、そのＭＯＳトランジスタの出
力電流を従来よりも大きくできる。
【図１】本発明の電圧安定化回路の実施形態の構成を示
す回路図である。
す回路図である。
【図２】この実施形態のＭＯＳトランジスタの物理的な
構造を示す断面図である。
構造を示す断面図である。
【図３】従来の電圧安定化回路の構成を示す回路図であ
る。
る。
【図４】従来回路のＭＯＳトランジスタの物理的な構造
を示す断面図である。
を示す断面図である。
Ｑ２ 出力制御用のＮチャネル型ＭＯＳトランジスタ １ 入力端子 ２ 出力端子 ３ 分圧回路 ４Ａ 基準電圧回路 ５Ａ 誤差増幅器 １１ Ｐ型半導体基板 ２２ Ｎ型ウエル ２３ Ｐ型ウエル ２４ Ｐチャネル型ＭＯＳトランジスタ ２５ Ｎチャネル型ＭＯＳトランジスタ
Claims (1)
- 【請求項１】 入力端子と出力端子との間に接続される
出力制御用のＭＯＳトランジスタと、 基準電圧を生成する基準電圧回路と、 前記出力端子の出力電圧の分圧電圧を前記基準電圧回路
の生成基準電圧と比較し、その比較に応じて前記ＭＯＳ
トランジスタのオン抵抗を制御する誤差増幅器と、を少
なくとも備え、 前記ＭＯＳトランジスタをＮチャネル型ＭＯＳトランジ
スタとするとともに、前記基準電圧回路および前記誤差
増幅器はＰチャネル型ＭＯＳトランジスタを少なくとも
含み、これらのＭＯＳトランジスタをＰ型半導体基板上
に形成するようにした電圧安定化回路であって、 前記Ｐチャネル型ＭＯＳトランジスタを、前記Ｐ型半導
体基板に形成されたＮ型ウエル内に少なくとも形成する
ようにし、 前記Ｎチャネル型ＭＯＳトランジスタを、前記Ｎ型ウエ
ル内の一部または前記Ｐ型半導体基板に独立に形成され
たＮ型ウエル内にさらに形成されたＰ型ウエル内に、形
成するようにしたことを特徴とする電圧安定化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001020704A JP2002222929A (ja) | 2001-01-29 | 2001-01-29 | 電圧安定化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001020704A JP2002222929A (ja) | 2001-01-29 | 2001-01-29 | 電圧安定化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006016456A1 (ja) * | 2004-08-10 | 2006-02-16 | Rohm Co., Ltd | 回路の保護方法、保護回路およびそれを利用した電源装置 |
| JPWO2006016456A1 (ja) * | 2004-08-10 | 2008-05-01 | ローム株式会社 | 回路の保護方法、保護回路およびそれを利用した電源装置 |
| WO2007066680A1 (ja) * | 2005-12-08 | 2007-06-14 | Rohm Co., Ltd. | レギュレータ回路およびそれを搭載した自動車 |
| WO2007066681A1 (ja) * | 2005-12-08 | 2007-06-14 | Rohm Co., Ltd. | レギュレータ回路およびそれを搭載した自動車 |
| JP2007157071A (ja) * | 2005-12-08 | 2007-06-21 | Rohm Co Ltd | レギュレータ回路およびそれを搭載した自動車 |
| JP2007157070A (ja) * | 2005-12-08 | 2007-06-21 | Rohm Co Ltd | レギュレータ回路およびそれを搭載した自動車 |
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