JPS5925243B2 - 定電流源 - Google Patents

Description

【発明の詳細な説明】 この発明は定電流源に関するものである。

この発明の各種の実施例において、第１の調整された電
流は、これよりも更に高度に調整された出力定電流を発
生させるために使用される。またこの発明の定電流源は
自己始動することができ、またラッチ作用（回路をある
状態に固定する作用）を伴なうことなく動作することが
できる。各回路についての以下の説明では、図示されて
いるトランジスタは例えば金属酸化物半導体（ＭＯＳ）
形式のＮおよびＰチャンネルのエンハンスメント形電界
効果トランジスタである。

以下ではこれら各トランジスタをＰ形ＦＥＴ、Ｎ形ＦＥ
Ｔと略称することがある。第１図で、Ｐ形導電形式のＦ
ＥＴＩと、Ｎ形導電形式でゲートとドレンとが接続され
たＦＥＴ３とは抵抗器５の両端間の電圧降下を検知する
ための反転増幅器を構成している。

トランジスタＴは始めオン状態で、その導電路および出
力端子２１と２３との間に接続される負荷（図示せず）
を経て或る大きさの電流１、が流れると仮定する。１１
の値が、この１、によつて抵抗器５の両端間に現われる
電圧がＰ形ＦＥＴＩの閾値を超過するような大きさであ
るときトランジスタ１はターンオンし、増幅器を動作状
態とする。

トランジスタＴのゲート電極の電圧は上昇し、そのソー
ス電極８の電圧はそれに従つて上昇する。それによつて
抵抗器５の両端間の電圧は低下する。この電圧降下は、
短時間のうちに１個のＰ形ＦＥＴの閾値電圧よりも僅か
に大きな値に安定する。その結果、定出力電流１１は次
式のような大きさを持つようになる。１１二ＶＴＰ／Ｒ
５（１） こＸで、ＶＴＰ＝１個のＰ形ＦＥＴの閾値電圧Ｒ５＝抵
抗器５の大きさ以下で述べる“電源変動除去率（Ｐ．Ｓ
．Ｒ）゛とは、電源電圧ＤＤの変動を除去するための定
電流源の能力を表わす指標である。

電源中の高周波リプルは普通低域通過フイルタで濾波さ
れて除かれるので、ここではこれについて考慮する必要
はない。Ｐ．Ｓ．Ｒとリプル成分すなわちＤＤ中の変動
分との積は、電源の出力回路中にもたらされる変動の指
標となる。Ｐ．Ｓ．Ｒは、本質的には電源電圧ＤＤの変
化に対する出力電流の変化の指標であると見ることがで
きる。定電流源９のＰ．Ｓ．Ｒは氏２）によつて示され
る。こムで、電源の利得二６１１Ｒ５ △ＶＤＤ Ａ一式（支）で示されるように、トランジスタ１，３を
含む増幅器の利得こムで、Ｋ−με／２ｔ０ μｍキヤリャの移動度 ε一材料の誘電率 ２ｔ０ｘ−チヤンネルの絶縁物（酸化物）の２倍の厚さ 回路を調整するために、電源電圧ＶＤＤは１個のＮ形閾
値電圧と２個のＰ形閾値電圧との和以上であるべきであ
る。

なお、式（３）におけるＫｐ，．ＫＮはＰ形、Ｎ形ＦＥ
ＴのＫを表わす。また、上記の利得Ａが式（３）のよう
に表わされることは周知であり、例えば、１９７５年マ
グロービル出版、ハミルトン、・・−ワード著「基本集
積回路技術］（ＴＨＥＨＡＭＩＬＴＯＮＡＮＤＨＯＷＡ
ＲＤＢＯＯＫ″ＢＡＳＩＣＩＮＴＥＧＲＡＴＥＤＣＩＲ
ＣＵＩＴＥＮＧＩＮＥＥＲＩＮＧ”ＰＵＢＬＩＳＨＥＤ
ＢＹＭＣＧＲＡＷ−ＨＩＬＬｌ９７５）中に示されてい
る。理論的には高利得Ａが得られるが、しかしながら実
際には、この周知の回路では、第１図に示すような形式
のモノリシツクＣＯＳ／ＭＯＳ回路で２０以上の大きな
利得を得ることは出来ない。

というのは、必要とする大きな寸法のトランジスタは実
用的でないからである。従つて、集積回路に適用した場
合、電流源９は利得Ａの値が低いため、電源変動除去能
力が低く、また出力インピーダンスも低くなる。その結
果、定電流源９はラツチされた状態になることはなく、
正規の動作で調整機能が失なわれるということはないが
、高度に安定化された出力電流１１を発生することがで
きない。第２図の回路は、第１図の定電流源９に２個の
Ｎ形ＦＥＴｌｌと１３とを追加した変形回路で、一層高
い調整能力を持つた定電流源１５を提供するものである
。この変形電流源１５では、トランジスタ１１を流れる
定電流は、ミラー（ＭｉｒｒＯｒ）原理によつて定電流
増幅トランジスタ３および出力トランジスタ１３を動作
させる。この変形電流源１５の利得は制限されてはいる
が、第１図の定電流源９よりも改善されている。ＦＥＴ
３，ｌ３のゲートはＦＥＴ７，ｌｌの共通接続されたド
レンに接続されている。この変形電流源１５の欠点は、
殆んど自己始動出来ないことである。

すなわち、第２図の回路では、最初、トランジスタ７は
非導通状態にあり、抵抗器５とトランジスタ１１に電流
は流れない。抵抗器５に電流が流れないと、トランジス
タ１のゲート電極の電圧はＶＤＤになるので、トランジ
スタ１は非導通状態に保持される。従つて、第２図の回
路は非導通状態を保持したま入となり、自己始動出来な
い。また、トランジスタ１を導通させるためにトランジ
スタ７を何らかの方法で導通状態にして抵抗器５に電流
を流すと、トランジスタ１１にも電流が流れるので、そ
のトランジスタ１１によつてトランジスタ３は導通状態
にバイアスされる。そして、トランジスタ７のゲート電
極の電圧はトランジスタ３を通して流れる電流によつて
ＶＤＤに対して負に維持されるので、トランジスタ７の
導通状態も持続する。そして、トランジスタ１と３との
間の共通接続点１７がトランジスタ７をカツトオフする
に充分な電圧レベルに達すると、トランジスタ７は非導
通となる。そして、トランジスタ７は一旦非導通となれ
ば自己始動できないので、その非導通状態にラツチされ
る。このようなラツチ状態になると、出力電流１２を制
御する機能は失なわれる。この発明は、自己始動するこ
とができ、また如何なる動作条件の下でもラツチ状態に
なるのを防止した定電流源を提供することを目的とする
。

この発明の定電流源は、負荷端子２１，２３に対して直
列に配列された第１の抵抗器５及び第１の、入力電極と
出力電極と制御電極とを持つトランジスタ７を有する出
力電流路と；上記抵抗器の両端間に生ずる電圧に応答す
る第２の、入力電極と出力電極と制御電極とを持つトラ
ンジスタ１であつて、上記第１の抵抗器の両端間に一定
の電圧を発生させて上記第１のトランジスタに対する電
圧入力を調整するための第１の負帰還路中で上記第１の
トランジスタを駆動するように接続されているものを有
する第２の電流路１，３１，３３と；を備えている。そ
して、上記第２の電流路は、上記第２のトランジスタに
対して直列に第２の抵抗器３３と第３の、入力電極と出
力電極と制御電極とを持つトランジスタ３１とを有し、
その第２の抵抗器と第３のトランジスタは、第３の電流
路２７，２９中の第４の、入力電極と出力電極と制御電
極とを持つトランジスタ２９と共に、上記第２の抵抗器
の両端間に丁定の電圧を発生させるための第２の負帰還
路を形成するように構成されている。

第３図はこの発明による定電流源の第１の実施例を示す
図で、この定電流源は第１図の定電流源の一部２６と、
第１図のトランジスタ３と置換された第２の゛定常”定
電流源１９とを具備している。

定電流源１９はＰ形ＦＥＴ２７を有し、そのソース電極
はＤＤの電圧源線路２５に接続され、そのドレンおよび
ゲート電極は互いに接続され且つＮ形ＦＥＴ２９のドレ
ン電極およびＮ形ＦＥＴ３ｌのゲート電極にそれぞれ接
続されている。またＦＥＴ２９のソース電極は基準電位
（この例ではアース）点に接続され、ゲート電極は抵抗
器３３を経てアースに接続されている。ＦＥＴ３ｌのソ
ース電極は上記抵抗器３３を経てアースに接続され、ド
レン電極はＰ形ＦＥＴｌのドレン電極とＰ形ＦＥＴ７の
ゲート電極に接続されている。定電流源２６のトランジ
スタ１と７は第１図と同じように接続されている。動作
について説明すると、定電流源３５は、出力端子２１と
２３との間に負荷が接続されていないときも始動可能状
態となるようにセツトされている。

この待機状態では、Ｐ形ＦＥＴｌのゲートは高すなわち
ほ〜ＤＤにあり、このＦＥＴｌをカツトオフにしている
。Ｎ形ＦＥＴ３ｌのゲートは高すなわちＶＤＤ乃至ＤＤ
−ＶＴＰ（ＴＰはＦＥＴ２７の閾値電圧）の間にあり、
ＦＥＴ３ｌをオン状態にしている。これによつてＦＥＴ
７のゲートをアース電位にして、該ＦＥＴ７をオン状態
にしている。ＦＥＴ２９はそのゲートがアース電圧にあ
るのでオフ状態にある。こムでもし出力端子２１，２３
間に負荷が接続されると、ＦＥＴ７はそのドレン−ソー
ス電極の電流路を経て電流を流通させ、抵抗器５に電圧
降下を生じさせる。

この抵抗器５の両端間の電圧降下が増大すると、ＦＥＴ
ｌのゲートの電圧は低下し、該ＦＥＴｌはターンオンし
ようとする。ＦＥＴｌがターンオンすると、ＦＥＴｌと
３１との間の共通接続点３２の電位はＤＤに向つて上昇
し、ＦＥＴ７の導通度を低下させる。またＦＥＴ３ｌに
よつて流通させられる電流は抵抗器３３に供給され、抵
抗器３３の両端間に電圧降下を生じさせる。これによつ
てＦＥＴ２９のゲート電圧を上昇させる。ＦＥＴ２９は
ターンオンし、ＦＥＴ３ｌのゲートの電位は低下し、該
ＦＥＴ３ｌの導通度を低下させる。ＦＥＴ７とＦＥＴ３
ｌとの間の縦続接続効果すなわち帰還効果によつてＦＥ
Ｔ７の導通度を更に低下させようとする。電流源３５は
、抵抗器５の両端間に約１個分のＰ閾値電圧ＴＰが現わ
れ、抵抗器３３の両端間に約１個分のＮ閾値電圧ＶＴＮ
が現われた点で安定する。従つて、電流１３は、１３二
ＶＴＰ／Ｒ５ となる。

実際は、上記の安定化は２重の帰還構成によつて行なわ
れる。

第１の帰還路は、ＦＥＴ７のゲートへの電圧帰還を含み
、ＦＥＴｌのゲート電極とソース電極との間にＶＴＰが
現われるように抵抗器５を流れる電流が安定するように
調整する。第２の帰還路は、電流路２７，２９からトラ
ンジスタ３１のゲートへの電圧帰還を含み、抵抗器３３
の両端間にＶＴＮが現われるように該抵抗器３３を流れ
る電流（従つてトランジスタ１の導電路を通つて流れる
電流）を安定化させるように調整する。ＦＥＴ２７を例
えば第１図あるいは第３図の定電流源のような他の定電
流源と置換することも出来る。

このように更に縦続接続すると、追加した段の利得倍だ
け定電流源の利得は改善される。利得が増大すると定電
流源のＰ．Ｓ．Ｒは改善される。すなわちそのＰ．Ｓ，
Ｒ値は小さくなり、電源電圧ＤＤの変動に対してより安
定化された定電流を作り出すことが出来る。この新規な
定電流源の利得Ａは次式で表わされる。

Ａ＝ＧｍＲＬ（４） こムで、ＧｍはＦＥＴｌの相互コンダクタンス。

ＲＬはＦＥＴｌの実効負荷抵抗、すなわちＦＥＴ３ｌの
飽和抵抗である。

定電流源３５の構成によると、５００以上の高利得が得
られる。

この定電流源３５は、第１段２６および第２段１９が共
に自己始動できるので、自己始動可能である。更に各ゲ
ート電圧は両方の段２６，１９のＦＥＴがカツトオフに
なるのを防止するレベルに維持されているので、これら
の段２６，１９がラツチされた状態になることはない。
第４図では、定電流源３５は、複数個の他の定電流源３
６を制御するための主定電流源として使用されている。
出力端子２１と２３との間には、１対のダイオード接続
されたＦＥＴ３７と３９とが直列に接続されている。Ｆ
ＥＴ３７のゲートおよびドレン電極は出力端子２１に接
続されている。ＦＥＴ３９のゲートおよびドレン電極は
ＦＥＴ３７のソース電極に接続され、またＦＥＴ３９の
ソース電極はアースに接続されている。他の１対のＮ形
ＦＥＴ４ｌと４３とが一方の出力端子４５とアースとの
間に縦続接続されている。他方の出力端子４７は電源線
路２５に接続されている。ＦＥＴ４ｌのゲート電極はＦ
ＥＴ３７のゲート電極に接続され、ＦＥＴ４３のゲート
電極はＦＥＴ３９のゲート電極に接続されている。１５
，１６用の出力回路は１４用としての上述の回路と同様
に構成されている。

動作を説明すると、定電流源３５は既に述べたように動
作し、縦続接続されたＦＥＴ３７および３９を経て電流
１３を流通させる。

これら２個のＦＥＴは、出力電流１４，１５および１６
を発生する分枝回路と共に電流ミラーの入力回路として
動作する。また上記の各分枝回路はミラーの出力回路と
して動作する。換言すれば、定電流源３５の出力端子２
１と２３との間を流れる定電流１３は、対をなすＦＥＴ
４ｌと４３、４９と５１、５３と５５とミラー原理に基
いて関連し、それぞれ定電流１４，１５，１６を発生さ
せる。入力電流１３に対するこれらの電流の大きさは、
出力ＦＥＴペア（１４用の４１，４３、１５用の４９，
５１等）に対する入力ＦＥＴ３７，３９の相対的なチヤ
ンネル寸法によつて決定される。ミラー電源３６用とし
ての入力回路を構成するために、３７，３９のようなト
ランジスタの数Ｍを任意に選定して縦続接続することが
できる。更に出力回路用としてＭ個あるいはそれ以下の
縦続接続されたＦＥＴを使用することができる。この場
合、各ＦＥＴのゲート電極は３７あるいは３９に対応す
る入力トランジスタの各ドレン−ゲート接続体に接続さ
れる。また図では３個の出力回路（１４，１５，１６用
）が示されているが、これ以上あるいはこれ以下の数を
採用することも出来る。ミラー電源３６の縦続接続ペア
の代りに１個のトランジスタからなる電流ミラーを使用
した場合には、発生される出力電流は現実にはミラー原
理によつて制御されない。

すなわちＶＤＤの大きさが変化した場合、電流の大きさ
が一定にはならない。縦続接続を使用することによつて
個々の出力電流１４，１５，１６の調整作用が一層良好
になる。縦続接続によつて、調整回路の利得は各縦続接
続されたトランジスタの利得に比例するようになる。ま
た、ミラー回路の出力段では、縦続接続によつて出力イ
ンピーダンスが大きくなり、その結果有効に電流を供給
することの出来るインピーダンスの範囲が改善される。
任意の分枝回路例えばダイオード接続されたＦＥＴ３７
と３９の回路中に縦続接続することの出来るトランジス
タの数は、各トランジスタに１閾値電圧を与える必要の
ある電源電圧ＤＤによつて制限される。すなわち、ＶＤ
Ｄは必要とする全閾値電圧以上の電圧でなければならな
い。電流ミラーの出力段については、各縦続接続段に対
してその縦続接続された各トランジスタが飽和状態に維
持されるように充分高い電源電圧ＶＤＤを供給する必要
がある。もし、ＶＤＤで可能な動的動作範囲以上の動作
範囲を必要とするのであれば、出力端子４７，５９，６
３をＤＤ以上の電位点に帰路させるようにすればよい。
現在の技術では、縦続接続されるトランジスタの数は３
個が事実上の上限であると見られている。以上図示し説
明した各実施例では、トランジスタは電界効果トランジ
スタとして示されている。

一般には、バイポーラ・トランジスタを使用して高利得
で電流源３５の動作を強めることができる。また、電源
電圧の極性を変えて電流の方向を変えることにより（電
流の流れに対して同じ規則が適用されると仮定して）、
各トランジスタの導電形式を変換することができる。本
願発明の基本的な構成は特許請求の範囲に明確にされて
いるが、本発明を更に有効に実施するには次のような点
を考慮すればよい。

前記の第１の定電流源は２つの動作電圧端子（ＶＤＤ、
アース）間にある電流路５，７，２１，２３から成る周
知の形態のものでもよい。

この電流路はその一部を構成する抵抗性手段と、周知の
帰還路１，７を具えている。この帰還路は、上記抵抗性
手段５の両端間にトランジスタの制御回路の両端間の閾
値電圧ＶＴに等しい実質的に一定の電圧を発生させる。
この帰還路の作用は第２の帰還路（２７より３２への帰
還）によつて増強される。この後者の帰還路は前記の第
２の出力電流を安定化する。この出力電流は前記第１の
帰還路の素子１に流れるように構成されている。周知の
ように、前記第１の電流源は更に第１のトランジスタ１
の導電路を含んでいる。

このトランジスタはまた前記帰還路中の前記素子１であ
つて、制御電極と共通電極とを具えている。これらの電
極間に前記の閾値電圧ＶＴが存在すると、そのトランジ
スタの導電路を通つて電流が流れる。この場合、前記第
１の定電流源は前記第１のトランジスタ１の制御電極と
共通電極との間に接続され、前記出力電流路と直列に接
続された前記の抵抗性手段５を具備している。またこの
トランジスタ１の主電路は、第２の抵抗性手段３３およ
び第２の帰還路の素子３１の双方と直列に接続されてい
る。これら第２の抵抗性手段３３、第２の帰還路の素子
３１は第２の定電流源中にある。前記第１の出力電流路
中には、電流制御用の第２のトランジスタ７が接続され
ており、このトランジスタ７の制御電極は、前記第２の
出力電流に応動して第１のトランジスタ１によつて発生
された電圧を受けるように配置されている。

上記電源端子（ＶＤＤとアース）間に３個の電流路があ
る。

すなわち、第１の抵抗性手段５と電流制御トランジスタ
７とに直列に設けられた第１の電源出力端子２１，２３
を具備し、第１の電流源によつて電流が流通される出力
電流路がその第１の電流路である。第２の電流路は上記
出力電流路を経て流れる電流に応動する前記素子１を具
備し、この第２の電流路の電流は上記出力電流路を流れ
る電流に応動して流れ始める。前記素子１は前記電流制
御トランジスタ７の制御電極に接続されており、前記出
力電流路を流れる電流に応動して前記第１の抵抗性手段
５の両端間に実質的に一定の電圧Ｔ１を発生させる。そ
れによつて、前記出力電流路を流れる電流１０ＵＴを、
１０ＵＴ＝ＶＴｌ／Ｒ１ た〜しＲ１は抵抗性手段５の抵抗値 に安定化する。

前記第２の電流路中の前記素子１と直列に接続された第
２の抵抗性手段３３は抵抗値Ｒ２を有し、この抵抗性手
段３３の両端間に実質的に一定の電圧ＶＴ２を発生させ
る手段として前記第２の帰還路を有している。

それによつて電圧端子間にある前記第２の電流路中を流
れる電流を、１２＝ＶＴ２／Ｒ２ に安定化する。

このように第２の電流路には、一部は第１の電流源によ
つで一部は第２の電流源によつて電流が流通される。ま
た電圧端子間の第１および第３の電流路は第１および第
２の定電流源からそれぞれ電流が流通される。前記第２
の抵抗性手段３３の両端間に実質的に一定の電圧ＶＴ２
を発生させるための手段は前記第３の電流路から成つて
いる。

第３の電流路は、前記電圧端子間にあつて、該第３の電
流路中の電流の流れを開始させるために前記第２の電流
路を経て流れる電流に応動する手段２９を具備している
。また前記第２の帰還路は、その中に含まれている前記
素子３１によつて前記第３の電流路を流れる電流に応動
し、前記第２の抵抗性手段３３の両端間の電圧を一定値
ＶＴ２に安定化させる。前記第１のトランジスタ１をＭ
ＯＳトランジスタとすることができ、また前記第２の抵
抗性手段３３の両端間に実質的に一定の電圧ＶＴ２を発
生させるための前記素子３１を第１のトランジスタ１と
反対導電形式の第２のＭＯＳトランジスタとすることが
できる。

前記第１、第２のトランジスタおよび第２の抵抗性手段
３３は直列に接続されており、前記電源端子（ＶＤＤと
アース）間の前記第２の電流路を構成している。前記第
２の電流路中にある前記第２のＭＯＳトランジスタ３１
は電源端子間にある前記第３の電流路を流れる電流に応
動し、前記第２の抵抗性手段３３の両端間に前記一定電
圧ＶＴ２を発生させる。

前記第２の帰還路中には前記第２の抵抗性手段３３の電
圧に応動する第３の電流路中の第３のＭＯＳトランジス
タ２９が含まれている。それによつて第３の電流路中の
前記第３のＭＯＳトランジスタの出力電極は前記第２の
ＭＯＳトランジスタ３１のゲートに負帰還接続されてい
る。前記第２の帰還路中に第４のＭＯＳトランジスタ２
７が含まれることもある。

この第４のＭＯＳトランジスタは電源端子間の第３の電
流路中にあり、第３のＭＯＳトランジスタ２９の出力に
応動して第２のＮＯＳトランジスタ３１を制御する。電
流ミラー増幅器３６が前記第１の電流源の出力電流路２
１，２３に接続されることもある。この電流調整器によ
つて主電流源の電流１３から第２の定電流（１４等）を
供給する定電流源を構成することができる。

【図面の簡単な説明】

第１図は、周知の定電流源回路の該概図である。 第２図は、内部１ミラー回路”゜を含ませて改善された
調整機能を持たせた第１図の定電流源の変形を示す図で
、この発明を説明するために示された図である。第３図
は、この発明の第１の実施例による改良された定電流源
の概略図である。第４図は、この発明の第２の実施例に
よる定電流源の概略図である。１・・・・・・ＦＥＴ（
第２のトランジスタ）、５・・・・・・第１の抵抗器、
７・・・・・・ＦＥＴ（第１のトランジスタ）、２１，
２３・・・・・・負荷端子、２９・・・・・・ＦＥＴ（
第１のトランジスタ）、３１・・・・・・ＦＥＴ（第３
のトランジスタ）、３３・・・・・・第２の抵抗器。

Claims (1)

【特許請求の範囲】
1. １ 負荷端子に対して直列に配列された第１の抵抗器及
   び第１の、入力電極と出力電極と制御電極とを持つトラ
   ンジスタを有する出力電流路と、上記抵抗器の両端間に
   生ずる電圧に応答する第２の、入力電極と出力電極と制
   御電極とを持つトランジスタであつて、上記第１の抵抗
   器の両端間に一定の電圧を発生させて上記第１のトラン
   ジスタに対する電圧入力を調整するための第１の負帰還
   路中で上記第１のトランジスタを駆動するように接続さ
   れているものを有する第２の電流路と；を備え、上記第
   ２の電流路は、上記第２のトランジスタに対して直列に
   第２の抵抗器と第３の、入力電極と出力電極と制御電極
   とを持つトランジスタとを有し、その第２の抵抗器と第
   ３のトランジスタは、第３の電流路中の第４の、入力電
   極と出力電極と制御電極とを持つトランジスタと共に、
   上記第２の抵抗器の両端間に一定の電圧を発生させるた
   めの第２の負帰還路を形成するように構成されている、
   定電流源。