JP2508077B2 - 定電流源回路 - Google Patents
定電流源回路Info
- Publication number
- JP2508077B2 JP2508077B2 JP62100503A JP10050387A JP2508077B2 JP 2508077 B2 JP2508077 B2 JP 2508077B2 JP 62100503 A JP62100503 A JP 62100503A JP 10050387 A JP10050387 A JP 10050387A JP 2508077 B2 JP2508077 B2 JP 2508077B2
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- Japan
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- source
- transistors
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路に関し、特に相対精度が必要な定電
流源に関する。
流源に関する。
この種の相対精度を必要とする定電流源回路の従来例
を第２図に示す。同図においてQ11〜Q16はMOSトランジ
スタである。Q11とQ14はそれぞれ別の定電流源を構成し
ている。INV11とQ12,Q13はデータD11がLOWレベルである
かHighレベルであるかによってQ11の出力をI11または▲
▼に出力するための差動スイッチである。INV12
とQ15,Q16はQ14の出力をI12または▲▼に出力す
るための差動スイッチである。
を第２図に示す。同図においてQ11〜Q16はMOSトランジ
スタである。Q11とQ14はそれぞれ別の定電流源を構成し
ている。INV11とQ12,Q13はデータD11がLOWレベルである
かHighレベルであるかによってQ11の出力をI11または▲
▼に出力するための差動スイッチである。INV12
とQ15,Q16はQ14の出力をI12または▲▼に出力す
るための差動スイッチである。
ここでMOSトランジスタのドレインソース間電圧を
VDS、ゲートソース間電圧をVGS、しきい値電圧Vt、利得
係数をβと、おくと、飽和領域でドレイン電流IDSは IDS＝1/2・β（VGS−VT）２ ここで集積回路上においてはβ、VTはQ11,Q14でほぼ等
しくすることができるので、Q11とQ14の出力電流を等し
くするためには、VGSをQ11とQ14において等しくする必
要がある。
VDS、ゲートソース間電圧をVGS、しきい値電圧Vt、利得
係数をβと、おくと、飽和領域でドレイン電流IDSは IDS＝1/2・β（VGS−VT）２ ここで集積回路上においてはβ、VTはQ11,Q14でほぼ等
しくすることができるので、Q11とQ14の出力電流を等し
くするためには、VGSをQ11とQ14において等しくする必
要がある。
ところでバイアスラインはMOSトランジスタのゲート
に接続されているので、バイアスラインに電流は流れな
い。したがってQ11とQ14のゲート電位はB10点の電位と
等しい。ところがQ11とQ14のソース電位はソース電流と
布線抵抗r11〜r12によりA10点の電位と異なり、さらにQ
11とQ14ではI02・r12の電圧だけ異なる。このためQ11と
Q14ではVGSが異なり、Q11とQ14の出力電流は異なる。
に接続されているので、バイアスラインに電流は流れな
い。したがってQ11とQ14のゲート電位はB10点の電位と
等しい。ところがQ11とQ14のソース電位はソース電流と
布線抵抗r11〜r12によりA10点の電位と異なり、さらにQ
11とQ14ではI02・r12の電圧だけ異なる。このためQ11と
Q14ではVGSが異なり、Q11とQ14の出力電流は異なる。
上述した従来の相対精度を必要とする複数の定電流源
回路は電流を供給する共通電源ラインとそれに比べてほ
とんど電流を流さない共通バイアスラインによって構成
されており、かかる定電流を構成するトランジスタのソ
ース電極は共通電源ラインに直接接続されている。この
ため集積回路上の共通電源ラインの供給点に近い定電流
源の１つと、同一の共通電源ラインの供給点から遠い定
電流源の１つとでは、それぞれの定電流源に供給される
電源電圧が電源ラインのインピーダンスによって異な
る。一方、共通バイアスラインはほとんど電流を流すこ
とがないので、個々の定電流源に供給される共通バイア
ス電圧は等しいと見なされる。したがって定電流源の個
々に与えられる電源電位と共通バイアス電位との差が異
なる。このため定電流源の出力の相対精度が低下すると
いう重大な欠点がある。
回路は電流を供給する共通電源ラインとそれに比べてほ
とんど電流を流さない共通バイアスラインによって構成
されており、かかる定電流を構成するトランジスタのソ
ース電極は共通電源ラインに直接接続されている。この
ため集積回路上の共通電源ラインの供給点に近い定電流
源の１つと、同一の共通電源ラインの供給点から遠い定
電流源の１つとでは、それぞれの定電流源に供給される
電源電圧が電源ラインのインピーダンスによって異な
る。一方、共通バイアスラインはほとんど電流を流すこ
とがないので、個々の定電流源に供給される共通バイア
ス電圧は等しいと見なされる。したがって定電流源の個
々に与えられる電源電位と共通バイアス電位との差が異
なる。このため定電流源の出力の相対精度が低下すると
いう重大な欠点がある。
本発明の目的は共通電源ラインのインピーダンスの影
響を受け難くすることによって上記の欠点を改善した定
電流源回路を提供することにある。
響を受け難くすることによって上記の欠点を改善した定
電流源回路を提供することにある。
上述した従来の定電流源回路に対し、本発明では前記
共通電源ラインにはドレイン電極を接続し、定電流源を
構成するトランジスタのゲート・ソース間電圧が上記の
影響を直接受けないようにするという独創的内容を有す
る。
共通電源ラインにはドレイン電極を接続し、定電流源を
構成するトランジスタのゲート・ソース間電圧が上記の
影響を直接受けないようにするという独創的内容を有す
る。
本発明の定電流源回路は、所定の相対精度を有する複
数個の定電流源回路において、前記複数個の定電流源回
路をそれぞれＰチャンネル及びＮチャンネルMOSトラン
ジスタによって構成し、前記２個のトランジスタのソー
ス電極を共通にカスコード接続し、一方のトランジスタ
のドレイン電極を電源または接地電極に接続し、他方の
トランジスタのドレイン電極を同一チャンネルのMOSト
ランジスタ２個のソース電極に共通に接続し、前記同一
チャンネルのMOSトランジスタ２個のドレイン電極をそ
れぞれ相補的な電流出力とし、前記複数個の定電流源回
路のＰチャンネルMOSトランジスタの各ゲート電極を第
１のバイアス電源に共通に接続し、同じくＮチャンネル
MOSトランジスタの各ゲート電極を第２のバイアス電源
に共通に接続するようにして構成されている。
数個の定電流源回路において、前記複数個の定電流源回
路をそれぞれＰチャンネル及びＮチャンネルMOSトラン
ジスタによって構成し、前記２個のトランジスタのソー
ス電極を共通にカスコード接続し、一方のトランジスタ
のドレイン電極を電源または接地電極に接続し、他方の
トランジスタのドレイン電極を同一チャンネルのMOSト
ランジスタ２個のソース電極に共通に接続し、前記同一
チャンネルのMOSトランジスタ２個のドレイン電極をそ
れぞれ相補的な電流出力とし、前記複数個の定電流源回
路のＰチャンネルMOSトランジスタの各ゲート電極を第
１のバイアス電源に共通に接続し、同じくＮチャンネル
MOSトランジスタの各ゲート電極を第２のバイアス電源
に共通に接続するようにして構成されている。
第１図は本発明の一実施例を示す回路図である。同図
においてMOSトランジスタQ1,Q4、定電流源Ａは相対精度
を要求される定電流源に必要なバイアス電圧VB1,VB2を
発生するためのバイアス回路である。MOSトランジスタQ
2,Q5とQ3,Q6はそれぞれ別の定電流源を構成する。
においてMOSトランジスタQ1,Q4、定電流源Ａは相対精度
を要求される定電流源に必要なバイアス電圧VB1,VB2を
発生するためのバイアス回路である。MOSトランジスタQ
2,Q5とQ3,Q6はそれぞれ別の定電流源を構成する。
またMOSトランジスタQ7,Q8とINV1はMOSトランジスタQ
2,Q5で構成される定電流源をI1又は▲▼に出力する
ための差動スイッチを構成している。すなわちデータD1
がLowレベル信号のときかかる定電流源の出力はI1に出
力され、データD1がHighレベル信号のとき前記出力は▲
▼に出力される。
2,Q5で構成される定電流源をI1又は▲▼に出力する
ための差動スイッチを構成している。すなわちデータD1
がLowレベル信号のときかかる定電流源の出力はI1に出
力され、データD1がHighレベル信号のとき前記出力は▲
▼に出力される。
さらにMOSトランジスタQ3,Q6で構成される定電流源の
出力は、データD2がLowレベル信号であるかHighレベル
信号であるかにより、I2又は▲▼に出力される。す
なわちINV2,MOSトランジスタQ9,Q10はMOSトランジスタQ
3,Q6で構成される定電流源の出力をI2又は▲▼に出
力するための差動スイッチを構成している。
出力は、データD2がLowレベル信号であるかHighレベル
信号であるかにより、I2又は▲▼に出力される。す
なわちINV2,MOSトランジスタQ9,Q10はMOSトランジスタQ
3,Q6で構成される定電流源の出力をI2又は▲▼に出
力するための差動スイッチを構成している。
ところで、I01はMOSトランジスタQ2,Q5が定常的に流
しつづける定電流であり、I02はMOSトランジスタQ3,Q6
が定常的に流しつづける定電流である。ここでQ2とQ3,Q
5とQ6は相対精度が十分あるとする。MOSトランジスタを
飽和動作させるとドレイン電流IDSは IDS＝1/2・β（|VGS|−VT）２ と表わされる。ここでβ,VTはQ2とQ3,Q5とQ6でそれぞれ
ほぼ等しくできる。
しつづける定電流であり、I02はMOSトランジスタQ3,Q6
が定常的に流しつづける定電流である。ここでQ2とQ3,Q
5とQ6は相対精度が十分あるとする。MOSトランジスタを
飽和動作させるとドレイン電流IDSは IDS＝1/2・β（|VGS|−VT）２ と表わされる。ここでβ,VTはQ2とQ3,Q5とQ6でそれぞれ
ほぼ等しくできる。
上記の２つの定電流源の出力が等しくなるためにはそ
れぞれのゲート・ソース間電圧VGSがMOSトランジスタ
Q2,Q3で等しくかつQ5,Q6で等しくあればよい。２つのバ
イアスラインVB1,VB2はゲートに入力されるため定常的
に電流は流れない。従って、バイアスラインインピーダ
ンスr4〜r9による電位勾配は生じない。したがって、MO
SトランジスタQ2,Q3,Q5,Q6のゲート・ソース間電圧をそ
れぞれVGS2,VGS3,VGS5,VGS6とすると VGS2＋|VGS5|＝VB1−VB2 （１） VGS3＋|VGS6|＝VB1−VB2 （２） 従って VGS2＋|VGS5|＝VGS3＋|VGS6| （３） である。
れぞれのゲート・ソース間電圧VGSがMOSトランジスタ
Q2,Q3で等しくかつQ5,Q6で等しくあればよい。２つのバ
イアスラインVB1,VB2はゲートに入力されるため定常的
に電流は流れない。従って、バイアスラインインピーダ
ンスr4〜r9による電位勾配は生じない。したがって、MO
SトランジスタQ2,Q3,Q5,Q6のゲート・ソース間電圧をそ
れぞれVGS2,VGS3,VGS5,VGS6とすると VGS2＋|VGS5|＝VB1−VB2 （１） VGS3＋|VGS6|＝VB1−VB2 （２） 従って VGS2＋|VGS5|＝VGS3＋|VGS6| （３） である。
ここでMOSトランジスタQ2とQ5,Q3とQ6のようにＮチャ
ンネルトランジスタとＰチャンネルトランジスタが直列
に接続されている回路を考える。そしてＰチャンネルト
ランジスタのVT,βをそれぞれVTP,βＰ、Ｎチャンネル
トランジスタVT,βをそれぞれVTN,βＮとし、それぞれ
のVGSをVGSP,VGSN、それぞれの電流をIDP,IDNとおくと ここでID＝IDP＝IDNであるから、VB＝|VGSP|＋VGSNとす
ると 前記の定電流源にもどって考えるとMOSトランジスタQ
2とQ5のゲート・ソース間電圧の和は、Q3とQ6のゲート
・ソース間電圧の和に等しい。従って（４）よりMOSト
ランジスタQ2とQ5,Q3とQ6で構成される定電流源の出力I
Dは相等しい。このように電源ラインの抵抗r1〜r3にお
ける電圧降下は定電流源の出力の相対精度を低下させな
いという効果がある。
ンネルトランジスタとＰチャンネルトランジスタが直列
に接続されている回路を考える。そしてＰチャンネルト
ランジスタのVT,βをそれぞれVTP,βＰ、Ｎチャンネル
トランジスタVT,βをそれぞれVTN,βＮとし、それぞれ
のVGSをVGSP,VGSN、それぞれの電流をIDP,IDNとおくと ここでID＝IDP＝IDNであるから、VB＝|VGSP|＋VGSNとす
ると 前記の定電流源にもどって考えるとMOSトランジスタQ
2とQ5のゲート・ソース間電圧の和は、Q3とQ6のゲート
・ソース間電圧の和に等しい。従って（４）よりMOSト
ランジスタQ2とQ5,Q3とQ6で構成される定電流源の出力I
Dは相等しい。このように電源ラインの抵抗r1〜r3にお
ける電圧降下は定電流源の出力の相対精度を低下させな
いという効果がある。
なお定電流出力を低電位側から高電位側に流し込む場
合には、それぞれの定電流源を構成する２つのMOSトラ
ンジスタのうちPch側のドレインを前記の低電位側の電
源ラインに接続することによって得られる。
合には、それぞれの定電流源を構成する２つのMOSトラ
ンジスタのうちPch側のドレインを前記の低電位側の電
源ラインに接続することによって得られる。
以上説明したように本発明は相対精度を要する複数の
定電流源回路にソースフォロワ動作をするMOSトランジ
スタを付加することにより、電流を定常的には流さな
い、すなわちラインインピーダンスによる電位勾配のな
い２つのバイアスラインによって出力電流を決定でき
る。従って、電源ラインのインピーダンスによる電位勾
配にもとづく定電流源の出力の相対精度の低下を防げる
という効果がある。
定電流源回路にソースフォロワ動作をするMOSトランジ
スタを付加することにより、電流を定常的には流さな
い、すなわちラインインピーダンスによる電位勾配のな
い２つのバイアスラインによって出力電流を決定でき
る。従って、電源ラインのインピーダンスによる電位勾
配にもとづく定電流源の出力の相対精度の低下を防げる
という効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
例を示す回路図である。 Q1〜Q10……MOSトランジスタ、INV1〜INV2……インバー
タ、VDD……電源ライン、VB1〜VB2……バイアスライ
ン。
例を示す回路図である。 Q1〜Q10……MOSトランジスタ、INV1〜INV2……インバー
タ、VDD……電源ライン、VB1〜VB2……バイアスライ
ン。
Claims (1)
- 【請求項１】所定の相対精度を有する複数個の定電流源
回路において、前記複数個の定電流源回路をそれぞれＰ
チャンネル及びＮチャンネルMOSトランジスタによって
構成し、前記２個のトランジスタのソース電極を共通に
カスコード接続し、一方のトランジスタのドレイン電極
を電源または接地電極に接続し、他方のトランジスタの
ドレイン電極を同一チャンネルのMOSトランジスタ２個
のソース電極に共通に接続し、前記同一チャンネルのMO
Sトランジスタ２個のドレイン電極をそれぞれ相補的な
電流出力とし、前記複数個の定電流源回路のＰチャンネ
ルMOSトランジスタの各ゲート電極を第１のバイアス電
源に共通に接続し、同じくＮチャンネルMOSトランジス
タの各ゲート電極を第２のバイアス電源に共通に接続す
ることを特徴とする定電流源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100503A JP2508077B2 (ja) | 1987-04-22 | 1987-04-22 | 定電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100503A JP2508077B2 (ja) | 1987-04-22 | 1987-04-22 | 定電流源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63265315A JPS63265315A (ja) | 1988-11-01 |
| JP2508077B2 true JP2508077B2 (ja) | 1996-06-19 |
Family
ID=14275742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62100503A Expired - Lifetime JP2508077B2 (ja) | 1987-04-22 | 1987-04-22 | 定電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508077B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821823A (en) * | 1997-07-31 | 1998-10-13 | Northern Telecom Limited | Voltage-controlled oscillator |
| JP3832943B2 (ja) * | 1997-10-15 | 2006-10-11 | 沖電気工業株式会社 | 定電流源回路とそれを用いたディジタル／アナログ変換回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4009432A (en) * | 1975-09-04 | 1977-02-22 | Rca Corporation | Constant current supply |
| FR2494519A1 (fr) * | 1980-11-14 | 1982-05-21 | Efcis | Generateur de courant integre en technologie cmos |
-
1987
- 1987-04-22 JP JP62100503A patent/JP2508077B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63265315A (ja) | 1988-11-01 |
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