JPH0646696B2 - Ｍｏｓ ｆｅｔによる抵抗素子 - Google Patents
Ｍｏｓ ｆｅｔによる抵抗素子Info
- Publication number
- JPH0646696B2 JPH0646696B2 JP3478187A JP3478187A JPH0646696B2 JP H0646696 B2 JPH0646696 B2 JP H0646696B2 JP 3478187 A JP3478187 A JP 3478187A JP 3478187 A JP3478187 A JP 3478187A JP H0646696 B2 JPH0646696 B2 JP H0646696B2
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- JP
- Japan
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- mos fet
- voltage
- channel mos
- resistance element
- resistance
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ ＦＥＴ回路による抵抗素子に関し、特
にそのオン抵抗を利用して小形抵抗素子として用いる場
合の抵抗素子に関する。
にそのオン抵抗を利用して小形抵抗素子として用いる場
合の抵抗素子に関する。
従来、この種のトランスファゲートのオン状態のときの
電気抵抗を利用した抵抗素子の一例としては、第３図に
示すようにＮチャネルＭＯＳ ＦＥＴ１１とＰチャネル
ＭＯＳ ＦＥＴ１２との並列接続により実現する方法が
ある。
電気抵抗を利用した抵抗素子の一例としては、第３図に
示すようにＮチャネルＭＯＳ ＦＥＴ１１とＰチャネル
ＭＯＳ ＦＥＴ１２との並列接続により実現する方法が
ある。
このような回路構成では、ＮチャネルＭＯＳ ＦＥＴ１
１およびＰチャネルＭＯＳ ＦＥＴ１２のドレーン・ソ
ース間のオン抵抗をそれぞれＲＮ・ＲＰとすると共に、
ゲート電位をそれぞれＶDD・ＶSSとし、ＶSS＜（ＶIN，
ＶOUT）＜ＶDDとなるようにすれば第４図（ａ）に示す
ように、ＲＮ・ＲＰは入力電圧ＶINを基準とした出力電
圧ＶOUTに依存して非直線性を示す。（ＭＯＳ ＦＥＴ
のオン抵抗はゲート・ソース間電圧ＶGS依存性がある。
ただし入力端子１３と出力端子１４との電位差は小さく
これを流れる電流は微小とし、ドレーン・ソース間電圧
ＶDS依存性によるオン抵抗の非直線性は無視できる場合
を考える。）このとき、第３図のトランスファゲートの
オン状態の抵抗ＲONは、第４図（ｂ）に示すようにオン
抵抗ＲＮ・ＲＰの並列接続により得られ、出力端子の電
圧ＶOUTに依存して非直線性を示す。
１およびＰチャネルＭＯＳ ＦＥＴ１２のドレーン・ソ
ース間のオン抵抗をそれぞれＲＮ・ＲＰとすると共に、
ゲート電位をそれぞれＶDD・ＶSSとし、ＶSS＜（ＶIN，
ＶOUT）＜ＶDDとなるようにすれば第４図（ａ）に示す
ように、ＲＮ・ＲＰは入力電圧ＶINを基準とした出力電
圧ＶOUTに依存して非直線性を示す。（ＭＯＳ ＦＥＴ
のオン抵抗はゲート・ソース間電圧ＶGS依存性がある。
ただし入力端子１３と出力端子１４との電位差は小さく
これを流れる電流は微小とし、ドレーン・ソース間電圧
ＶDS依存性によるオン抵抗の非直線性は無視できる場合
を考える。）このとき、第３図のトランスファゲートの
オン状態の抵抗ＲONは、第４図（ｂ）に示すようにオン
抵抗ＲＮ・ＲＰの並列接続により得られ、出力端子の電
圧ＶOUTに依存して非直線性を示す。
上述した従来のＭＯＳ ＦＥＴによる抵抗素子は、Ｎチ
ャネルＭＯＳ ＦＥＴとＰチャネルＭＯＳ ＦＥＴとの
並列接続により実現しているので、出力端子の電圧Ｖ
OUTが変ると抵抗値が変動する（非直線性を示す）とい
う欠点がある。
ャネルＭＯＳ ＦＥＴとＰチャネルＭＯＳ ＦＥＴとの
並列接続により実現しているので、出力端子の電圧Ｖ
OUTが変ると抵抗値が変動する（非直線性を示す）とい
う欠点がある。
本発明は、上述した従来のＭＯＳ ＦＥＴの抵抗素子に
対し、出力電圧ＶOUTの変化に対するオン抵抗の非直線
性を防止するという独創的内容を有する。
対し、出力電圧ＶOUTの変化に対するオン抵抗の非直線
性を防止するという独創的内容を有する。
本発明のトランスファゲートによる抵抗素子は、ドレー
ンが入力端子に接続されソースが出力端子に接続された
ＮチャネルＭＯＳ ＦＥＴあるいはＰチャネルＭＯＳ
ＦＥＴと、出力端子の電圧をバッファするバッファアン
プと、バッファアンプの出力電圧に追従して前記Ｎチャ
ネルＭＯＳ ＦＥＴあるいはＰチャネルＭＯＳ ＦＥＴ
のゲートを駆動するレベルシフト回路とを備えドレーン
を入力としソースを出力として構成される。
ンが入力端子に接続されソースが出力端子に接続された
ＮチャネルＭＯＳ ＦＥＴあるいはＰチャネルＭＯＳ
ＦＥＴと、出力端子の電圧をバッファするバッファアン
プと、バッファアンプの出力電圧に追従して前記Ｎチャ
ネルＭＯＳ ＦＥＴあるいはＰチャネルＭＯＳ ＦＥＴ
のゲートを駆動するレベルシフト回路とを備えドレーン
を入力としソースを出力として構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。本発明のＭＯＳ ＦＥＴによる抵抗素子は、ドレー
ンが入力端子１に接続されソースが出力端子２に接続さ
れたＮチャネルＭＯＳ ＦＥＴ３と、出力端子２の電圧
ＶOUTをバッファするバッファアンプ４と、バッファア
ンプ４の出力を入力とし、ＮチャネルＭＯＳ ＦＥＴ３
のゲートを駆動するレベルシフト回路５とにより構成さ
れる。
る。本発明のＭＯＳ ＦＥＴによる抵抗素子は、ドレー
ンが入力端子１に接続されソースが出力端子２に接続さ
れたＮチャネルＭＯＳ ＦＥＴ３と、出力端子２の電圧
ＶOUTをバッファするバッファアンプ４と、バッファア
ンプ４の出力を入力とし、ＮチャネルＭＯＳ ＦＥＴ３
のゲートを駆動するレベルシフト回路５とにより構成さ
れる。
次に本発明の抵抗素子の動作につき説明する。出力端子
２の電圧ＶOUTは、バッファアンプ４を介してレベルシ
フト回路５へ入力される。レベルシフト回路５は、その
入力電圧（ここでは電圧端子２の電圧ＶOUT）がある基
準となる値ＶOUT0のとき出力電圧ＶDD0を発生し、入力
電圧がＶOUT0±ΔＶとなったとき、出力電圧ＶDD0±Ｖ
を発生するように動作するものとする（例えば一般には
ダイオードなどのＰＮ接合の順方向の電位差または逆方
向のゼナー電位差の利用により一定値のレベルシフト量
を得ることもできる）。このとき、ＮチャネルＭＯＳ
ＦＥＴ３のゲート・ソース電圧ＶGSに注目すると、Ｖ
OUT＝ＶOUT0のとき ＶGS＝ＶDD0−ＶOUT0 またＶOUT＝ＶOUT0＋ΔＶのときのゲート・ソース電圧
ＶGSXは、 ＶGSX＝（ＶDD0＋ΔＶ）−（ＶOUT0＋ΔＶ） ＝ＶDD0−ＶOUT0＝ＶGS となる。従って出力電圧ＶOUTの変化に対しＶGSは一定
に保たれる。
２の電圧ＶOUTは、バッファアンプ４を介してレベルシ
フト回路５へ入力される。レベルシフト回路５は、その
入力電圧（ここでは電圧端子２の電圧ＶOUT）がある基
準となる値ＶOUT0のとき出力電圧ＶDD0を発生し、入力
電圧がＶOUT0±ΔＶとなったとき、出力電圧ＶDD0±Ｖ
を発生するように動作するものとする（例えば一般には
ダイオードなどのＰＮ接合の順方向の電位差または逆方
向のゼナー電位差の利用により一定値のレベルシフト量
を得ることもできる）。このとき、ＮチャネルＭＯＳ
ＦＥＴ３のゲート・ソース電圧ＶGSに注目すると、Ｖ
OUT＝ＶOUT0のとき ＶGS＝ＶDD0−ＶOUT0 またＶOUT＝ＶOUT0＋ΔＶのときのゲート・ソース電圧
ＶGSXは、 ＶGSX＝（ＶDD0＋ΔＶ）−（ＶOUT0＋ΔＶ） ＝ＶDD0−ＶOUT0＝ＶGS となる。従って出力電圧ＶOUTの変化に対しＶGSは一定
に保たれる。
第２図は本発明の第二の実施例の構成を示すブロック図
である。本発明のＭＯＳ ＦＥＴによる抵抗素子は、ド
レーンが入力端子６−ｍに接続されソースが出力端子７
に接続されなＮ個のＮチャネルＭＯＳ ＦＥＴ８−ｍ
（ｍ＝１，２，…，Ｎ）と、出力端子７の電圧ＶOUTを
バッファするバッファアンプ９と、バッファアンプ９の
出力電圧を入力とし、Ｎ個のＮチャネルＭＯＳ ＦＥＴ
８−ｍ（ｍ＝１，２，…，Ｎ）のゲートを駆動するレベ
ルシフト回路１０とにより構成される。本実施例におい
ても前述の第１の実施例と同様にして、出力電圧ＶOUT
の変化に対しＮ個のＮチャネルＭＯＳ ＦＥＴ８−ｍ
（ｍ＝１，２，…，Ｎ）のＶGSは一定に保たれる。
である。本発明のＭＯＳ ＦＥＴによる抵抗素子は、ド
レーンが入力端子６−ｍに接続されソースが出力端子７
に接続されなＮ個のＮチャネルＭＯＳ ＦＥＴ８−ｍ
（ｍ＝１，２，…，Ｎ）と、出力端子７の電圧ＶOUTを
バッファするバッファアンプ９と、バッファアンプ９の
出力電圧を入力とし、Ｎ個のＮチャネルＭＯＳ ＦＥＴ
８−ｍ（ｍ＝１，２，…，Ｎ）のゲートを駆動するレベ
ルシフト回路１０とにより構成される。本実施例におい
ても前述の第１の実施例と同様にして、出力電圧ＶOUT
の変化に対しＮ個のＮチャネルＭＯＳ ＦＥＴ８−ｍ
（ｍ＝１，２，…，Ｎ）のＶGSは一定に保たれる。
特に第二の実施例においては、バッファアンプ９および
レベルシフト回路１０はＮ個のＮチャネルＭＯＳ ＦＥ
Ｔ８−ｍ（ｍ＝１，２，…，Ｎ）につき共用できるた
め、（１トランスファゲートあたりの）占有面積の縮小
化の効果が一層発揮される。
レベルシフト回路１０はＮ個のＮチャネルＭＯＳ ＦＥ
Ｔ８−ｍ（ｍ＝１，２，…，Ｎ）につき共用できるた
め、（１トランスファゲートあたりの）占有面積の縮小
化の効果が一層発揮される。
また本発明では、入力端子１と出力端子２とを入れ替
え、ＭＯＳ ＦＥＴをＮチャネルからＰチャネルＰＥＴ
に入替えることにより同一の作動をさせることもでき
る。
え、ＭＯＳ ＦＥＴをＮチャネルからＰチャネルＰＥＴ
に入替えることにより同一の作動をさせることもでき
る。
以上説明したように本発明は、ＮチャネルＭＯＳ ＦＥ
ＴあるいはＰチャネルＭＯＳ ＦＥＴのゲート電圧を出
力電圧ＶOUTに追従して変化させることにより、出力電
圧ＶOUTの変化に対しＮチャネルＭＯＳ ＦＥＴあるい
はＰチャネルＭＯＳ ＦＥＴのゲート・ソース電圧ＶGS
を一定に保つことができるので、ＭＯＳ ＦＥＴによる
抵抗素子の抵抗値を一定に保つことができるという効果
がある。
ＴあるいはＰチャネルＭＯＳ ＦＥＴのゲート電圧を出
力電圧ＶOUTに追従して変化させることにより、出力電
圧ＶOUTの変化に対しＮチャネルＭＯＳ ＦＥＴあるい
はＰチャネルＭＯＳ ＦＥＴのゲート・ソース電圧ＶGS
を一定に保つことができるので、ＭＯＳ ＦＥＴによる
抵抗素子の抵抗値を一定に保つことができるという効果
がある。
第１図は本発明の第一の実施例の構成を示すブロック
図、第２図は本発明の第二の実施例の構成を示すブロッ
ク図、第３図は従来の技術のＭＯＳ ＦＥＴによる抵抗
素子の一例を示す回路図、第４図（ａ）はＮチャネルお
よびＰチャネルＭＯＳ ＦＥＴのオン抵抗と入力電圧と
の関係を示す図表、第４図（ｂ）は第４図（ａ）のＮチ
ャネルおよびＰチャネルのＭＯＳ ＦＥＴの合成抵抗と
入力電圧との関係を示す図表である。 １・６−１〜６−Ｎ……入力端子、２・７……出力端
子、３……ＮチャネルＭＯＳ ＦＥＴ、４・９……バッ
ファアンプ、５・１０……レベルシフト回路、８−１〜
８−Ｎ……ＮチャネルＭＯＳ ＦＥＴ。
図、第２図は本発明の第二の実施例の構成を示すブロッ
ク図、第３図は従来の技術のＭＯＳ ＦＥＴによる抵抗
素子の一例を示す回路図、第４図（ａ）はＮチャネルお
よびＰチャネルＭＯＳ ＦＥＴのオン抵抗と入力電圧と
の関係を示す図表、第４図（ｂ）は第４図（ａ）のＮチ
ャネルおよびＰチャネルのＭＯＳ ＦＥＴの合成抵抗と
入力電圧との関係を示す図表である。 １・６−１〜６−Ｎ……入力端子、２・７……出力端
子、３……ＮチャネルＭＯＳ ＦＥＴ、４・９……バッ
ファアンプ、５・１０……レベルシフト回路、８−１〜
８−Ｎ……ＮチャネルＭＯＳ ＦＥＴ。
Claims (1)
- 【請求項１】ＭＯＳ ＦＥＴと、前記ＭＯＳ ＦＥＴの
ソース端子の電圧をバッファするバッファアンプと、前
記バッファアンプの出力電圧をシフトして前記ＭＯＳ
ＦＥＴのゲートを駆動するレベルシフト回路とを備え、
ドレーンを入力としソースを出力として成るＭＯＳ Ｆ
ＥＴによる抵抗素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3478187A JPH0646696B2 (ja) | 1987-02-17 | 1987-02-17 | Ｍｏｓ ｆｅｔによる抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3478187A JPH0646696B2 (ja) | 1987-02-17 | 1987-02-17 | Ｍｏｓ ｆｅｔによる抵抗素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63202115A JPS63202115A (ja) | 1988-08-22 |
| JPH0646696B2 true JPH0646696B2 (ja) | 1994-06-15 |
Family
ID=12423824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3478187A Expired - Lifetime JPH0646696B2 (ja) | 1987-02-17 | 1987-02-17 | Ｍｏｓ ｆｅｔによる抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646696B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8915016B2 (en) | 2007-11-20 | 2014-12-23 | Daniel J. Wilson | Methods for growing living organisms |
| USD858345S1 (en) | 2018-01-18 | 2019-09-03 | Sequoia Garden Supply, Inc. | Hydroponic growing container |
-
1987
- 1987-02-17 JP JP3478187A patent/JPH0646696B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8915016B2 (en) | 2007-11-20 | 2014-12-23 | Daniel J. Wilson | Methods for growing living organisms |
| US9258953B2 (en) | 2007-11-20 | 2016-02-16 | Daniel J. Wilson | Apparatus for growing living organisms |
| US9277696B2 (en) | 2007-11-20 | 2016-03-08 | Daniel J. Wilson | Methods for growing living organisms |
| USD858345S1 (en) | 2018-01-18 | 2019-09-03 | Sequoia Garden Supply, Inc. | Hydroponic growing container |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63202115A (ja) | 1988-08-22 |
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