JP2009193401A - 電圧安定化装置 - Google Patents
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Abstract
【解決手段】この電圧安定化装置は、一半導体基板で出力用P型MOSトランジスタ1のゲート電極側にオペアンプ2を接続してゲートバイアス電圧VGを印加する半導体デバイスであって、一半導体基板の3重ウエル領域構造部に形成されたバイアス生成用電界効果トランジスタにより、入力されたクロック信号CLKに基づいて生成した負バイアス電圧VMをオペアンプ2の負側電源端子に印加する機能を持つ負バイアス生成回路4を備えている。オペアンプ2を正極側の入力電圧と負極側の負バイアス電圧との間で動作させると、増幅効率が向上して出力用P型MOSトランジスタ1のゲート・ソース間の電圧VGSが高く確保され、ゲート電極側のゲートバイアス電圧を0V以下までの電位に維持でき、低入出力電圧でも高出力電流が得られる。
【選択図】図1
Description
その他、高出力電流が得られる電圧安定化装置として、例えば高耐圧電圧レギュレータと低耐圧電圧レギュレータとを組み合わせ、低耐圧電圧レギュレータで入力電圧の変動を小さくしてAC(交流)特性の改善を図った半導体装置が特許文献1に開示されている。
具体的に云えば、従来の低耐圧電圧レギュレータの場合、P型基板内でNウエル領域とその領域内に形成されるP型MOSトランジスタ、並びにPウエル領域とその領域内に形成されるN型MOSトランジスタを使用してオペアンプ回路を構成し、Nウエル領域に入力電圧VIN、Pウエル領域に接地電圧VSSを加えている構造になっているため、P型基板とNウエル領域とによって構成される寄生ダイオード構造が存在する。そして、このダイオードに順方向電圧が加えられると、P型基板からNウエル領域に電流が流れることになるため、P型基板よりNウエル領域の電位を低くすることはできない。従って、オペアンプの負極側電源端子の電圧を接地電圧VSS(0V程度)に維持するのが限界となる。これに伴って出力用MOSトランジスタのゲート電極−ソース電極間の電圧VGSが0Vから入力電圧までの間の低電圧でしか確保されず、大電流で駆動できずに出力電圧が低下することとなる。
そこで、本発明の技術的課題は、入出力が低電圧で高出力電流が得られる簡素な構成の半導体デバイスとしてのLDOタイプの電圧安定化装置を提供することにある。
一半導体基板で出力用電界効果トランジスタ(例えば図1の出力用P型MOSトランジスタ1)のゲート電極側にオペアンプ(例えば図1のオペアンプ2)を接続した構成部分を有するLDOタイプの半導体デバイスとしての電圧安定化装置であって、
前記一半導体基板の3重ウエル領域構造部に形成されたバイアス生成用電界効果トランジスタにより、入力されたクロック信号(例えば図1のクロック信号CLK)に基づいて生成した負バイアス電圧(例えば図1の負バイアス電圧VM)を前記オペアンプの負側電源端子に印加する機能を持つ負バイアス生成回路(例えば図1の負バイアス生成回路4)を備えたことを特徴としている。
即ち、本発明によれば、1チップの簡素な構成の半導体デバイスとして、入出力が低電圧で高出力電流が得られるLDOタイプの電圧安定化装置を提供できる。
前記一半導体基板は、P型基板(例えば図3のP型半導体基板10)であり、
前記バイアス生成用電界効果トランジスタは、前記一半導体基板の前記3重ウエル領域構造部内の所定のNウエル領域部(例えば図3のNウエル領域部13)内で孤立して表面が露呈されるように形成されたPウエル領域部(例えば図3のPウエル領域部14)に形成されたN型電界効果トランジスタ(例えば図3のバイアス生成用N型MOSトランジスタN2)である電圧安定化装置を特徴としている。
前記負バイアス生成回路は、前記バイアス生成用電界効果トランジスタの前段として、
前記一半導体基板の所定のNウエル領域部(例えば図3のNウエル領域部11)に形成されると共に、前記クロック信号がゲート電極側に入力され、且つソース電極側に入力電圧が印加される初段P型電界効果トランジスタ(例えば図2、図3の初段P型MOSトランジスタP1)と、
前記一半導体基板の所定の前記Pウエル領域部(例えば図3のPウエル領域部12)に形成されると共に、前記クロック信号(例えば図2、図3のクロック信号CLK)がゲート電極側に入力され、且つソース電極側が接地接続されて接地電圧(基板電圧)VSSが印加され、ドレイン電極側が前記初段P型電界効果トランジスタのドレイン電極側と接続された初段N型電界効果トランジスタ(例えば図2、図3の初段N型MOSトランジスタN1)と、
を備え、
前記バイアス生成用電界効果トランジスタ(例えば図2、図3のバイアス生成用N型MOSトランジスタN2)は、前記初段P型電界効果トランジスタのドレイン電極側と前記初段N型電界効果トランジスタのドレイン電極との間にゲート電極側が接続され、且つソース電極側から前記負バイアス電圧(例えば図2、図3の負バイアス電圧VM)を出力する電圧安定化装置を特徴としている。
このような構成により、負バイアス生成回路にあってのクロック信号に基づいて負バイアス電圧を生成するためのバイアス生成用電界効果トランジスタに接続される初段回路を、一半導体基板で汎用的なP型、N型の各種電界効果トランジスタの簡素な組み合わせで構築することができる。
前記負バイアス生成回路は、前記バイアス生成用電界効果トランジスタ(例えば図2のバイアス生成用N型MOSトランジスタN2)のゲート電極側が接続される共に、前記初段P型電界効果トランジスタ(例えば図2の初段P型MOSトランジスタP1)のドレイン電極側及び前記初段N型電界効果トランジスタ(例えば図2の初段N型MOSトランジスタN1)のドレイン電極側を結んだ結線からの引き出し線と、
前記バイアス生成用電界効果トランジスタのドレイン電極側との間に介在された第1の容量素子と、前記バイアス生成用電界効果トランジスタのソース電極側と入力電圧線間に接続された第2の容量素子(例えば図2のコンデンサC2)と、
を備えた電圧安定化装置を特徴としている。
このような構成により、各種電界効果トランジスタをスイッチ素子として使用し、第1の容量素子に蓄えた電荷を負方向に昇圧して第2の容量素子に蓄え、バイアス生成用電界効果トランジスタのソース電極から安定して所望の負バイアス電圧(例えば−1V程度)を生成出力することができる。
前記一半導体基板には、入力電圧を段階別に降下させた中間電圧を出力する降圧スイッチレギュレータが入力側に配備されて成る電圧安定化装置を特徴としている。
このような構成により、降圧スイッチレギュレータの特徴を活かし、入出力の電圧差が殆ど無い使用条件下でも、入出力が低電圧で高出力電流が得られるため、安定化電源として有効となる。
前記一半導体基板には、前記クロック信号を生成するための発振回路(例えば図1の発振回路5)が入力初段側に配備されて成る電圧安定化装置を特徴としている。
このような構成により、外部からのクロック信号が入力されることを前提としなくても、1チップ構成の半導体デバイスとして、オペアンプに負バイアス電圧を印加する機能が構築される。
(実施形態)
(構成)
先ず、構成及び各部の機能を説明する。
図1は、本実施形態に係る電圧安定化装置の概略構成を示す回路ブロック図である。
この電圧安定化装置は、出力用電界効果トランジスタとしての出力用P型MOSトランジスタ1と、出力用P型MOSトランジスタ1のゲート電極側に接続されてゲートバイアス電圧VGを印加するオペアンプ2と、基準電圧Vrefを生成するための基準電圧生成回路3と、入力されたクロック信号CLKに基づいて生成した負バイアス電圧VMをオペアンプ2の負側電源端子に印加する負バイアス生成回路4と、を一半導体基板に備えて構成される。尚、クロック信号CLKを生成するための発振回路5については、ここでは半導体基板外にあるとする。
基準電圧生成回路3は、入力端子(正側電源入力端子)と、接地用電源端子(負側電源入力端子)に接続されている。
負バイアス生成回路4は、一半導体基板の3重ウエル領域構造部に形成されたバイアス生成用電界効果トランジスタにより、入力されたクロック信号CLKに基づいて負バイアス電圧VMを生成することを特徴とするものである。
各図を参照すれば、一半導体基板は、P型半導体基板10を示している。負バイアス生成回路4のバイアス生成用電界効果トランジスタは、3重ウエル領域構造部として、P型半導体基板10の所定のNウエル領域部13内で孤立して表面が露呈されるように形成されたPウエル領域部14に形成されたN型電界効果トランジスタとしてのバイアス生成用N型MOSトランジスタN2を示すものである。尚、3重ウエル領域構造のMOSトランジスタについては、等価回路の図示上において破線丸領域として区別する。
即ち、この負バイアス生成回路4では、クロック信号CLKに基づいて負バイアス電圧VMを生成するため、N型MOSトランジスタN2とP型半導体基板10で汎用的なP型、N型の各種電界効果トランジスタを組み合わせてスイッチング素子として使用し、負方向へのチャージポンプ昇圧動作をさせて負バイアスを生成している。
即ち、この負バイアス生成回路4では、各種電界効果トランジスタをスイッチ素子として使用し、コンデンサC1に蓄えた電荷を負方向に昇圧してコンデンサC2に蓄え、N型MOSトランジスタN2のソース電極側から安定して所望の負バイアス電圧VM(例えば−1V程度)を生成出力できるようにしている。
オペアンプ2は、バイアス回路6とオペアンプ差動回路7とから構成される。バイアス回路6は、3重ウエル領域構造部を有する1個のN型MOSトランジスタと抵抗器Rとを備えて構成される。N型MOSトランジスタのソース電極側には負バイアス電圧VMが印加され、ドレイン電極側には抵抗器Rを介して入力電圧VINが印加されるようになっている。その他、N型MOSトランジスタのゲート電極側とドレイン電極側とは結線されている。
このうち、バイアス回路6のN型MOSトランジスタとの間でゲート電極同士が接続された3重ウエル領域構造部を有するN型MOSトランジスタは、ソース電極側に負バイアス電圧VMが印加され、ドレイン電極側が他の3重ウエル領域構造部を有する2個のN型MOSトランジスタにおけるソース電極同士の結線に接続されている。
尚、基準電圧生成回路3の等価回路については、周知技術を容易に適用できるので、例示や説明を省略する。
次に、動作を説明する。
本実施形態の電圧安定化装置において、電源電圧VDDとして所定の入力電圧VINを入力端子を通して各部に印加すると、LDOタイプの低耐圧電圧レギュレータでは、基準電圧生成回路3で生成出力された基準電圧Vrefとの電位差に応じてオペアンプ2が出力用P型MOSトランジスタ1のゲート電極側へゲートバイアス電圧VGを印加して駆動状態となる。このとき、オペアンプ2の負側電源端子には、外部の発振回路5から出力されたクロック信号CLKに基づいて負バイアス生成回路4が生成出力した負バイアス電圧VMが印加される。
即ち、本実施形態によれば、1チップの簡素な構成の半導体デバイスとして、入出力が低電圧で高出力電流が得られるLDOタイプの電圧安定化装置を具現できる。尚、本実施形態で説明した負バイアス生成回路4は、負方向2倍昇圧を例としたが、更なる高倍率で負方向に昇圧して負バイアス電圧VMを生成する構成にすることも可能である。
上記実施形態において、P型半導体基板10に対し、入力電圧を段階別に降下させた中間電圧を出力する降圧スイッチレギュレータ(図示せず)を入力側、具体的には負バイアス生成回路4の前段に配備し、入力電圧VINと発振回路5からのクロック信号CLKとを入力して電圧を降下させるようにしたものである。
このような構成の電圧安定化装置の場合、降圧スイッチレギュレータの特徴を活かし、入出力の電圧差が殆ど無い使用条件下でも、入出力が低電圧で高出力電流が得られるため、安定化電源として有効となる。
尚、ここでの降圧スイッチレギュレータの等価回路についても、周知技術を容易に適用できるので、例示や説明を省略する。
上記実施形態において、P型半導体基板10に対し、クロック信号CLKを生成するための図1に示した発振回路5を入力初段側、具体的には負バイアス生成回路4の前段に配備し、クロック信号CLKの生成出力も合わせて行うようにしたものである。
このような構成の電圧安定化装置の場合、外部からのクロック信号CLKが入力されることを前提としなくても、1チップ構成の半導体デバイスとして、オペアンプ2に負バイアス電圧VMを印加する機能が構築される。
尚、ここでの発振回路5の等価回路についても、周知技術を容易に適用できるので、例示を省くが、通常のP型、N型のMOSトランジスタとコンデンサとを複数組み合わせ、入力電圧VIN及び接地電圧(基板電圧)VSSに接続した構成として構築することができる。但し、発振回路5を1チップ構成で配備した場合には、比較的大規模な回路構成(装置構成)となるため、係る構成は使用目的に応じて採択されるべきものである。
上記応用例1において、P型半導体基板10に対し、降圧スイッチレギュレータの前段にクロック信号CLKを生成するための図1に示した発振回路5を配備し、クロック信号CLKの生成出力、そのクロック信号CLKの電圧降下も合わせて行うようにしたものである。
このような構成の電圧安定化装置の場合、入力電圧VINの他にクロック信号CLKの電圧も降下させることができるので、オペアンプ2に印加する負バイアス電圧VMが低値であることを要求される使用条件下では好適となる。但し、ここでも1チップ構成で配備した場合には、比較的大規模な回路構成(装置構成)となるため、係る構成は使用目的に応じて採択されるべきものである。
Claims (6)
- 一半導体基板で出力用電界効果トランジスタのゲート電極側にオペアンプを接続した構成部分を有するLDOタイプの半導体デバイスとしての電圧安定化装置であって、
前記一半導体基板の3重ウエル領域構造部に形成されたバイアス生成用電界効果トランジスタにより、入力されたクロック信号に基づいて生成した負バイアス電圧を前記オペアンプの負側電源端子に印加する機能を持つ負バイアス生成回路を備えたことを特徴とする電圧安定化装置。 - 前記一半導体基板は、P型基板であり、
前記バイアス生成用電界効果トランジスタは、前記一半導体基板の前記3重ウエル領域構造部内の所定のNウエル領域部内で孤立して表面が露呈されるように形成されたPウエル領域部に形成されたN型電界効果トランジスタであることを特徴とする請求項1記載の電圧安定化装置。 - 前記負バイアス生成回路は、前記バイアス生成用電界効果トランジスタの前段として、
前記一半導体基板の所定のNウエル領域部に形成されると共に、前記クロック信号がゲート電極側に入力され、且つソース電極側に入力電圧が印加される初段P型電界効果トランジスタと、
前記一半導体基板の所定の前記Pウエル領域部に形成されると共に、前記クロック信号がゲート電極側に入力され、且つソース電極側が接地接続されて接地電圧が印加され、ドレイン電極側が前記初段P型電界効果トランジスタのドレイン電極側と接続された初段N型電界効果トランジスタと、を備え、
前記バイアス生成用電界効果トランジスタは、前記初段P型電界効果トランジスタのドレイン電極側と前記初段N型電界効果トランジスタのドレイン電極側にゲート電極側が接続され、且つソース電極側から前記負バイアス電圧を出力することを特徴とする請求項1又は2記載の電圧安定化装置。 - 前記負バイアス生成回路は、前記バイアス生成用電界効果トランジスタのゲート電極側が接続される共に、前記初段P型電界効果トランジスタのドレイン電極側及び前記初段N型電界効果トランジスタのドレイン電極側を結んだ結線からの引き出し線と、
前記バイアス生成用電界効果トランジスタのドレイン電極側との間に介在された第1の容量素子と、
前記バイアス生成用電界効果トランジスタのソース電極側と入力電圧線間に接続された第2の容量素子と、
を備えたことを特徴とする請求項3記載の電圧安定化装置。 - 前記一半導体基板には、入力電圧を段階別に降下させた中間電圧を出力する降圧スイッチレギュレータが入力側に配備されて成ることを特徴とする請求項1〜4の何れか一つに記載の電圧安定化装置。
- 前記一半導体基板には、前記クロック信号を生成するための発振回路が入力初段側に配備されて成ることを特徴とする請求項1〜5の何れか一つに記載の電圧安定化装置。
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