JP2003045193A - 半導体チャージポンプ回路および不揮発性半導体記憶装置 - Google Patents
半導体チャージポンプ回路および不揮発性半導体記憶装置Info
- Publication number
- JP2003045193A JP2003045193A JP2001234280A JP2001234280A JP2003045193A JP 2003045193 A JP2003045193 A JP 2003045193A JP 2001234280 A JP2001234280 A JP 2001234280A JP 2001234280 A JP2001234280 A JP 2001234280A JP 2003045193 A JP2003045193 A JP 2003045193A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- charge pump
- pump circuit
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 239000003990 capacitor Substances 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims description 66
- 239000002184 metal Substances 0.000 claims 1
- 238000005086 pumping Methods 0.000 abstract description 34
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 30
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 27
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 27
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 27
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 abstract description 14
- 101100286980 Daucus carota INV2 gene Proteins 0.000 abstract description 13
- 230000000694 effects Effects 0.000 description 21
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 15
- 101150110971 CIN7 gene Proteins 0.000 description 14
- 101150110298 INV1 gene Proteins 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 230000002265 prevention Effects 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
- 241000272470 Circus Species 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- RGCLLPNLLBQHPF-HJWRWDBZSA-N phosphamidon Chemical compound CCN(CC)C(=O)C(\Cl)=C(/C)OP(=O)(OC)OC RGCLLPNLLBQHPF-HJWRWDBZSA-N 0.000 description 1
- 230000003449 preventive effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】従来のディクソン型チャージポンプ回路よりも
ポンピング電圧の転送効率を改善しかつ、低電圧電源で
も効率よくポンピング可能とする。 【解決手段】クロック信号ＣＬＫ２を入力とし、クロッ
ク信号ＣＬＫ１と同じ位相タイミングで昇圧するトラン
ジスタＤ３に接続されたキャパシタＣ３の他方端と当該
トランジスタＤ３が形成されたｐウェル端子とに対し
て、クロック信号ＣＬＫ１と同じ位相タイミングで昇圧
した前段のノードＮ１の電圧波形をクロックとして印加
するＩＮＶ１と、クロック信号ＣＬＫ１を入力とし、ク
ロック信号ＣＬＫ２と同じ位相タイミングで昇圧するト
ランジスタＤ４に接続されたキャパシタＣ４の他方端と
当該トランジスタＤ４が形成されたｐウェル端子とに対
して、クロック信号ＣＬＫ２と同じ位相タイミングで昇
圧した前段のノードＮ２の電圧波形をクロックとして印
加するＩＮＶ２とを設けている。
ポンピング電圧の転送効率を改善しかつ、低電圧電源で
も効率よくポンピング可能とする。 【解決手段】クロック信号ＣＬＫ２を入力とし、クロッ
ク信号ＣＬＫ１と同じ位相タイミングで昇圧するトラン
ジスタＤ３に接続されたキャパシタＣ３の他方端と当該
トランジスタＤ３が形成されたｐウェル端子とに対し
て、クロック信号ＣＬＫ１と同じ位相タイミングで昇圧
した前段のノードＮ１の電圧波形をクロックとして印加
するＩＮＶ１と、クロック信号ＣＬＫ１を入力とし、ク
ロック信号ＣＬＫ２と同じ位相タイミングで昇圧するト
ランジスタＤ４に接続されたキャパシタＣ４の他方端と
当該トランジスタＤ４が形成されたｐウェル端子とに対
して、クロック信号ＣＬＫ２と同じ位相タイミングで昇
圧した前段のノードＮ２の電圧波形をクロックとして印
加するＩＮＶ２とを設けている。
Description
【０００１】
【産業上の利用分野】本発明は、電源電圧より高い電圧
または負電圧を発生させる半導体チャージポンプ回路お
よびこれを用いた不揮発性半導体記憶装置に関する。
または負電圧を発生させる半導体チャージポンプ回路お
よびこれを用いた不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】従来、半導体メモリ、例えばＥＥＰＲＯ
Ｍ（Electrically Erasable and Programable Read Onl
y Memory）やフラッシュメモリについて、読み出し／書
き込み／消去時に電源電圧よりも高い電圧または負電圧
が必要である。これを実現するために、（１）外部から
電圧を印加する方法、（２）チップ内部のチャージポン
プ回路にて電源電圧をポンピングする方法の２種類が採
用されている。近年では、単一電源化により後者（２）
の「チップ内部のチャージポンプ回路にて電源電圧をポ
ンピングする方法」が主に採用されている。
Ｍ（Electrically Erasable and Programable Read Onl
y Memory）やフラッシュメモリについて、読み出し／書
き込み／消去時に電源電圧よりも高い電圧または負電圧
が必要である。これを実現するために、（１）外部から
電圧を印加する方法、（２）チップ内部のチャージポン
プ回路にて電源電圧をポンピングする方法の２種類が採
用されている。近年では、単一電源化により後者（２）
の「チップ内部のチャージポンプ回路にて電源電圧をポ
ンピングする方法」が主に採用されている。
【０００３】ここで、チャージポンプ回路の基本原理に
ついて説明する。図９に、ポンピング用のキャパシタＣ
１の電圧変化を示す。初期状態において、キャパシタＣ
１の一方端子に０Ｖ、他方端子に電源電圧Ｖｃｃを印加
する。
ついて説明する。図９に、ポンピング用のキャパシタＣ
１の電圧変化を示す。初期状態において、キャパシタＣ
１の一方端子に０Ｖ、他方端子に電源電圧Ｖｃｃを印加
する。
【０００４】次に、その一方端子の０Ｖの電位を電源電
圧Ｖｃｃに遷移させると、他方端子の電源電圧Ｖｃｃ
は、当初の電源電圧Ｖｃｃから２倍の電圧２×Ｖｃｃへ
と遷移する。即ち、他方端子の電圧は、２×Ｖｃｃの電
圧へとポンピングする。このことは、次の式（１）によ
り、 Ｑｌ＝Ｃ×Ｖｃｃ Ｑ２＝Ｃ×（２Ｖｃｃ−Ｖｃｃ）＝ＣＶｃｃ・・・（１） と表現することができる。
圧Ｖｃｃに遷移させると、他方端子の電源電圧Ｖｃｃ
は、当初の電源電圧Ｖｃｃから２倍の電圧２×Ｖｃｃへ
と遷移する。即ち、他方端子の電圧は、２×Ｖｃｃの電
圧へとポンピングする。このことは、次の式（１）によ
り、 Ｑｌ＝Ｃ×Ｖｃｃ Ｑ２＝Ｃ×（２Ｖｃｃ−Ｖｃｃ）＝ＣＶｃｃ・・・（１） と表現することができる。
【０００５】上記式（１）のＣはキャパシタＣ１の容量
である。上記式（１）により、Ｑ１＝Ｑ２、つまり「電
荷保存の法則」が成り立つことが判る。以上のことか
ら、チャージポンプ回路の基本原理を説明することがで
きる。これをＬＳＩ回路に応用することができる。ＬＳ
ｌ回路用のチャージポンプ回路として、ディクソン型チ
ャージポンプ回路が一般的に知られている。
である。上記式（１）により、Ｑ１＝Ｑ２、つまり「電
荷保存の法則」が成り立つことが判る。以上のことか
ら、チャージポンプ回路の基本原理を説明することがで
きる。これをＬＳＩ回路に応用することができる。ＬＳ
ｌ回路用のチャージポンプ回路として、ディクソン型チ
ャージポンプ回路が一般的に知られている。
【０００６】図１０に、従来のディクソン型チャージポ
ンプ回路の代表的な一例を示している。図１０では、デ
ィクソン型チャージポンプ回路の基本構成として、５個
のｎＭＯＳトランジスタＤ０〜Ｄ４と、４つのキャパシ
タＣ１〜Ｃ４から構成される場合について説明する。
ンプ回路の代表的な一例を示している。図１０では、デ
ィクソン型チャージポンプ回路の基本構成として、５個
のｎＭＯＳトランジスタＤ０〜Ｄ４と、４つのキャパシ
タＣ１〜Ｃ４から構成される場合について説明する。
【０００７】図１０において、ディクソン型チャージポ
ンプ回路の基本ポンプセルは、点線で囲まれた例えば１
個のキャパシタＣ１と１個のｎＭＯＳトランジスタＤ１
で構成される。４個の基本ポンプセル（ｎＭＯＳトラン
ジスタＤ１〜Ｄ４とキャパシタＣ１〜Ｃ４）が直列接続
されてチャージポンプ回路が構成されている。
ンプ回路の基本ポンプセルは、点線で囲まれた例えば１
個のキャパシタＣ１と１個のｎＭＯＳトランジスタＤ１
で構成される。４個の基本ポンプセル（ｎＭＯＳトラン
ジスタＤ１〜Ｄ４とキャパシタＣ１〜Ｃ４）が直列接続
されてチャージポンプ回路が構成されている。
【０００８】初段のトランジスタＤ０は、ドレイン端子
Ｄとゲート端子Ｇが電源の出力端（電圧Ｖｃｃ；例えば
３Ｖ）に結線されている。このトランジスタＤ０は、ト
ランジスタＤ０のソ−スＳ側の、ポンピングされたノー
ドＮ１の電流が電源電圧Ｖｃｃ側に逆流するのを防ぐ逆
流防止弁の役割を担っている。
Ｄとゲート端子Ｇが電源の出力端（電圧Ｖｃｃ；例えば
３Ｖ）に結線されている。このトランジスタＤ０は、ト
ランジスタＤ０のソ−スＳ側の、ポンピングされたノー
ドＮ１の電流が電源電圧Ｖｃｃ側に逆流するのを防ぐ逆
流防止弁の役割を担っている。
【０００９】チャージポンプ回路にはクロック信号ＣＬ
Ｋ１，ＣＬＫ２が入力信号として入力されている。クロ
ック信号ＣＬＫ１はキャバシタＣ１，Ｃ３に入力され、
クロック信号ＣＬＫ２はキャパシタＣ２，Ｃ４に入力さ
れる。このクロック信号ＣＬＫ１とクロック信号ＣＬＫ
２のタイミング波形を図１１に示している。
Ｋ１，ＣＬＫ２が入力信号として入力されている。クロ
ック信号ＣＬＫ１はキャバシタＣ１，Ｃ３に入力され、
クロック信号ＣＬＫ２はキャパシタＣ２，Ｃ４に入力さ
れる。このクロック信号ＣＬＫ１とクロック信号ＣＬＫ
２のタイミング波形を図１１に示している。
【００１０】図１１に示すように、クロック信号ＣＬＫ
１，ＣＬＫ２は電源電圧Ｖｃｃを振幅としており、クロ
ック信号ＣＬＫ１とクロック信号ＣＬＫ２との出力タイ
ミングは、クロック信号ＣＬＫ１が電源電圧Ｖｃｃのと
きはクロック信号ＣＬＫ２は０Ｖで、クロック信号ＣＬ
Ｋ１が０Ｖのときはクロック信号ＣＬＫ２は電源電圧Ｖ
ｃｃとなるように、お互いに逆相関係のクロック信号と
なっている。
１，ＣＬＫ２は電源電圧Ｖｃｃを振幅としており、クロ
ック信号ＣＬＫ１とクロック信号ＣＬＫ２との出力タイ
ミングは、クロック信号ＣＬＫ１が電源電圧Ｖｃｃのと
きはクロック信号ＣＬＫ２は０Ｖで、クロック信号ＣＬ
Ｋ１が０Ｖのときはクロック信号ＣＬＫ２は電源電圧Ｖ
ｃｃとなるように、お互いに逆相関係のクロック信号と
なっている。
【００１１】チャージポンプ回路によってポンピングさ
れた電圧は出力ノードＶｏｕｔから出力される。この出
力ノードＶｏｕｔの先には、図示していないが、例えば
レギュレータや平滑用キャパシタなどが接続されてお
り、チャージポンプ回路にて昇圧された電圧（ここでは
正の高電圧）が出力ノードＶｏｕｔから例えばレギュレ
ータなどに出力される。
れた電圧は出力ノードＶｏｕｔから出力される。この出
力ノードＶｏｕｔの先には、図示していないが、例えば
レギュレータや平滑用キャパシタなどが接続されてお
り、チャージポンプ回路にて昇圧された電圧（ここでは
正の高電圧）が出力ノードＶｏｕｔから例えばレギュレ
ータなどに出力される。
【００１２】次に、ｎＭＯＳトランジスタの断面の模式
図を図１２に示している。
図を図１２に示している。
【００１３】図１２に示すように、一般的に、フラッシ
ュメモリはＰ−基板を使用している。このＰ−基板を基
準電圧Ｖｓｓ（０Ｖ）とし、Ｐ−基板上に、所定間隔を
置いてソースＳ（ｎ＋）およびドレインＤ（ｎ＋）を形
成すると共に、ソースＳ（ｎ＋）とドレインＤ（ｎ＋）
間の基板上に絶縁膜を介してゲートＧを形成することに
よりｎＭＯＳトランジスタを形成している。このｎＭＯ
Ｓトランジスタが、図１０のように複数段直列接続され
てチャージポンプ回路を構成している。
ュメモリはＰ−基板を使用している。このＰ−基板を基
準電圧Ｖｓｓ（０Ｖ）とし、Ｐ−基板上に、所定間隔を
置いてソースＳ（ｎ＋）およびドレインＤ（ｎ＋）を形
成すると共に、ソースＳ（ｎ＋）とドレインＤ（ｎ＋）
間の基板上に絶縁膜を介してゲートＧを形成することに
よりｎＭＯＳトランジスタを形成している。このｎＭＯ
Ｓトランジスタが、図１０のように複数段直列接続され
てチャージポンプ回路を構成している。
【００１４】図１３に、理想的なディクソン型チャージ
ポンプ回路の各ノードＮ１〜Ｎ４のタイミング波形を示
している。図１０に示すように、ノードＮ１はｎＭＯＳ
トランジスタＤ０とｎＭＯＳトランジスタＤ１間にあ
り、ノードＮ２はｎＭＯＳトランジスタＤ１とｎＭＯＳ
トランジスタＤ２間にあり、ノードＮ３はｎＭＯＳトラ
ンジスタＤ２とｎＭＯＳトランジスタＤ３間にあり、ノ
ードＮ４はｎＭＯＳトランジスタＤ３とｎＭＯＳトラン
ジスタＤ４間にあり、それぞれの電圧変化を図１３に示
している。
ポンプ回路の各ノードＮ１〜Ｎ４のタイミング波形を示
している。図１０に示すように、ノードＮ１はｎＭＯＳ
トランジスタＤ０とｎＭＯＳトランジスタＤ１間にあ
り、ノードＮ２はｎＭＯＳトランジスタＤ１とｎＭＯＳ
トランジスタＤ２間にあり、ノードＮ３はｎＭＯＳトラ
ンジスタＤ２とｎＭＯＳトランジスタＤ３間にあり、ノ
ードＮ４はｎＭＯＳトランジスタＤ３とｎＭＯＳトラン
ジスタＤ４間にあり、それぞれの電圧変化を図１３に示
している。
【００１５】キャパシタＣ１〜Ｃ４は電荷の蓄積がな
く、クロック信号ＣＬＫ１，ＣＬＫ２が０Ｖの電圧レベ
ル状態である初期状態での各ノード電圧ＶＮ１〜ＶＮ４
は次の４つの式（２）のようになる。
く、クロック信号ＣＬＫ１，ＣＬＫ２が０Ｖの電圧レベ
ル状態である初期状態での各ノード電圧ＶＮ１〜ＶＮ４
は次の４つの式（２）のようになる。
【００１６】
ＶＮ１＝Ｖｃｃ−Ｖｔｈ
ＶＮ２＝Ｖｃｃ−２Ｖｔｈ
ＶＮ３＝Ｖｃｃ−３Ｖｔｈ
ＶＮ４＝Ｖｃｃ−４Ｖｔｈ ・・・・・・・・（２）
上記４つの式（２）から判るように、ｎＭＯＳトランジ
スタにより電荷が転送されて順次昇圧される毎に、昇圧
された電圧に対して、ｎＭＯＳトランジスタの閾値電圧
Ｖｔｈ分（例えば０.６Ｖ程度）だけ電圧は低下する。
スタにより電荷が転送されて順次昇圧される毎に、昇圧
された電圧に対して、ｎＭＯＳトランジスタの閾値電圧
Ｖｔｈ分（例えば０.６Ｖ程度）だけ電圧は低下する。
【００１７】図１３に示すように、クロック信号ＣＬＫ
１が０Ｖ〜Ｖｃｃに遷移したとき、ノードＮ１は、２Ｖ
ｃｃ−Ｖｔｈに遷移し、トランジスタＤ１によりトラン
ジスタＤ１のソースからノードＮ２に出力電圧（２Ｖｃ
ｃ−Ｖｔｈ）−Ｖｔｈ−Ｖｂを転送する。なお、Ｖｂは
基板バイアス効果による転送電位の電圧降下分を示して
いる。また、Ｖｂはソース・基板間電圧ＶBSに比例して
大きくなる。
１が０Ｖ〜Ｖｃｃに遷移したとき、ノードＮ１は、２Ｖ
ｃｃ−Ｖｔｈに遷移し、トランジスタＤ１によりトラン
ジスタＤ１のソースからノードＮ２に出力電圧（２Ｖｃ
ｃ−Ｖｔｈ）−Ｖｔｈ−Ｖｂを転送する。なお、Ｖｂは
基板バイアス効果による転送電位の電圧降下分を示して
いる。また、Ｖｂはソース・基板間電圧ＶBSに比例して
大きくなる。
【００１８】クロック信号ＣＬＫ２が０Ｖから電源電圧
Ｖｃｃに遷移したとき、ノードＮ２は２Ｖｃｃ−２Ｖｔ
ｈ−Ｖｂから３Ｖｃｃ−２Ｖｔｈ−Ｖｂへと遷移する。
これを、図１３に示すようにノードＮ４まで繰り返し
て、チャージポンプ回路の出力電圧Ｖｏｕｔとして出力
する。
Ｖｃｃに遷移したとき、ノードＮ２は２Ｖｃｃ−２Ｖｔ
ｈ−Ｖｂから３Ｖｃｃ−２Ｖｔｈ−Ｖｂへと遷移する。
これを、図１３に示すようにノードＮ４まで繰り返し
て、チャージポンプ回路の出力電圧Ｖｏｕｔとして出力
する。
【００１９】このようなディクソン型チャージポンプ回
路の出力電圧（ノード電圧Ｖｏｕｔに相当）は、例えば
「Ki-Hwan Choi et al.,1997 Symposium on VLSI Circu
itsDigest of Technical Papers,1997」に記載されてい
るように、以下の（数１）に示す式（３）で表される。
路の出力電圧（ノード電圧Ｖｏｕｔに相当）は、例えば
「Ki-Hwan Choi et al.,1997 Symposium on VLSI Circu
itsDigest of Technical Papers,1997」に記載されてい
るように、以下の（数１）に示す式（３）で表される。
【００２０】
【数１】
上記式（３）のＶｔｈ（０）はトランジスタＤ０の閾値
電圧（例えば、Ｖｔｈ＝０.６Ｖ）、Ｖｔｈ（ｉ）はｎ
段目のトランジスタの閾値電圧を示しており、（ａ）項
の「Ｖｃｃ−Ｖｔｈ（０）」は実用上では「１」であ
る。ただし、ｉは自然数である。
電圧（例えば、Ｖｔｈ＝０.６Ｖ）、Ｖｔｈ（ｉ）はｎ
段目のトランジスタの閾値電圧を示しており、（ａ）項
の「Ｖｃｃ−Ｖｔｈ（０）」は実用上では「１」であ
る。ただし、ｉは自然数である。
【００２１】また、Ｖｔｈ（ｉ）は、基板バイアス効果
を考慮した閾値電圧を示しており、ソース電圧と基板電
圧（この場合ｐウェルの電圧）の差が大きくなればなる
ほど、Ｖｔｈ（ｉ）の値は大きくなる。上記式（３）で
は、ＶｔｈとＶｂを分けた形（Ｖｔｈ＋Ｖｂ≒Ｖｔｈと
している）で示している。多段構成となると、上記式
（３）の（ａ）項は無視され、（ｂ）項の効果が重要に
なる。ここで、（ｂ）項より、１段当たりにポンピング
される電圧を考えると、以下の式（４）で表される。
を考慮した閾値電圧を示しており、ソース電圧と基板電
圧（この場合ｐウェルの電圧）の差が大きくなればなる
ほど、Ｖｔｈ（ｉ）の値は大きくなる。上記式（３）で
は、ＶｔｈとＶｂを分けた形（Ｖｔｈ＋Ｖｂ≒Ｖｔｈと
している）で示している。多段構成となると、上記式
（３）の（ａ）項は無視され、（ｂ）項の効果が重要に
なる。ここで、（ｂ）項より、１段当たりにポンピング
される電圧を考えると、以下の式（４）で表される。
【００２２】Ｖｃｃ−Ｖｔｈ（ｉ）・・・・・（４）
つまり、チャージポンプ回路の出力電圧Ｖｏｕｔは、各
ＭＯＳトランジスタの閾値電圧Ｖｔｈ（ｉ）と電源電圧
Ｖｃｃとのマージンに影響されることから、基板バイア
ス効果を考慮した閾値電圧Ｖｔｈ（ｉ）が高くなると、
１段当たりにポンピングされる電圧は小さくなるかゼロ
になるため、チャージポンプ回路のポンプ段数を増やし
ても出力電圧Ｖｏｕｔが増加しにくくなるかまたは増加
しなくなってしまう。
ＭＯＳトランジスタの閾値電圧Ｖｔｈ（ｉ）と電源電圧
Ｖｃｃとのマージンに影響されることから、基板バイア
ス効果を考慮した閾値電圧Ｖｔｈ（ｉ）が高くなると、
１段当たりにポンピングされる電圧は小さくなるかゼロ
になるため、チャージポンプ回路のポンプ段数を増やし
ても出力電圧Ｖｏｕｔが増加しにくくなるかまたは増加
しなくなってしまう。
【００２３】例えば、図１０のディクソン型チャージポ
ンプ回路のトランジスタＤ４のソース電圧は出力電圧Ｖ
ｏｕｔであり、ｐウェル電位がＶｓｓ（０Ｖ）であるこ
とから、このトランジスタＤ４の閾値電圧は基板バイア
ス効果により高くなり、電圧の転送効率、言い換えると
ポンピング効率が悪くなる。
ンプ回路のトランジスタＤ４のソース電圧は出力電圧Ｖ
ｏｕｔであり、ｐウェル電位がＶｓｓ（０Ｖ）であるこ
とから、このトランジスタＤ４の閾値電圧は基板バイア
ス効果により高くなり、電圧の転送効率、言い換えると
ポンピング効率が悪くなる。
【００２４】以上のことから、一般的なチャージポンプ
回路であるディクソン型チャージポンプ回路の大きな短
所として、次の２点（１）および（２）が挙げられる。
（１）基板バイアス効果による閾値電圧の増加、（２）
ポンピングを決定するクロック信号の振幅が電源電圧Ｖ
ｃｃに律束されること、即ち、電源電圧Ｖｃｃが低い場
合にポンピング効率が減少してしまうことである。
回路であるディクソン型チャージポンプ回路の大きな短
所として、次の２点（１）および（２）が挙げられる。
（１）基板バイアス効果による閾値電圧の増加、（２）
ポンピングを決定するクロック信号の振幅が電源電圧Ｖ
ｃｃに律束されること、即ち、電源電圧Ｖｃｃが低い場
合にポンピング効率が減少してしまうことである。
【００２５】
【発明が解決しようとする課題】上述したように、従来
のディクソン型チャージポンプ回路の問題点は、（１）
基板バイアス効果による閾値電圧の増加、（２）ポンピ
ングを決定するクロック信号の振幅が電源電圧Ｖｃｃに
律束されることの２点であったが、それを防止するに
は、（１）基板バイアス効果によるＭＯＳトランジスタ
の閾値電圧増加の抑制、（２）電源電圧Ｖｃｃとｎ段目
のＭＯＳトランジスタの閾値電圧Ｖｔｈ（ｉ）との間の
マージン増加が必須である。
のディクソン型チャージポンプ回路の問題点は、（１）
基板バイアス効果による閾値電圧の増加、（２）ポンピ
ングを決定するクロック信号の振幅が電源電圧Ｖｃｃに
律束されることの２点であったが、それを防止するに
は、（１）基板バイアス効果によるＭＯＳトランジスタ
の閾値電圧増加の抑制、（２）電源電圧Ｖｃｃとｎ段目
のＭＯＳトランジスタの閾値電圧Ｖｔｈ（ｉ）との間の
マージン増加が必須である。
【００２６】従来のディクソン型チャージポンプ回路に
ついて、図１０のようにＭＯＳトランジスタＤ１〜Ｄ４
の基板電位（ここではｐウェル電位）をＶｓｓ（０Ｖ）
と全て同電位にしており、クロック信号ＣＬＫ１、ＣＬ
Ｋ２の振幅も電源電圧Ｖｃｃと一定であることから、基
板バイアス効果によりポンピング電圧の転送効率が悪
く、また１段のポンプ回路でのポンピングがクロック信
号の振幅である電源電圧Ｖｃｃ分のみであることからポ
ンピング効率が悪いという問題があった。
ついて、図１０のようにＭＯＳトランジスタＤ１〜Ｄ４
の基板電位（ここではｐウェル電位）をＶｓｓ（０Ｖ）
と全て同電位にしており、クロック信号ＣＬＫ１、ＣＬ
Ｋ２の振幅も電源電圧Ｖｃｃと一定であることから、基
板バイアス効果によりポンピング電圧の転送効率が悪
く、また１段のポンプ回路でのポンピングがクロック信
号の振幅である電源電圧Ｖｃｃ分のみであることからポ
ンピング効率が悪いという問題があった。
【００２７】本発明は、上記事情に鑑みてなされたもの
で、従来のディクソン型チャージポンプ回路よりもポン
ピング電圧の転送効率を改善しかつ、低電圧電源でも効
率よくポンピング可能な半導体チャージポンプ回路およ
びこれを用いた不揮発性半導体記憶装置を提供すること
を目的とする。
で、従来のディクソン型チャージポンプ回路よりもポン
ピング電圧の転送効率を改善しかつ、低電圧電源でも効
率よくポンピング可能な半導体チャージポンプ回路およ
びこれを用いた不揮発性半導体記憶装置を提供すること
を目的とする。
【００２８】
【課題を解決するための手段】本発明の半導体チャージ
ポンプ回路は、トランジスタの制御端子と一方駆動端子
とが接続されると共に、この制御端子にキャパシタの一
方端が接続されて基本ポンプセルが構成され、このトラ
ンジスタの他方駆動端子が、次段の基本ポンプセルのト
ランジスタの一方駆動端子に接続されることにより、基
本ポンプセルがＮ段接続（Ｎは３以上の自然数）され、
基本ポンプセル毎のキャパシタの他方端には、その前後
段の基本ポンプセルのキャパシタに入力されるクロック
とは位相の異なるクロックを入力する複数の位相タイミ
ングでＮ段の基本ポンプセル群を駆動して電圧の昇圧を
行う半導体チャージポンプ回路において、トランジスタ
は、基板ウェル部内に形成されたトランジスタを含んで
構成され、昇圧動作時に、トランジスタの制御端子に接
続されているキャパシタの他方端と、このキャパシタに
接続されるトランジスタが形成されている基板ウェル部
とに、このキャパシタと同じ位相タイミングで昇圧した
前段の電圧波形をクロックとして印加する切替手段を有
するものであり、そのことにより上記目的が達成され
る。
ポンプ回路は、トランジスタの制御端子と一方駆動端子
とが接続されると共に、この制御端子にキャパシタの一
方端が接続されて基本ポンプセルが構成され、このトラ
ンジスタの他方駆動端子が、次段の基本ポンプセルのト
ランジスタの一方駆動端子に接続されることにより、基
本ポンプセルがＮ段接続（Ｎは３以上の自然数）され、
基本ポンプセル毎のキャパシタの他方端には、その前後
段の基本ポンプセルのキャパシタに入力されるクロック
とは位相の異なるクロックを入力する複数の位相タイミ
ングでＮ段の基本ポンプセル群を駆動して電圧の昇圧を
行う半導体チャージポンプ回路において、トランジスタ
は、基板ウェル部内に形成されたトランジスタを含んで
構成され、昇圧動作時に、トランジスタの制御端子に接
続されているキャパシタの他方端と、このキャパシタに
接続されるトランジスタが形成されている基板ウェル部
とに、このキャパシタと同じ位相タイミングで昇圧した
前段の電圧波形をクロックとして印加する切替手段を有
するものであり、そのことにより上記目的が達成され
る。
【００２９】また、好ましくは、本発明の半導体チャー
ジポンプ回路において、Ｎ段接続された基本ポンプセル
中で、同じ位相タイミングで動作する基本ポンプセル群
の初段の基本ポンプセル内の基板ウェル部およびキャパ
シタの他方端には、外部から入力される転送用基本クロ
ックを電圧波形として印加する。
ジポンプ回路において、Ｎ段接続された基本ポンプセル
中で、同じ位相タイミングで動作する基本ポンプセル群
の初段の基本ポンプセル内の基板ウェル部およびキャパ
シタの他方端には、外部から入力される転送用基本クロ
ックを電圧波形として印加する。
【００３０】さらに、好ましくは、本発明の半導体チャ
ージポンプ回路において、クロックは２相であり、この
２相のクロックは互いに逆相クロックである。
ージポンプ回路において、クロックは２相であり、この
２相のクロックは互いに逆相クロックである。
【００３１】さらに、好ましくは、本発明の半導体チャ
ージポンプ回路における切替手段は、ｐＭＯＳ（ｐ−Me
tal Oxide Semiconductor）トランジスタとｎＭＯＳト
ランジスタで構成されるインバータ回路であり、入力さ
れるクロックのレベルに応じて、同じ位相タイミングで
昇圧した前段の電圧波形と基準電圧とを切り替える。
ージポンプ回路における切替手段は、ｐＭＯＳ（ｐ−Me
tal Oxide Semiconductor）トランジスタとｎＭＯＳト
ランジスタで構成されるインバータ回路であり、入力さ
れるクロックのレベルに応じて、同じ位相タイミングで
昇圧した前段の電圧波形と基準電圧とを切り替える。
【００３２】さらに、好ましくは、本発明の半導体チャ
ージポンプ回路において、昇圧動作時に、トランジスを
形成する基板ウェル部とこのトランジスタの制御端子に
接続されたキャパシタの他方端との少なくとも何れかに
印加される電圧値と、これと同じ位相タイミングで昇圧
された前段の電圧値との差は、インバータ回路のｐＭＯ
Ｓトランジスタの閾値電圧に抑えられている。
ージポンプ回路において、昇圧動作時に、トランジスを
形成する基板ウェル部とこのトランジスタの制御端子に
接続されたキャパシタの他方端との少なくとも何れかに
印加される電圧値と、これと同じ位相タイミングで昇圧
された前段の電圧値との差は、インバータ回路のｐＭＯ
Ｓトランジスタの閾値電圧に抑えられている。
【００３３】さらに、好ましくは、本発明の半導体チャ
ージポンプ回路において、Ｎ段の基本ポンプセルのトラ
ンジスタはｎＭＯＳトランジスタで構成され、このＮ段
の基本ポンプセルは、ｐＭＯＳ基板上に形成されたｎＭ
ＯＳトランジスタを有する一または複数の基本ポンプセ
ルと、ｐＭＯＳ基板とは電気的に分離されたｐ型基板ウ
ェル部上に形成されたｎＭＯＳトランジスタを有する一
または複数の基本ポンプセルとからなっている。
ージポンプ回路において、Ｎ段の基本ポンプセルのトラ
ンジスタはｎＭＯＳトランジスタで構成され、このＮ段
の基本ポンプセルは、ｐＭＯＳ基板上に形成されたｎＭ
ＯＳトランジスタを有する一または複数の基本ポンプセ
ルと、ｐＭＯＳ基板とは電気的に分離されたｐ型基板ウ
ェル部上に形成されたｎＭＯＳトランジスタを有する一
または複数の基本ポンプセルとからなっている。
【００３４】さらに、好ましくは、本発明の半導体チャ
ージポンプ回路において、ｐ型基板ウェル部をｐＭＯＳ
基板ｎと分離するようにｎ型基板ウェル部で囲んだトリ
プルウェル構造とし、電気的に分離されたｐ型基板ウェ
ル部上に一または複数のトランジスタが形成されてい
る。
ージポンプ回路において、ｐ型基板ウェル部をｐＭＯＳ
基板ｎと分離するようにｎ型基板ウェル部で囲んだトリ
プルウェル構造とし、電気的に分離されたｐ型基板ウェ
ル部上に一または複数のトランジスタが形成されてい
る。
【００３５】さらに、好ましくは、本発明の不揮発性半
導体記憶装置は、請求項１〜７の何れかに記載のチャー
ジポンプ回路を用いたものであり、そのことにより上記
目的が達成される。
導体記憶装置は、請求項１〜７の何れかに記載のチャー
ジポンプ回路を用いたものであり、そのことにより上記
目的が達成される。
【００３６】上記構成により、以下、その作用を説明す
る。従来のディクソン型チャージポンプ回路にインバー
タ回路などの切替手段を導入することにより、クロック
信号の振幅を増幅させかつその出力信号をｎＭＯＳトラ
ンジスタの基板ウェル端子に入力することで、ポンピン
グ能力およびポンピング効率の改善を図ることが可能と
なる。したがって、従来のディクソン型チャージポンプ
回路よりもポンピング電圧の転送効率を改善しかつ、低
電圧電源でも効率よくポンピング可能となる。
る。従来のディクソン型チャージポンプ回路にインバー
タ回路などの切替手段を導入することにより、クロック
信号の振幅を増幅させかつその出力信号をｎＭＯＳトラ
ンジスタの基板ウェル端子に入力することで、ポンピン
グ能力およびポンピング効率の改善を図ることが可能と
なる。したがって、従来のディクソン型チャージポンプ
回路よりもポンピング電圧の転送効率を改善しかつ、低
電圧電源でも効率よくポンピング可能となる。
【００３７】
【発明の実施の形態】以下、本発明の実施形態１，２の
半導体チャージポンプ回路および、本発明の実施形態３
としてこれを用いたフラッシュメモリの一例ついて図面
を参照しながら説明する。 （実施形態１）図１は、本発明の実施形態１における半
導体チャージポンプ回路の要部構成を示す回路図であ
る。なお、従来の図１０と同様の作用効果を奏する部材
には同一の符号を付けてその説明を省略する。
半導体チャージポンプ回路および、本発明の実施形態３
としてこれを用いたフラッシュメモリの一例ついて図面
を参照しながら説明する。 （実施形態１）図１は、本発明の実施形態１における半
導体チャージポンプ回路の要部構成を示す回路図であ
る。なお、従来の図１０と同様の作用効果を奏する部材
には同一の符号を付けてその説明を省略する。
【００３８】図１において、半導体チャージポンプ回路
１０は、電圧転送手段としての５個のｎＭＯＳトランジ
スタＤ０〜Ｄ４と、ポンピング用容量手段としての４個
のキャパシタＣ１〜Ｃ４と、切替手段としての２個のイ
ンバータ回路１，２（以下ＩＮＶ１，２という）とを有
している。
１０は、電圧転送手段としての５個のｎＭＯＳトランジ
スタＤ０〜Ｄ４と、ポンピング用容量手段としての４個
のキャパシタＣ１〜Ｃ４と、切替手段としての２個のイ
ンバータ回路１，２（以下ＩＮＶ１，２という）とを有
している。
【００３９】本発明の特徴構成であるＩＮＶ１，２によ
り、外部入力の転送用基本クロックとしてのクロック信
号ＣＬＫ１，ＣＬＫ２の振幅増幅および基板バイアス効
果の低減を図ることができる。このことについて、以
下、詳細に説明する。
り、外部入力の転送用基本クロックとしてのクロック信
号ＣＬＫ１，ＣＬＫ２の振幅増幅および基板バイアス効
果の低減を図ることができる。このことについて、以
下、詳細に説明する。
【００４０】ＩＮＶ１の入力端にはクロック信号ＣＬＫ
２が入力され、ＩＮＶ２の入力端にはクロック信号ＣＬ
Ｋ１が入力されている。ＩＮＶ１のｐＭＯＳトランジス
タのソース端子ＳにはノードＮ１が接続され、ＩＮＶ２
のｐＭＯＳトランジスタのソース端子ＳにはノードＮ２
が接続されている。
２が入力され、ＩＮＶ２の入力端にはクロック信号ＣＬ
Ｋ１が入力されている。ＩＮＶ１のｐＭＯＳトランジス
タのソース端子ＳにはノードＮ１が接続され、ＩＮＶ２
のｐＭＯＳトランジスタのソース端子ＳにはノードＮ２
が接続されている。
【００４１】ＩＮＶ１の出力端ＩＮＶ１＿ｏｕｔはキャ
パシタＣ３の入力端（他方端）と、ｎＭＯＳトランジス
タＤ３の基板ウェル端子（ここではｐ型の基板ウェル
部、以下Ｐウェルという）に接続されている。ＩＮＶ２
の出力端ｌＮＶ２＿ｏｕｔはキャパシタＣ４の入力端
（他方端）と、ｎＭＯＳトランジスタＤ４のＰウェルに
接続されている。
パシタＣ３の入力端（他方端）と、ｎＭＯＳトランジス
タＤ３の基板ウェル端子（ここではｐ型の基板ウェル
部、以下Ｐウェルという）に接続されている。ＩＮＶ２
の出力端ｌＮＶ２＿ｏｕｔはキャパシタＣ４の入力端
（他方端）と、ｎＭＯＳトランジスタＤ４のＰウェルに
接続されている。
【００４２】ＩＮＶ１は、昇圧動作時に、入力クロック
信号ＣＬＫ２の電圧レベルに応じて、ｎＭＯＳトランジ
スタＤ３の制御端子としてのゲートに接続されているキ
ャパシタＣ３の他方端と、このｎＭＯＳトランジスタＤ
３が形成されているＰウェルとに、キャパシタＣ３と同
じ位相タイミングで昇圧した前段のノードＮ１の電圧波
形を、基準電圧Ｖｓｓ（０Ｖ）から切り替えてクロック
信号として出力する。また、ＩＮＶ２は、昇圧動作時
に、入力クロック信号ＣＬＫ１の電圧レベルに応じて、
ｎＭＯＳトランジスタＤ４の制御端子としてのゲートに
接続されているキャパシタＣ４の他方端と、このｎＭＯ
ＳトランジスタＤ４が形成されているＰウェルとに、キ
ャパシタＣ４と同じ位相タイミングで昇圧した前段のノ
ードＮ２の電圧波形を、基準電圧Ｖｓｓ（０Ｖ）から切
り替えてクロック信号として出力する。
信号ＣＬＫ２の電圧レベルに応じて、ｎＭＯＳトランジ
スタＤ３の制御端子としてのゲートに接続されているキ
ャパシタＣ３の他方端と、このｎＭＯＳトランジスタＤ
３が形成されているＰウェルとに、キャパシタＣ３と同
じ位相タイミングで昇圧した前段のノードＮ１の電圧波
形を、基準電圧Ｖｓｓ（０Ｖ）から切り替えてクロック
信号として出力する。また、ＩＮＶ２は、昇圧動作時
に、入力クロック信号ＣＬＫ１の電圧レベルに応じて、
ｎＭＯＳトランジスタＤ４の制御端子としてのゲートに
接続されているキャパシタＣ４の他方端と、このｎＭＯ
ＳトランジスタＤ４が形成されているＰウェルとに、キ
ャパシタＣ４と同じ位相タイミングで昇圧した前段のノ
ードＮ２の電圧波形を、基準電圧Ｖｓｓ（０Ｖ）から切
り替えてクロック信号として出力する。
【００４３】チャージポンプ回路１０の基本ポンプセル
としては、ディクソン型チャージポンプと同様であり、
例えば１個のキャパシタＣ１と１個のｎＭＯＳトランジ
スタＤ１により構成されている。なお、チャージポンプ
回路１０においては、従来のディクソン型チャージポン
プ回路との比較が容易であるように、４個の基本ポンプ
セル（ｎＭＯＳトランジスタＤ１〜Ｄ４とキャパシタＣ
１〜Ｃ４）にて構成している。
としては、ディクソン型チャージポンプと同様であり、
例えば１個のキャパシタＣ１と１個のｎＭＯＳトランジ
スタＤ１により構成されている。なお、チャージポンプ
回路１０においては、従来のディクソン型チャージポン
プ回路との比較が容易であるように、４個の基本ポンプ
セル（ｎＭＯＳトランジスタＤ１〜Ｄ４とキャパシタＣ
１〜Ｃ４）にて構成している。
【００４４】ドレイン端子Ｄとゲート端子Ｇが電源（電
圧Ｖｃｃ）に結線されている初段のｎＭＯＳトランジス
タＤ０は、従来のディクソン型チャージポンプ回路と同
様に、逆流防止弁の役割を担っている。チャージポンプ
回路１０への入力信号もディクソン型チャージポンプ回
路と同様で、クロック信号ＣＬＫ１、ＣＬＫ２である。
このクロック信号ＣＬＫ１、ＣＬＫ２の出力タイミング
波形は、図１３と同様、互いに逆相の２相のクロック信
号である。チャージポンプ回路１０の出力電圧Ｖｏｕｔ
はノードＮｏｕｔより出力される。なお、ノードＮｏｕ
ｔの先には、図示していないが、例えばレギュレータや
平滑用キャパシタなどが接続されており、チャージポン
プ回路１０にて昇圧された電圧（ここでは、正の高電
圧）がレギュレータなどに出力される。
圧Ｖｃｃ）に結線されている初段のｎＭＯＳトランジス
タＤ０は、従来のディクソン型チャージポンプ回路と同
様に、逆流防止弁の役割を担っている。チャージポンプ
回路１０への入力信号もディクソン型チャージポンプ回
路と同様で、クロック信号ＣＬＫ１、ＣＬＫ２である。
このクロック信号ＣＬＫ１、ＣＬＫ２の出力タイミング
波形は、図１３と同様、互いに逆相の２相のクロック信
号である。チャージポンプ回路１０の出力電圧Ｖｏｕｔ
はノードＮｏｕｔより出力される。なお、ノードＮｏｕ
ｔの先には、図示していないが、例えばレギュレータや
平滑用キャパシタなどが接続されており、チャージポン
プ回路１０にて昇圧された電圧（ここでは、正の高電
圧）がレギュレータなどに出力される。
【００４５】チャージポンプ回路１０に用いられている
ｎＭＯＳトランジスタの断面構成の模式図を図２に示し
ている。
ｎＭＯＳトランジスタの断面構成の模式図を図２に示し
ている。
【００４６】図２に示すように、フラッシュメモリはｐ
ＭＯＳ基板（以下Ｐ−基板という）を使用している。Ｐ
−基板には、このＰ−基板と、ｎＭＯＳトランジスタが
形成されるＰウェルとを電気的に分離するためのｎ型の
基板ウェル部（以下Ｎウェルという）が形成されてトリ
プルウェル構造になっている。このＮウェル内には複数
のＰウェルが形成され、各Ｐウェル内には一または複数
のＭＯＳトランジスタが形成されている。このＭＯＳト
ランジスタはそれぞれ、他方駆動端子としてのソースＳ
（ｎ＋）および一方駆動端子としてのドレインＤ（ｎ
＋）と、それらの間の基板上の絶縁膜を介した制御端子
としてのゲートＧとで構成されている。
ＭＯＳ基板（以下Ｐ−基板という）を使用している。Ｐ
−基板には、このＰ−基板と、ｎＭＯＳトランジスタが
形成されるＰウェルとを電気的に分離するためのｎ型の
基板ウェル部（以下Ｎウェルという）が形成されてトリ
プルウェル構造になっている。このＮウェル内には複数
のＰウェルが形成され、各Ｐウェル内には一または複数
のＭＯＳトランジスタが形成されている。このＭＯＳト
ランジスタはそれぞれ、他方駆動端子としてのソースＳ
（ｎ＋）および一方駆動端子としてのドレインＤ（ｎ
＋）と、それらの間の基板上の絶縁膜を介した制御端子
としてのゲートＧとで構成されている。
【００４７】ここでは、ＮウェルはＰウェルを囲む形で
形成されており、Ｎウェル内のＰウェルは、ｎＭＯＳト
ランジスタＤ０〜Ｄ２が形成されているＰウェル１と、
ｎＭＯＳトランジスタＤ３が形成されているＰウェル２
と、ｎＭＯＳトランジスタＤ４が形成されているＰウェ
ル３とからなっている。
形成されており、Ｎウェル内のＰウェルは、ｎＭＯＳト
ランジスタＤ０〜Ｄ２が形成されているＰウェル１と、
ｎＭＯＳトランジスタＤ３が形成されているＰウェル２
と、ｎＭＯＳトランジスタＤ４が形成されているＰウェ
ル３とからなっている。
【００４８】Ｐウェル１は基準電圧源Ｖｓｓ（０Ｖ）に
接続され、Ｐウェル２はキャパシタＣ３の他方端子とイ
ンバータＩＮＶ１の出力端とに接続され、Ｐウェル３は
キャパシタＣ４の他方端子とインバータＩＮＶ２の出力
端とに接続されている。
接続され、Ｐウェル２はキャパシタＣ３の他方端子とイ
ンバータＩＮＶ１の出力端とに接続され、Ｐウェル３は
キャパシタＣ４の他方端子とインバータＩＮＶ２の出力
端とに接続されている。
【００４９】インバータＩＮＶ１の入力端にはクロック
信号ＣＬＫ２が入力され、インバータＩＮＶ１の高圧電
源入力側（ｐＭＯＳトランジスタのソースＳ）はノード
Ｎ１に接続され、インバータＩＮＶ１の低圧電源入力側
（ｎＭＯＳトランジスタのソースＳ）は基準電圧源（基
準電圧Ｖｓｓ；０Ｖ）に接続されている。
信号ＣＬＫ２が入力され、インバータＩＮＶ１の高圧電
源入力側（ｐＭＯＳトランジスタのソースＳ）はノード
Ｎ１に接続され、インバータＩＮＶ１の低圧電源入力側
（ｎＭＯＳトランジスタのソースＳ）は基準電圧源（基
準電圧Ｖｓｓ；０Ｖ）に接続されている。
【００５０】また、インバータＩＮＶ２の入力端にはク
ロック信号ＣＬＫ１が入力され、インバータＩＮＶ２の
高圧電源入力側（ｐＭＯＳトランジスタのソースＳ）は
ノードＮ２に接続され、インバータＩＮＶ２の低圧電源
入力側（ｎＭＯＳトランジスタのソースＳ）は基準電圧
源（基準電圧Ｖｓｓ；０Ｖ）に接続されている。
ロック信号ＣＬＫ１が入力され、インバータＩＮＶ２の
高圧電源入力側（ｐＭＯＳトランジスタのソースＳ）は
ノードＮ２に接続され、インバータＩＮＶ２の低圧電源
入力側（ｎＭＯＳトランジスタのソースＳ）は基準電圧
源（基準電圧Ｖｓｓ；０Ｖ）に接続されている。
【００５１】ｐ−基板は基準電圧源（基準電圧Ｖｓｓ；
０Ｖ）に接続され、Ｎウェルには、ＰＮ接合部に順方向
の電流が流れないように正の電圧＋Ｖｉｎ（ここでは、
最も電圧の高いＶｏｕｔ以上の正電圧）が印加されてい
る。
０Ｖ）に接続され、Ｎウェルには、ＰＮ接合部に順方向
の電流が流れないように正の電圧＋Ｖｉｎ（ここでは、
最も電圧の高いＶｏｕｔ以上の正電圧）が印加されてい
る。
【００５２】なお、実際には、キャパシタＣ１〜Ｃ４、
インバータＩＮＶ１，ＩＮＶ２およびそれらの配線も、
Ｐ−基板上に形成されているが、図２では本発明に関係
するトリプルウェル構造に着目して記載している。ま
た、図２の変形例として、図３のように構成することも
可能である。この場合、ｎＭＯＳトランジスタＤ０〜Ｄ
２はＰ−基板上に形成され、Ｐ−基板は基準電圧Ｖｓｓ
（０Ｖ）であるため、この部分はＮウェルを設けずに、
ｎＭＯＳトランジスタＤ３，Ｄ４のみ、それらが設けら
れたＰウェルを覆うようにＮウェルが設けられている。
インバータＩＮＶ１，ＩＮＶ２およびそれらの配線も、
Ｐ−基板上に形成されているが、図２では本発明に関係
するトリプルウェル構造に着目して記載している。ま
た、図２の変形例として、図３のように構成することも
可能である。この場合、ｎＭＯＳトランジスタＤ０〜Ｄ
２はＰ−基板上に形成され、Ｐ−基板は基準電圧Ｖｓｓ
（０Ｖ）であるため、この部分はＮウェルを設けずに、
ｎＭＯＳトランジスタＤ３，Ｄ４のみ、それらが設けら
れたＰウェルを覆うようにＮウェルが設けられている。
【００５３】上記構成により、以下、本発明のチャージ
ポンプ回路１０のポンピング動作について、図４のタイ
ミングチャートを参照して説明する。なお、ノードＮ１
〜Ｎ４の定義は、前述したディクソン型チャージポンプ
回路の場合と同様である。また、初期状態での各ノード
電圧は、上述した式（２）と同様である。
ポンプ回路１０のポンピング動作について、図４のタイ
ミングチャートを参照して説明する。なお、ノードＮ１
〜Ｎ４の定義は、前述したディクソン型チャージポンプ
回路の場合と同様である。また、初期状態での各ノード
電圧は、上述した式（２）と同様である。
【００５４】まず、クロック信号ＣＬＫ１が０Ｖから電
源電圧Ｖｃｃに遷移したとき、ノードＮ１は電圧２Ｖｃ
ｃ−Ｖｔｈへ遷移し、トランジスタＤ１によりトランジ
スタＤ１のソースからノードＮ２へ電圧２Ｖｃｃ−２Ｖ
ｔｈ−Ｖｂを転送する。
源電圧Ｖｃｃに遷移したとき、ノードＮ１は電圧２Ｖｃ
ｃ−Ｖｔｈへ遷移し、トランジスタＤ１によりトランジ
スタＤ１のソースからノードＮ２へ電圧２Ｖｃｃ−２Ｖ
ｔｈ−Ｖｂを転送する。
【００５５】このとき、ＩＮＶ１の入力端にはクロック
信号ＣＬＫ２が入力されている。つまり、クロック信号
ＣＬＫ２は電源電圧Ｖｃｃから０Ｖに遷移するため、オ
ンしているＩＮＶ１のｐＭＯＳトランジスタを介して、
ノードＮ１の電位をインバータ出力端ＩＮＶ１＿ｏｕｔ
に転送する。
信号ＣＬＫ２が入力されている。つまり、クロック信号
ＣＬＫ２は電源電圧Ｖｃｃから０Ｖに遷移するため、オ
ンしているＩＮＶ１のｐＭＯＳトランジスタを介して、
ノードＮ１の電位をインバータ出力端ＩＮＶ１＿ｏｕｔ
に転送する。
【００５６】以上の動作にて、インバータ出力端ＩＮＶ
１＿ｏｕｔの電位は０Ｖから、ノードＮ１と同じ電圧Ｖ
ｃｃ−Ｖｔｈへと遷移する。つまり、キャパシタＣ３の
入力端は０Ｖから電圧２Ｖｃｃ−Ｖｔｈヘとポンピング
される。
１＿ｏｕｔの電位は０Ｖから、ノードＮ１と同じ電圧Ｖ
ｃｃ−Ｖｔｈへと遷移する。つまり、キャパシタＣ３の
入力端は０Ｖから電圧２Ｖｃｃ−Ｖｔｈヘとポンピング
される。
【００５７】このとき、ノードＮ３には２段のポンプ回
路によりポンピングされた電圧３Ｖｃｃ−３Ｖｔｈ−Ｖ
ｂがチャージされている。また、ノードＮ３の電位は、
ｌＮＶ２により電圧３Ｖｃｃ−３Ｖｔｈ−Ｖｂから更に
電圧２Ｖｃｃ−Ｖｔｈ分ポンピングされ、電圧５Ｖｃｃ
−４Ｖｔｈ−Ｖｂ´となる。この場合、Ｖｂ＞Ｖｂ´
で、基板バイアス効果を低減している。
路によりポンピングされた電圧３Ｖｃｃ−３Ｖｔｈ−Ｖ
ｂがチャージされている。また、ノードＮ３の電位は、
ｌＮＶ２により電圧３Ｖｃｃ−３Ｖｔｈ−Ｖｂから更に
電圧２Ｖｃｃ−Ｖｔｈ分ポンピングされ、電圧５Ｖｃｃ
−４Ｖｔｈ−Ｖｂ´となる。この場合、Ｖｂ＞Ｖｂ´
で、基板バイアス効果を低減している。
【００５８】ここで、インバータ出力端ｌＮＶ１＿ｏｕ
ｔはトランジスタＤ３のｐウェルに接続されていること
から、基板バイアス効果を従来技術でのｐウェル（Ｖｓ
ｓ；０Ｖ）時よりも低減している。ちなみに、従来のデ
ィクソン型チャージポンプ回路では、ノードＮ３のポン
ピングされた電圧は、電圧４Ｖｃｃ−３Ｖｔｈ−Ｖｂで
あるのに対して、本半導体チャージポンプ回路１０で
は、ポンピング効率が少なくとも電圧Ｖｃｃ−Ｖｔｈ分
だけ増加している。さらに、Ｖｂ＞Ｖｂ´で、基板バイ
アス効果が低減している分、ポンピング効率が良くなっ
ていると言える。
ｔはトランジスタＤ３のｐウェルに接続されていること
から、基板バイアス効果を従来技術でのｐウェル（Ｖｓ
ｓ；０Ｖ）時よりも低減している。ちなみに、従来のデ
ィクソン型チャージポンプ回路では、ノードＮ３のポン
ピングされた電圧は、電圧４Ｖｃｃ−３Ｖｔｈ−Ｖｂで
あるのに対して、本半導体チャージポンプ回路１０で
は、ポンピング効率が少なくとも電圧Ｖｃｃ−Ｖｔｈ分
だけ増加している。さらに、Ｖｂ＞Ｖｂ´で、基板バイ
アス効果が低減している分、ポンピング効率が良くなっ
ていると言える。
【００５９】次に、ｌＮＶ２に注目してその動作を説明
する。
する。
【００６０】ｌＮＶ２のｐＭＯＳトランジスタのソース
端はノードＮ２に結線されている。ノードＮ２の電圧が
ポンピングされて電圧３Ｖｃｃ−２Ｖｔｈ−Ｖｂがキャ
パシタＣ２にチャージされると、その電位はＩＮＶ２の
ｐＭＯＳトランジスタを介してインバータ出力端ＩＮＶ
２＿ｏｕｔから出力される。つまり、インバータ出力端
ｌＮＶ２＿ｏｕｔの電位は０Ｖから電圧３Ｖｃｃ−２Ｖ
ｔｈ−Ｖｂに遷移し、これがキャパシタＣ４の入力端に
導入される。つまり、ノード４は０Ｖから３Ｖｃｃ−２
Ｖｔｈ−Ｖｂの振幅にポンピングされる。
端はノードＮ２に結線されている。ノードＮ２の電圧が
ポンピングされて電圧３Ｖｃｃ−２Ｖｔｈ−Ｖｂがキャ
パシタＣ２にチャージされると、その電位はＩＮＶ２の
ｐＭＯＳトランジスタを介してインバータ出力端ＩＮＶ
２＿ｏｕｔから出力される。つまり、インバータ出力端
ｌＮＶ２＿ｏｕｔの電位は０Ｖから電圧３Ｖｃｃ−２Ｖ
ｔｈ−Ｖｂに遷移し、これがキャパシタＣ４の入力端に
導入される。つまり、ノード４は０Ｖから３Ｖｃｃ−２
Ｖｔｈ−Ｖｂの振幅にポンピングされる。
【００６１】一方、ノードＮ４はノ−ドＮ３からの電荷
の転送により電位が昇圧されていることから、ノードＮ
４には電圧５Ｖｃｃ−４Ｖｔｈ−Ｖｂが充電されてい
る。よって、ノードＮ４は、電圧５Ｖｃｃ−４Ｖｔｈ−
Ｖｂから電圧３Ｖｃｃ−２Ｖｔｈ−Ｖｂ分ポンピングさ
れ、出力Ｖｏｕｔとしては、理論上、電圧８Ｖｃｃ−６
Ｖｔｈ−Ｖｂ´となる。これは、ディクソン型チャージ
ポンプ回路の出力Ｖｏｕｔが電圧５Ｖｃｃ−４Ｖｔｈ−
Ｖｂであることから、少なくとも電圧３Ｖｃｃ−２Ｖｔ
ｈ−Ｖｂ分だけディクソン型チャージポンプ回路よりも
ポンピングされており、大幅にポンピング能力とポンピ
ング効率が改善されていることが判る。
の転送により電位が昇圧されていることから、ノードＮ
４には電圧５Ｖｃｃ−４Ｖｔｈ−Ｖｂが充電されてい
る。よって、ノードＮ４は、電圧５Ｖｃｃ−４Ｖｔｈ−
Ｖｂから電圧３Ｖｃｃ−２Ｖｔｈ−Ｖｂ分ポンピングさ
れ、出力Ｖｏｕｔとしては、理論上、電圧８Ｖｃｃ−６
Ｖｔｈ−Ｖｂ´となる。これは、ディクソン型チャージ
ポンプ回路の出力Ｖｏｕｔが電圧５Ｖｃｃ−４Ｖｔｈ−
Ｖｂであることから、少なくとも電圧３Ｖｃｃ−２Ｖｔ
ｈ−Ｖｂ分だけディクソン型チャージポンプ回路よりも
ポンピングされており、大幅にポンピング能力とポンピ
ング効率が改善されていることが判る。
【００６２】このときにも、ｎＭＯＳトランジスタＤ４
のＰウェルの基板端子には、ポンピングされた電圧３Ｖ
ｃｃ−２Ｖｔｈ−Ｖｂを導入していることから、Ｖｂ＞
Ｖｂ´で、基板バイアス効果を低減している分、ポンピ
ング効率が良くなっている。
のＰウェルの基板端子には、ポンピングされた電圧３Ｖ
ｃｃ−２Ｖｔｈ−Ｖｂを導入していることから、Ｖｂ＞
Ｖｂ´で、基板バイアス効果を低減している分、ポンピ
ング効率が良くなっている。
【００６３】なお、本実施形態１では、逆流防止用のｎ
ＭＯＳトランジスタＤ０と、４個の基本ポンプセル（Ｍ
ＯＳトランジスタＤｉとキャパシタＣｉ）について説明
したが、これに限らず、更なる多段構成（Ｎ段）に対し
ても適用可能である。この場合は、逆流防止用ｎＭＯＳ
トランジスタＤ０と同様に、Ｐウェルを基準電圧源（基
準電圧Ｖｓｓ）に接続された１段目と２段目の基本ポン
プセルを構成するｎＭＯＳトランジスタＤ１、Ｄ２を有
し、３段目の基本ポンプセルは、入力端子にクロック信
号ＣＬＫ２を入力するインバータＩＮＶ３（図示せず）
の出力をＭＯＳトランジスタＤ５（図示せず）を構成す
るＰウェルとキャパシタＣ５（図示せず）の他方端子
（入力端）に入力し、インバータＩＮＶ３の高圧電源入
力側はノードＮ３を、低圧電源入力側は基準電圧源（基
準電圧Ｖｓｓ；０Ｖ）に接続する。
ＭＯＳトランジスタＤ０と、４個の基本ポンプセル（Ｍ
ＯＳトランジスタＤｉとキャパシタＣｉ）について説明
したが、これに限らず、更なる多段構成（Ｎ段）に対し
ても適用可能である。この場合は、逆流防止用ｎＭＯＳ
トランジスタＤ０と同様に、Ｐウェルを基準電圧源（基
準電圧Ｖｓｓ）に接続された１段目と２段目の基本ポン
プセルを構成するｎＭＯＳトランジスタＤ１、Ｄ２を有
し、３段目の基本ポンプセルは、入力端子にクロック信
号ＣＬＫ２を入力するインバータＩＮＶ３（図示せず）
の出力をＭＯＳトランジスタＤ５（図示せず）を構成す
るＰウェルとキャパシタＣ５（図示せず）の他方端子
（入力端）に入力し、インバータＩＮＶ３の高圧電源入
力側はノードＮ３を、低圧電源入力側は基準電圧源（基
準電圧Ｖｓｓ；０Ｖ）に接続する。
【００６４】ここで、ｉ＝１，２，３、…の自然数とし
て、ｉ番目のインバータＩＮＶｉは、ｉが奇数のときは
入力端子にクロック信号ＣＬＫ２が入力され、ｉが偶数
のときは入力端子にクロック信号ＣＬＫ１が入力され
る。インバータＩＮＶｉ（図示せず）の出力をＭＯＳト
ランジスタＤｉ＋２（図示せず）を構成するＰウェルと
キャパシタＣｉ＋２（図示せず）の他方端子（入力端）
に入力し、インバータＩＮＶｉの高圧電源入力側はノー
ドＮｉを、低圧電源入力側は基準電圧源（基準電圧Ｖｓ
ｓ；０Ｖ）に接続する。
て、ｉ番目のインバータＩＮＶｉは、ｉが奇数のときは
入力端子にクロック信号ＣＬＫ２が入力され、ｉが偶数
のときは入力端子にクロック信号ＣＬＫ１が入力され
る。インバータＩＮＶｉ（図示せず）の出力をＭＯＳト
ランジスタＤｉ＋２（図示せず）を構成するＰウェルと
キャパシタＣｉ＋２（図示せず）の他方端子（入力端）
に入力し、インバータＩＮＶｉの高圧電源入力側はノー
ドＮｉを、低圧電源入力側は基準電圧源（基準電圧Ｖｓ
ｓ；０Ｖ）に接続する。
【００６５】要するに、位相の異なる２相のクロック信
号ＣＬＫ１，ＣＬＫ２により、電荷を転送して順次電圧
を上昇させるポンピング動作を行う際に、ある基本ポン
プセルのトランジスタを構成しているＰウェルに、前段
の同じ位相でポンピングされた電圧を印加させるもので
ある。また、別の異なる位相のクロックでも、同様の動
作を行うものである。位相の異なるクロックは何相（複
数クロック）あっても、前段で同じ位相のクロックでポ
ンピングされた電圧をＰウェルに印加させればよい。 （実施形態２）上記実施形態１では、図１および図２に
示すように、ｎＭＯＳトランジスタＤ１，Ｄ２のＰウェ
ルが基準電圧源（基準電圧Ｖｓｓ；０Ｖ）に結線されて
いることから、基板バイアス効果による閾値電圧の増加
が考えられる。本実施形態２では、これを更に回避する
場合である。
号ＣＬＫ１，ＣＬＫ２により、電荷を転送して順次電圧
を上昇させるポンピング動作を行う際に、ある基本ポン
プセルのトランジスタを構成しているＰウェルに、前段
の同じ位相でポンピングされた電圧を印加させるもので
ある。また、別の異なる位相のクロックでも、同様の動
作を行うものである。位相の異なるクロックは何相（複
数クロック）あっても、前段で同じ位相のクロックでポ
ンピングされた電圧をＰウェルに印加させればよい。 （実施形態２）上記実施形態１では、図１および図２に
示すように、ｎＭＯＳトランジスタＤ１，Ｄ２のＰウェ
ルが基準電圧源（基準電圧Ｖｓｓ；０Ｖ）に結線されて
いることから、基板バイアス効果による閾値電圧の増加
が考えられる。本実施形態２では、これを更に回避する
場合である。
【００６６】図５に示すように、本実施形態２のチャー
ジポンプ回路２０では、ｎＭＯＳトランジスタＤ１のＰ
ウェルにクロック信号ＣＬＫ１の入力端を接続させ、ｎ
ＭＯＳトランジスタＤ２のＰウェルにクロック信号ＣＬ
Ｋ２の入力端を接続させている。これによって、基板バ
イアス効果による閾値電圧の増加を回避することができ
る。
ジポンプ回路２０では、ｎＭＯＳトランジスタＤ１のＰ
ウェルにクロック信号ＣＬＫ１の入力端を接続させ、ｎ
ＭＯＳトランジスタＤ２のＰウェルにクロック信号ＣＬ
Ｋ２の入力端を接続させている。これによって、基板バ
イアス効果による閾値電圧の増加を回避することができ
る。
【００６７】上記構成により、クロック信号ＣＬＫ１が
０Ｖから電源電圧Ｖｃｃへ遷移したとき、ノードＮ１は
電圧２Ｖｃｃ−Ｖｔｈに遷移する。このとき、ｎＭＯＳ
トランジスタＤ１が形成されているＰウェルもクロック
ＣＬＫ１により電源電圧Ｖｃｃレベルに遷移している。
このため、このＰウェルのクロックＣＬＫ１による電圧
値もポンピングされて、トランジスタＤ２により、トラ
ンジスタＤ２のソースからノードＮ２へ電圧２Ｖｃｃ−
２Ｖｔｈ−Ｖｂ´＋Ｖｃｃを転送する。よって、ポンピ
ング電圧は更に上がりかつ、基板バイアス効果も低減で
き、ポンピング効率も高くなる。
０Ｖから電源電圧Ｖｃｃへ遷移したとき、ノードＮ１は
電圧２Ｖｃｃ−Ｖｔｈに遷移する。このとき、ｎＭＯＳ
トランジスタＤ１が形成されているＰウェルもクロック
ＣＬＫ１により電源電圧Ｖｃｃレベルに遷移している。
このため、このＰウェルのクロックＣＬＫ１による電圧
値もポンピングされて、トランジスタＤ２により、トラ
ンジスタＤ２のソースからノードＮ２へ電圧２Ｖｃｃ−
２Ｖｔｈ−Ｖｂ´＋Ｖｃｃを転送する。よって、ポンピ
ング電圧は更に上がりかつ、基板バイアス効果も低減で
き、ポンピング効率も高くなる。
【００６８】一方、クロック信号ＣＬＫ２がＰウェルに
入力しているｎＭＯＳトランジスタＤ２でも上記と同様
の効果がある。以後の段の基本ポンプセルの動作は、先
の実施形態１で説明した通りであり、このｎＭＯＳトラ
ンジスタＤ１，Ｄ２でポンピングされた電圧が加算され
て順次ポンピングされていく。本実施形態２でもＮ段構
成は先に説明したように構成することができる。
入力しているｎＭＯＳトランジスタＤ２でも上記と同様
の効果がある。以後の段の基本ポンプセルの動作は、先
の実施形態１で説明した通りであり、このｎＭＯＳトラ
ンジスタＤ１，Ｄ２でポンピングされた電圧が加算され
て順次ポンピングされていく。本実施形態２でもＮ段構
成は先に説明したように構成することができる。
【００６９】なお、上記実施形態１，２では、インバー
タ回路（ＩＮＶ１，ＩＮＶ２）で説明したが、これはク
ロック信号ＣＬＫ１，ＣＬＫ２のハイレベルまたはロウ
レベルに応じて、基準電圧Ｖｓｓ（０Ｖ）および所定の
ノード電圧の何れかに切替える切替手段であればよく、
例えば、トランスミッションゲートなどのアナログスイ
ッチであっても構成可能である。ただ、本発明のような
インバータ構成が最も簡単に実現できる。
タ回路（ＩＮＶ１，ＩＮＶ２）で説明したが、これはク
ロック信号ＣＬＫ１，ＣＬＫ２のハイレベルまたはロウ
レベルに応じて、基準電圧Ｖｓｓ（０Ｖ）および所定の
ノード電圧の何れかに切替える切替手段であればよく、
例えば、トランスミッションゲートなどのアナログスイ
ッチであっても構成可能である。ただ、本発明のような
インバータ構成が最も簡単に実現できる。
【００７０】また、実施形態１，２では、基本ポンプセ
ルをｎＭＯＳトランジスタで構成する例について説明し
たが、これに限らず、ｐＭＯＳトランジスタで構成して
もよく、この場合にはＮウェル内に一または複数のトラ
ンジスタが形成され、また、Ｎ−基板上に形成する場合
であっても同様の考えで随時、基板ウェル部をＰ型にす
るか、Ｎ型にするかを設定して、本発明を適用すればよ
い。
ルをｎＭＯＳトランジスタで構成する例について説明し
たが、これに限らず、ｐＭＯＳトランジスタで構成して
もよく、この場合にはＮウェル内に一または複数のトラ
ンジスタが形成され、また、Ｎ−基板上に形成する場合
であっても同様の考えで随時、基板ウェル部をＰ型にす
るか、Ｎ型にするかを設定して、本発明を適用すればよ
い。
【００７１】さらに、上記実施形態１，２では、正の高
電圧チャージポンプで説明したが、同じ考え（キャパシ
タＣの接続を変えることで電荷＋Ｑを転送するのではな
く、−Ｑを転送しポンピングさせる）で電源電圧Ｖｃｃ
から負の電圧生成をチャージポンプ回路にて行う際にも
同様に、本発明を適用することができるものである。 （実施形態３）本実施形態３では、上記実施形態１，２
で説明したチャージポンプ回路１０，２０を半導体記憶
装置、例えばフラッシュメモリに適用する場合である。
この場合の一例を図６に示している。
電圧チャージポンプで説明したが、同じ考え（キャパシ
タＣの接続を変えることで電荷＋Ｑを転送するのではな
く、−Ｑを転送しポンピングさせる）で電源電圧Ｖｃｃ
から負の電圧生成をチャージポンプ回路にて行う際にも
同様に、本発明を適用することができるものである。 （実施形態３）本実施形態３では、上記実施形態１，２
で説明したチャージポンプ回路１０，２０を半導体記憶
装置、例えばフラッシュメモリに適用する場合である。
この場合の一例を図６に示している。
【００７２】図６において、フラッシュメモリ３０は、
複数のフラッシュメモリセル３１と、ワード線駆動回路
３２と、ビット線駆動回路３３と、ソース線駆動回路３
４と、これらを制御する制御回路３５と、チャージポン
プ回路３６と、レギュレータ回路３７とを有している。
複数のフラッシュメモリセル３１と、ワード線駆動回路
３２と、ビット線駆動回路３３と、ソース線駆動回路３
４と、これらを制御する制御回路３５と、チャージポン
プ回路３６と、レギュレータ回路３７とを有している。
【００７３】フラッシュメモリセル３１は、行方向と列
方向にマトリクス状に複数個配列されており、メモリセ
ル３１毎に、ｐ−基板のｐウェルにソースＳとドレイン
Ｄが形成され、ソースＳとドレインＤ間の基板（Ｐウェ
ル）上にトンネル酸化膜、その上にフローティングゲー
トＦＧ、更にその上に層間絶縁膜が形成され、その上に
コントロールゲートＣＧが形成されている。フラッシュ
メモリセル３１のコントロールゲートＣＧは行毎に共通
化された状態で、その対応するワード線ＷＬに共通接続
され、そのドレインは列毎に共通化された状態でそれに
対応するビット線ＢＬに共通接続され、そのソースＳ
は、ブロック単位で共通化されて共通ソース線ＳＬに接
続されている。
方向にマトリクス状に複数個配列されており、メモリセ
ル３１毎に、ｐ−基板のｐウェルにソースＳとドレイン
Ｄが形成され、ソースＳとドレインＤ間の基板（Ｐウェ
ル）上にトンネル酸化膜、その上にフローティングゲー
トＦＧ、更にその上に層間絶縁膜が形成され、その上に
コントロールゲートＣＧが形成されている。フラッシュ
メモリセル３１のコントロールゲートＣＧは行毎に共通
化された状態で、その対応するワード線ＷＬに共通接続
され、そのドレインは列毎に共通化された状態でそれに
対応するビット線ＢＬに共通接続され、そのソースＳ
は、ブロック単位で共通化されて共通ソース線ＳＬに接
続されている。
【００７４】ワード線駆動回路３２は各ワード線ＷＬを
選択的に駆動し、ビット線駆動回路３３はビット線ＢＬ
を選択的に駆動し、ソース線駆動回路３４は共通ソース
線ＳＬを駆動するものである。
選択的に駆動し、ビット線駆動回路３３はビット線ＢＬ
を選択的に駆動し、ソース線駆動回路３４は共通ソース
線ＳＬを駆動するものである。
【００７５】制御回路３５は、フラッシュメモリ３０の
外部から制御信号を受け、制御信号に基づいてアドレス
をデコードしたり、書込み、消去、読出しなどの制御信
号を生成したりする。
外部から制御信号を受け、制御信号に基づいてアドレス
をデコードしたり、書込み、消去、読出しなどの制御信
号を生成したりする。
【００７６】チャージポンプ回路３６は、上記実施形態
１，２で説明したチャージポンプ回路１０，２０と同
様、電源電圧Ｖｃｃから昇圧して駆動電圧を生成するも
のである。
１，２で説明したチャージポンプ回路１０，２０と同
様、電源電圧Ｖｃｃから昇圧して駆動電圧を生成するも
のである。
【００７７】レギュレータ回路３７は、チャージポンプ
回路３６からの各種駆動電圧をそれぞれ、ワード線駆動
回路３２、ビット線駆動回路３３およびソース線駆動回
路３４の各部にそれぞれ安定供給するものである。
回路３６からの各種駆動電圧をそれぞれ、ワード線駆動
回路３２、ビット線駆動回路３３およびソース線駆動回
路３４の各部にそれぞれ安定供給するものである。
【００７８】上記構成により、フラッシュメモリ３０の
書込み時、消去時、読出し時にフラッシュメモリセル３
１に印加される各駆動電圧例を（表１）に示す。
書込み時、消去時、読出し時にフラッシュメモリセル３
１に印加される各駆動電圧例を（表１）に示す。
【００７９】
【表１】
これらの各駆動電圧のうち、最大電圧またはそれ以上の
電圧を、本発明によるチャージポンプ回路３６を使用し
て、電源電圧Ｖｃｃから昇圧することにより生成する。
生成された各駆動電圧をレギュレータ回路３７に入力
し、その出力電圧を安定化させると共に、その他の各種
駆動電圧も生成し、それをレギュレータ回路３７からワ
ード線駆動回路３２、ビット線駆動回路３３およびソー
ス線駆動回路３４にそれぞれ出力する。
電圧を、本発明によるチャージポンプ回路３６を使用し
て、電源電圧Ｖｃｃから昇圧することにより生成する。
生成された各駆動電圧をレギュレータ回路３７に入力
し、その出力電圧を安定化させると共に、その他の各種
駆動電圧も生成し、それをレギュレータ回路３７からワ
ード線駆動回路３２、ビット線駆動回路３３およびソー
ス線駆動回路３４にそれぞれ出力する。
【００８０】本発明の図１および図５の正の高電圧チャ
ージポンプ回路１０，２０により、上記（表１）の書き
込み時のワード線ＷＬおよびビット線ＢＬ、消去時のソ
ース線ＳＬ、読出し時のワード線ＷＬへの印加電圧用の
電圧を生成する。ワード線駆動回路３２、ビット線駆動
回路３３、ソース線駆動回路３４は制御回路３５の制御
によりメモリセル３１のワード線ＷＬ、ビット線ＢＬ、
ソース線ＳＬに駆動電圧を印加し、書込み、消去、読出
し動作を行う。
ージポンプ回路１０，２０により、上記（表１）の書き
込み時のワード線ＷＬおよびビット線ＢＬ、消去時のソ
ース線ＳＬ、読出し時のワード線ＷＬへの印加電圧用の
電圧を生成する。ワード線駆動回路３２、ビット線駆動
回路３３、ソース線駆動回路３４は制御回路３５の制御
によりメモリセル３１のワード線ＷＬ、ビット線ＢＬ、
ソース線ＳＬに駆動電圧を印加し、書込み、消去、読出
し動作を行う。
【００８１】なお、図６は、ワード線ＷＬ０〜ＷＬ１０
２３、ビット線ＢＬ０〜ＢＬ５１１の６４ｋＢを１ブロ
ックとしたフラッシュメモリ３０の一例である。
２３、ビット線ＢＬ０〜ＢＬ５１１の６４ｋＢを１ブロ
ックとしたフラッシュメモリ３０の一例である。
【００８２】以上により、各種昇圧電圧を使用する不揮
発性半導体記憶装置に本発明の半導体チャージポンプ回
路１０，２０，３６を容易に適用することができる。
発性半導体記憶装置に本発明の半導体チャージポンプ回
路１０，２０，３６を容易に適用することができる。
【００８３】以上のように、本発明の半導体チャージポ
ンプ回路１０，２０によれば、クロック信号ＣＬＫ２を
入力とし、クロック信号ＣＬＫ１と同じ位相タイミング
で昇圧するトランジスタＤ３に接続されたキャパシタＣ
３の他方端（入力端）と当該トランジスタＤ３が形成さ
れたｐウェル端子とに対して、クロック信号ＣＬＫ１と
同じ位相タイミングで昇圧した前段のノードＮ１の電圧
波形をクロックとして印加するＩＮＶ１と、クロック信
号ＣＬＫ１を入力とし、クロック信号ＣＬＫ２と同じ位
相タイミングで昇圧するトランジスタＤ４に接続された
キャパシタＣ４の他方端（入力端）と当該トランジスタ
Ｄ４が形成されたｐウェル端子とに対して、クロック信
号ＣＬＫ２と同じ位相タイミングで昇圧した前段のノー
ドＮ２の電圧波形をクロックとして印加するＩＮＶ２と
を設けたため、前述したように、ポンピング能力の増大
およびポンピング効率の改善を達成することができる。
これによって、半導体チップのレイアウト面積としても
キャパシタの数を劇的に減らすこともでき、ＥＥＰＲＯ
Ｍやフラッシュメモリのチップ面積の縮小化にも大いに
貢献することができるものである。
ンプ回路１０，２０によれば、クロック信号ＣＬＫ２を
入力とし、クロック信号ＣＬＫ１と同じ位相タイミング
で昇圧するトランジスタＤ３に接続されたキャパシタＣ
３の他方端（入力端）と当該トランジスタＤ３が形成さ
れたｐウェル端子とに対して、クロック信号ＣＬＫ１と
同じ位相タイミングで昇圧した前段のノードＮ１の電圧
波形をクロックとして印加するＩＮＶ１と、クロック信
号ＣＬＫ１を入力とし、クロック信号ＣＬＫ２と同じ位
相タイミングで昇圧するトランジスタＤ４に接続された
キャパシタＣ４の他方端（入力端）と当該トランジスタ
Ｄ４が形成されたｐウェル端子とに対して、クロック信
号ＣＬＫ２と同じ位相タイミングで昇圧した前段のノー
ドＮ２の電圧波形をクロックとして印加するＩＮＶ２と
を設けたため、前述したように、ポンピング能力の増大
およびポンピング効率の改善を達成することができる。
これによって、半導体チップのレイアウト面積としても
キャパシタの数を劇的に減らすこともでき、ＥＥＰＲＯ
Ｍやフラッシュメモリのチップ面積の縮小化にも大いに
貢献することができるものである。
【００８４】具体的には、従来のディクスン型チャージ
ポンプ回路（図１０で逆流防止構成を除いて４段構成）
では、基板バイアス効果による閾値電圧の上昇により、
出力電圧は時間を十分にとって電源電圧Ｖｃｃ＝１．５
Ｖを昇圧しても、図７に示すように、その出力電圧Ｖｏ
ｕｔは２．７Ｖ程度にしか昇圧できなかった。これに対
して、上記実施形態１，２のチャージポンプ回路１０，
２０（図１０と同じく逆流防止構成を除いて４段構成）
では、基板バイアス効果による閾値電圧の上昇抑制と昇
圧能力増大と合わせて、電源電圧Ｖｃｃ＝１．５Ｖを昇
圧して、図８に示すように、その出力電圧Ｖｏｕｔは
４．７Ｖ程度と従来に比べて１．７倍程度高い昇圧電圧
を生成することができた。
ポンプ回路（図１０で逆流防止構成を除いて４段構成）
では、基板バイアス効果による閾値電圧の上昇により、
出力電圧は時間を十分にとって電源電圧Ｖｃｃ＝１．５
Ｖを昇圧しても、図７に示すように、その出力電圧Ｖｏ
ｕｔは２．７Ｖ程度にしか昇圧できなかった。これに対
して、上記実施形態１，２のチャージポンプ回路１０，
２０（図１０と同じく逆流防止構成を除いて４段構成）
では、基板バイアス効果による閾値電圧の上昇抑制と昇
圧能力増大と合わせて、電源電圧Ｖｃｃ＝１．５Ｖを昇
圧して、図８に示すように、その出力電圧Ｖｏｕｔは
４．７Ｖ程度と従来に比べて１．７倍程度高い昇圧電圧
を生成することができた。
【００８５】
【発明の効果】以上により、本発明によれば、昇圧動作
時に、トランジスタの制御端子に接続されているキャパ
シタの他方端と、このトランジスタが形成されている基
板ウェル部とに、このキャパシタと同じ位相タイミング
で昇圧した前段の電圧波形をクロックとして印加するよ
うにしたため、従来のディクソン型チャージポンプ回路
よりもポンピング電圧の転送効率を改善しかつ、低電圧
電源でも効率よくポンピング動作を行うことができる。
時に、トランジスタの制御端子に接続されているキャパ
シタの他方端と、このトランジスタが形成されている基
板ウェル部とに、このキャパシタと同じ位相タイミング
で昇圧した前段の電圧波形をクロックとして印加するよ
うにしたため、従来のディクソン型チャージポンプ回路
よりもポンピング電圧の転送効率を改善しかつ、低電圧
電源でも効率よくポンピング動作を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態１における半導体チャージポ
ンプ回路の要部構成を示す回路図である。
ンプ回路の要部構成を示す回路図である。
【図２】図１のｎＭＯＳトランジスタＤ０〜Ｄ４の断面
構成を含むチャージポンプ回路の構成図である。
構成を含むチャージポンプ回路の構成図である。
【図３】図２の構成図とは別の例を示すチャージポンプ
回路の構成図である。
回路の構成図である。
【図４】図１のチャージポンプ回路の各要部のポンピン
グ動作を示すタイミングチャート図である。
グ動作を示すタイミングチャート図である。
【図５】本発明の実施形態２における半導体チャージポ
ンプ回路の要部構成を示す回路図である。
ンプ回路の要部構成を示す回路図である。
【図６】本発明の実施形態３におけるフラッシュメモリ
の要部構成を示すブロック図である。
の要部構成を示すブロック図である。
【図７】従来のディクソン型チャージポンプ回路の出力
立上り波形の電圧値変化を示す図である。
立上り波形の電圧値変化を示す図である。
【図８】図１または図５のチャージポンプ回路の出力立
上り波形の電圧値変化を示す図である。
上り波形の電圧値変化を示す図である。
【図９】チャージポンプ回路の基本動作原理を示す図で
ある。
ある。
【図１０】従来のディクソン型チャージポンプ回路の要
部構成を示す回路図である。
部構成を示す回路図である。
【図１１】図１０のクロック信号ＣＬＫ１，ＣＬＫ２の
タイミング波形図である。
タイミング波形図である。
【図１２】図１０のディクソン型チャージポンプ回路で
用いるｎＭＯＳトランジスタの断面構成図である。
用いるｎＭＯＳトランジスタの断面構成図である。
【図１３】図１０の理想的なディクソン型チャージポン
プ回路のタイミングチャート図である。
プ回路のタイミングチャート図である。
１，２ ＩＮＶ（インバータ回路）
１０，２０，３６ 半導体チャージポンプ回路
３０ フラッシュメモリ
３１ フラッシュメモリセル
３２ ワード線駆動回路
３３ ビット線駆動回路
３４ ソース線駆動回路
３５ 制御回路
３７ レギュレータ回路
Ｄ０〜Ｄ４ ｎＭＯＳトランジスタ
Ｃ１〜Ｃ４ キャパシタ
ＣＬＫ１，２ クロック信号
Claims (8)
- 【請求項１】 トランジスタの制御端子と一方駆動端子
とが接続されると共に、該制御端子にキャパシタの一方
端が接続されて基本ポンプセルが構成され、該トランジ
スタの他方駆動端子が、次段の基本ポンプセルのトラン
ジスタの一方駆動端子に接続されることにより、該基本
ポンプセルがＮ段接続（Ｎは３以上の自然数）され、該
基本ポンプセル毎のキャパシタの他方端には、その前後
段の基本ポンプセルのキャパシタに入力されるクロック
とは位相の異なるクロックを入力する複数の位相タイミ
ングでＮ段の基本ポンプセル群を駆動して電圧の昇圧を
行う半導体チャージポンプ回路において、 該トランジスタは、基板ウェル部内に形成されたトラン
ジスタを含んで構成され、該昇圧動作時に、トランジス
タの制御端子に接続されているキャパシタの他方端と、
当該キャパシタに接続されるトランジスタが形成されて
いる基板ウェル部とに、当該キャパシタと同じ位相タイ
ミングで昇圧した前段の電圧波形をクロックとして印加
する切替手段を有する半導体チャージポンプ回路。 - 【請求項２】 前記Ｎ段接続された基本ポンプセル中
で、同じ位相タイミングで動作する基本ポンプセル群の
初段の基本ポンプセル内の基板ウェル部およびキャパシ
タの他方端には、外部から入力される転送用基本クロッ
クを電圧波形として印加する請求項１記載の半導体チャ
ージポンプ回路。 - 【請求項３】 前記クロックは２相であり、該２相のク
ロックは互いに逆相クロックである請求項１または２記
載の半導体チャージポンプ回路。 - 【請求項４】 前記切替手段は、ｐＭＯＳ（ｐ−Metal
Oxide Semiconductor）トランジスタとｎＭＯＳトラン
ジスタで構成されるインバータ回路であり、前記クロッ
クのレベルに応じて、前記同じ位相タイミングで昇圧し
た前段の電圧波形と基準電圧とを切り替える請求項１〜
３の何れかに記載の半導体チャージポンプ回路。 - 【請求項５】 前記昇圧動作時に、前記トランジスを形
成する基板ウェル部と該トランジスタの制御端子に接続
されたキャパシタの他方端との少なくとも何れかに印加
される電圧値と、これと同じ位相タイミングで昇圧され
た前段の電圧値との差は、前記ｐＭＯＳトランジスタの
閾値電圧に抑えられている請求項４記載の半導体チャー
ジポンプ回路。 - 【請求項６】 前記Ｎ段の基本ポンプセルのトランジス
タはｎＭＯＳトランジスタで構成され、該Ｎ段の基本ポ
ンプセルは、ｐＭＯＳ基板上に形成されたｎＭＯＳトラ
ンジスタを有する一または複数の基本ポンプセルと、該
ｐＭＯＳ基板とは電気的に分離されたｐ型基板ウェル部
上に形成されたｎＭＯＳトランジスタを有する一または
複数の基本ポンプセルとからなっている請求項１〜５の
何れかに記載の半導体チャージポンプ回路。 - 【請求項７】 前記ｐ型基板ウェル部を前記ｐＭＯＳ基
板と分離するようにｎ型基板ウェル部で囲んだトリプル
ウェル構造とし、電気的に分離されたｐ型基板ウェル部
上に一または複数のトランジスタが形成された請求項６
記載の半導体チャージポンプ回路。 - 【請求項８】 請求項１〜７の何れかに記載のチャージ
ポンプ回路を用いた不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001234280A JP3960513B2 (ja) | 2001-08-01 | 2001-08-01 | 半導体チャージポンプ回路および不揮発性半導体記憶装置 |
| US10/208,172 US6747897B2 (en) | 2001-08-01 | 2002-07-29 | Semiconductor charge pump circuit and nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001234280A JP3960513B2 (ja) | 2001-08-01 | 2001-08-01 | 半導体チャージポンプ回路および不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003045193A true JP2003045193A (ja) | 2003-02-14 |
| JP3960513B2 JP3960513B2 (ja) | 2007-08-15 |
Family
ID=19065916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001234280A Expired - Fee Related JP3960513B2 (ja) | 2001-08-01 | 2001-08-01 | 半導体チャージポンプ回路および不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6747897B2 (ja) |
| JP (1) | JP3960513B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006061952A1 (ja) * | 2004-12-06 | 2006-06-15 | Rohm Co., Ltd | 昇圧回路及びこれを用いた携帯機器 |
| JP2006230139A (ja) * | 2005-02-18 | 2006-08-31 | Sanyo Electric Co Ltd | チャージポンプ回路 |
| JP2009193401A (ja) * | 2008-02-15 | 2009-08-27 | Seiko Epson Corp | 電圧安定化装置 |
| JP2009303460A (ja) * | 2008-06-17 | 2009-12-24 | Nec Electronics Corp | 昇圧回路 |
| JP2011511392A (ja) * | 2008-01-31 | 2011-04-07 | モーセッド・テクノロジーズ・インコーポレイテッド | フラッシュメモリデバイスでの電力供給及びシステム |
| KR101224808B1 (ko) * | 2007-06-08 | 2013-01-21 | 세이코 인스트루 가부시키가이샤 | 차지 펌프 회로 및 불휘발성 메모리 |
| US10554125B1 (en) | 2019-03-07 | 2020-02-04 | Samsung Electro-Mechanics Co., Ltd. | Negative voltage circuit based on dual charge pump |
| US10566898B1 (en) | 2018-11-13 | 2020-02-18 | Samsung Electro-Mechanics Co., Ltd. | Negative voltage circuit |
| US10622888B1 (en) | 2019-03-07 | 2020-04-14 | Samsung Electro-Mechanics Co., Ltd. | Negative voltage circuit based on charge pump |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4336489B2 (ja) * | 2002-11-18 | 2009-09-30 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US6878981B2 (en) * | 2003-03-20 | 2005-04-12 | Tower Semiconductor Ltd. | Triple-well charge pump stage with no threshold voltage back-bias effect |
| US20050195015A1 (en) * | 2004-03-05 | 2005-09-08 | Matthew Goldman | Low voltage boosted analog transmission gate |
| JP4643996B2 (ja) * | 2005-01-24 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | チャージポンプ回路及びその昇圧方法 |
| JP2006203747A (ja) * | 2005-01-24 | 2006-08-03 | Sanyo Electric Co Ltd | チャージポンプ回路 |
| US8253477B2 (en) * | 2008-05-27 | 2012-08-28 | Analog Devices, Inc. | Voltage boost circuit without device overstress |
| US8823443B2 (en) * | 2008-12-18 | 2014-09-02 | Nxp B.V. | Charge-pump circuit |
| JP2011014205A (ja) * | 2009-07-03 | 2011-01-20 | Renesas Electronics Corp | 不揮発性半導体記憶装置 |
| JP2012038818A (ja) * | 2010-08-04 | 2012-02-23 | Toshiba Corp | 半導体装置 |
| JP5112539B2 (ja) * | 2011-06-01 | 2013-01-09 | 株式会社東芝 | 半導体集積回路 |
| US8947158B2 (en) * | 2012-09-03 | 2015-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device |
| TWI663820B (zh) | 2013-08-21 | 2019-06-21 | 日商半導體能源研究所股份有限公司 | 電荷泵電路以及具備電荷泵電路的半導體裝置 |
| KR102267237B1 (ko) | 2014-03-07 | 2021-06-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 전자 기기 |
| US9312280B2 (en) | 2014-07-25 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| EP3376502A3 (en) * | 2017-02-22 | 2019-01-16 | Samsung Electronics Co., Ltd. | Voltage generation circuit and semiconductor device including same |
| US10236768B2 (en) * | 2017-05-19 | 2019-03-19 | Globalfoundaries Inc. | Switched-capacitor charge pump with reduced diode threshold voltage and on state resistance |
| JP2021145529A (ja) * | 2020-03-13 | 2021-09-24 | キオクシア株式会社 | 電子回路及び半導体装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475335A (en) * | 1994-04-01 | 1995-12-12 | National Semiconductor Corporation | High voltage cascaded charge pump |
| US5483486A (en) * | 1994-10-19 | 1996-01-09 | Intel Corporation | Charge pump circuit for providing multiple output voltages for flash memory |
| KR0167692B1 (ko) * | 1995-09-14 | 1999-02-01 | 김광호 | 반도체 메모리장치의 차아지 펌프회로 |
| JPH1075568A (ja) | 1996-08-30 | 1998-03-17 | Sony Corp | 電源回路 |
| US5926059A (en) * | 1997-08-27 | 1999-07-20 | Sgs-Thomson Microelectronics S.R.L. | Stacked Charge pump circuit |
| JP3554497B2 (ja) * | 1998-12-08 | 2004-08-18 | シャープ株式会社 | チャージポンプ回路 |
| US6191642B1 (en) * | 1999-03-30 | 2001-02-20 | Silicon Storage Technology, Inc. | Charge pump circuit |
| US6359947B1 (en) * | 1999-08-31 | 2002-03-19 | Intel Corporation | Split clock buffers for a negative charge pump |
| US6366158B1 (en) * | 2000-12-27 | 2002-04-02 | Intel Corporation | Self initialization for charge pumps |
| US6452438B1 (en) * | 2000-12-28 | 2002-09-17 | Intel Corporation | Triple well no body effect negative charge pump |
| US6496055B2 (en) * | 2000-12-29 | 2002-12-17 | Intel Corporation | Gate enhanced tri-channel positive charge pump |
| US6552600B2 (en) * | 2001-03-15 | 2003-04-22 | Intel Corporation | Initialization of negative charge pump |
-
2001
- 2001-08-01 JP JP2001234280A patent/JP3960513B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-29 US US10/208,172 patent/US6747897B2/en not_active Expired - Lifetime
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006061952A1 (ja) * | 2004-12-06 | 2006-06-15 | Rohm Co., Ltd | 昇圧回路及びこれを用いた携帯機器 |
| US7724551B2 (en) | 2004-12-06 | 2010-05-25 | Rohm Co., Ltd. | Step-up circuit and portable device using it |
| JP2006230139A (ja) * | 2005-02-18 | 2006-08-31 | Sanyo Electric Co Ltd | チャージポンプ回路 |
| JP4606193B2 (ja) * | 2005-02-18 | 2011-01-05 | 三洋電機株式会社 | チャージポンプ回路 |
| KR101224808B1 (ko) * | 2007-06-08 | 2013-01-21 | 세이코 인스트루 가부시키가이샤 | 차지 펌프 회로 및 불휘발성 메모리 |
| JP2011511392A (ja) * | 2008-01-31 | 2011-04-07 | モーセッド・テクノロジーズ・インコーポレイテッド | フラッシュメモリデバイスでの電力供給及びシステム |
| JP2009193401A (ja) * | 2008-02-15 | 2009-08-27 | Seiko Epson Corp | 電圧安定化装置 |
| JP2009303460A (ja) * | 2008-06-17 | 2009-12-24 | Nec Electronics Corp | 昇圧回路 |
| US10566898B1 (en) | 2018-11-13 | 2020-02-18 | Samsung Electro-Mechanics Co., Ltd. | Negative voltage circuit |
| US10554125B1 (en) | 2019-03-07 | 2020-02-04 | Samsung Electro-Mechanics Co., Ltd. | Negative voltage circuit based on dual charge pump |
| US10622888B1 (en) | 2019-03-07 | 2020-04-14 | Samsung Electro-Mechanics Co., Ltd. | Negative voltage circuit based on charge pump |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030057469A1 (en) | 2003-03-27 |
| US6747897B2 (en) | 2004-06-08 |
| JP3960513B2 (ja) | 2007-08-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3960513B2 (ja) | 半導体チャージポンプ回路および不揮発性半導体記憶装置 | |
| US6914791B1 (en) | High efficiency triple well charge pump circuit | |
| JP4336489B2 (ja) | 半導体集積回路 | |
| US6781440B2 (en) | Charge pump circuit with voltage multiplier for boosting clock signal and method thereof | |
| US6157242A (en) | Charge pump for operation at a wide range of power supply voltages | |
| US8222953B2 (en) | Boost circuit | |
| US6661682B2 (en) | High voltage generating charge pump circuit | |
| US6878981B2 (en) | Triple-well charge pump stage with no threshold voltage back-bias effect | |
| JP3422838B2 (ja) | 高電圧チャ−ジ・ポンプ | |
| US7777557B2 (en) | Booster circuit | |
| US7652522B2 (en) | High efficiency low cost bi-directional charge pump circuit for very low voltage applications | |
| US6198340B1 (en) | High efficiency CMOS pump circuit | |
| US11120881B2 (en) | Charge pump for use in non-volatile flash memory devices | |
| JPH06283667A (ja) | 高電圧発生回路 | |
| US6191963B1 (en) | Charge pump with no diode drop at output stage | |
| US6191642B1 (en) | Charge pump circuit | |
| JP2008198985A (ja) | 昇圧回路 | |
| US7808303B2 (en) | Booster circuit | |
| JP2008022610A (ja) | 昇圧回路及び不揮発性メモリ装置 | |
| JP3560438B2 (ja) | 昇圧回路及び降圧回路 | |
| JP4773746B2 (ja) | 昇圧回路 | |
| JPH0982095A (ja) | 昇圧回路及びそれを用いた不揮発性半導体記憶装置 | |
| JP4445395B2 (ja) | 昇圧回路 | |
| JP2008022611A (ja) | 電圧変換回路、昇圧回路及び不揮発性メモリ装置 | |
| JP2010257559A (ja) | 高電圧発生回路およびそれを備える不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040618 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060712 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060911 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070115 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070214 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070420 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070511 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070511 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 3960513 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |