JPH09139093A - 不揮発性半導体記憶装置及び記憶システム - Google Patents
不揮発性半導体記憶装置及び記憶システムInfo
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- JPH09139093A JPH09139093A JP29558095A JP29558095A JPH09139093A JP H09139093 A JPH09139093 A JP H09139093A JP 29558095 A JP29558095 A JP 29558095A JP 29558095 A JP29558095 A JP 29558095A JP H09139093 A JPH09139093 A JP H09139093A
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- amplitude
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Abstract
(57)【要約】
【課題】 電源電圧が低下しても書き換えのための高電
圧を得ることができ、かつシステム全体の消費電力を低
くできる。 【解決手段】 電気的書き換え可能な不揮発性メモリセ
ルからなるＮＡＮＤセル型のメモリセルアレイと、リン
グオシレータ及びレベルシフタからなる振幅拡大オシレ
ータ２と、複数の昇圧セルからなり入力電圧を昇圧する
昇圧回路１とを備えたＮＡＮＤ型ＥＥＰＲＯＭであっ
て、振幅拡大オシレータ２は、電源からの第１の電圧Ｖ
CC及び第１の電圧ＶCCよりも高い第２の電圧ＶDDで駆動
されて第２の電圧振幅のクロックＣＬＫ，ＣＬＫＢを出
力するものであり、昇圧回路１は、第２の電圧振幅のク
ロックＣＬＫ，ＣＬＫＢを入力して第２の電圧ＶDDで駆
動されるものである。
圧を得ることができ、かつシステム全体の消費電力を低
くできる。 【解決手段】 電気的書き換え可能な不揮発性メモリセ
ルからなるＮＡＮＤセル型のメモリセルアレイと、リン
グオシレータ及びレベルシフタからなる振幅拡大オシレ
ータ２と、複数の昇圧セルからなり入力電圧を昇圧する
昇圧回路１とを備えたＮＡＮＤ型ＥＥＰＲＯＭであっ
て、振幅拡大オシレータ２は、電源からの第１の電圧Ｖ
CC及び第１の電圧ＶCCよりも高い第２の電圧ＶDDで駆動
されて第２の電圧振幅のクロックＣＬＫ，ＣＬＫＢを出
力するものであり、昇圧回路１は、第２の電圧振幅のク
ロックＣＬＫ，ＣＬＫＢを入力して第２の電圧ＶDDで駆
動されるものである。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的書き換え可
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わ
り、特に書き込み／消去時に必要な高電圧を発生する昇
圧回路を備えた単一電源動作可能なＥＥＰＲＯＭ及びこ
れを用いた記憶システムに関する。
能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わ
り、特に書き込み／消去時に必要な高電圧を発生する昇
圧回路を備えた単一電源動作可能なＥＥＰＲＯＭ及びこ
れを用いた記憶システムに関する。
【０００２】
【従来の技術】近年、単一電源（例えば、ＶCC＝５Ｖ）
により書き込み／消去が行えるＥＥＰＲＯＭの一つとし
て、例えばＮＡＮＤ型ＥＥＰＲＯＭが提案されている。
これは、複数のメモリセルをそれらのソース，ドレイン
を隣接するもの同士で共有する形で直列接続し、これを
一単位としてビット線に接続するものである。メモリセ
ルは通常、浮遊ゲート（電荷蓄積層）と制御ゲートが蓄
積されたＦＥＴ−ＭＯＳ構造を有している。メモリセル
アレイは、ｐ型基板又はｎ型基板に形成されたｐ型ウェ
ル内に集積形成されている。
により書き込み／消去が行えるＥＥＰＲＯＭの一つとし
て、例えばＮＡＮＤ型ＥＥＰＲＯＭが提案されている。
これは、複数のメモリセルをそれらのソース，ドレイン
を隣接するもの同士で共有する形で直列接続し、これを
一単位としてビット線に接続するものである。メモリセ
ルは通常、浮遊ゲート（電荷蓄積層）と制御ゲートが蓄
積されたＦＥＴ−ＭＯＳ構造を有している。メモリセル
アレイは、ｐ型基板又はｎ型基板に形成されたｐ型ウェ
ル内に集積形成されている。
【０００３】ＥＥＰＲＯＭでは通常、書き込み／消去時
にはメモリセルに電源電圧より高い電圧を印加し、トン
ネル電流などによって電荷蓄積層の電荷量をコントロー
ルしてデータを記憶させる。
にはメモリセルに電源電圧より高い電圧を印加し、トン
ネル電流などによって電荷蓄積層の電荷量をコントロー
ルしてデータを記憶させる。
【０００４】このようなＮＡＮＤ型ＥＥＰＲＯＭのデー
タ書き込み／消去の動作は、次の通りである。データ書
き込みは、ビット線から最も離れた位置のメモリセルか
ら順に行う。選択されたメモリセルの制御ゲートには高
電圧ＶPP（＝２０Ｖ程度）を印加し、それよりビット線
側にあるメモリセルの制御ゲート及び選択ゲートには中
間電位ＶPPM （＝１０Ｖ程度）を印加し、ビット線には
データに応じて０Ｖ又は中間電位を与える。
タ書き込み／消去の動作は、次の通りである。データ書
き込みは、ビット線から最も離れた位置のメモリセルか
ら順に行う。選択されたメモリセルの制御ゲートには高
電圧ＶPP（＝２０Ｖ程度）を印加し、それよりビット線
側にあるメモリセルの制御ゲート及び選択ゲートには中
間電位ＶPPM （＝１０Ｖ程度）を印加し、ビット線には
データに応じて０Ｖ又は中間電位を与える。
【０００５】ビット線に０Ｖが与えられた時、その電位
は選択メモリセルのドレインまで伝達されて、ドレイン
から浮遊ゲートに電子注入が生じる。これにより、選択
されたメモリセルのしきい値は正方向にシフトする。こ
の状態を、例えば“１”とする。ビット線に中間電位が
与えられた時は電子注入が起らず、従ってしきい値は変
化せず、負に止まる。この状態は“０”である。
は選択メモリセルのドレインまで伝達されて、ドレイン
から浮遊ゲートに電子注入が生じる。これにより、選択
されたメモリセルのしきい値は正方向にシフトする。こ
の状態を、例えば“１”とする。ビット線に中間電位が
与えられた時は電子注入が起らず、従ってしきい値は変
化せず、負に止まる。この状態は“０”である。
【０００６】データ消去は、ＮＡＮＤセル内の全てメモ
リセルに対して同時に行われる。即ち、全ての制御ゲー
ト，選択ゲートを０Ｖとし、ビット線及びソース線を浮
遊状態として、ｐ型ウェル及びｎ型基板に高電圧２０Ｖ
に印加する。これにより、全てのメモリセルで浮遊ゲー
トの電子がｐ型ウェルに放出され、しきい値は負方向に
シフトする。
リセルに対して同時に行われる。即ち、全ての制御ゲー
ト，選択ゲートを０Ｖとし、ビット線及びソース線を浮
遊状態として、ｐ型ウェル及びｎ型基板に高電圧２０Ｖ
に印加する。これにより、全てのメモリセルで浮遊ゲー
トの電子がｐ型ウェルに放出され、しきい値は負方向に
シフトする。
【０００７】以上の説明から分かるように、一般に単一
電源動作のＥＥＰＲＯＭでは、その内部で電源電圧より
高い電圧を発生することが必要である。このため、従来
から昇圧回路を用いてこの高電位を発生させるようにし
ている。昇圧回路の電流供給能力は、一般に電源電圧の
効果とともに低下する。
電源動作のＥＥＰＲＯＭでは、その内部で電源電圧より
高い電圧を発生することが必要である。このため、従来
から昇圧回路を用いてこの高電位を発生させるようにし
ている。昇圧回路の電流供給能力は、一般に電源電圧の
効果とともに低下する。
【０００８】従来の単一電源ＥＥＰＲＯＭに用いられる
昇圧回路部は、図９に示すように、昇圧回路１と振幅拡
大オシレータ２で構成されている。ここで、振幅拡大オ
シレータ２は、電源電圧ＶCCで駆動され、入力信号Ｖin
から電源電圧ＶCCの振幅のクロックＣＬＫ，ＣＬＫＢを
発生する。そして、昇圧回路１は、ＶCC振幅のクロック
が入力され、電源電圧ＶCCで駆動される。このとき、昇
圧回路の供給能力は次式で与えられる。（On-Chip High
-Voltage Generation in NMOS Integrated Circuits Us
ing an Improved Voltage Multiplier Techniques;Joh
n.F.Dickson;IEEE JOURNAL OF SOLID-STATE CIRCUITS,V
OL.sc-11,NO.3,JUNE.1976) 。
昇圧回路部は、図９に示すように、昇圧回路１と振幅拡
大オシレータ２で構成されている。ここで、振幅拡大オ
シレータ２は、電源電圧ＶCCで駆動され、入力信号Ｖin
から電源電圧ＶCCの振幅のクロックＣＬＫ，ＣＬＫＢを
発生する。そして、昇圧回路１は、ＶCC振幅のクロック
が入力され、電源電圧ＶCCで駆動される。このとき、昇
圧回路の供給能力は次式で与えられる。（On-Chip High
-Voltage Generation in NMOS Integrated Circuits Us
ing an Improved Voltage Multiplier Techniques;Joh
n.F.Dickson;IEEE JOURNAL OF SOLID-STATE CIRCUITS,V
OL.sc-11,NO.3,JUNE.1976) 。
【０００９】 Ｉout ＝Ｃ［（Ｎ＋１）（ＶCC−ＶT ）−Ｖout ］／ＮＴ … (1) ここで、Ｉout は出力電流、Ｃは１段当たりのキャパシ
タンス、Ｎは段数、ＶT は転送トランジスタのバックバ
イアス効果を含んだしきい電圧、Ｖout は出力電圧、Ｔ
は駆動クロックの周波数である。従って、昇圧回路の供
給能力は電源電圧の低下とともに低下する。必要な書き
込み高電圧を発生させるためには、段数Ｎを大きくしな
ければならない。
タンス、Ｎは段数、ＶT は転送トランジスタのバックバ
イアス効果を含んだしきい電圧、Ｖout は出力電圧、Ｔ
は駆動クロックの周波数である。従って、昇圧回路の供
給能力は電源電圧の低下とともに低下する。必要な書き
込み高電圧を発生させるためには、段数Ｎを大きくしな
ければならない。
【００１０】しかしながら、昇圧回路の供給電流Ｉout
と消費電流Ｉinは、 Ｉin＝（Ｎ＋１）Ｉout … (2) の関係があるため、段数Ｎの増加は消費電流Ｉinの増加
につながるという問題があった。また、電源電圧が下が
り、電源電圧が転送トランジスタのバックバイアス効果
を含んだしきい電圧になると、もはや昇圧能力がなくな
ってしまうという問題があった。
と消費電流Ｉinは、 Ｉin＝（Ｎ＋１）Ｉout … (2) の関係があるため、段数Ｎの増加は消費電流Ｉinの増加
につながるという問題があった。また、電源電圧が下が
り、電源電圧が転送トランジスタのバックバイアス効果
を含んだしきい電圧になると、もはや昇圧能力がなくな
ってしまうという問題があった。
【００１１】一方、従来のＮＯＲ型ＥＥＰＲＯＭのなか
には、書き換えのための駆動電圧として１２Ｖの高電圧
を入力するものがある。（“A 50ns CMOS 256K EEPROM
”;Tah-Kang J. et.al.;ISSCC88. Technical paper,p.
126）。この１２Ｖの電源は、ＮＯＲ型ＥＥＰＲＯＭを
含むシステム内に備えられたＤＣ−ＤＣコンバータによ
って得られ、スイッチ等を通してメモリセルの所定ノー
ドに供給される。
には、書き換えのための駆動電圧として１２Ｖの高電圧
を入力するものがある。（“A 50ns CMOS 256K EEPROM
”;Tah-Kang J. et.al.;ISSCC88. Technical paper,p.
126）。この１２Ｖの電源は、ＮＯＲ型ＥＥＰＲＯＭを
含むシステム内に備えられたＤＣ−ＤＣコンバータによ
って得られ、スイッチ等を通してメモリセルの所定ノー
ドに供給される。
【００１２】このように、１２Ｖ電源が必要なＮＯＲ型
ＥＥＰＲＯＭでは、書き換えのための高電圧は１２Ｖと
比較的低いものの、メモリセルのドレイン電流を流しな
がら書き換えを行うため、電流供給能力が十分に必要と
される。このために、供給能力の低いオンチップの昇圧
回路の代わりに、供給能力の高いＤＣ−ＤＣコンバータ
が用いられてきた。
ＥＥＰＲＯＭでは、書き換えのための高電圧は１２Ｖと
比較的低いものの、メモリセルのドレイン電流を流しな
がら書き換えを行うため、電流供給能力が十分に必要と
される。このために、供給能力の低いオンチップの昇圧
回路の代わりに、供給能力の高いＤＣ−ＤＣコンバータ
が用いられてきた。
【００１３】ところで、ＮＯＲ型ＥＥＰＲＯＭに比して
ＮＡＮＤ型ＥＥＰＲＯＭは、高集積化できメモリ容量の
増大が可能であり、従って従来のＮＯＲ型ＥＥＰＲＯＭ
チップをＮＡＮＤ型ＥＥＰＲＯＭチップに差し替えるこ
とによりメモリ容量の増大をはかることができる。ま
た、最近のパーソナルコンピュータでは、メモリカード
やメモリボードとしてＮＯＲ型ＥＥＰＲＯＭを用い、こ
れらをフロッピーディスク等のように補助記憶装置とし
て用いる用途がある。この場合も、ＮＯＲ型ＥＥＰＲＯ
Ｍの代わりにＮＡＮＤ型ＥＥＰＲＯＭを用いたメモリカ
ードやメモリボードを使用することにより、システム構
成を変えることなく補助記憶容量の増大をはかることが
できる。
ＮＡＮＤ型ＥＥＰＲＯＭは、高集積化できメモリ容量の
増大が可能であり、従って従来のＮＯＲ型ＥＥＰＲＯＭ
チップをＮＡＮＤ型ＥＥＰＲＯＭチップに差し替えるこ
とによりメモリ容量の増大をはかることができる。ま
た、最近のパーソナルコンピュータでは、メモリカード
やメモリボードとしてＮＯＲ型ＥＥＰＲＯＭを用い、こ
れらをフロッピーディスク等のように補助記憶装置とし
て用いる用途がある。この場合も、ＮＯＲ型ＥＥＰＲＯ
Ｍの代わりにＮＡＮＤ型ＥＥＰＲＯＭを用いたメモリカ
ードやメモリボードを使用することにより、システム構
成を変えることなく補助記憶容量の増大をはかることが
できる。
【００１４】しかしながら、このようなＮＯＲ型ＥＥＰ
ＲＯＭからＮＡＮＤ型ＥＥＰＲＯＭへの置き換えを考え
た場合、次のような問題があった。即ち、ＮＡＮＤ型Ｅ
ＥＰＲＯＭの場合、ＮＯＲ型ＥＥＰＲＯＭを使用した記
憶システムに内蔵されているＤＣ−ＤＣコンバータの１
２Ｖでは書き込みのための高電圧として不十分であるの
で、従来と同様に昇圧回路を用いて２０Ｖの高電圧を発
生する必要がある。このため、昇圧段数が多いと消費電
流の増加につながり、電源電圧が下がると昇圧能力がな
くなってしまうという問題は依然として残っている。
ＲＯＭからＮＡＮＤ型ＥＥＰＲＯＭへの置き換えを考え
た場合、次のような問題があった。即ち、ＮＡＮＤ型Ｅ
ＥＰＲＯＭの場合、ＮＯＲ型ＥＥＰＲＯＭを使用した記
憶システムに内蔵されているＤＣ−ＤＣコンバータの１
２Ｖでは書き込みのための高電圧として不十分であるの
で、従来と同様に昇圧回路を用いて２０Ｖの高電圧を発
生する必要がある。このため、昇圧段数が多いと消費電
流の増加につながり、電源電圧が下がると昇圧能力がな
くなってしまうという問題は依然として残っている。
【００１５】
【発明が解決しようとする課題】このように、従来のＮ
ＡＮＤ型ＥＥＰＲＯＭにおいては、メモリ容量の増大を
はかることは可能であるが、昇圧段数が多いと消費電流
が増加し、電源電圧が下がると昇圧能力がなくなってし
まうという問題がある。そしてこの問題は、内部に電源
よりも高い電圧を発生するＤＣ−ＤＣコンバータを備え
た記憶システムにおいて、ＮＯＲ型ＥＥＰＲＯＭの代わ
りにＮＡＮＤ型ＥＥＰＲＯＭを用いる場合にも依然とし
て残っている。
ＡＮＤ型ＥＥＰＲＯＭにおいては、メモリ容量の増大を
はかることは可能であるが、昇圧段数が多いと消費電流
が増加し、電源電圧が下がると昇圧能力がなくなってし
まうという問題がある。そしてこの問題は、内部に電源
よりも高い電圧を発生するＤＣ−ＤＣコンバータを備え
た記憶システムにおいて、ＮＯＲ型ＥＥＰＲＯＭの代わ
りにＮＡＮＤ型ＥＥＰＲＯＭを用いる場合にも依然とし
て残っている。
【００１６】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、電源電圧が低下しても
書き換えのための高電圧を得ることができ、かつシステ
ム全体の消費電力を低くできる不揮発性半導体記憶装
置、及びこれを用いた記憶システムを提供することにあ
る。
ので、その目的とするところは、電源電圧が低下しても
書き換えのための高電圧を得ることができ、かつシステ
ム全体の消費電力を低くできる不揮発性半導体記憶装
置、及びこれを用いた記憶システムを提供することにあ
る。
【００１７】
（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明（請求項１）は、
電気的書き換え可能な不揮発性メモリセルからなるメモ
リセルアレイと、メモリセルの書き換えのための電圧を
発生するために入力電圧を昇圧する昇圧回路とを備えた
不揮発性半導体記憶装置であって、前記昇圧回路は、電
源からの第１の電圧よりも高い第２の電圧で駆動される
もので、かつ第２の電圧振幅のクロックが入力されるも
のであることを特徴とする。
な構成を採用している。即ち、本発明（請求項１）は、
電気的書き換え可能な不揮発性メモリセルからなるメモ
リセルアレイと、メモリセルの書き換えのための電圧を
発生するために入力電圧を昇圧する昇圧回路とを備えた
不揮発性半導体記憶装置であって、前記昇圧回路は、電
源からの第１の電圧よりも高い第２の電圧で駆動される
もので、かつ第２の電圧振幅のクロックが入力されるも
のであることを特徴とする。
【００１８】また、本発明（請求項２）は、電気的書き
換え可能な不揮発性メモリセルからなるメモリセルアレ
イと、所定の電圧振幅のクロックを出力する振幅拡大オ
シレータと、入力電圧を昇圧する昇圧回路とを備えた不
揮発性半導体記憶装置であって、前記振幅拡大オシレー
タは、電源からの第１の電圧及び第１の電圧よりも高い
第２の電圧で駆動されて第２の電圧振幅のクロックを出
力するものであり、前記昇圧回路は、第２の電圧振幅の
クロックを入力して第２の電圧で駆動されるものである
ことを特徴とする。
換え可能な不揮発性メモリセルからなるメモリセルアレ
イと、所定の電圧振幅のクロックを出力する振幅拡大オ
シレータと、入力電圧を昇圧する昇圧回路とを備えた不
揮発性半導体記憶装置であって、前記振幅拡大オシレー
タは、電源からの第１の電圧及び第１の電圧よりも高い
第２の電圧で駆動されて第２の電圧振幅のクロックを出
力するものであり、前記昇圧回路は、第２の電圧振幅の
クロックを入力して第２の電圧で駆動されるものである
ことを特徴とする。
【００１９】また、本発明（請求項５）は、ＥＥＰＲＯ
Ｍを用いた記憶システムにおいて、電気的書き換え可能
な不揮発性メモリセルからなるメモリセルアレイと、電
源電圧をそれよりも高い第２の電圧に変換するＤＣ−Ｄ
Ｃコンバータと、電源からの第１の電圧及び第２の電圧
で駆動されて第２の電圧振幅のクロックを出力する振幅
拡大オシレータと、第２の電圧振幅のクロックを入力し
て第２の電圧で駆動され、前記メモリセルの書き換えの
ための電圧を発生する昇圧回路とを具備してなることを
特徴とする。 （作用）本発明によれば、ＤＣ−ＤＣコンバータ等によ
り得られた、電源電圧（第１の電圧）よりも高い第２の
電圧を基に、昇圧回路によりメモリセルの書き換えのた
めの高電圧を得ている。ＤＣ−ＤＣコンバータは一般に
入力電圧の変動に影響されることなく安定した出力電圧
を得るものであり、従って昇圧回路による昇圧電位は電
源の変動の影響を受けない。そして、不揮発性半導体記
憶装置を含むシステム全体の消費電力は、高効率のＤＣ
−ＤＣコンバータと１段昇圧回路のため、電源電圧ＶCC
から昇圧する従来の昇圧回路の場合に比べて低くでき
る。つまり、電源電圧が低下しても書き換えのための高
電圧を得ることができ、かつシステム全体の消費電力を
低くすることが可能となる。
Ｍを用いた記憶システムにおいて、電気的書き換え可能
な不揮発性メモリセルからなるメモリセルアレイと、電
源電圧をそれよりも高い第２の電圧に変換するＤＣ−Ｄ
Ｃコンバータと、電源からの第１の電圧及び第２の電圧
で駆動されて第２の電圧振幅のクロックを出力する振幅
拡大オシレータと、第２の電圧振幅のクロックを入力し
て第２の電圧で駆動され、前記メモリセルの書き換えの
ための電圧を発生する昇圧回路とを具備してなることを
特徴とする。 （作用）本発明によれば、ＤＣ−ＤＣコンバータ等によ
り得られた、電源電圧（第１の電圧）よりも高い第２の
電圧を基に、昇圧回路によりメモリセルの書き換えのた
めの高電圧を得ている。ＤＣ−ＤＣコンバータは一般に
入力電圧の変動に影響されることなく安定した出力電圧
を得るものであり、従って昇圧回路による昇圧電位は電
源の変動の影響を受けない。そして、不揮発性半導体記
憶装置を含むシステム全体の消費電力は、高効率のＤＣ
−ＤＣコンバータと１段昇圧回路のため、電源電圧ＶCC
から昇圧する従来の昇圧回路の場合に比べて低くでき
る。つまり、電源電圧が低下しても書き換えのための高
電圧を得ることができ、かつシステム全体の消費電力を
低くすることが可能となる。
【００２０】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わるＮＡＮＤ型ＥＥＰＲＯＭの昇圧回路部を示すブロ
ック図である。
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わるＮＡＮＤ型ＥＥＰＲＯＭの昇圧回路部を示すブロ
ック図である。
【００２１】昇圧回路１及び振幅拡大オシレータ２から
なる基本構成は従来と同じであるが、本実施形態におい
て昇圧回路１には、駆動電圧として電源電圧ＶCC（第１
の電圧）よりも高い電圧ＶDD（第２の電圧）が与えら
れ、入力信号としてＶDDの振幅のクロックＣＬＫ，ＣＬ
ＫＢが与えられる。電圧ＶDDは、図示しないＤＣ−ＤＣ
コンバータにより電源電圧を変換して得られる電圧であ
る。クロックＣＬＫＢはクロックＣＬＫと同じ周波数を
有するが、位相がずれている。
なる基本構成は従来と同じであるが、本実施形態におい
て昇圧回路１には、駆動電圧として電源電圧ＶCC（第１
の電圧）よりも高い電圧ＶDD（第２の電圧）が与えら
れ、入力信号としてＶDDの振幅のクロックＣＬＫ，ＣＬ
ＫＢが与えられる。電圧ＶDDは、図示しないＤＣ−ＤＣ
コンバータにより電源電圧を変換して得られる電圧であ
る。クロックＣＬＫＢはクロックＣＬＫと同じ周波数を
有するが、位相がずれている。
【００２２】ＶDDの振幅のクロックＣＬＫ，ＣＬＫＢ
は、振幅拡大オシレータ２によって出力される。この振
幅拡大オシレータ２には、駆動電圧として電源電圧ＶCC
と高電圧ＶDDが与えられ、入力信号としてＶinが与えら
れる。
は、振幅拡大オシレータ２によって出力される。この振
幅拡大オシレータ２には、駆動電圧として電源電圧ＶCC
と高電圧ＶDDが与えられ、入力信号としてＶinが与えら
れる。
【００２３】ここで本実施形態では、従来のＮＯＲ型Ｅ
ＥＰＲＯＭを用いた記憶システム或いはコンピュータシ
ステムで、システム内にＤＣ−ＤＣコンバータを内蔵し
たものにおいて、ＮＯＲ型ＥＥＰＲＯＭチップの代わり
にＮＡＮＤ型ＥＥＰＲＯＭチップを差し替えることを前
提としている。また、上記のシステムに取り付けられる
メモリカードやメモリボードにおけるＮＯＲ型ＥＥＰＲ
ＯＭチップの代わりにＮＡＮＤ型ＥＥＰＲＯＭチップを
用いることを前提としている。
ＥＰＲＯＭを用いた記憶システム或いはコンピュータシ
ステムで、システム内にＤＣ−ＤＣコンバータを内蔵し
たものにおいて、ＮＯＲ型ＥＥＰＲＯＭチップの代わり
にＮＡＮＤ型ＥＥＰＲＯＭチップを差し替えることを前
提としている。また、上記のシステムに取り付けられる
メモリカードやメモリボードにおけるＮＯＲ型ＥＥＰＲ
ＯＭチップの代わりにＮＡＮＤ型ＥＥＰＲＯＭチップを
用いることを前提としている。
【００２４】なお、メモリセルアレイの構成は、ＮＡＮ
Ｄ型の一般的な構成であればよく、後述する図５〜図７
のようなものであればよい。このような構成において、
昇圧回路１の供給能力は、 Ｉout ＝Ｃ［（Ｎ＋１）（ＶDD−ＶT ）−Ｖout ］／ＮＴ … (3) で表される。ＤＣ−ＤＣコンバータは一般にフィードバ
ック制御されており、その出力ＶDDは電源電圧ＶCCの影
響を受けないため、Ｉout もＶCCの影響を受けない。Ｖ
DD＝１２Ｖ、書き込み電圧ＶPP＝２０Ｖの場合、Ｎは１
でよい。この場合、ＥＥＰＲＯＭを含むシステム全体の
消費電力は、高効率のＤＣ−ＤＣコンバータと１段昇圧
回路のため、電源電圧ＶCCから昇圧する従来の昇圧回路
の場合に比べて低くできる。
Ｄ型の一般的な構成であればよく、後述する図５〜図７
のようなものであればよい。このような構成において、
昇圧回路１の供給能力は、 Ｉout ＝Ｃ［（Ｎ＋１）（ＶDD−ＶT ）−Ｖout ］／ＮＴ … (3) で表される。ＤＣ−ＤＣコンバータは一般にフィードバ
ック制御されており、その出力ＶDDは電源電圧ＶCCの影
響を受けないため、Ｉout もＶCCの影響を受けない。Ｖ
DD＝１２Ｖ、書き込み電圧ＶPP＝２０Ｖの場合、Ｎは１
でよい。この場合、ＥＥＰＲＯＭを含むシステム全体の
消費電力は、高効率のＤＣ−ＤＣコンバータと１段昇圧
回路のため、電源電圧ＶCCから昇圧する従来の昇圧回路
の場合に比べて低くできる。
【００２５】また、昇圧回路においては従来の場合と同
じ供給電流を得るためのキャパシタを小さくできるた
め、装置に占める昇圧回路の面積を極めて小さくでき
る。システム内に複数のＮＡＮＤ型ＥＥＰＲＯＭがある
場合には、この面積減少率はさらに顕著になる。 （第２の実施形態）図２は本発明の第２の実施形態を説
明するためのもので、昇圧回路１と振幅拡大オシレータ
２の具体的な回路構成を示している。昇圧回路１は、昇
圧セル３を２段に接続して構成される。昇圧セル３は、
ｎＭＯＳトランジスタＱn1，ｐＭＯＳトランジスタＱp2
からなるインバータと、転送トランジスタとしてのｎＭ
ＯＳトランジスタＱn3，Ｑn4、及びＭＯＳキャパシタＣ
n からなる。そして、昇圧回路１の入力電源は全て、電
源電圧ＶCC（例えば５Ｖ）より高い電圧ＶDD（例えば１
２Ｖ）となっている。
じ供給電流を得るためのキャパシタを小さくできるた
め、装置に占める昇圧回路の面積を極めて小さくでき
る。システム内に複数のＮＡＮＤ型ＥＥＰＲＯＭがある
場合には、この面積減少率はさらに顕著になる。 （第２の実施形態）図２は本発明の第２の実施形態を説
明するためのもので、昇圧回路１と振幅拡大オシレータ
２の具体的な回路構成を示している。昇圧回路１は、昇
圧セル３を２段に接続して構成される。昇圧セル３は、
ｎＭＯＳトランジスタＱn1，ｐＭＯＳトランジスタＱp2
からなるインバータと、転送トランジスタとしてのｎＭ
ＯＳトランジスタＱn3，Ｑn4、及びＭＯＳキャパシタＣ
n からなる。そして、昇圧回路１の入力電源は全て、電
源電圧ＶCC（例えば５Ｖ）より高い電圧ＶDD（例えば１
２Ｖ）となっている。
【００２６】振幅拡大オシレータ２は、リングオシレー
タ４とレベルシフタ５から構成されている。リングオシ
レータ４は、ＮＡＮＤゲート及びインバータ等からなる
周知の構成である。レベルシフタ５も、ｎＭＯＳトラン
ジスタＱn5，Ｑn6、ｐＭＯＳトランジスタＱp7，Ｑp8及
びインバータからなる周知の構成である。そして、振幅
拡大オシレータ２においては、レベルシフタ５のＱP7，
ＱP8に与えられる入力電源がＶDDであり、他は全てＶCC
となっている。
タ４とレベルシフタ５から構成されている。リングオシ
レータ４は、ＮＡＮＤゲート及びインバータ等からなる
周知の構成である。レベルシフタ５も、ｎＭＯＳトラン
ジスタＱn5，Ｑn6、ｐＭＯＳトランジスタＱp7，Ｑp8及
びインバータからなる周知の構成である。そして、振幅
拡大オシレータ２においては、レベルシフタ５のＱP7，
ＱP8に与えられる入力電源がＶDDであり、他は全てＶCC
となっている。
【００２７】なお、本実施形態においても電圧ＶDDは、
図示しないＤＣ−ＤＣコンバータにより電源電圧ＶCCを
変換して得られる電圧である。このような構成におい
て、入力信号Ｖinがローからハイになると、リングオシ
レータ４は発振し始め振幅ＶCCのクロックを発生する。
振幅ＶCCのクロックはレベルシフタ５に入力され、振幅
ＶDDのクロックＣＬＫ，ＣＬＫＢに変換される。これに
より、振幅拡大オシレータ２から振幅ＶDDのクロックＣ
ＬＫ，ＣＬＫＢが発生され、昇圧回路１に入力される。
そして、昇圧回路１では、振幅ＶDDのクロックＣＬＫ，
ＣＬＫＢを基に、２段の昇圧セル３によりＶDDを昇圧し
て書き換えのための高電圧（例えば２０Ｖ）を発生す
る。
図示しないＤＣ−ＤＣコンバータにより電源電圧ＶCCを
変換して得られる電圧である。このような構成におい
て、入力信号Ｖinがローからハイになると、リングオシ
レータ４は発振し始め振幅ＶCCのクロックを発生する。
振幅ＶCCのクロックはレベルシフタ５に入力され、振幅
ＶDDのクロックＣＬＫ，ＣＬＫＢに変換される。これに
より、振幅拡大オシレータ２から振幅ＶDDのクロックＣ
ＬＫ，ＣＬＫＢが発生され、昇圧回路１に入力される。
そして、昇圧回路１では、振幅ＶDDのクロックＣＬＫ，
ＣＬＫＢを基に、２段の昇圧セル３によりＶDDを昇圧し
て書き換えのための高電圧（例えば２０Ｖ）を発生す
る。
【００２８】本実施形態におても、ＥＥＰＲＯＭを含む
システム全体の消費電力は、高効率のＤＣ−ＤＣコンバ
ータと２段昇圧回路のため、電源電圧ＶCCから昇圧する
従来の昇圧回路の場合に比べて低くできる。また、従来
の場合と同じ供給電流を得るためのキャパシタを小さく
できるため、装置に占める昇圧回路の面積を極めて小さ
くできる。システム内に複数のＥＥＰＲＯＭがある場合
には、この面積減少率はさらに顕著になる。
システム全体の消費電力は、高効率のＤＣ−ＤＣコンバ
ータと２段昇圧回路のため、電源電圧ＶCCから昇圧する
従来の昇圧回路の場合に比べて低くできる。また、従来
の場合と同じ供給電流を得るためのキャパシタを小さく
できるため、装置に占める昇圧回路の面積を極めて小さ
くできる。システム内に複数のＥＥＰＲＯＭがある場合
には、この面積減少率はさらに顕著になる。
【００２９】なお、昇圧回路における昇圧セルの段数は
２段に限定されるものではなく、仕様に応じて適宜変更
可能である。 （第３の実施形態）図３は本発明の第３の実施形態を説
明するためのもので、昇圧回路１と振幅拡大オシレータ
２の具体的な回路構成を示している。なお、図２と同一
部分には同一符号を付して、その詳しい説明は省略す
る。
２段に限定されるものではなく、仕様に応じて適宜変更
可能である。 （第３の実施形態）図３は本発明の第３の実施形態を説
明するためのもので、昇圧回路１と振幅拡大オシレータ
２の具体的な回路構成を示している。なお、図２と同一
部分には同一符号を付して、その詳しい説明は省略す
る。
【００３０】本実施形態が第２の実施形態と異なる点
は、昇圧セル３内における転送トランジスタとキャパシ
タに、ｎチャネルトランジスタＱn3，Ｑn4，Ｃn の代わ
りに、ｐチャネルトランジスタＱp3，Ｑp4，Ｃp を用い
たことである。これによって、負電圧を発生できる。
は、昇圧セル３内における転送トランジスタとキャパシ
タに、ｎチャネルトランジスタＱn3，Ｑn4，Ｃn の代わ
りに、ｐチャネルトランジスタＱp3，Ｑp4，Ｃp を用い
たことである。これによって、負電圧を発生できる。
【００３１】本実施形態においても、ＥＥＰＲＯＭを含
むシステム全体の消費電力は、高効率のＤＣ−ＤＣコン
バータと２段昇圧回路のため、電源電圧ＶCCから昇圧す
る従来の昇圧回路の場合に比べて低くできる。また、従
来の場合と同じ供給電流を得るためのキャパシタを小さ
くできるため、装置に占める昇圧回路の面積を極めて小
さくできる。システム内に複数のＥＥＰＲＯＭがある場
合には、この面積減少率はさらに顕著になる。
むシステム全体の消費電力は、高効率のＤＣ−ＤＣコン
バータと２段昇圧回路のため、電源電圧ＶCCから昇圧す
る従来の昇圧回路の場合に比べて低くできる。また、従
来の場合と同じ供給電流を得るためのキャパシタを小さ
くできるため、装置に占める昇圧回路の面積を極めて小
さくできる。システム内に複数のＥＥＰＲＯＭがある場
合には、この面積減少率はさらに顕著になる。
【００３２】なお、昇圧回路における昇圧セルの段数は
２段に限定されるものではなく、仕様に応じて適宜変更
可能である。 （第４の実施形態）図４は、本発明の第４の実施形態に
係わるＮＡＮＤ型ＥＥＰＲＯＭの基本構成を示すブロッ
ク図である。本実施形態は、昇圧回路部以外の具体的構
成例を示したもので、実質的には第１〜第３の実施形態
と同様である。
２段に限定されるものではなく、仕様に応じて適宜変更
可能である。 （第４の実施形態）図４は、本発明の第４の実施形態に
係わるＮＡＮＤ型ＥＥＰＲＯＭの基本構成を示すブロッ
ク図である。本実施形態は、昇圧回路部以外の具体的構
成例を示したもので、実質的には第１〜第３の実施形態
と同様である。
【００３３】ＮＡＮＤセルからなるメモリセルアレイ４
１に対して、データ書き込み，読み出しを行うためのビ
ット線制御回路４２が設けられている。このビット線制
御回路４２は、データ入出力バッファ４３につながり、
アドレスバッファ４４からのアドレス信号を受けるカラ
ムコーダ４５の出力を入力として受けるようになってい
る。また、メモリセルアレイ４１に対して、制御ゲート
及び選択ゲートを制御するためのワード線駆動回路４６
が設けられ、このワード線駆動回路４６はロウデコーダ
４７の出力を入力として受けるようになっている。さら
に、メモリセルアレイ４１が形成されるｐ型基板（又は
ｐ型ウェル）の電位を制御するための基板電位制御回路
４８が設けられている。
１に対して、データ書き込み，読み出しを行うためのビ
ット線制御回路４２が設けられている。このビット線制
御回路４２は、データ入出力バッファ４３につながり、
アドレスバッファ４４からのアドレス信号を受けるカラ
ムコーダ４５の出力を入力として受けるようになってい
る。また、メモリセルアレイ４１に対して、制御ゲート
及び選択ゲートを制御するためのワード線駆動回路４６
が設けられ、このワード線駆動回路４６はロウデコーダ
４７の出力を入力として受けるようになっている。さら
に、メモリセルアレイ４１が形成されるｐ型基板（又は
ｐ型ウェル）の電位を制御するための基板電位制御回路
４８が設けられている。
【００３４】ここまでの構成はメモリ本体部であり、本
実施形態ではこれに加え、第１〜第３の実施形態で説明
したような昇圧回路１及び振幅拡大オシレータ２が設け
られている。これら昇圧回路１及び振幅拡大オシレータ
２には、ＤＣ−ＤＣコンバータ等による高電圧ＶDDが入
力される。そして、昇圧回路１で得られる高電圧ＶPP
（＞ＶDD）は、メモリセルのデータ書き換え時にワード
線駆動回路４６、ビット線制御回路４２、基板電位制御
回路４８に入力される。またこれらの高電圧は、入力さ
れたアドレスに応じて選択されるローデコーダ４７とカ
ラムデコーダ４５によって、メモリセルのゲート，ソー
ス，ドレイン，基板に印加される。
実施形態ではこれに加え、第１〜第３の実施形態で説明
したような昇圧回路１及び振幅拡大オシレータ２が設け
られている。これら昇圧回路１及び振幅拡大オシレータ
２には、ＤＣ−ＤＣコンバータ等による高電圧ＶDDが入
力される。そして、昇圧回路１で得られる高電圧ＶPP
（＞ＶDD）は、メモリセルのデータ書き換え時にワード
線駆動回路４６、ビット線制御回路４２、基板電位制御
回路４８に入力される。またこれらの高電圧は、入力さ
れたアドレスに応じて選択されるローデコーダ４７とカ
ラムデコーダ４５によって、メモリセルのゲート，ソー
ス，ドレイン，基板に印加される。
【００３５】このような構成であれば、昇圧回路部の消
費電力と面積を小さくできるので、従来に比べ消費電力
とチップ面積を小さくすることが可能となる。なお、本
実施形態に用いるＮＡＮＤ型のメモリセルアレイの具体
的構成例を以下に説明しておく。図５（ａ）（ｂ）は、
メモリセルアレイ４１における一つのＮＡＮＤセル部分
の平面図と等価回路図であり、図６（ａ）（ｂ）はそれ
ぞれ図５（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図である。
素子分離酸化膜１２で囲まれたｐ型シリコン基板（又は
ｐ型ウェル）１１に、複数のＮＡＮＤセルからなるメモ
リセルアレイ４１が形成されている。一つのＮＡＮＤセ
ルに着目して説明すると本実施例では、８個のメモリセ
ルＭ１〜Ｍ８が直列接続されて一つのＮＡＮＤセルを構
成している。
費電力と面積を小さくできるので、従来に比べ消費電力
とチップ面積を小さくすることが可能となる。なお、本
実施形態に用いるＮＡＮＤ型のメモリセルアレイの具体
的構成例を以下に説明しておく。図５（ａ）（ｂ）は、
メモリセルアレイ４１における一つのＮＡＮＤセル部分
の平面図と等価回路図であり、図６（ａ）（ｂ）はそれ
ぞれ図５（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図である。
素子分離酸化膜１２で囲まれたｐ型シリコン基板（又は
ｐ型ウェル）１１に、複数のＮＡＮＤセルからなるメモ
リセルアレイ４１が形成されている。一つのＮＡＮＤセ
ルに着目して説明すると本実施例では、８個のメモリセ
ルＭ１〜Ｍ８が直列接続されて一つのＮＡＮＤセルを構
成している。
【００３６】メモリセルはそれぞれ、基板１１上にトン
ネル絶縁膜１３を介して浮遊ゲー１４（１４1 ，１４
2 ，…，１４8 ）が形成され、この上にゲート絶縁膜１
５を介して制御ゲート１６（１６1 ，１６2 ，…，１６
8 ）が形成されて、構成されている。これらのメモリセ
ルのソース・ドレインであるｎ型拡散層１９は、隣接す
るもの同士共用する形で、メモリセルが直列接続されて
いる。
ネル絶縁膜１３を介して浮遊ゲー１４（１４1 ，１４
2 ，…，１４8 ）が形成され、この上にゲート絶縁膜１
５を介して制御ゲート１６（１６1 ，１６2 ，…，１６
8 ）が形成されて、構成されている。これらのメモリセ
ルのソース・ドレインであるｎ型拡散層１９は、隣接す
るもの同士共用する形で、メモリセルが直列接続されて
いる。
【００３７】ＮＡＮＤセルのドレイン側，ソース側には
それぞれ、メモリセルの浮遊ゲート，制御ゲートと同時
に形成された選択ゲート１４9 ，１６9 及び１４10，１
６10が設けられている。素子形成された基板上はＣＶＤ
酸化膜１７により覆われ、この上にビット線１８が配設
されている。ビット線１８はＮＡＮＤセルの一端のドレ
イン側拡散層１９にコンタクトされている。行方向に並
ぶＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート
線ＣＧ1 ，ＣＧ2 ，…，ＣＧ8 として配設されている。
これら制御ゲート線は、ワード線となる。選択ゲート１
４9 ，１６9 及び１４10，１６10もそれぞれ行方向に連
続的に選択ゲートＳＧ１，ＳＧ２として配設されてい
る。
それぞれ、メモリセルの浮遊ゲート，制御ゲートと同時
に形成された選択ゲート１４9 ，１６9 及び１４10，１
６10が設けられている。素子形成された基板上はＣＶＤ
酸化膜１７により覆われ、この上にビット線１８が配設
されている。ビット線１８はＮＡＮＤセルの一端のドレ
イン側拡散層１９にコンタクトされている。行方向に並
ぶＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート
線ＣＧ1 ，ＣＧ2 ，…，ＣＧ8 として配設されている。
これら制御ゲート線は、ワード線となる。選択ゲート１
４9 ，１６9 及び１４10，１６10もそれぞれ行方向に連
続的に選択ゲートＳＧ１，ＳＧ２として配設されてい
る。
【００３８】図７は、このようなＮＡＮＤセルがマトリ
クス配列されたメモリセルアレイ４１の等価回路を示し
ている。 （第５の実施形態）図８は、本発明の第５の実施形態に
係わる記憶システムの基本構成を示すブロック図であ
る。
クス配列されたメモリセルアレイ４１の等価回路を示し
ている。 （第５の実施形態）図８は、本発明の第５の実施形態に
係わる記憶システムの基本構成を示すブロック図であ
る。
【００３９】システム内には、ＣＰＵ８１の下に駆動さ
れるＤＣ−ＤＣコンバータ８２と共に、複数のＮＡＮＤ
型ＥＥＰＲＯＭ８３が設けられている。ＤＣ−Ｃコンバ
ータ８２は、電源電圧ＶCC（例えば５Ｖ）からＶDD（例
えば１２Ｖ）を発生するものである。ＥＥＰＲＯＭ８３
は、先の実施形態で説明したように、メモリセルのデー
タ書き換え時に高電圧ＶPP（例えば２０Ｖ）を出力する
ために、昇圧回路１と振幅拡大オシレータ２が設けられ
たものである。
れるＤＣ−ＤＣコンバータ８２と共に、複数のＮＡＮＤ
型ＥＥＰＲＯＭ８３が設けられている。ＤＣ−Ｃコンバ
ータ８２は、電源電圧ＶCC（例えば５Ｖ）からＶDD（例
えば１２Ｖ）を発生するものである。ＥＥＰＲＯＭ８３
は、先の実施形態で説明したように、メモリセルのデー
タ書き換え時に高電圧ＶPP（例えば２０Ｖ）を出力する
ために、昇圧回路１と振幅拡大オシレータ２が設けられ
たものである。
【００４０】ここで、ＣＰＵ８１は本システム内に設け
られたものであってもよいし、外部のコンピュータシス
テム等に設けられたものであってもよい。本システムを
外部記憶装置として用いる場合、ＣＰＵ８１はコンピュ
ータ側のＣＰＵを意味することになる。
られたものであってもよいし、外部のコンピュータシス
テム等に設けられたものであってもよい。本システムを
外部記憶装置として用いる場合、ＣＰＵ８１はコンピュ
ータ側のＣＰＵを意味することになる。
【００４１】本実施形態の構成は、ＥＥＰＲＯＭ８３以
外はＮＯＲ型ＥＥＰＲＯＭを用いた記憶システムと基本
的に同じである。逆に言えば、ＮＡＮＤ型ＥＥＰＲＯＭ
を第４の実施形態で説明したように構成すれば、従来の
ＮＯＲ型ＥＥＰＲＯＭを用いた記憶システムの基本構成
を変えることなく、ＮＯＲ型ＥＥＰＲＯＭチップをＮＡ
ＮＤ型ＥＥＰＲＯＭチップを差し替えることができる。
外はＮＯＲ型ＥＥＰＲＯＭを用いた記憶システムと基本
的に同じである。逆に言えば、ＮＡＮＤ型ＥＥＰＲＯＭ
を第４の実施形態で説明したように構成すれば、従来の
ＮＯＲ型ＥＥＰＲＯＭを用いた記憶システムの基本構成
を変えることなく、ＮＯＲ型ＥＥＰＲＯＭチップをＮＡ
ＮＤ型ＥＥＰＲＯＭチップを差し替えることができる。
【００４２】そしてこの場合、ＥＥＰＲＯＭ８３内の昇
圧回路部によりＤＣ−ＤＣコンバータ８２の出力電圧Ｖ
DDを基に昇圧回路部によりメモリセルのデータ書き換え
のための高電圧ＶPPを得ているため、電源電圧ＶCCが低
下しても書き換えのための高電圧ＶPPを得ることがで
き、かつシステム全体の消費電力を低くすることが可能
となる。これは、外部記憶装置として用いるメモリカー
ドにおいて、ＮＯＲ型ＥＥＰＲＯＭからなるメモリカー
ドの代わりにＮＡＮＤ型ＥＥＰＲＯＭからなるメモリカ
ードをそのまま差し替え使用できることを意味し、その
有用性は極めて大である。
圧回路部によりＤＣ−ＤＣコンバータ８２の出力電圧Ｖ
DDを基に昇圧回路部によりメモリセルのデータ書き換え
のための高電圧ＶPPを得ているため、電源電圧ＶCCが低
下しても書き換えのための高電圧ＶPPを得ることがで
き、かつシステム全体の消費電力を低くすることが可能
となる。これは、外部記憶装置として用いるメモリカー
ドにおいて、ＮＯＲ型ＥＥＰＲＯＭからなるメモリカー
ドの代わりにＮＡＮＤ型ＥＥＰＲＯＭからなるメモリカ
ードをそのまま差し替え使用できることを意味し、その
有用性は極めて大である。
【００４３】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態ではＥＥＰＲＯＭとして
ＮＡＮＤ型を例にとったが、これに限らずメモリセルデ
ータのデータ書き換え時に昇圧電位を必要とする、ＡＮ
Ｄ型（K.Kume et al. ;IEDMTech. Dig., Dec. 1992, p
p.991-993 ）やＤＩＮＯＲ型（S.Kobayashi et al. ;IS
SCC Tech. Dig., 1995, pp.122）に適用することも可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
されるものではない。実施形態ではＥＥＰＲＯＭとして
ＮＡＮＤ型を例にとったが、これに限らずメモリセルデ
ータのデータ書き換え時に昇圧電位を必要とする、ＡＮ
Ｄ型（K.Kume et al. ;IEDMTech. Dig., Dec. 1992, p
p.991-993 ）やＤＩＮＯＲ型（S.Kobayashi et al. ;IS
SCC Tech. Dig., 1995, pp.122）に適用することも可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
【００４４】
【発明の効果】以上詳述したように本発明によれば、Ｄ
Ｃ−ＤＣコンバータ等により得られた、電源電圧（第１
の電圧）よりも高い第２の電圧を基に、昇圧回路により
メモリセルのデータ書き換えのための高電圧を得ること
により、電源電圧が低下しても書き換えのための高電圧
を得ることができ、かつシステム全体の消費電力を低く
できる不揮発性半導体記憶装置、及びこれを用いた記憶
システムを実現することが可能となる。
Ｃ−ＤＣコンバータ等により得られた、電源電圧（第１
の電圧）よりも高い第２の電圧を基に、昇圧回路により
メモリセルのデータ書き換えのための高電圧を得ること
により、電源電圧が低下しても書き換えのための高電圧
を得ることができ、かつシステム全体の消費電力を低く
できる不揮発性半導体記憶装置、及びこれを用いた記憶
システムを実現することが可能となる。
【図１】第１の実施形態に係わるＮＡＮＤ型ＥＥＰＲＯ
Ｍの昇圧回路部を示すブロック図。
Ｍの昇圧回路部を示すブロック図。
【図２】第２の実施形態における昇圧回路と振幅拡大オ
シレータの具体的な回路構成を示す図。
シレータの具体的な回路構成を示す図。
【図３】第３の実施形態における昇圧回路と振幅拡大オ
シレータの具体的な回路構成を示す図。
シレータの具体的な回路構成を示す図。
【図４】第４の実施形態に係わるＮＡＮＤ型ＥＥＰＲＯ
Ｍの基本構成を示すブロック図。
Ｍの基本構成を示すブロック図。
【図５】第４の実施形態におけるメモリセルアレイの一
つのＮＡＮＤセル部分の平面図と等価回路図。
つのＮＡＮＤセル部分の平面図と等価回路図。
【図６】図５（ａ）の矢視Ａ−Ａ′及びＢ−Ｂ′断面図
である。
である。
【図７】ＮＡＮＤセルがマトリクス配列されたメモリセ
ルアレイの等価回路図。
ルアレイの等価回路図。
【図８】第５の実施形態に係わる記憶システムの基本構
成を示すブロック図。
成を示すブロック図。
【図９】従来の単一電源ＥＥＰＲＯＭに用いられる昇圧
回路部を示すブロック図。
回路部を示すブロック図。
１…昇圧回路 ２…振幅拡大オシレータ ３…昇圧セル ４…リングオシレータ ５…レベルシフタ ４１…メモリセルアレイ ４２…ビット線制御回路 ４３…データ入出力バッファ ４４…アドレスバッファ ４５…カラムデコーダ ４６…ワード線駆動回路 ４７…ローデコーダ ４８…基板電位制御回路 ８１…ＣＰＵ ８２…ＤＣ−ＤＣコンバータ ８３…ＮＡＮＤ型ＥＥＰＲＯＭ
Claims (5)
- 【請求項１】電気的書き換え可能な不揮発性メモリセル
からなるメモリセルアレイと、メモリセルの書き換えの
ための電圧を発生するために入力電圧を昇圧する昇圧回
路とを備えた不揮発性半導体記憶装置であって、 前記昇圧回路は、電源からの第１の電圧よりも高い第２
の電圧で駆動されるもので、かつ第２の電圧振幅のクロ
ックが入力されるものであることを特徴とする不揮発性
半導体記憶装置。 - 【請求項２】電気的書き換え可能な不揮発性メモリセル
からなるメモリセルアレイと、所定の電圧振幅のクロッ
クを出力する振幅拡大オシレータと、入力電圧を昇圧す
る昇圧回路とを備えた不揮発性半導体記憶装置であっ
て、 前記振幅拡大オシレータは、電源からの第１の電圧及び
第１の電圧よりも高い第２の電圧で駆動されて第２の電
圧振幅のクロックを出力するものであり、前記昇圧回路
は、第２の電圧振幅のクロックを入力して第２の電圧で
駆動されるものであることを特徴とする不揮発性半導体
記憶装置。 - 【請求項３】前記昇圧回路は、前記メモリセルの書き換
えのために第２の電圧よりも高い高電圧を発生するもの
であることを特徴とする請求項１又は２記載の不揮発性
半導体記憶装置。 - 【請求項４】前記書き換えのための高電圧は負電圧であ
り、その絶対値が第２の電圧の絶対値よりも大きいこと
を特徴とする請求項３記載の不揮発性半導体記憶装置。 - 【請求項５】電気的書き換え可能な不揮発性メモリセル
からなるメモリセルアレイと、電源電圧をそれよりも高
い第２の電圧に変換するＤＣ−ＤＣコンバータと、電源
からの第１の電圧及び第２の電圧で駆動されて第２の電
圧振幅のクロックを出力する振幅拡大オシレータと、第
２の電圧振幅のクロックを入力して第２の電圧で駆動さ
れ、前記メモリセルの書き換えのための電圧を発生する
昇圧回路とを具備してなることを特徴とする記憶システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29558095A JPH09139093A (ja) | 1995-11-14 | 1995-11-14 | 不揮発性半導体記憶装置及び記憶システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29558095A JPH09139093A (ja) | 1995-11-14 | 1995-11-14 | 不揮発性半導体記憶装置及び記憶システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139093A true JPH09139093A (ja) | 1997-05-27 |
Family
ID=17822477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29558095A Pending JPH09139093A (ja) | 1995-11-14 | 1995-11-14 | 不揮発性半導体記憶装置及び記憶システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000030505A (ko) * | 2000-03-04 | 2000-06-05 | 김태진 | 반도체장치의 승압회로 |
-
1995
- 1995-11-14 JP JP29558095A patent/JPH09139093A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000030505A (ko) * | 2000-03-04 | 2000-06-05 | 김태진 | 반도체장치의 승압회로 |
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