JP3182917B2 - 負電圧バイアス回路及び半導体記憶装置 - Google Patents

負電圧バイアス回路及び半導体記憶装置

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JP3182917B2 JP25659492A JP25659492A JP3182917B2 JP 3182917 B2 JP3182917 B2 JP 3182917B2 JP 25659492 A JP25659492 A JP 25659492A JP 25659492 A JP25659492 A JP 25659492A JP 3182917 B2 JP3182917 B2 JP 3182917B2
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    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、負電圧を出力する負電
圧バイアス回路及び負電圧バイアス回路を備えて構成さ
れる半導体記憶装置に関する。
【０００２】
【従来の技術】近年、注目されている半導体記憶装置
に、フラッシュ・メモリと呼ばれるものがある。このフ
ラッシュ・メモリは、電気的な消去及び書込みが可能な
ＲＯＭ（Electrically Erasable and Programmable Rea
d Only Memory）の一種であり、消去をトンネル電流、
書込みをアバランシェ・ブレーク・ダウンを利用して行
うとするものである。
【０００３】図１５は、かかるフラッシュ・メモリが備
えるメモリ・セル・トランジスタ（以下、セル・トラン
ジスタという）の概略的断面図であり、図中、１はＰ型
シリコン基板、２はｎ+拡散層からなるドレイン、３は
ｎ+拡散層からなるソース、４、５はゲート酸化膜、６
はワード線（コントロールゲート）、７はフローティン
グゲートである。
【０００４】従来、かかるセル・トランジスタにおい
て、消去は、ドレイン２を開放とし、ワード線６に０
［Ｖ］、ソース３に１２［Ｖ］を印加し、ソース３とフ
ローティングゲート７との間のトンネル電流を利用して
行われていた。
【０００５】しかし、近年、大容量化や、セル・トラン
ジスタの信頼性や、単一電源化などの問題から、消去方
式として、図１６に示すように、ドレイン２及びソース
３を開放とし、ワード線６に負電圧、基板１に０［Ｖ］
あるいは数［Ｖ］を印加し、基板１とフローティングゲ
ート７との間のトンネル電流を利用して行うチャネル消
去方式が提案されている。
【０００６】
【発明が解決しようとする課題】ここに、ワード線６に
負電圧を印加する方法として、従来、ロウデコーダを介
してワード線６に負電圧を印加する方法が提案されてい
るが、この負電圧印加方法を採用する場合には、回路構
成が複雑となり、回路規模が大きくなってしまうという
問題点があった。
【０００７】本発明は、かかる点に鑑み、回路構成が簡
単で、フラッシュ・メモリなど、負電圧バイアス回路を
必要とする半導体記憶装置に有用な負電圧バイアス回路
及びこの負電圧バイアス回路の利用例たる半導体記憶装
置を提供することを目的とする。
【０００８】
【課題を解決するための手段】図１は本発明の負電圧バ
イアス回路の原理説明図であり、１０はキャパシタ、１
１、１２はｐチャネルＭＩＳ（metal insulator semico
nductor）電界効果トランジスタ（以下、ｐＭＩＳトラ
ンジスタという）、１３は負電圧ＶＢＢを供給する電圧
線、１４は負電圧ＶＢＢが出力される負電圧出力端であ
り、負電圧出力動作時、キャパシタ１０の一端にクロッ
クパルスＣＬＫが供給される。
【０００９】即ち、本発明による負電圧バイアス回路
は、負電圧出力動作時、一端１０ＡにクロックパルスＣ
ＬＫが供給されるキャパシタ１０と、ドレインを負電圧
出力端１４に接続され、ゲート及びソースをキャパシタ
１０の他端１０Ｂに接続されたｐＭＩＳトランジスタ１
１と、ドレインをｐＭＩＳトランジスタ１１のソースに
接続され、ゲートを負電圧出力端１４に接続され、ソー
スに負電圧ＶＢＢが印加されるｐＭＩＳトランジスタ１
２とを備えて構成される。
【００１０】また、本発明の半導体記憶装置は、図３に
示すように、本発明の負電圧バイアス回路をセル・トラ
ンジスタを選択するワード線ＷＬを負電圧にバイアスす
る負電圧バイアス回路に使用するというものである。
【００１１】
【作用】本発明による負電圧バイアス回路においては、
キャパシタ１０の一端１０Ａに図２Ａに示すようなクロ
ックパルスＣＬＫが印加されると、ノード１５のレベル
及び負電圧出力端１４のレベルは、ぞれぞれ、図２Ｂ及
び図２Ｃに示すように変化し、負電圧出力端１４は、負
電圧ＶＢＢに引かれ、負電圧ＶＢＢが印加された状態と
なる。
【００１２】即ち、キャパシタ１０の一端１０Ａに印加
されるクロックパルスＣＬＫが「Ｈ」から「Ｌ」に反転
すると、ノード１５のレベルは容量結合により下がる。
この結果、ｐＭＩＳトランジスタ１１＝ＯＮとなり、負
電圧出力端１４のレベルと、ノード１５のレベルとが等
しくなるまで、負電圧出力端１４からノード１５に電荷
が移動する。
【００１３】次に、クロックパルスＣＬＫが「Ｌ」から
「Ｈ」に反転すると、ノード１５のレベルは容量結合に
より上がり、この結果、ｐＭＩＳトランジスタ１１＝Ｏ
ＦＦ、ｐＭＩＳトランジスタ１２＝ＯＮとなり、ノード
１５と電圧線１３とのレベル差がｐＭＩＳトランジスタ
１２のスレッショルド電圧に等しくなるまで、ノード１
５から電圧線１３に電荷が移動する。
【００１４】以上の動作が繰り返されて、負電圧出力端
１４は、負電圧ＶＢＢに引かれ、負電圧ＶＢＢが印加さ
れた状態となる。更に、詳しく説明すると、本発明の負
電圧バイアス回路が正常に動作する条件は、ノード１５
の振幅をＶ15、ｐＭＩＳトランジスタ１１、１２のスレ
ッショルド電圧をＶT11、ＶT12とすれば、数１に示すよ
うになる。
【００１５】
【数１】
【００１６】ここに、負電圧出力端１４及びノード１５
のレベルが低くなるにつれて、いわゆるバックゲート効
果により、ＶT11、ＶT12は深くなり、ｐＭＩＳトランジ
スタ１１にエンハンスメント型のｐＭＩＳトランジスタ
を使用した場合、数１に示す条件式を満足しなくなる状
態が発生する場合がある。
【００１７】これに対して、ｐＭＩＳトランジスタ１１
としてデプリーション型のｐＭＩＳトランジスタを使用
する場合には、バックゲート効果によりＶT11、ＶT12が
深くなったとしても、数１に示す条件式を満足しなくな
る状態が生じることはない。したがって、ｐＭＩＳトラ
ンジスタ１１としては、デプリーション型のｐＭＩＳト
ランジスタを使用することが好適である。
【００１８】しかし、この場合には、ｐＭＩＳトランジ
スタ１１は、動作を開始した当初は常にＯＮ状態となる
ので、クロックパルスＣＬＫの「Ｌ」から「Ｈ」への立
ち上がり時間は、ｐＭＩＳトランジスタ１１の逆流電流
によりノード１５の振幅がｐＭＩＳトランジスタ１２の
スレッショルド電圧の絶対値以下にならないように十分
短くする必要がある。
【００１９】なお、負電圧出力端１４及びノード１５の
レベルがある程度、低くなると、ｐＭＩＳトランジスタ
１１のスレッショルド電圧はバックゲート効果により変
化し、ｐＭＩＳトランジスタ１１は、エンハンスメント
型のｐＭＩＳトランジスタとなり、これにより、このｐ
ＭＩＳトランジスタ１１による逆流電流がなくなり、ノ
ード１５から電圧線１３への電荷の移動は増加すること
になる。
【００２０】また、キャパシタ１０をエンハンスメント
型のｎチャネルＭＩＳ電界効果トランジスタ（以下、ｎ
ＭＩＳトランジスタという）で構成する場合には、ゲー
ト・ソース間の電圧は、殆どの場合、０［Ｖ］以下にな
り、その間は、チャネルが形成されない状態が生じる。
【００２１】ここに、チャネルが形成されない場合のＭ
ＩＳトランジスタのゲート容量は、チャネルが形成され
た場合の約３０パーセント程度になるため、キャパシタ
１０をエンハンスメント型のｎＭＩＳトランジスタで構
成することは、できないことではないが、好ましいこと
ではない。
【００２２】また、キャパシタ１０をエンハンスメント
型のｐＭＩＳトランジスタで構成する場合には、ゲート
・ソース間の電圧がｐＭＩＳトランジスタのスレッショ
ルド電圧以上になる期間が存在し、チャネルが形成され
ない場合が生じ、クロックパルスＣＬＫの振幅を効率良
くノード１５に伝達することができない。したがって、
キャパシタ１０をエンハンスメント型のｐＭＩＳトラン
ジスタで構成することも、できないことではないが、好
ましいことではない。
【００２３】また、キャパシタ１０をデプリーション型
のｎＭＩＳトランジスタで構成する場合には、ノード１
５のレベルがある値以下になると、ｎＭＩＳトランジス
タのゲート・ソース間の電圧がスレッショルド電圧以下
となり、チャネルが形成されない場合が生じ、クロック
パルスＣＬＫの振幅を効率良くノード１５に伝達するこ
とができなくなる。したがって、キャパシタ１０をデプ
リーション型のｎＭＩＳトランジスタで構成すること
も、できないことではないが、好ましいことではない。
【００２４】ここに、キャパシタ１０をデプリーション
型のｐＭＩＳトランジスタで構成する場合には、ノード
１５が取り得る如何なるレベルにおいても、ゲート・ソ
ース間の電圧がスレッショルド電圧以上になることはな
く、常にチャネルが形成されている状態となるので、ク
ロックパルスＣＬＫの振幅を効率良くノード１５に伝達
することができる。したがって、キャパシタ１０は、デ
プリーション型のｐＭＩＳトランジスタで構成すること
が好適である。
【００２５】また、負電圧出力動作時、ｐＭＩＳトラン
ジスタ１１、１２は、バックゲート効果によりカット・
オフするおそれがあるが、この場合、ｐＭＩＳトランジ
スタ１１、１２が形成されているウエル又は基板のバイ
アス電圧を接地電圧ＶＳＳとするように構成する場合に
は、ｐＭＩＳトランジスタ１１、１２のゲート酸化膜に
加わる電界が緩和され、バックゲート効果によりｐＭＩ
Ｓトランジスタ１１、１２がカット・オフするおそれを
回避することができる。
【００２６】なお、負電圧出力動作時以外の時にも、キ
ャパシタの一端１０ＡにクロックパスルＣＬＫを供給す
るようにし、負電圧出力動作時にのみ、ｐＭＩＳトラン
ジスタ１２のソースに負電圧ＶＢＢを印加し、負電圧出
力動作時以外の時には、ｐＭＩＳトランジスタ１２のソ
ースに接地電圧ＶＳＳを印加するようにしても、図１に
示す負電圧バイアス回路と同様の作用効果を得ることが
できる。
【００２７】
【実施例】以下、図４〜図１４を参照して、本発明の半
導体記憶装置の第１実施例〜第６実施例につき、本発明
の半導体記憶装置をフラッシュ・メモリに適用した場合
を例にして、本発明の負電圧バイアス回路の第１実施例
〜第６実施例を含めて説明する。
【００２８】第１実施例・・図４〜図７図４は本発明の
半導体記憶装置の第１実施例の要部を示すブロック図で
あり、１９はチップ本体、２０はパッド、２１はＶＣＣ
（電源電圧）電源回路、２２はＶＰＰ（書込み用の高電
圧）電源回路、２３は内部制御用のタイマ、２４はロウ
アドレスバッファ・プリデコーダ、２５はロウデコーダ
電源回路、２６はクロック信号発生回路である。
【００２９】また、２７、２８は制御回路、２９は負電
圧発生回路、３０はセル・トランジスタが配列されてな
るセルアレイを分割してなるブロック、３１はブロック
３０を区分するセクタと呼ばれる領域、３２はロウデコ
ーダ、３３は負電圧バイアス回路群である。
【００３０】また、３４はコラム電源回路、３５はコラ
ムアドレスバッファ・プリデコーダ回路、３６はコラム
デコーダ、３７はコラムゲート、３８はセンスアンプ、
３９はデータ出力バッファ、４０はデータ入力バッフ
ァ、４１は書込み回路、４２はコマンド制御回路であ
る。
【００３１】また、図５は、図４の一部分を具体的に示
す回路図であり、１６、１７はロウアドレスバッファ・
プリデコーダ２４（図４参照）中の一部のプリデコー
ダ、４３はロウデコーダ３２（図４参照）の一部分であ
り、４４1〜４４4はＮＡＮＤ回路、４５1〜４５4はＥｘ
−ＮＯＲ回路(排他的ＮＯＲ回路）である。
【００３２】また、４６1〜４６4はｐチャネルＭＯＳ
（metal oxide semiconductor）電界効果トランジスタ
（以下、ｐＭＯＳトランジスタという）、ＥＲＡＳＥは
消去信号であり、この消去信号ＥＲＡＳＥは、読出し時
及び書込み時には「Ｌ」とされ、消去時には「Ｈ」とさ
れる。
【００３３】また、３１1は前述したセクタ３１の１個
であり、このセクタ３１1において、４８11〜４８4nは
セル・トランジスタ、ＷＬ1〜ＷＬ4はワード線、Ｂ
Ｌ1、ＢＬ2、ＢＬnはビット線である。なお、セル・ト
ランジスタ４８11〜４８4nは図１５に示すと同様に構成
されている。
【００３４】また、４９は負電圧バイアス回路群３３
（図４参照）を構成する負電圧バイアス回路（本発明の
負電圧バイアス回路の第１実施例）であり、５０はＡＮ
Ｄ回路、５１はＮＯＲ回路であり、ＮＯＲ回路５１に
は、図７Ａに示すクロックパルスＣＬＫが入力される。
【００３５】また、５２1〜５２4はデプリーション型の
ｐＭＯＳトランジスタからなるキャパシタ、５３1〜５
３4はデプリーション型のｐＭＯＳトランジスタ、５４1
〜５４4はエンハンスメント型のｐＭＯＳトランジスタ
である。
【００３６】また、５５は、消去時には負電圧ＶＢＢを
供給し、読出し時及び書込み時には接地電圧ＶＳＳを供
給する電圧線であり、消去時、ｐＭＯＳトランジスタ５
４1〜５４4のソースには負電圧ＶＢＢが印加され、読出
し時及び書込み時、ｐＭＯＳトランジスタ５４1〜５４4
のソースには接地電圧ＶＳＳが印加される。
【００３７】また、図６は、プリデコーダ１６、１７と
ロウデコーダ４３を構成するＮＡＮＤ回路４４1〜４４
12との接続関係を示す回路図であり、１８1〜１８4はプ
リデコーダ１６から導出されている信号線の一部、１８
5〜１８7はプリデコーダ１７から導出されている信号線
の一部、４４5〜４４8はセクタ３１2に対応して設けら
れているＮＡＮＤ回路、４４9〜４４12はセクタ３１3に
対応して設けられているＮＡＮＤ回路である。
【００３８】ここに、読出し時及び書込み時、セクタ３
１1〜３１3のワード線のいずれかが選択される場合に
は、プリデコーダ１６は、信号線１８1〜１８4のいずれ
か１本を「Ｈ」、残りを「Ｌ」とし、プリデコーダ１７
は、信号線１８5〜１８7のいずれか１本を「Ｈ」、残り
を「Ｌ」とし、選択すべきワード線に対応したＮＡＮＤ
回路の出力を「Ｌ」、その他のＮＡＮＤ回路の出力を
「Ｈ」にする。
【００３９】また、消去時、セクタ３１1〜３１3のいず
れかが選択される場合には、プリデコーダ１６は、信号
線１８1〜１８4の全てを「Ｈ」、プリデコーダ１７は、
信号線１８5〜１８7のいずれか１本を「Ｈ」、残りを
「Ｌ」とし、選択すべきセクタのワード線に対応して設
けられているＮＡＮＤ回路の出力が「Ｌ」、その他のＮ
ＡＮＤ回路の出力が「Ｈ」とされる。
【００４０】また、この第１実施例では、図５におい
て、読出し時、消去信号ＥＲＡＳＥ＝「Ｌ」とされる。
ここに、例えば、ワード線ＷＬ1が選択される場合に
は、ＮＡＮＤ回路４４1の出力＝「Ｌ」、ＮＡＮＤ回路
４４2〜４４3の出力＝「Ｈ」とされて、ワード線ＷＬ1
＝「Ｈ」、ワード線ＷＬ2〜ＷＬ4＝「Ｌ」とされる。
【００４１】この結果、ＡＮＤ回路５０の出力＝「Ｌ」
となり、ＮＯＲ回路５１はクロックパルスＣＬＫを通過
させるが、この場合、電圧線５５は、接地電圧ＶＳＳを
供給するので、キャパシタ５２1〜５２4及びｐＭＯＳト
ランジスタ５３1〜５３4、５４1〜５４4からなる回路
は、ワード線ＷＬ1〜ＷＬ4を負電圧ＶＢＢに引くための
動作を行うことはない。
【００４２】これに対して、消去時には、消去信号ＥＲ
ＡＳＥ＝「Ｈ」とされると共に、ｐＭＯＳトランジスタ
５４1〜５４4のソースには、電圧線５５を介して、接地
電圧ＶＳＳに代わり、負電圧ＶＢＢが印加される。
【００４３】ここに、例えば、ワード線ＷＬ1〜ＷＬ4が
非選択とされる場合、即ち、セル・トランジス４８11〜
４８4nについて、消去が行われない場合には、ＮＡＮＤ
回路４４1〜４４4の出力＝「Ｈ」とされる。
【００４４】したがって、この場合、ワード線ＷＬ1〜
ＷＬ4＝「Ｈ」、ＡＮＤ回路５０の出力＝「Ｈ」とさ
れ、ＮＯＲ回路５１の出力は常に「Ｌ」とされ、クロッ
クパルスＣＬＫのＮＯＲ回路５１の通過は遮断され、ワ
ード線ＷＬ1〜ＷＬ4は「Ｈ」を維持される。
【００４５】他方、ワード線ＷＬ1〜ＷＬ4が選択される
場合には、即ち、セル・トランジスタ４８11〜４８4nに
ついて、消去が行われる場合には、プリデコーダ１６、
１７によりセクタ３１1が選択され、ＮＡＮＤ回路４４1
〜４４4の出力は「Ｌ」とされる。
【００４６】この場合において、ワード線ＷＬ1＝
「Ｌ」であった場合には、ｐＭＯＳトランジスタ４６1
＝ＯＦＦとなるので、ワード線ＷＬ1＝「Ｌ」を維持
し、ワード線ＷＬ1＝「Ｈ」であった場合には、ｐＭＯ
Ｓトランジスタ４６1＝ＯＮとなるので、ワード線ＷＬ1
＝「Ｌ」に反転する。
【００４７】この結果、この場合には、ＡＮＤ回路５０
の出力＝「Ｌ」となり、ＮＯＲ回路５１はクロックＣＬ
Ｋを反転して通過させることになるので、ノード５６の
レベル及びワード線ＷＬ1〜ＷＬ4のレベルは、それぞ
れ、図７Ｂ及び図７Ｃに示すようになる。
【００４８】このようにして、ワード線ＷＬ1〜ＷＬ
4は、負電圧ＶＢＢに引かれ、負電圧ＶＢＢが印加され
た状態となる。したがって、ワード線ＷＬ1〜ＷＬ4に接
続されているセル・トランジスタ４８11〜４８4nについ
て、チャネル消去を行うことができる。
【００４９】ここに、この第１実施例によれば、消去
時、選択されたワード線に負電圧ＶＢＢを印加すべき負
電圧バイアス回路４９を簡単な回路で構成しているの
で、全体として簡単な回路でチャネル消去を行うことが
できる。
【００５０】しかも、ｐＭＯＳトランジスタ５３1〜５
３4としてデプリーション型のｐＭＯＳトランジスタを
使用しているので、バックゲート効果により、ｐＭＯＳ
トランジスタ５３1〜５３4、５４1〜５４4のスレッショ
ルド電圧が深くなっても、負電圧バイアス回路４９の正
常な動作を確保することができる。
【００５１】また、キャパシタ５２1〜５２4はデプリー
ション型のｐＭＯＳトランジスタで構成しているので、
ノード５７1〜５７4が取り得る如何なるレベルにおいて
も、キャパシタ５２1〜５２4のゲート・ソース間の電圧
がスレッショルド電圧以上になることはなく、常にチャ
ネルが形成されている状態とすることができるので、ク
ロックパルスＣＬＫの振幅を効率良くノード５７1〜５
７4に伝達することができる。
【００５２】第２実施例・・図８、図９ 図８は本発明の半導体記憶装置の第２実施例の要部を示
す回路図であり、この第２実施例は、図５に示す２入力
のＮＯＲ回路５１の代わりに、３入力のＮＯＲ回路５８
を設け、このＮＯＲ回路５８にＡＮＤ回路５０の出力、
クロックパルスＣＬＫ及び消去時のみ「Ｌ」となる選択
信号ＳＬを供給すると共に、電圧線５５には負電圧ＶＢ
Ｂのみを供給させるようにし、その他については、図５
に示す負電圧バイアス回路４９と同様に構成した負電圧
バイアス回路４９Ａを設け、その他については、図５に
示す第１実施例と同様に構成したものである。
【００５３】図９は、セル４８11〜４８4nについて消去
を行うために、ＮＡＮＤ回路４４1の出力＝「Ｌ」、Ｎ
ＡＮＤ回路４４2〜４４4の出力＝「Ｈ」とされた場合に
おける第２実施例の動作を説明するための波形図であ
り、図９Ａは選択信号ＳＬ、図９ＢはクロックパルスＣ
ＬＫ、図９Ｃはノード５６のレベル、図９Ｄはワード線
ＷＬ1〜ＷＬ4のレベルを示している。
【００５４】この第２実施例においても、第１実施例と
同様に、消去時、選択されたワード線に負電圧を印加す
べき負電圧バイアス回路４９Ａを簡単な回路で構成して
いるので、全体として簡単な回路でチャネル消去を行う
ことができる。
【００５５】また、第１実施例と同様に、バックゲート
効果により、ｐＭＯＳトランジスタ５３1〜５３4、５４
1〜５４4のスレッショルド電圧が深くなっても、負電圧
バイアス回路４９Ａの正常な動作を確保することがで
き、また、クロックパルスＣＬＫの振幅を効率良くノー
ド５７1〜５７4に伝達することもできる。
【００５６】第３実施例・・図１０ 図１０は本発明の半導体記憶装置の第３実施例の要部を
示す回路図であり、この第３実施例は、図５に示す第１
実施例が備える負電圧バイアス回路４９と回路構成の異
なる負電圧バイアス回路６０を設け、その他について
は、図５に示す第１実施例と同様に構成したものであ
る。
【００５７】この負電圧バイアス回路６０において、６
１はＡＮＤ回路、６２はＮＯＲ回路、６３はデプリーシ
ョン型のｐＭＯＳトランジスタからなるキャパシタ、６
４はデプリーション型のｐＭＯＳトランジスタ、６５、
６６1〜６６4はエンハンスメント型のｐＭＯＳトランジ
スタである。
【００５８】また、６７は消去時には、負電圧ＶＢＢを
供給し、読出し時及び書込み時には、接地電圧ＶＳＳを
供給する電圧線であり、消去時、ｐＭＯＳトランジスタ
６５のソースには負電圧ＶＢＢが印加され、読出し時及
び書込み時、ｐＭＯＳトランジスタ６５のソースには接
地電圧ＶＳＳが印加される。
【００５９】なお、ｐＭＯＳトランジスタ６６1〜６６4
は、読出し時、ワード線ＷＬ1〜ＷＬ4のいずれかが選択
され、この選択されたワード線が「Ｈ」とされた場合
に、これらワード線ＷＬ1〜ＷＬ4が短絡しないように設
けられたものである。
【００６０】この第３実施例においても、第１実施例と
同様に、消去時、選択されたワード線に負電圧を印加す
べき負電圧バイアス回路６０を簡単な回路で構成してい
るので、全体として簡単な回路でチャネル消去を行うこ
とができる。
【００６１】しかも、この第３実施例においても、ｐＭ
ＯＳトランジスタ６４として、デプリーション型のｐＭ
ＯＳトランジスタを使用しているので、バックゲート効
果により、ｐＭＯＳトランジスタ６４、６５のスレッシ
ョルド電圧が深くなっても、負電圧バイアス回路６０の
正常な動作を確保することができる。
【００６２】また、キャパシタ６３はデプリーション型
のｐＭＯＳトランジスタで構成されているので、ノード
６８が取り得る如何なるレベルにおいても、キャパシタ
６３のゲート・ソース間の電圧がスレッショルド電圧以
上になることはなく、常にチャネルが形成されているの
で、クロックパルスＣＬＫの振幅を効率良くノード６８
に伝達することができる。
【００６３】第４実施例・・図１１ 図１１は本発明の半導体記憶装置の第４実施例の要部を
示す回路図であり、この第４実施例は、図１０に示す２
入力のＮＯＲ回路６２の代わりに、３入力のＮＯＲ回路
６９を設け、このＮＯＲ回路６９にＡＮＤ回路６１の出
力、クロックパルスＣＬＫ及び消去時のみ「Ｌ」となる
選択信号ＳＬを供給すると共に、電圧線６７には負電圧
ＶＢＢのみを供給させるようにし、その他については、
図１０に示す負電圧バイアス回路６０と同様に構成した
負電圧バイアス回路６０Ａを設け、その他については、
図１０に示す第３実施例と同様に構成したものである。
【００６４】この第４実施例においても、第３実施例と
同様に、消去時、選択されたワード線に負電圧を印加す
べき負電圧バイアス回路６０Ａを簡単な回路で構成して
いるので、全体として簡単な回路でチャネル消去を行う
ことができる。
【００６５】また、第３実施例と同様に、バックゲート
効果により、ｐＭＯＳトランジスタ６４、６５のスレッ
ショルド電圧が深くなっても、負電圧バイアス回路６０
Ａの正常な動作を確保することができ、また、クロック
パルスＣＬＫの振幅を効率良くノード６８に伝達するこ
とができる。
【００６６】第５実施例・・図１２、図１３ 図１２は本発明の半導体記憶装置の第５実施例の要部を
示す回路図であり、この第５実施例は、ＡＮＤ回路５０
の出力端を、ｎ+拡散層７０を介して、キャパシタ５２1
〜５２4及びｐＭＯＳトランジスタ５３1〜５３4、５４1
〜５４4が形成されているｎウエル７１に接続し、その
他については図５に示す負電圧バイアス回路４９と同様
に構成した負電圧バイアス回路４９Ｂを設け、その他に
ついては、図５に示す第１実施例と同様に構成したもの
である。
【００６７】ここに、図１３は図１２に示すＡ−Ａ’線
に沿った断面図であり、図中、７２はＰ型シリコン基
板、７３はフィールド酸化膜、７４はｐ+拡散層からな
るドレイン、７５はｐ+拡散層からなるソース、７６は
ゲート酸化膜、７７はポリシリコンからなるゲート、７
８〜８１はアルミニウムからなる配線層、８２は絶縁層
である。
【００６８】この第５実施例によれば、第１実施例と同
様に、消去時、選択されたワード線に負電圧を印加すべ
き負電圧バイアス回路４９Ｂを簡単な回路で構成してい
るので、全体として簡単な回路でチャネル消去を行うこ
とができる。
【００６９】また、第１実施例と同様に、バックゲート
効果により、ｐＭＯＳトランジスタ５３1〜５３4、５４
1〜５４4のスレッショルド電圧が深くなっても、負電圧
バイアス回路４９Ｂの正常な動作を確保することがで
き、また、クロックパルスＣＬＫの振幅を効率良くノー
ド５７1〜５７4に伝達することもできる。
【００７０】また、この第５実施例によれば、消去時、
キャパシタ５２1〜５２4及びｐＭＯＳトランジスタ５３
1〜５３4、５４1〜５４4が形成されているｎウエル７１
のバイアス電圧をＡＮＤ回路５０の出力で接地電圧ＶＳ
Ｓとするようにしているので、ｐＭＯＳトランジスタ５
３1〜５３4、５４1〜５４4のゲート酸化膜に加わる電界
を緩和し、バックゲート効果によって、ｐＭＯＳトラン
ジスタ５３1〜５３4、５４1〜５４4がカット・オフする
おそれを回避することができる。
【００７１】第６実施例・・図１４ 図１４は本発明の半導体記憶装置の第６実施例の要部を
示す回路図であり、この第６実施例は、図１２に示す２
入力のＮＯＲ回路５１の代わりに、３入力のＮＯＲ回路
５８を設け、このＮＯＲ回路５８にＡＮＤ回路５０の出
力、クロックパルスＣＬＫ及び消去時のみ「Ｌ」となる
選択信号ＳＬを供給すると共に、電圧線５５には負電圧
ＶＢＢのみを供給させるようにし、その他については、
図１２に示す負電圧バイアス回路４９Ｂと同様に構成し
た負電圧バイアス回路４９Ｃを設け、その他について
は、図１２に示す第５実施例と同様に構成したものであ
る。
【００７２】この第６実施例においても、第５実施例と
同様に、消去時、選択されたワード線に負電圧を印加す
べき負電圧バイアス回路４９Ｃを簡単な回路で構成して
いるので、全体として簡単な回路でチャネル消去を行う
ことができる。
【００７３】また、第５実施例と同様に、バックゲート
効果により、ｐＭＯＳトランジスタ５３1〜５３4、５４
1〜５４4のスレッショルド電圧が深くなっても、負電圧
バイアス回路４９Ｃの正常な動作を確保することがで
き、また、クロックパルスＣＬＫの振幅を効率良くノー
ド５７1〜５７4に伝達することができる。
【００７４】また、この第６実施例によっても、消去
時、ｐＭＯＳトランジスタ５３1〜５３4、５４1〜５４4
のゲート酸化膜に加わる電界を緩和し、バックゲート効
果によりｐＭＯＳトランジスタ５３1〜５３4、５４1〜
５４4がカット・オフするおそれを回避することができ
る。
【００７５】
【発明の効果】以上のように、本発明の負電圧バイアス
回路によれば、簡単な回路で負電圧を得ることができ、
これを例えば、チャネル消去方式のフラッシュ・メモリ
において、ワード線を負電圧にバイアスするための負電
圧バイアス回路として適用する場合には、全体として簡
単な回路構成でチャネル消去を行うことができる。
【００７６】なお、ｐＭＩＳトランジスタ１１としてデ
プリーション型のｐＭＩＳトランジスタを使用する場合
には、バックゲート効果により、ＶT11、ＶT12が深くな
ったとしても、負電圧バイアス回路としての正常な動作
を確保することができる。
【００７７】また、キャパシタ１０をデプリーション型
のｐＭＩＳトランジスタで構成する場合には、ゲート・
ソース間の電圧がスレッショルド電圧以上になることは
なく、常にチャネルが形成されている状態とすることが
でき、クロックパルスＣＬＫの振幅を効率良くノード１
５に伝達することができる。
【００７８】また、ｐＭＩＳトランジスタ１１、１２が
形成されているウエル又は基板のバイアス電圧を接地電
圧とするように構成する場合には、ｐＭＩＳトランジス
タ１１、１２のゲート酸化膜に加わる電界を緩和し、バ
ックゲート効果によりｐＭＩＳトランジスタ１１、１２
がカット・オフするおそれを回避することができる。
【００７９】また、本発明の半導体記憶装置によれば、
本発明の負電圧バイアス回路を、セル・トランジスタを
選択するワード線を負電圧にバイアスする負電圧バイア
ス回路として使用しているので、全体として簡単な回路
構成でチャネル消去を行うことができる。
【図面の簡単な説明】
【図１】本発明の負電圧バイアス回路の原理説明図であ
る。
【図２】本発明の負電圧バイアス回路の動作を説明する
ための波形図である。
【図３】本発明の半導体記憶装置の原理説明図である。
【図４】本発明の半導体記憶装置の第１実施例の要部を
示すブロック図である。
【図５】本発明の半導体記憶装置の第１実施例の一部分
を具体的に示す回路図である。
【図６】プリデコーダとロウデコーダを構成するＮＡＮ
Ｄ回路との接続関係を示す回路図である。
【図７】本発明の半導体記憶装置の第１実施例の動作を
説明するための波形図である。
【図８】本発明の半導体記憶装置の第２実施例の要部を
示す回路図である。
【図９】本発明の半導体記憶装置の第２実施例の動作を
説明するための波形図である。
【図１０】本発明の半導体記憶装置の第３実施例の要部
を示す回路図である。
【図１１】本発明の半導体記憶装置の第４実施例の要部
を示す回路図である。
【図１２】本発明の半導体記憶装置の第５実施例の要部
を示す回路図である。
【図１３】図１２のＡ−Ａ’線に沿った断面図である。
【図１４】本発明の半導体記憶装置の第６実施例の要部
を示す回路図である。
【図１５】フラッシュ・メモリのセル・トランジスタの
概略的断面図である。
【図１６】チャネル消去を説明するための図である。
【符号の説明】
１０ キャパシタ １１、１２ ｐＭＩＳトランジスタ １４ 負電圧出力端
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−173500（ＪＰ，Ａ) 特開 平１−158777（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 11/34 H02M 3/07

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】負電圧出力動作時、一端にクロックパルス
    が供給されるキャパシタと、 ドレインを負電圧出力端に接続され、ゲート及びソース
    を前記キャパシタの他端に接続されたデプリーション型
    の第１のｐチャネルＭＩＳ電界効果トランジスタと、 ドレインを前記第１のｐチャネルＭＩＳ電界効果トラン
    ジスタのソースに接続され、ゲートを前記負電圧出力端
    に接続され、ソースに負電圧が印加される第２のｐチャ
    ネルＭＩＳ電界効果トランジスタとを備えて構成されて
    いることを特徴とする負電圧バイアス回路。
  2. 【請求項２】一端にクロックパルスが供給されるキャパ
    シタと、 ドレインを負電圧出力端に接続され、ゲート及びソース
    を前記キャパシタの他端に接続されたデプリーション型
    の第１のｐチャネルＭＩＳ電界効果トランジスタと、 ドレインを前記第１のｐチャネルＭＩＳ電界効果トラン
    ジスタのソースに接続され、ゲートを前記負電圧出力端
    に接続され、負電圧出力動作時、ソースに負電圧が印加
    され、負電圧出力動作時以外の時は、ソースに接地電圧
    が印加される第２のｐチャネルＭＩＳ電界効果トランジ
    スタとを備えて構成されていることを特徴とする負電圧
    バイアス回路。
  3. 【請求項３】前記キャパシタは、デプリーション型のｐ
    チャネルＭＩＳ電界効果トランジスタで構成されている
    ことを特徴とする請求項１又は２記載の負電圧バイアス
    回路。
  4. 【請求項４】負電圧出力動作時、前記第１、第２のｐチ
    ャネルＭＩＳ電界効果トランジスタが形成されているウ
    エル又は基板にバイアス電圧として接地電圧を供給する
    ように構成されていることを特徴とする請求項１、２又
    は３記載の負電圧バイアス回路。
  5. 【請求項５】メモリ・セル・トランジスタを選択するワ
    ード線を負電圧にバイアスする負電圧バイアス回路とし
    て、請求項１、２、３又は４記載の負電圧バイアス回路
    を備えて構成されていることを特徴とする半導体記憶装
    置。
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