JP4491846B2 - 不揮発性メモリのロウデコーダ - Google Patents
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Description
【発明の属する技術分野】
この発明は、NAND型の構成のフラッシュメモリに用いられる不揮発性メモリのロウデコーダに関する。
【0002】
【従来の技術】
複数のメモリセルトランジスタが直列接続されたNANDストリングからなるフラッシュメモリが知られている。このようなNAND型のフラッシュメモリでは、書き込み時に、20V程度の電圧をワード線に印加する必要がある。このため、このようなフラッシュメモリのメインロウデコーダには、電源電圧を20V程度の電圧にレベル変換するレベル変換回路が設けられている。
【0003】
このようなレベル変換回路としては、図6に示すように、CMOSのフリップフロップの構成のものを用いることが考えられる。
【0004】
すなわち、図6において、高電源電圧Vppと接地間に、PMOSトランジスタPT51及びNMOSトランジスタNT51とが直列接続される。また、内部高電源電圧Vppと接地間に、PMOSトランジスタPT52及びNMOSトランジスタNT52が直列接続される。PMOSトランジスタPT51のゲートが、PMOSトランジスタPT52とNMOSトランジスタNT52との接続点に接続される。PMOSトランジスタPT52のゲートが、PMOSトランジスタPT51とNMOSトランジスタNT51との接続点に接続される。NMOSトランジスタNT51のゲートが電圧Vinの入力端子に接続される。NMOSトランジスタNT52のゲートが、インバータINV51を介して、電圧Vinの入力端子に接続される。PMOSトランジスタPT52とNMOSトランジスタNT52との接続点から、出力電圧Vout の端子が導出される。
【0005】
図6に示すようなフリップフロップの構成のレベル変換回路では、入力電圧Vinとして、電源電圧Vccの入力電圧が与えられる。この入力電圧Vinは、NMOSトランジスタNT51のゲートに供給されると共に、インバータINV51で反転され、NMOSトランジスタNT52のゲートに供給される。
【0006】
NMOSトランジスタNT51のゲートに、電源電圧Vccの入力電圧Vinが与えられると、NMOSトランジスタNT51がオン状態となり、NMOSトランジスタNT52がオフ状態となる。NMOSトランジスタNT51がオン状態となると、ノードND1がローレベルとなる。ノードND1がローレベルとなると、PMOSトランジスタPT52はオン状態となる。PMOSトランジスタPT52はオン状態で、NMOSトランジスタNT52がオフ状態であるから、PMOSトランジスタPT51はオフ状態となる。その結果、出力ノードND2は、高電圧Vppに引き上げられる。すなわち、Vccレベルの入力電圧Vinが20V程度の高電圧に変換され、Vout として出力される。
【0007】
これに対して、入力電圧Vinに0Vが入力されると、NMOSトランジスタNT51がオフ状態となり、NMOSトランジスタNT52がオン状態となる。これにより、出力ノードND2は接地レベルに引き込まれる。すなわち、0Vの入力電圧Vinが接地レベルのままで、出力電圧Vout として出力される。
【0008】
ところで、上述のレベル変換回路では、CMOS構成としなければならない。そして、出力電圧が20V程度必要なため、高耐圧の構成とする必要がある。このような高耐圧の構成のCMOS回路を実現するようにすると、プロセス工程数とマスク枚数が増加し、コストアップになる。また、メインロウデコーダのNウェルを書き込み動作のたびにVppに充電する必要があり、昇圧回路の消費電流の増加及びNウェル充電による書き込み時間の増加の問題がある。
【0009】
このため、従来のNAND型の構成のフラッシュメモリのメインロウデコーダでは、NMOS構成で実現できる、チャージポンプ型のレベル変換回路が用いられている。
【0010】
図7は、従来のNAND型の構成のフラッシュメモリのメインロウデコーダの一例を示すものである。図7において、NANDゲートG101は、メモリセルアレイ上に配列される複数のブロックの中から、所望のブロックを選択するものである。すなわち、NANDゲートG101には、ロウアドレスのプリデコード信号X1、X2、X3が供給される。このロウアドレスのプリデコード信号X1、X2、X3により、メモリセルアレイ上の所望のブロックが選択される。NANDゲートG101の出力端子は、インバータINV101の入力端子に接続される。
【0011】
トランジスタT101〜T103、コンデンサC101は、チャージポンプ型のレベル変換回路を構成している。このレベル変換回路により、ワード線に印加する電圧が設定される。書き込み時には、20V程度の電圧が形成される。
【0012】
NMOSトランジスタT101は、ディプレッション型のトランジスタであり、そのソース側が高耐圧の構造とされている。NMOSトランジスタT101のゲートは、制御信号SEPの供給線に接続される。
【0013】
NMOSトランジスタT102は、インストリンシック型のトランジスタであり、そのスレショルド電圧Vth(I) は通常では略0Vである。NMOSトランジスタT103はエンハンスメント型のトランジスタであり、そのスレショルド電圧Vth(E) は通常では0.6Vである。NMOSトランジスタT102、T103は、高耐圧の構造とされている。
【0014】
NMOSトランジスタT101のドレインは、インバータINV101の出力端子に接続される。NMOSトランジスタT101のソースは、トランスファゲートを構成するNMOSトランジスタTG101iのゲートに接続されると共に、NMOSトランジスタT103のゲートに接続される。
【0015】
NMOSトランジスタT103のドレインが高電圧Vppの供給線に接続される。トランジスタT103のソースがNMOSトランジスタT102のゲート及びそのドレインに接続される。トランジスタT102のゲートとそのドレインとの接続点がコンデンサC101の一端に接続される。トランジスタT102のソースがトランジスタT101のソースに接続される。コンデンサC101の他端がNANDゲートG102の出力端子に接続される。NANDゲートG102の一方の入力端子には、クロックCLKが供給される。NANDゲートG102の他方の入力端子は、インバータINV101の出力端子に接続される。
【0016】
上述の従来のメインロウデコーダの動作について説明する。スタンバイ時には、プリデコード信号X1、X2、X3が全てローレベル(接地レベル)に設定される。これにより、NANDゲートG101の出力がハイレベルとなり、インバータINV101の出力がローレベルとなるので、インバータINV101とNMOSトランジスタT101との接続点のノードASELはローレベルとなる。ノードASELがローレベルなので、NMOSトランジスタT101のソースとNMOSトランジスタT102のソース及びNMOSトランジスタT103のゲートとの接続点のノードBSELはローレベルであり、NMOSトランジスタT103はオフしている。
【0017】
ここで、書き込みが起動されると、選択されているブロックのプリデコード信号X1、X2、X3が全てハイレベルに設定され、ノードASELが電源電圧Vccとなる。また、制御信号SEPがローレベルになる。
【0018】
制御信号SEPがローレベルになることにより、ノードBSELの電圧は、ディプレッション型のNMOSトランジスタT101のスレショルド電圧|Vth(D) |となる。
【0019】
このとき、トランジスタT103のスレショルド電圧をVth(E) とし、ノードBSELの電圧をVBSELとすると、
VBSEL>Vth(E)
であることにより、トランジスタT103がオンする。
【0020】
そして、クロック信号CLKがクロック動作することにより、ポンピング動作が行なわれ、ノードBSELの電圧が徐々に上昇していく。
【0021】
NANDゲートG102の出力がローレベルのとき、コンデンサC101の一端のノードcapの電圧Vcap は、ノードBSELよりトランジスタT103のスレショル電圧Vth(E) だけ低くなるので、
Vcap =VBSEL−Vth(E) …(1)
となり、コンデンサC101に電荷が蓄積される。
【0022】
NANDゲートG102の出力がハイレベルになると、ノードcapの電圧Vcap は、電圧Vccだけ持ち上げられ、新たなノードcapの電圧Vcap ’は、
Vcap ’=Vcap +Vcc …(2)
となる。
【0023】
NMOSトランジスタT102はダイオード接続となっているため、ノードcapの電荷はノードBSELに移り、ノードBSELの電圧を上昇させる。このときのノードBSELの電圧VBSEL’は、トランジスタT102のスレショルド電圧をVth(I) とすると、
となる。
【0024】
このように、クロックCLKにより、ノードBSELの電圧を上昇させていくような正帰還かかかり、ノードBSELの電圧は、徐々に上昇していく。これにより、書き込み時には、20V程度の電圧を出力することができる。
【0025】
選択されているワード線に対する制御信号VCGi の電圧は、内部発生電圧Vppに等しい。この制御信号VCGi がトランスファゲートを構成するNMOSトランジスタTG101iのドレインに供給される。そして、NMOSトランジスタTG101iのゲートには、ノードBSELの電圧が与えられる。ノードBSELの電圧は、制御信号VCGi の電圧Vppよりスレショルド電圧Vth(E) 以上高いので、NMOSトランジスタTG101iがオンする。これにより、ワード線WLiには、VCGiの電圧がそのまま出力される。
【0026】
【発明が解決しようとする課題】
上述のように、従来のNAND型のフラッシュメモリのメインロウデコーダでは、チャージポンプ型のレベル変換回路により昇圧して、書き込み時のワード線電圧を出力するようにしている。このようにチャージポンプ型のレベル変換回路を用いることで、NMOSの構造とすることができる。ところが、このような構成では、バックバイアス効果の影響を受けるため、電源電圧を下げることが困難であるという問題がある。
【0027】
つまり、上述の従来のメインロウデコーダのレベル変換回路では、昇圧のゲインが得られるためには、新たなノードBSELの電圧VBSEL’が前回のノードBSELの電圧VBSELより高くなっている必要がある。すなわち、
VBSEL’≧VBSEL
の関係を満足する必要がある。これにより、
VBSEL’≧VBSEL
Vcap +Vcc−Vth(I) ≧Vcap +Vth(E)
Vcc≧Vth(E) +Vth(I) …(4)
を満足する必要がある。
【0028】
MOSトランジスタでは、ソース電圧と基板との間に電位差が生じると、ソースから基板表面への電子の流入が起こりにくくなり、スレショルド電圧が大きくなることが知られている。このような現象は、バックバイアス効果と呼ばれている。
【0029】
上述の従来のメインロウデコーダのレベル変換回路では、書き込み時にノードBSELが上昇すると、これに伴って、NMOSトランジスタT103及びT102のソース電圧が上昇する。すなわち、書き込み時に、20V程度の電圧に内部発生電圧Vppが引き上げられるとすると、NMOSトランジスタT103及びT102のソース電圧も、内部発生電圧Vppと同程度まで引き上げられる。このため、NMOSトランジスタT103のスレショルド電圧Vth(E) 及びNMOSトランジスタT102のスレショルド電圧Vth(I) が上昇する。NMOSトランジスタT103のスレショルド電圧Vth(E) 及びNMOSトランジスタT102のスレショルド電圧Vth(I) が上昇すると、電源電圧Vccを大きくしないと、上述の(4)式を満足することができなくなる。
【0030】
現状のNAND型のフラッシュメモリでは、電源電圧Vccとして3.3Vが用いられているため、上述の(4)式を満足しているが、今後は、機器の小型化や低消費電力化を図るためにも、電源電圧を低下させていくことが要望されるようになると考えられる。電源電圧を2.5Vや1.8Vとした場合には、上述の(4)式を満足することは非常に困難である。
【0031】
チャージポンプの段数を増加したりすることも考えられるが、チャージポンプの段数を増加すると、回路規模が増大するという問題が生じる。
【0032】
したがって、この発明の目的は、NMOS構成とすることができると共に、バックバイアス効果の影響を受けずに、低電圧化を図ることができるようにした不揮発性メモリのロウアドレスデコーダを提供することにある。
【0033】
【課題を解決するための手段】
請求項1の発明は、複数のメモリセルトランジスタが直列接続されたNANDストリングからなり、複数のNANDストリングのうち互いに対応するメモリセルトランジスタのゲートに共通のワード線を接続してブロックを構成し、ブロックをメモリセルアレイ上に複数配列するようにした不揮発性メモリのロウデコーダであって、
メモリセルアレイ上に配列される複数のブロックの中から所望のブロックを選択するブロック選択手段と、
ブロック選択手段の出力電圧のレベルを変換するレベル変換手段と、
選択されたブロック中の複数のワード線の中から所望のワード線に印加する電圧を発生する電圧発生手段と、
電圧発生手段とワード線との間に設けられ、レベル変換手段の出力がそのゲートに与えられるトランスファ手段とからなり、
レベル変換手段は、
昇圧用クロック信号が印加される容量素子と、
レベル変換手段の入力端とその出力端との間に接続された第1の電界効果トランジスタと、
容量素子と出力端間に接続されたダイオード接続の第2の電界効果トランジスタと、
内部高圧電源と容量素子との間に接続され、そのゲートが出力端に接続された第3の電界効果トランジスタと、
内部高圧電源に接続され、そのゲートが出力端に接続された第4の電界効果トランジスタと
を有し、
第1、第2、第3及び第4の電界効果トランジスタは第1導電型であり、
第2、第3及び第4の電界効果トランジスタのうち、少なくとも第2及び第4の電界効果トランジスタが、第2の導電型の基板上の第1導電型の第1のウェル中に形成された第2導電型の第2のウェルに対して形成され、かつ、
第2のウェルの電位を出力電圧に追従せさて上昇させるウェル電位調整手段を有し、更に、
第2、第3及び第4の電界効果トランジスタの第2のウェルと接地面との間に接続され、そのゲートが入力端に対する入力電圧を反転させる反転素子の出力端に接続された、第1導電型の第5の電界効果トランジスタを有し、
第2のウェルの電位を初期化する手段を含むようにした不揮発性メモリのロウデコーダである。
【0035】
チャージポンプ型のレベル変換回路を構成する際に、NMOSトランジスタがp形基板上にnウェルとpウェルを形成したトリプルウェル中に設けられる。そして、出力電圧が上昇することによりソース電圧が上昇すると、ウェルの電位がこれに追従されて上昇される。これにより、ソースと基板間の電位差によるバックバイアス効果が生じることがなくなり、スレショルド電圧の上昇が防げる。このため、電源電圧を低くすることが可能になる。
【0036】
このようなトリプルウェル中のウェルの電位を接地レベルとするためのトランジスタが設けられる。このトランジスタをオンすることにより、ウェルの電位を初期化することができる。
【0037】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。図1は、この発明が適用されたNAND型のフラッシュメモリのメインロウデコーダの一例を示すものである。
【0038】
図1において、NANDゲートG1は、メモリセルアレイ上に配列される複数のブロックの中から、所望のブロックを選択するものである。
【0039】
NAND型のフラッシュメモリのメモリセルアレイは、図2に示すように構成される。図2において、トランジスタMT0A〜MT15A、MT0B〜MT15B、…は、フローティングゲートを有するメモリセルトランジスタである。例えば、16個のメモリセルトランジスタMT0A〜MT15A、MT0B〜MT15B、…が直列に接続される。そして、このメモリセルトランジスタMT0A〜MT15A、MT0B〜MT15B、…の直列接続のドレイン側に、選択ゲートのトランジスタSG1A、SG1B、…が夫々直列接続され、更にこの直列接続のソース側に、選択ゲートのトランジスタSG2A、SG2B、…が夫々直列接続される。これにより、例えば16個のメモリセルを有するNANDストリングSTA、STB、…が構成される。
【0040】
ドレイン側の選択ゲートのトランジスタSG1A、SG1B、…のドレインは、夫々、ビット線BL0、BL1、…に接続される。ソース側の選択ゲートのトランジスタSG2A、SG2B、…のソースは、夫々、ソース線Vsに接続される。
【0041】
このNANDストリングSTA、STB、…が並んで配列され、対応する選択ゲートのトランジスタのゲート及びメモリセルトランジスタのゲートが共通接続される。図2の例では、NANDストリングSTA、STB、…の選択ゲートSG1A、SG1B、…のゲートは、共通の選択信号供給線DSGに接続される。メモリセルトランジスタMT0A〜MT15A、MT0B〜MT15B、…のゲートが、夫々、共通のワード線WL0、WL12、…WL15に接続される。選択ゲートSG2A、SG2B、…のゲートは、共通の選択信号供給線SSGに接続される。このように、互いに対応する選択ゲートのトランジスタ及びメモリセルトランジスタを接続して、ブロックが構成される。
【0042】
メモリセル上には、図3に示すように、このようなブロックB0、B1、B2、…が複数配列されている。図1におけるNANDゲートG1には、ロウアドレスのプリデコード信号X1、X2、X3が供給される。このロウアドレスのプリデコード信号X1、X2、X3により、メモリセルアレイ上の所望のブロックが選択される。
【0043】
図1において、トランジスタT1〜T5、コンデンサC1は、チャージポンプ型のレベル変換回路を構成している。このレベル変換回路により、書き込み時には、20V程度の電圧が出力される。
【0044】
サブロウデコーダ及びSGデコーダ10は、NANDストリング中の選択ゲートを設定すると共に、所望のワード線を選択するものである。サブロウデコーダ及びSGデコーダ10からは、ワード線WL0〜WL15に対する制御信号VCG0〜VCG15の供給線と、選択信号供給線SSGに対する制御信号VSSGの供給線と、選択信号供給線DSGに対する制御信号VDSGH及びVDSGLの供給線が導出される。
【0045】
TG1〜TG19は、トランスファゲートを構成するNMOSトランジスタである。NMOSトランジスタTG1〜TG19のドレインは、サブロウデコーダ及びSGデコーダ10からの各制御信号の供給線に接続される。
【0046】
NMOSトランジスタTG1のドレインは、選択ゲートを制御するための制御信号VSSGの供給線に接続される。NMOSトランジスタTG2〜TG17のドレインは、メモリセルトランジスタを制御するための制御信号VCG0〜VCG15の供給線に夫々接続される。NMOSトランジスタTG18のドレインは、選択ゲートを制御するための制御信号VDSGHの供給線に接続される。NMOSトランジスタTG19のドレインは、選択ゲートを制御するための制御信号VDSGLの供給線に接続される。
【0047】
NMOSトランジスタTG1のソースは、選択信号供給線SSGに接続される。NMOSトランジスタTG2〜TG17のソースは、ワード線WL0〜WL15に夫々接続される。NMOSトランジスタTG18のソース及びTG19のソースは、選択信号供給線DSGに接続される。
【0048】
上述のように、チャージポンプ型のレベル変換回路は、トランジスタT1〜T5、コンデンサC1から構成されている。NMOSトランジスタT1は、ディプレッション型のトランジスタであり、そのソース側が高耐圧の構造とされている。NMOSトランジスタT1のゲートは、制御信号SEPの供給線に接続される。
【0049】
NMOSトランジスタT2は、イントリンシック型のトランジスタであり、スレショルド電圧Vth(I) は通常では略0Vである。NMOSトランジスタT3、T4はエンハンスメント型のトランジスタであり、そのスレショルド電圧Vth(E) は通常では0.6Vである。NMOSトランジスタT2、T3、T4は、高耐圧の構造とされている。
【0050】
NMOSトランジスタT5はエンハンスメント型のトランジスタである。トランジスタT5は、ドレイン側が高耐圧の構造とされている。
【0051】
この発明が適用されたメインロウデコーダにおけるレベル変換回路では、NMOSトランジスタT2、T3、T4(破線で囲んで示すトランジスタ)は、図4に示すように、p形基板上にnウェルとpウェルを形成したトリプルウェル中に形成される。
【0052】
図4において、11はp形半導体基板、12はnウェル、13はpウェル、14〜16はn+ 拡散層、17はp+ 拡散層、18はゲート電極を夫々示している。p形半導体基板11に、nウェル12が形成され、このnウェル12内にpウェル13が形成される。そして、pウェル13内の表面には、素子側拡散層であるn+ 拡散層15、16及び取り出し電極用のp+ 拡散層17が形成されている。n+ 拡散層15、16及びゲート電極18によりNMOSトランジスタが構成される。例えば、n+ 拡散層15がソースとして機能し、n+ 拡散層16がドレインとして機能する。端子Wpはpウェル13から導出され、端子Wnはnウェル12から導出される。
【0053】
図1において、NMOSトランジスタT1のドレインは、インバータIV1の出力端子に接続される。NMOSトランジスタT1のソースは、トランスファゲートを構成するNMOSトランジスタTG1〜TG18のゲートに接続されると共に、NMOSトランジスタT3のゲート及びNMOSトランジスタT4のゲートに接続される。
【0054】
NMOSトランジスタT3のドレインが内部発生電圧Vppの供給線に接続される。NMOSトランジスタT3のソースがNMOSトランジスタT2のゲート及びドレインに接続される。NMOSトランジスタT2のゲートとドレインとの接続点がコンデンサC1の一端に接続される。NMOSトランジスタT2のソースがNMOSトランジスタT1のソースに接続される。コンデンサC1の他端がNANDゲートG2の出力端子に接続される。NMOSトランジスタT4のドレインが内部発生電圧Vppの供給線に接続される。
【0055】
また、上述のように、トランジスタT2、T3、T4はトリプルウェル中に設けられており、これらのトランジスタT2、T3、T4のpウェル13及びnウェル12は、トランジスタT5のドレインに接続される。なお、図4に示したように、pウェル13及びnウェル12からは、端子Wp 及び端子Wn が導出される。pウェル13及びnウェル12を接続することは、この端子Wp 及び端子Wn を接続することを意味する。また、トランジスタT5のソースが接地される。トランジスタT5のゲートがインバータINV2の出力端子に接続される。
【0056】
NANDゲートG1には、プリデコード信号X1、X2、X3が供給される。NANDゲートG1の出力端子がインバータINV1の入力端子に接続される。インバータINV1の出力端子がNMOSトランジスタT1のドレインに接続されると共に、NANDゲートG2の一方の入力端子に接続される。NANDゲートG2の他方の入力端子がクロックCLKの供給線に接続される。これと共に、インバータINV1の出力端子がインバータINV2の入力端子に接続される。インバータINV2の出力端子がNMOSトランジスタTG19のゲートに接続されると共に、トランジスタT5のゲートに接続される。
【0057】
上述の実施の形態の動作について、図5を参照して説明する。スタンバイ時には、図5B〜図5Dに示すように、プリデコード信号X1、X2、X3が全てローレベル(接地レベル)に設定される。このとき、NANDゲート回路G1の出力がハイレベルとなり、インバータINV1の出力がローレベルとなるので、図5Fに示すように、インバータINV1とNMOSトランジスタT1との接続点のノードASELはローレベルである。ノードASELがローレベルなので、NMOSトランジスタT1のソースとNMOSトランジスタT2のソース及びNMOSトランジスタT3のゲートとの接続点のノードBSELはローレベルであり、NMOSトランジスタT3はオフしている。また、ノードBSELがローレベルであるため、NMOSトランジスタT4はオフしている。この時、インバータINV2の出力はハイレベル(電源電圧Vccレベル)となり、NMOSトランジスタT5がオンし、トリプルウェル中に設けられているトランジスタT2、T3、T4のpウェル及びnウェル(図4におけるpウェル13及びnウェル12)は、接地レベルになる。
【0058】
ここで、書き込みが起動されると、選択されているブロックのプリデコード信号X1、X2、X3が全てハイレベルに設定され、ノードASELが電源電圧Vccとなる。また、図5Aに示すように、制御信号SEPがローレベルになる。
【0059】
制御信号SEPがローレベルになることにより、図5Gに示すように、ノードBSELの電圧(図6でE1で示す)は、ディプレッション型のNMOSトランジスタT1のスレショルド電圧|Vth(D) |となる。これと同時に、インバータINV2の出力端子のノードXASELがローレベルになることにより、NMOSトランジスタT5がオフする。
【0060】
そして、図5Gに示すように、ポンピング動作が行なわれ、ノードBSELの電圧が徐々に上昇していく。
【0061】
すなわち、トランジスタT3のスレショルド電圧をVth(E) とし、ノードBSELの電圧をVBSELとすると、
VBSEL>Vth(E)
であることにより、トランジスタT3がオンする。
【0062】
トランジスタT3がオンすると、コンデンサC1の一端のノードcapの電圧Vcap は、ノードBSELよりトランジスタT3のスレショル電圧Vth(E) だけ低くなるので、
Vcap =VBSEL−Vth(E)
となり、コンデンサC1に電荷が蓄積される。
【0063】
NANDゲートG2から出力されるクロックCLKがハイレベルになると、ノードcapの電圧Vcap は、ハイレベルのときのクロックの電圧Vcc分だけ持ち上げられ、新たなノードcapの電圧Vcap ’は、
Vcap ’=Vcap +Vcc
となる。
【0064】
NMOSトランジスタT2はダイオード接続となっているため、ノードcapの電荷はノードBSELに移り、ノードBSELの電圧を上昇させる。このときのノードBSELの電圧V BSEL ’は、トランジスタT2のスレショルド電圧をV th(I) とすると、
となる。
【0065】
ところで、このようなチャージポンプ型のレベル変換回路を動作させるためには、チャージポンプ回路のゲインが
Gain =V BSEL ’−V BSEL ≧0
を満たす必要があり、この条件式より、NMOSトランジスタT3のスレショルド電圧Vth(E) とNMOSトランジスタT2のスレショルド電圧Vth(I) との和を電源電圧Vcc以下とし、
V cc ≧V th(E) +V th(I)
とする必要がある。
【0066】
ノードBSELの電圧が上昇していくと、NMOSトランジスタT2及びT3のソース電圧も上昇していく。このとき、基板とソース電圧との間に電位差が生じると、ソースから基板表面への電子の流入が減少し、バックバイアス効果によりスレショルド電圧が高くなるため、電源電圧Vccを下げることが困難になってくる。
【0067】
そこで、この発明の実施の形態では、上述のように、トランジスタT2、T3、T4をトリプルウェル中に設けている。そして、ソース電圧の上昇と共に、pウェルの電圧を上昇させて、バックバイアス効果によるスレショルド電圧の上昇を抑えている。
【0068】
すなわち、ポンピング動作が開始されると、インバータINV2の出力はローレベルになり、NMOSトランジスタT5はオフする。このとき、NMOSトランジスタT1のスレショルド電圧|Vth(D) |がNMOSトランジスタT4のスレショルド電圧Vth(E) より大きいことにより、NMOSトランジスタT4がオンする。NMOSトランジスタT4がオンすると、トリプルウェル中に設けられているトランジスタT2、T3、T4のpウェル13及びnウェル12は、
|Vth(D) |−Vth(E)
に充電される。
【0069】
ノードBSELの電圧がポンピング動作によって上昇していくと、NMOSトランジスタT4のゲート電圧が上昇していき、図5GでE3で示すように、NMOSトランジスタT2、T3、T4のpウェルの電圧Vpwelも上昇していく。
【0070】
このように、ノードBSELの電圧の上昇により、NMOSトランジスタT2、T3のソース電圧が上昇すると、それに伴って、NMOSトランジスタT2、T3、T4のpウェル13の電圧Vpwelも上昇していく。このため、バックバイアス効果がかなり緩和され、NMOSトランジスタT3のスレショルド電圧Vth(E) 及びNMOSトランジスタT2のスレショルド電圧Vth(I) の変化がかなり抑えられる。
【0071】
ソースとpウェル13との電位差が変化しないとすれば、NMOSトランジスタT3のスレショルド電圧Vth(E) を(Vth(E) =0.6V)、NMOSトランジスタT2のスレショルド電圧Vth(I) を(Vth(I) =0.0V)とすると、Vth(E) +Vth(I) =0.6V
となり、マージンを見込んでも、電源電圧Vccを(Vcc=1V)程度にまで下げることが可能である。
【0072】
書き込み動作が終了すると、ベリファイが行なわれる。ベリファイ時のサブロウデコーダ及びSGデコーダ10からワード線に供給する電圧の上限は、NANDセルを構成するメモリセルトランジスタMT0A〜MT15A、MT0B〜MT15B、…をパストランジスタとしたときにゲートに印加する5V程度の電圧であるが、サブロウデコーダ及びSGデコーダ10の出力とワード線を接続するトランスファーゲートを構成するNMOSトランジスタTG1〜TG19がオンすれば良いので、ノードBSELは書き込み時のワード線電圧(20V程度)であっても問題はない。したがって、一度書き込みが起動されると、書き込み十分と判定されて書き込み/ベリファイ動作を終了するまで、内部発生電圧Vppを書き込み時の選択ワード線電圧のままとし、NMOSトランジスタT2、T3、T4のpウェル13及びnウェル12の電荷は放電する必要はない。
【0073】
ベリファイ読み出しで、ページ内のセルが書き込み十分と判定された段階で、内部発生電圧Vppが電源電圧Vccと同電位に設定され、ロウアドレスのプリデコード信号X1、X2、X3が全てローレベルに設定される。プリデコード信号X1、X2、X3が全てローレベルに設定されると、インバータINV2の出力はハイレベルとなり、NMOSトランジスタT5がオンし、トランジスタT2、T3、T4のpウェル13及びnウェル12の電荷が放電され、ノードVpwelが接地レベルになる。
【0074】
以上のように、この発明の実施の形態では、チャージポンプ型のレベル変換回路を構成するNMOSトランジスタT2、T3、T4をトリプルウェル中に設けるようにしている。そして、ソース電圧の上昇と共に、ウェルの電圧を上昇させることにより、バックバイアス効果の影響が少なくなるようにしている。これにより、NMOSトランジスタのデコーダの構成で、電源電圧を1V程度にまで低くすることが可能になる。
【0075】
なお、上述の例では、書き込み時の20V程度の電圧をワード線に印加する場合について説明したが、他の電圧を印加する場合にも同様に適用できる。
【0076】
また、上述の例では、NMOSトランジスタT2、T3、T4をトリプルウェル中に設け、NMOSトランジスタT2及びT3を共にバックバイアス効果の影響を緩和できるようにしているが、NMOSトランジスタT2、T4をトリプルウェル中に設け、NMOSトランジスタT2のみバックバイアス効果の影響を緩和するようにしても、十分に効果的である。
【0077】
【発明の効果】
請求項1の発明によれば、チャージポンプ型のレベル変換回路を構成する際に、p形基板上にnウェルとpウェルを形成するようにしたトリプルウェル中に、チャージポンプ型のレベル変換回路を構成するNMOSトランジスタが設けられる。そして、出力電圧が上昇することによりソース電圧が上昇すると、ウェルの電位がこれに追従して上昇される。これにより、ソースと基板間の電位差によるバックバイアス効果が緩和され、スレショルド電圧の上昇が防げる。このため、電源電圧を低下させることが可能になる。
【0078】
また、請求項1の発明によれば、ウェルの電位を接地レベルとするためのトランジスタが設けられる。このトランジスタをオンすることにより、ウェルの電位を初期化することができる。
【図面の簡単な説明】
【図1】この発明が適用されたメインロウデコーダの一例の接続図である。
【図2】NAND型のストリング及びブロックの説明に用いる接続図である。
【図3】メモリセル中のブロックの説明に用いる略線図である。
【図4】トリプルウェルの説明に用いる断面図である。
【図5】この発明が適用されたメインロウデコーダの一例の説明に用いる波形図である。
【図6】従来のレベル変換回路の一例の接続図である。
【図7】従来のレベル変換回路の他の例の接続図てある。
【符号の説明】
T1,2,T3,T4,T5・・・NMOSトランジスタ,C1・・・コンデンサ,WL0〜WL15・・・ワード線
Claims (1)
- 複数のメモリセルトランジスタが直列接続されたNANDストリングからなり、複数の上記NANDストリングのうち互いに対応するメモリセルトランジスタのゲートに共通のワード線を接続してブロックを構成し、上記ブロックをメモリセルアレイ上に複数配列するようにした不揮発性メモリのロウデコーダであって、
上記メモリセルアレイ上に配列される複数のブロックの中から所望のブロックを選択するブロック選択手段と、
上記ブロック選択手段の出力電圧のレベルを変換するレベル変換手段と、
上記選択されたブロック中の複数のワード線の中から所望のワード線に印加する電圧を発生する電圧発生手段と、
上記電圧発生手段と上記ワード線との間に設けられ、上記レベル変換手段の出力がそのゲートに与えられるトランスファ手段とからなり、
上記レベル変換手段は、
昇圧用クロック信号が印加される容量素子と、
上記レベル変換手段の入力端とその出力端との間に接続された第1の電界効果トランジスタと、
上記容量素子と上記出力端間に接続されたダイオード接続の第2の電界効果トランジスタと、
内部高圧電源と上記容量素子との間に接続され、そのゲートが上記出力端に接続された第3の電界効果トランジスタと、
上記内部高圧電源に接続され、そのゲートが上記出力端に接続された第4の電界効果トランジスタと
を有し、
上記第1、第2、第3及び第4の電界効果トランジスタは第1導電型であり、
上記第2、第3及び第4の電界効果トランジスタのうち、少なくとも第2及び第4の電界効果トランジスタが、第2の導電型の基板上の第1導電型の第1のウェル中に形成された第2導電型の第2のウェルに対して形成され、かつ、
上記第2のウェルの電位を出力電圧に追従せさて上昇させるウェル電位調整手段を有し、更に、
上記第2、第3及び第4の電界効果トランジスタの上記第2のウェルと接地面との間に接続され、そのゲートが上記入力端に対する入力電圧を反転させる反転素子の出力端に接続された、上記第1導電型の第5の電界効果トランジスタを有し、
上記第2のウェルの電位を初期化する手段を含むようにした不揮発性メモリのロウデコーダ。
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