JPH0346914B2

JPH0346914B2 -

Info

Publication number: JPH0346914B2
Application number: JP27840884A
Authority: JP
Inventors: Masamichi Asano; Hiroshi Iwahashi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1984-12-25
Filing date: 1984-12-25
Publication date: 1991-07-17
Also published as: JPS61150198A

Description

【発明の詳細な説明】［発明の技術分野］この発明は不揮発性メモリセルを用いた不揮発
性半導体記憶装置に関する。

［発明の技術的背景］最近、浮遊ゲート構造を有し、電気的に記憶情
報を消去したり書込んだりできる不揮発性半導体
記憶装置が、従来の浮遊ゲート構造を持つ紫外線
消去型のものに代わり、普及し出している。この
ような記憶装置（以下、メモリと称する）に用い
られるメモリセルは、薄い酸化膜、例えな100な
いし200〓程度の厚みのシリコン酸化膜を通して
フアウラー・ノルトハイムのトンネル効果で浮遊
ゲートに電子を注入したり、放出したりする。よ
つて、このとき電流はほとんど消費されないの
で、メモリ内部に電圧昇圧回路を設け、この回路
からの昇圧電圧により上記のようにして情報を書
き込んだり、消去を行なつたりしている。このた
め、メモリ外部からは例えば5Vの電源電圧をの
みを与えればよいので、メモリの使用者にとつて
は非常に使い易いものとなつている。

このような用途に用いられるメモリセルの構造
を第３図ａないしｄに示す。なお、第３図ａはこ
のメモリセルのパターン平面図であり、第３図ｂ
は同図ａのＡ−A′に沿つた断面図、第３図ｃは
同図ａのＢ−B′に沿つた断面図、第３図ｄは同
図ａのＣ−C′に沿つた断面図である。

第３図において１０１はソース領域、１０２は
ドレイン領域、１０３は例えば多結晶シリコン等
から構成され、電気的に浮遊状態にされている浮
遊ゲート電極、１０４は例えば多結晶シリコン等
から構成されている制御ゲート電極である。上記
浮遊ゲート電極１０３と半導体基板１０５との間
および浮遊ゲート電極１０３と制御ゲート電極１
０４との間にはそれぞれ比較的厚い例えばシリコ
ン酸化膜等の絶縁膜１０６が介在しており、浮遊
ゲート電極１０３の一部と上記ドレイン領域１０
２の一部との間には、比較的薄い例えばシリコン
酸化膜等の絶縁膜１０７が介在している。

このような構成のメモリセルでは、制御ゲート
電極１０４に高電圧を印加して浮遊ゲート電極１
０３との容量結合により浮遊ゲート電極１０３の
電位を上昇させ、第３図ｄに示される薄い絶縁膜
１０７の箇所で電子を浮遊ゲート電極１０３に注
入する。他方、電子を放出するときは、制御ゲー
ト電極１０４をOVにして、ドレイン領域１０２
に高電圧を印加することにより薄い絶縁膜１０７
の箇所を介して浮遊ゲート電極１０３からドレイ
ン領域１０２に電子を放出する。

浮遊ゲート電極１０３に電子が注入されている
ときはメモリセルのしきい値電圧が等価的に高く
なつているため、制御ゲート電極１０４に高電圧
を印加してもオンせず、電子が放出されていると
きはオンとなり、これにより“０”レベル、“１”
レベルの情報を記憶する。

ところで、メモリは上記のようなメモリセルを
行および列方向にマトリツクス状に配列して構成
されており、このうち選択されたもののみに情報
を書込む必要性から、選択的に制御ゲート電極お
よび浮遊ゲート電極に高電圧を印加する必要があ
る。しかるに、メモリ内部に電圧昇圧回路を設け
たものでは電源電圧、例えば5Vの電圧から高電
圧、例えば20Vの電圧を昇圧しなければならな
い。このような電圧昇圧回路の一例を第４図に、
その動作を制御するパルス信号φ１，φ２のタイ
ミングチヤートを第５図にそれぞれ示す。この電
圧昇圧回路はダイオードとして作用する複数のエ
ンハンスメント型のMOSトランジスタ２０１と
複数のコンデンサ２０２とで構成されている周知
のものであり、パルス信号φ１，φ２を供給する
ことにより例えば5Vの電源電圧V_Cを昇圧して例
えば20Vの高電圧V_Hを出力する。この電圧昇圧
回路で昇圧される20Vの高電圧V_Hの電流供給能
力は非常に小さい。このため、上記のようにメモ
リセルに対してこの電圧を選択的に印加する場合
には、非選択のメモリセル、すなわち制御ゲート
電極が“０”レベルものに対しては上記電圧昇圧
回路からの電流流出をなくし、また選択されたも
のに対しては昇圧電圧を印加する必要がある。こ
のため、このような書込み回路の構成は複雑にな
り、素子数も多くなつている。従来のメモリでは
このような書込み回路を各行線毎あるいは各列線
毎に設けているため、全体の素子数が多くなり、
集積回路化する場合のチツプサイズが大きくなつ
てしまうという欠点がある。

第６図は上記のようなメモリセルを用いた従来
のEPROMの回路図である。図において、Ｒ１な
いしRmは行線、Ｄ１ないしDnは列線であり、こ
れら行線Ｒ１ないしRmと列線Ｄ１ないしDnとの
各交点には前記第３図のような構造のメモリセル
TM１１ないしTMmnが設けられ、これらメモ
リセルTM１１ないしTMmnの制御ゲートは対
応する行線Ｒ１ないしRmに、ドレインは対応す
る列線Ｄ１ないしDnにそれぞれ接続され、すべ
てのメモリセルTM１１ないしTMmnのソース
はアース電位点に接続されている。そして上記メ
モリセルTM１１ないしTMmnはメモリセルア
レイ１０を構成している。

上記行線Ｒ１ないしRmは、情報読出し／書込
み制御信号Ｒ／をゲート入力とするデプレツシ
ヨン形（以下、Ｄ形と称する）のトランジスタ
TR１ないしTRmそれぞれを介して行デコーダ
２０に接続されている。この行デコーダ２０は行
アドレス信号に応じて一つの行線を選択し、選択
した行線に対応する出力端から高レベルの信号を
出力する。

上記列線Ｄ１ないしDnは列線選択回路３０内
のエンハンスメント形（以下、Ｅ形と称する）の
列線選択用MOSトランジスタTD１ないしTDn
を介して信号検出ノードＮ１に接続されている。
そしてこのノードＮ１の信号はセンスアンプ４０
により検出され、この検出信号はさらに出力回路
５０を介してメモリ外部に出力される。

上記列線選択用MOSトランジスタTD１ないし
TDnのゲートには列選択線Ｃ１ないしCnが接続
され、これら列選択線Ｃ１ないしCnは上記信号
Ｒ／をゲート入力とするＤ形のMOSトランジ
スタTC１ないしTCnを介して列デコーダ６０に
接続されている。この列デコーダ６０は列アドレ
ス信号に応じて一つの列選択線Ｃを選択し、選択
した列選択線に対応する出力端から高レベルの信
号を出力する。

書込み用回路７０は上記メモリセルTMに情報
を書込む際に、行線Ｒおよび列選択線Ｃに対して
前記第４図の電圧昇圧回路で得られる情報書込み
用の高電圧V_Hを選択的に供給するためのもので
あり、列選択線Ｃ１ないしCnおよび行線Ｒ１な
いしRmそれぞれに対応して合計で（ｎ＋ｍ）個
の昇圧電圧分配回路７１₁ないし７１_oおよび７２
_１ないし７２_nが設けられている。これら各昇圧電
圧分配回路７１，７２は、行線Ｒ１に接続されて
いる昇圧電圧分配回路７２₁で例示するように、
４個のＤ型のMOSトランジスタTW１ないし
TW４および１個のＥ型のMOSトランジスタ
TW５とで構成されている。上記トランジンスタ
TW１とTW２それぞれの一端は上記電圧V_Hが供
給される電源端子７３および通常の例えば5Vの
電源電圧V_Cが供給される電源端子７４に接続さ
れ、それぞれの他端は共通に接続され、この共通
接続点７５と行線Ｒ１との間にはトランジスタ
TW３が接続されている。そして上記両トランジ
スタTW１，TW３のゲートは共に上記行線Ｒ１
に接続されている。また、V_Cが供給される電源
端子７６とアース電位点との間には上記トランジ
スタTW４，TW５が直列に挿入され、その直列
接続点７７には上記トランジスタTW２および
TW４のゲートが接続されている。なお、トラン
ジスタTW５のゲートは上記行線Ｒ１に接続され
ている。

上記信号検出ノードＮ１と、上記電圧V_Hが供
給される電源端子７８との間にはＥ形のMOSト
ランジスタＴ１が接続され、このトランジスタＴ
１のゲートには書込み情報入力制御回路８０の出
力ノードＮ２の信号が供給される。

上記書込み情報入力制御回路８０は、入力情報
Dinを受けこの入力情報Dinに応じた内部情報din
を発生する内部情報発生回路８１と、電圧V_Cが
供給される電源端子８２とアース電位点との間に
直列に挿入されるＤ型のMOSトランジスタＴ２
およびＥ型のMOSトランジスタＴ３，Ｔ４から
なるナンドゲート回路８３と、Ｄ型のトランジス
タTW１１ないしTW１３およびＥ型のトランジ
スタTW１４からなり、上記ナンドゲート回路８
３の出力ノードＮ３の信号に応じて電圧V_Hを出
力制御する電圧出力制御回路８４とで構成されて
いる。そして上記ナンドゲート回路８３におい
て、トランジスタＴ２のゲートはその出力ノード
Ｎ３に接続され、トランジスタＴ３のゲートには
上記内部情報dinが供給され、トランジスタＴ４
のゲートには情報の書込み時には“１”レベルに
され、読出し時には“０”レベルにされる信号
Ｒ／Ｗが供給される。

上記のような構成でなる従来のEPROMにおい
て、情報の読出し時には信号Ｒ／が高レベル
（“１”レベル）に、信号／Ｗが低レベル（“０”
レベル）に、電源端子７３等における電圧V_Hが
5Vにそれぞれされる。信号Ｒ／が高レベルに
されると、トランジスタTC１ないしTCn，TR
１ないしTRmがオンする。また信号／Ｗが低
レベルにされるとトランジスタＴ４がオフし、ナ
ンドゲート回路８３の出力ノードＮ３の信号が高
レベルにされる。これにより、出力制御回路８４
の出力ノードＮ２の信号は低レベルにされ、トラ
ンジスタＴ１はオフする。

このとき、行線Ｒ１ないしRmおよび列選択線
Ｃ１ないしCnのうち、行デコーダ２０あるいは
列デコーダ６０により選択されたもののみが高レ
ベルにされて、この交点に位置するメモリセルア
レイ１０内のメモリセルTMが選択される。この
選択されたメモリセルTMのしきい値電圧が低い
状態にあれば、このメモリセルはオンしてドレイ
ン、ソース間に電流が流れ、信号検出ノードＮ１
は低レベルにされる。他方、この選択されたメモ
リセルTMに予め情報の書込みが行われ、しきい
値電圧が高い状態にされていれば、このメモリセ
ルはオフとなり、信号検出ノードＮ１はセンスア
ンプ４０内の負荷により高レベルにされる。従つ
て、このときのノードＮ１の信号がセンスアンプ
４０および出力回路５０を介してメモリ外部に出
力される。

情報の書込み時には、信号Ｒ／が低レベル
に、信号／Ｗが高レベルに、V_Hが＋20Vにそ
れぞれされる。このとき、例えば行線Ｒ１と列選
択線Ｃ１とが選択されたとすると、トランジスタ
TR１，TC１を介して“１”レベルの電圧が行
線Ｒ１、列選択線Ｃ１それぞれに印加される。す
ると上記行線Ｒ１、列選択線Ｃ１に接続されてい
る書込み回路７０内の昇圧電圧分配回路７１₁，
７２₁から高電圧V_Hが出力され、上記行線Ｒ１、
列選択線Ｃ１はそれぞれ20Vまで充電される。こ
のとき他の行線Ｒと列選択線Ｃは、行デコーダ２
０および列デコーダ６０の対応する出力信号が低
レベルとなり、昇圧電圧分配回路７１，７２から
高電圧V_Hが出力されない。また、このとき、入
力情報Dinが低レベルにされていれば内部情報
dinも低レベルにされ、ノードＮ３には電源端子
８２に供給されている電圧V_Cが出力される。こ
のため、電圧出力制御回路８４の出力ノードＮ２
の電圧はV_Hにされ、トランジスタＴ１がオンす
る。すると上記選択された列選択線Ｃ１で制御さ
れるトランジスタTD１がオンし、列線Ｄ１が高
電圧に充電される。従つて、行線Ｒ１と列線Ｄ１
とにより選択されるメモリセルTM１１の制御ゲ
ートには高電圧が印加され、ドレインにも高電圧
が印加されるので、このとき、上記メモリセル
TM１１には前記のようなフアウラー・ノルトハ
イムのトンネル効果により電子の注入で情報が書
込まれる。もしも、入力情報Dinが高レベルなら
ばトランジスタＴ１がカツトオフするので、上記
メモリセルTM１１のドレインには高電圧が印加
されず、情報の書込みは行われない。

また、一度情報の書込みが行われたメモリセル
では消去が行われない限り情報は記憶され続ける
ので、情報の記憶状態は不揮発性となる。

［背景技術の問題点］昇圧された書込み用の高電圧からの電流流出量
の削減が図られた従来のEPROMでは書込み回路
７０として、各行線および列線に対応してそれぞ
れ回路昇圧電圧分配回路７１もしくは７２を設け
る必要がある。このため、全体の素子数が多くな
り、集積回路化する場合のチツプサイズが大形化
するという欠点がある。

［発明の目的］この発明は上記のような事情を考慮してなされ
たものでありその昇圧によつて書込み用の高電圧
を発生させ、この書込み用高電圧からの電流流出
量の削減を図ることができるとともに、集積回路
化する場合のチツプサイズを従来よりも小形にす
ることができる不揮発性半導体記憶装置を提供す
ることにある。

［発明の概要］上記のような目的を達成するためこの発明の不
揮発性半導体記憶装置にあつては、複数の行線お
よび列線を互いに交差するように設け、電荷を保
持する手段がゲート絶縁膜内に設けられた不揮発
性メモリセルを上記複数の行線および列線の各交
点に配置してメモリセルアレイを構成し、上記複
数の各列線を複数の列選択線で選択し、上記行線
および列選択線のいずれか一方もしくは両方を第
１のデコーダで選択し、上記複数の各メモリセル
に情報を書込む際に使用される書込み用高電圧を
発生する複数の書込み用高電圧発生回路を設け、
複数の選択素子の各一端を上記複数の書込み用高
電圧発生回路のうち対応するものに共通に接続
し、他端を上記行線および列選択線のうち対応す
るものに接続し、上記第１のデコーダに供給され
るアドレス信号の一部信号を第２のデコーダに供
給してこの第２のデコーダの出力信号に基づいて
上記複数の選択用素子を選択的に動作させるよう
にしている。

このような構成によれば書込み用高電圧発生回
路の数を従来よりも少なくすることができ、これ
によりチツプサイズを従来よりも小形にすること
ができる。

［発明の実施例］以下、図面を参照してこの発明の一実施例を説
明する。

第１図はこの発明の不揮発性半導体記憶装置を
従来と同様にEPROMに実施した場合の構成を示
す回路図である。なお、この実施例回路では前記
メモリセルアレイ１０、列線選択回路３０、セン
スアンプ４０、出力回路５０、列デコーダ６０、
書込み情報入力制御回路８０およびトランジスタ
Ｔ１等が省略されているが、これらは第６図の従
来回路と同様に設けられているものである。

この実施例のメモリが従来と異なつているとこ
ろは、昇圧電圧分配回路７１もしくは７２を列選
択線Ｃもしくは行線Ｒの数だけ設けるのではな
く、複数の列選択線Ｃもしくは行線Ｒ毎に昇圧電
圧分配回路を１個づつ設け、かつ、新たに４個の
デコーダ９０₁ないし９０₄を設けるようにしたこ
とである。

書込み回路７０内には、それぞれ従来と同様に
構成されたｉ個の昇圧電圧分配回路７２₁ないし
７２_iが設けられている。そしてｍ本の行線Ｒ１
ないしRmのうちＲ１ないしＲ４は選択用のＥ型
のMOSトランジスタTWR１１ないしTWR１４
それぞれを介して上記１個の昇圧電圧分配回路７
２₁に共通に接続され、行線Ｒ５ないしＲ８は選
択用のＥ型のMOSトランジスタTWR２１ないし
TWR２４それぞれを介して上記１個の昇圧電圧
分配回路７２₂に共通に接続され、以下同様にし
て４本の行線Ｒが４個の選択用のＥ型の各MOS
トランジスタTWRそれぞれを介して１個の昇圧
電圧分配回路７２に共通に接続され、行線Rm−
３ないしRmは選択用のＥ型のMOSトランジス
タTWRi１ないしTWRi４それぞれを介して上記
１個の昇圧電圧分配回路７２_iに共通に接続され
ている。

上記トランジスタTWR１１，TWR２１，…
…TWRi１のゲートにはデコーダ９０₁から出力
される信号Ｈ１が入力されるようになつており、
同様に上記トランジスタTWR１２，TWR２２，
……TWRi２のゲートにはデコーダ９０₂から出
力される信号Ｈ２が、上記トランジスタTWR１
３，TWR２３，……TWRi３のゲートにはデコ
ーダ９０₃から出力される信号Ｈ３が、上記トラ
ンジスタTWR１４，TWR２４，……TWRi４
のゲートにはデコーダ９０₄から出力される信号
Ｈ４がそれぞれ並列に入力されるようになつてい
る。

上記４個のデコーダ９０₁ないし９０₄はそれぞ
れ同様の回路構成であり、この回路はデコーダ９
０₄で例示するように、電圧V_Cが印加される電源
端子９１とノードＮ１１との間にソース、ドレイ
ン間が挿入され、ゲートが上記ノードＮ１１に接
続された負荷用のＤ形のMOSトランジスタＴ１
１と、上記ノードＮ１１とアース電位との間に直
列に挿入され、各ゲートに行アドレス信号のうち
の２ビツトの信号RA１，RA２、情報の読出し
時には“０”レベルにされかつ書込み時には
“１”レベルにされる信号／Ｗがそれぞれ供給
されるＥ形のMOSトランジスタＴ１２，Ｔ１３，
Ｔ１４からなるナンドゲート回路９２と、Ｄ形の
トランジスタTW１１ないしTW１３およにＥ形
のトランジスタTW１４からなり前記電圧出力制
御回路８４と同様に構成された電圧出力制御回路
９３とで構成されている。上記電圧出力制御回路
９３にはナンドゲート回路９２の出力ノードであ
るノードＮ１１の信号が供給されている。

他のデコーダ９０₂ないし９０₄も上記デコーダ
９０₁と同様に構成されているが、デコーダ９０₃
には上記アドレス信号RA１，RA２の代わりに
RA１，２が、デコーダ９０₂には上記アドレ
ス信号RA１，RA２の代わりに１，RA２が、
デコーダ９０₁には上記アドレス信号RA１，RA
２の代わりに１，２がそれぞれ供給され
ている。

なお、例えば行デコーダ２０がナンド型回路で
構成される場合は、上記行アドレス信号１，
RA２は行デコーダ２０が行線Ｒ１，Ｒ５，……
Rm−３を選択するときのアドレス信号と同一で
あり、１，RA２は行デコーダ２０が行線Ｒ
２，Ｒ６，……Rm−２を選択するときのアドレ
ス信号と同一であり、RA１，２は行デコー
ダ２０が行線Ｒ３，Ｒ７，……Rm−１を選択す
るときのアドレス信号と同一であり、RA１，
RA２は行デコーダ２０が行線Ｒ４，Ｒ８，……
Rmを選択するときのアドレス信号と同一であ
る。もし、行デコーダ２０がノアゲート型回路で
構成される場合には、上記入力されるアドレス信
号を全て逆相にすればよい。すなわち、行線Ｒ
１，Ｒ５，……Rm−３を選択するアドレス信号
はRA１，RA２となる。

このような構成において、情報の読出し時には
信号／Ｗが“０”レベルにされているので、各
デコーダ９０₁ないし９０₄内のトランジスタＴ１
４はすべてオフ状態となり、ノードＮ１１は
“１”レベルにされる。これにより各デコーダ９
０₁ないし９０₄の電圧出力制御回路９３内の各ト
ランジスタTW１４がオンして信号Ｈ１なしいＨ
４が“０”レベルとなる。すると選択用のトラン
ジスタTWR１１ないしTWR１４，TWR２１な
いしTWR２４，……TWRi１ないしTWRi４が
すべてオフし、行線Ｒ１ないしRmは行デコーダ
２０の出力に従つて選択駆動される。

情報の書込み時には信号／Ｗが“１”レベル
にされているので、各デコーダ９０₁ないし９０₄
内のトランジスタＴ１４はすべてオン状態とな
る。このとき行デコーダ２０の出力により例えば
一本の行線Ｒ４が選択されているとすると、この
行線Ｒ４を選択しているときに行デコーダ２０に
供給されているものと同じ行アドレス信号RA
１，RA２が供給されているデコーダ９０₄内でト
ランジスタＴ１２，Ｔ１３が共にオン状態にされ
る。これにより、このデコーダ９０₄内のナンド
ゲート回路９２の出力ノード１１の信号のみが
“０”レベルにされる。すると、これに続く電圧
出力制御回路９３内のトランジスタTW１２がオ
ンして、まず信号Ｈ４が“１”レベルにされる。
またトランジスタTW１１のゲートはほぼ0Vと
なるため、このトランジスタTW１１のしきい値
電圧の絶対値がV_Cよりも小さければこのトラン
ジスタTW１１はオフし、出力ノードＮ１２には
トランジスタTW１２，TW１３を介して高電圧
V_Hが出力される。このとき、他のデコーダ９０₁
ないし９０₃ではトランジスタＴ１２，Ｔ１３の
いずれか一方がカツトオフして、ナンドゲート回
路９２の出力ノードＮ１１の信号が“１”レベル
にされるので、トランジスタTW１４がオンして
信号Ｈ１ないしＨ３はすべて“０”レベルとな
る。またこのとき、デコーダ９０₁ないし９０₃で
はトランジスタTW１２に高電圧V_Hが印加され
ているが、トランジスタTW１１のコンダクタン
スg_nをTW１３よりも十分大きくしておけば、ト
ランジスタTW１１とTW１２の共通接続ノード
Ｎ１３はほぼV_Cの電圧になる。ここでトランジ
スタTW１２のゲートはほぼ0Vになつているた
め、Ｄ型トランジスタのしきい値電圧がV_Cより
も小さければＤ型トランジスタはオフし、これら
デコーダ９０₁ないし９０₃では電圧出力制御回路
９３で高電圧V_Hからの電流流出はない。

従つて、上記信号Ｈ４が高電圧にされたとき、
この信号がゲートに供給されている選択用のトラ
ンジスタTWR１４，TWR２４，……TPRi４の
みがそれぞれオン状態にされる。

ここで行線Ｒ１ないしＲ４において、行線Ｒ１
ないしＲ３ではそれぞれに一端が接続されている
選択用のトランジスタTWR１１ないしTWR１
３がオフし、昇圧電圧分配回路７２₁から切り離
されている。そして行線Ｒ４のみがトランジスタ
TWR１４を介して上記昇圧電圧分配回路７２₁と
接続される。この昇圧電圧分配回路７２₁では行
線Ｒ４の“１”レブルの信号により、トランジス
タTW５がオンし、これによりトランジスタTW
２のゲートが“０”レベルにされると同時にトラ
ンジスタTW１がオンするので、トランジスタ
TW２はオフし、トランジスタTW５のゲートが
接続されているノードＮ２０にはトランジスタ
TW１，TW３を介して高電圧V_Hが供給される。
従つて、この後、行線Ｒ４は高電圧V_Hまで充電
される。

ここで他の４組の行線、例えばＲ５ないしＲ８
では、Ｒ５ないしＲ７がオフ状態にされている選
択用のトランジスタTWR２１ないしTWR２３
により昇圧電圧分配回路７２₂から切り離され、
行線Ｒ８のみがトランジスタTWR２４を介して
昇圧電圧分配回路７２₂に接続される。ところが
この行線Ｒ８は行デコーダ２０によつて選択され
ていないので、この行線Ｒ８は“０”レベルにさ
れ、昇圧電圧分配回路７２₂からこの行線Ｒ８に
は高電圧は供給されない。なお、他の各４組の行
線についても同様である。従つて、昇圧電圧分配
回路７２₂ないし７２_iでの高電圧からの電流流出
も生じない。

従つて、この後、選択状態にされている図示し
ない列線と、上記高電圧V_Hが選択的に供給され
た行線Ｒ４との交点に位置するメモリセルに情報
が書込まれる。

このように上記実施例ではそれぞれ４組の行線
Ｒ１ないしＲ４，Ｒ５ないしＲ８，……Rm−３
ないしRm毎にそれぞれ１個の昇圧電圧分配回路
を共通に設けるようにしているので、この昇圧電
圧分配回路の数を従来の1/4に減らすことができ
る。ところで、この実施例の装置では従来装置に
対して新たにデコーダ９０を４回路追加する必要
がある。ところが通常のEPROMでは行線Ｒの数
は極めて多く、これに対応して昇圧電圧分配回路
の数も極めて多い。このため、この昇圧電圧分配
回路の数を少なくすることにより、新たにデコー
ダ９０を４回路追加しても、全体としての素子数
は従来よりも大幅に減少する。このため、このメ
モリを集積回路化する場合にチツプサイズを従来
よりも小形にすることができる。

なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。例えば上記実施例では２ビツトの行アド
レス信号RA１，RA２を各デコーダ９０に供給
し、行線Ｒを４本毎にまとめて１組にしこれら各
組の行線に対してそれぞれ共通に昇圧電圧分配回
路を設ける場合について説明したが、これは例え
ば３ビツトの行アドレス信号を用いて行線Ｒを８
本毎にまとめて１組にしこれら各組の行線に対し
てそれぞれ共通に昇圧電圧分配回路を設けるよう
にしてもよい。

さらに上記実施例では、行線Ｒが接続される昇
圧電圧分配回路を複数本の行線に対して共通に設
ける場合を説明したが、これは列選択線について
も同様に実施することができ、行線および列選択
線の両方に対して実施してもよい。

第２図はこの発明の変形例の構成を示す回路図
である。上記実施例では図示の如き昇圧電圧分配
回路７２を用いていたが、これは回路７２の代わ
りにＥ型のトランジスタ３０１，３０２およびコ
ンデンサ３０３からなる電圧昇圧回路３０４を前
記４本の行線毎に１個づつ設け、上記コンデンサ
３０３の各一端には高電圧V_Pが供給されている
インバータ３０５を介して発振回路４００の出力
を供給するようにしてもよい。

このような構成において、発振回路４００から
の出力信号はインバータ３０５によつて高電圧
V_Pの信号φに変換され、電圧昇圧回路３０４内
のコンデンサ３０３の一端に供給される。電圧昇
圧回路３０４内ではコンデンサ３０３の容量結合
によりトランジスタ３０１を介して供給された電
圧V_Pが昇圧され、この昇圧された電圧はトラン
ジスタ３０２により整流されて一つの行線Ｒに供
給される。

［発明の効果］以上説明したようにこの発明によれば、集積回
路化する場合のチツプサイズを従来よりも小形に
することができる不揮発性半導体記憶装置を提供
することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路
図、第２図はこの発明の変形例による構成を示す
回路図、第３図はメモリセルの構造を示す断面
図、第４図は電圧昇圧回路の一例を示す回路図、
第５図は上記電圧昇圧回路の動作を制御する信号
のタイミングチヤート、第６図は従来のEPROM
の構成を示す回路図である。１０……メモリセルアレイ、２０……行デコー
ダ、３０……列線選択回路、４０……センスアン
プ、５０……出力回路、６０……列デコーダ、７
０……書込み用回路、７２……昇圧電圧分配回
路、８０……書込み情報入力制御回路、９０……
デコーダ、９２……ナンドゲート回路、９３……
昇圧電圧分配回路、TWR……選択用のMOSトラ
ンジスタ、Ｒ……行線、Ｄ……列線、Ｃ……列選
択線。

Claims

【特許請求の範囲】１互いに交差するように設けられたそれぞれ複
数の行線および列線と、電荷を保持する手段がゲ
ート絶縁膜内に設けられた不揮発性メモリセルを
上記複数の行線および列線の各交点に配置してな
るメモリセルアレイと、上記複数の各列線を選択
する複数の列選択線と、上記行線および列選択線
のいずれか一方もしくは両方を選択する第１のデ
コーダと、上記複数の各メモリセルに情報を書込
む際に使用される書込み用高電圧を発生する複数
の書込み用高電圧発生回路と、一端が上記複数の
書込み用高電圧発生回路のうち対応するものに共
通に接続され、他端が上記行線および列選択線の
うち対応するものに接続された複数の選択素子
と、上記第１のデコーダに供給されるアドレス信
号の一部信号が供給され、この信号に基づいて上
記複数の選択用素子を選択的に動作させる第２の
デコーダとを具備したことを特徴とする不揮発性
半導体記憶装置。２前記第１のデコーダが行デコーダもしくは列
デコーダのいずれかであり、前記複数の選択素子
の他端が前記行線および列選択線のいずれかに接
続されている特許請求の範囲第１項に記載の不揮
発性半導体記憶装置。３前記書込み用高電圧発生回路は、前記行線お
よび列選択線のうち対応するものの信号に応じて
書込み用高電圧を出力する電圧昇圧回路で構成さ
れている特許請求の範囲第１項に記載の不揮発性
半導体記憶装置。