JPH05325578A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05325578A JPH05325578A JP12600292A JP12600292A JPH05325578A JP H05325578 A JPH05325578 A JP H05325578A JP 12600292 A JP12600292 A JP 12600292A JP 12600292 A JP12600292 A JP 12600292A JP H05325578 A JPH05325578 A JP H05325578A
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- supply voltage
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- Power Engineering (AREA)
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- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】
【目的】 本発明は、電源電圧の変動に依存しない昇圧
能力を持つ昇圧回路を搭載して書込み／消去時に電源パ
ワーの無駄を生じさせないことを目的とする。 【構成】 電源電圧の降下とともに発振周波数が高くな
る発振回路９と、昇圧能力に駆動周波数依存性を有し発
振回路９の駆動により電源電圧を昇圧してメモリ手段１
の書込み／消去時に必要な電圧を発生する昇圧回路８と
を有することを特徴とする。
能力を持つ昇圧回路を搭載して書込み／消去時に電源パ
ワーの無駄を生じさせないことを目的とする。 【構成】 電源電圧の降下とともに発振周波数が高くな
る発振回路９と、昇圧能力に駆動周波数依存性を有し発
振回路９の駆動により電源電圧を昇圧してメモリ手段１
の書込み／消去時に必要な電圧を発生する昇圧回路８と
を有することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、電気的書き換え可能な
不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特に
書き込み／消去時に必要な高電圧を発生する昇圧回路を
装置内部に備えて単一電源動作可能な不揮発性半導体記
憶装置に関する。
不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特に
書き込み／消去時に必要な高電圧を発生する昇圧回路を
装置内部に備えて単一電源動作可能な不揮発性半導体記
憶装置に関する。
【０００２】
【従来の技術】単一電源（例えばＶcc＝５Ｖ）により書
き込み／消去が行えるＥＥＰＲＯＭの一つとして、例え
ばＮＡＮＤ型ＥＥＰＲＯＭが知られている。これは、複
数のメモリセルをそれらのソース、ドレインを隣接する
もの同士で共有する形で直列接続して一単位とし、ビッ
ト線に接続するものである。メモリセルは通常、電荷蓄
積層と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し
ている。メモリセルアレイは、ｐ型基板、又はｎ型基板
に形成されたｐ型ウェル内に集積形成されている。
き込み／消去が行えるＥＥＰＲＯＭの一つとして、例え
ばＮＡＮＤ型ＥＥＰＲＯＭが知られている。これは、複
数のメモリセルをそれらのソース、ドレインを隣接する
もの同士で共有する形で直列接続して一単位とし、ビッ
ト線に接続するものである。メモリセルは通常、電荷蓄
積層と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し
ている。メモリセルアレイは、ｐ型基板、又はｎ型基板
に形成されたｐ型ウェル内に集積形成されている。
【０００３】ＥＥＰＲＯＭでは、通常書き込み／消去時
にはメモリセルに電源電圧より高い電圧を印加し、トン
ネル電流などによって電荷蓄積層の電荷量をコントロー
ルしてデータを記憶させる。
にはメモリセルに電源電圧より高い電圧を印加し、トン
ネル電流などによって電荷蓄積層の電荷量をコントロー
ルしてデータを記憶させる。
【０００４】例えば、上述のＮＡＮＤ型ＥＥＰＲＯＭの
データ書き込み／消去の動作は次の通りである。データ
書込みは、ビット線から最も離れた位置のメモリセルか
ら順に行う。選択されたメモリセルの制御ゲートには高
電圧Ｖpp（＝２０Ｖ程度）を印加し、それよりビット線
側にあるメモリセルの制御ゲート及び選択ゲートには中
間電位ＶppM （＝１０Ｖ程度）を印加し、ビット線には
データに応じて０Ｖ又は中間電位を与える。ビット線に
０Ｖが与えられた時、その電位は選択メモリセルのドレ
インまで伝達されて、ドレインから浮遊ゲートに電子注
入が生じる。これにより、選択されたメモリセルのしき
い値は正方向にシフトする。この状態を例えば“１”と
する。ビット線に中間電位が与えられたときは電子注入
が起らず、従ってしきい値は変化せず、負に止まる。こ
の状態は“０”である。データ消去は、ＮＡＮＤセル内
の全てメモリセルに対して同時に行われる。即ち全ての
制御ゲート、選択ゲートを０Ｖとし、ビット線及びソー
ス線を浮遊状態として、ｐ型ウェル及びｎ型基板に高電
圧２０Ｖを印加する。これにより、全てのメモリセルで
浮遊ゲートの電子がｐ型ウェルに放出され、しきい値は
負方向にシフトする。
データ書き込み／消去の動作は次の通りである。データ
書込みは、ビット線から最も離れた位置のメモリセルか
ら順に行う。選択されたメモリセルの制御ゲートには高
電圧Ｖpp（＝２０Ｖ程度）を印加し、それよりビット線
側にあるメモリセルの制御ゲート及び選択ゲートには中
間電位ＶppM （＝１０Ｖ程度）を印加し、ビット線には
データに応じて０Ｖ又は中間電位を与える。ビット線に
０Ｖが与えられた時、その電位は選択メモリセルのドレ
インまで伝達されて、ドレインから浮遊ゲートに電子注
入が生じる。これにより、選択されたメモリセルのしき
い値は正方向にシフトする。この状態を例えば“１”と
する。ビット線に中間電位が与えられたときは電子注入
が起らず、従ってしきい値は変化せず、負に止まる。こ
の状態は“０”である。データ消去は、ＮＡＮＤセル内
の全てメモリセルに対して同時に行われる。即ち全ての
制御ゲート、選択ゲートを０Ｖとし、ビット線及びソー
ス線を浮遊状態として、ｐ型ウェル及びｎ型基板に高電
圧２０Ｖを印加する。これにより、全てのメモリセルで
浮遊ゲートの電子がｐ型ウェルに放出され、しきい値は
負方向にシフトする。
【０００５】以上の説明から分るように、一般に単一電
源動作のＥＥＰＲＯＭでは、その内部で電源電圧より高
い電圧を発生することが必要である。このため、従来か
ら昇圧回路を用いてこの高電圧を発生させるようにして
いる。昇圧回路の電流供給能力は、一般に電源電圧の降
下とともに低下する。また昇圧回路はリングオシレータ
で駆動されるが、このリングオシレータの発振周波数も
電源電圧の降下とともに低下する。このため、最低の電
源電圧値で動作するように設計された昇圧回路は、例え
ば最大の電源電圧値では必要以上の電流供給能力を持つ
ことになり電源パワーの無駄を生じる。
源動作のＥＥＰＲＯＭでは、その内部で電源電圧より高
い電圧を発生することが必要である。このため、従来か
ら昇圧回路を用いてこの高電圧を発生させるようにして
いる。昇圧回路の電流供給能力は、一般に電源電圧の降
下とともに低下する。また昇圧回路はリングオシレータ
で駆動されるが、このリングオシレータの発振周波数も
電源電圧の降下とともに低下する。このため、最低の電
源電圧値で動作するように設計された昇圧回路は、例え
ば最大の電源電圧値では必要以上の電流供給能力を持つ
ことになり電源パワーの無駄を生じる。
【０００６】
【発明が解決しようとする課題】上述のように、従来の
昇圧回路を持つＥＥＰＲＯＭでは、書き込み／消去時に
電源電圧の変動によって引き起される昇圧回路の電流供
給能力の変動により電源パワーの無駄が生じるという問
題があった。
昇圧回路を持つＥＥＰＲＯＭでは、書き込み／消去時に
電源電圧の変動によって引き起される昇圧回路の電流供
給能力の変動により電源パワーの無駄が生じるという問
題があった。
【０００７】本発明は以上のような問題に鑑みなされた
もので、電源電圧の変動に依存しない昇圧能力を持つ昇
圧回路を搭載することにより書き込み／消去時に電源パ
ワーの無駄が生じることがなく、また低コストで小型の
不揮発性半導体記憶装置を提供することを目的とする。
もので、電源電圧の変動に依存しない昇圧能力を持つ昇
圧回路を搭載することにより書き込み／消去時に電源パ
ワーの無駄が生じることがなく、また低コストで小型の
不揮発性半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、第１に、不揮発性メモリ機能を有するメ
モリ手段を備えたメモリ本体と、電源電圧の降下ととも
に発振周波数が高くなる発振回路と、昇圧能力に駆動周
波数依存性を有し、前記発振回路の駆動により電源電圧
を昇圧して前記メモリ手段の書込み／消去時に必要な電
圧を発生する昇圧回路とを有することを要旨とする。
に、本発明は、第１に、不揮発性メモリ機能を有するメ
モリ手段を備えたメモリ本体と、電源電圧の降下ととも
に発振周波数が高くなる発振回路と、昇圧能力に駆動周
波数依存性を有し、前記発振回路の駆動により電源電圧
を昇圧して前記メモリ手段の書込み／消去時に必要な電
圧を発生する昇圧回路とを有することを要旨とする。
【０００９】第２に、上記第１の構成において、前記発
振回路としてリングオシレータが用いられ、該リングオ
シレータは、複数個のインバータ回路が互いに電荷転送
用のＭＯＳトランジスタを介して環状に接続され、該Ｍ
ＯＳトランジスタのゲート電極は出力電圧が電源電圧の
降下とともに当該ＭＯＳトランジスタの転送能力を高め
る方向に変化する電圧変換用回路の出力端に接続して構
成してなることを要旨とする。
振回路としてリングオシレータが用いられ、該リングオ
シレータは、複数個のインバータ回路が互いに電荷転送
用のＭＯＳトランジスタを介して環状に接続され、該Ｍ
ＯＳトランジスタのゲート電極は出力電圧が電源電圧の
降下とともに当該ＭＯＳトランジスタの転送能力を高め
る方向に変化する電圧変換用回路の出力端に接続して構
成してなることを要旨とする。
【００１０】第３に、上記第１の構成において、前記発
振回路としてリングオシレータが用いられ、該リングオ
シレータは、複数個のインバータ回路が環状に接続さ
れ、前記各インバータ回路はそれぞれ電荷転送用のＭＯ
Ｓトランジスタを介して電源電位、接地電位に接続さ
れ、該ＭＯＳトランジスタのゲート電極は出力電圧が電
源電圧の降下とともに当該ＭＯＳトランジスタの転送能
力を高める方向に変化する電圧変換回路の出力端に接続
して構成してなることを要旨とする。
振回路としてリングオシレータが用いられ、該リングオ
シレータは、複数個のインバータ回路が環状に接続さ
れ、前記各インバータ回路はそれぞれ電荷転送用のＭＯ
Ｓトランジスタを介して電源電位、接地電位に接続さ
れ、該ＭＯＳトランジスタのゲート電極は出力電圧が電
源電圧の降下とともに当該ＭＯＳトランジスタの転送能
力を高める方向に変化する電圧変換回路の出力端に接続
して構成してなることを要旨とする。
【００１１】第４に、不揮発性メモリ機能を有するメモ
リ手段をそれぞれ備えた複数個のメモリ本体と、該複数
個のメモリ本体に対し、電源電圧を昇圧して前記各メモ
リ手段の書込み／消去時に必要な電圧を発生する共通の
昇圧装置とを有することを要旨とする。
リ手段をそれぞれ備えた複数個のメモリ本体と、該複数
個のメモリ本体に対し、電源電圧を昇圧して前記各メモ
リ手段の書込み／消去時に必要な電圧を発生する共通の
昇圧装置とを有することを要旨とする。
【００１２】
【作用】上記構成において、第１に、昇圧回路の電流供
給能力は、電源電圧の降下とともに低下傾向が生じる
が、これを駆動する発振回路の発振周波数が電源電圧の
降下とともに高くなって、この低下傾向が打消される。
これにより電源電圧依存性のない電流供給能力を持つ昇
圧回路が実現され、書込み／消去時に、電源電圧の変動
に伴う電源パワーの無駄が生じることがなくなる。
給能力は、電源電圧の降下とともに低下傾向が生じる
が、これを駆動する発振回路の発振周波数が電源電圧の
降下とともに高くなって、この低下傾向が打消される。
これにより電源電圧依存性のない電流供給能力を持つ昇
圧回路が実現され、書込み／消去時に、電源電圧の変動
に伴う電源パワーの無駄が生じることがなくなる。
【００１３】第２に、上記発振回路となるリングオシレ
ータは、電源電圧の降下とともに電荷転送用ＭＯＳトラ
ンジスタの転送能力が上昇して発振周波数が高くなる。
ータは、電源電圧の降下とともに電荷転送用ＭＯＳトラ
ンジスタの転送能力が上昇して発振周波数が高くなる。
【００１４】第３に、前記発振回路となるリングオシレ
ータは、上記と同様に、電源電圧の降下とともに電荷転
送用ＭＯＳトランジスタの転送能力が上昇して発振周波
数が高くなり、これとともにリングオシレータを構成す
るインバータ回路の動作時における貫通電流が電源電圧
の上昇とともに増加するのが抑制される。
ータは、上記と同様に、電源電圧の降下とともに電荷転
送用ＭＯＳトランジスタの転送能力が上昇して発振周波
数が高くなり、これとともにリングオシレータを構成す
るインバータ回路の動作時における貫通電流が電源電圧
の上昇とともに増加するのが抑制される。
【００１５】第４に、複数個のメモリ本体に対して共通
の昇圧装置を備えさせることにより、メモリカード等と
して機能する不揮発性半導体記憶装置が小型かつ安価に
実現される。
の昇圧装置を備えさせることにより、メモリカード等と
して機能する不揮発性半導体記憶装置が小型かつ安価に
実現される。
【００１６】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１７】図１は、本発明の第１実施例に係るＮＡＮ
Ｄ型ＥＥＰＲＯＭを用いた不揮発性半導体記憶装置の構
成を示すブロック図である。メモリ手段としてのメモリ
セルアレイ１に対してデータ書き込み、読み出しを行う
ためのビット線制御回路２が設けられている。このビッ
ト線制御回路２はデータ入出力バッファ６につながり、
アドレスバッファ４からのアドレス信号を受けるカラム
デコーダ３の出力を入力として受けるようになってい
る。またメモリセルアレイ１に対して、制御ゲート及び
選択ゲートを制御するためにロウデコーダ５が設けら
れ、メモリセルアレイ１が形成されるｐ型基板（又はｐ
型ウェル）の電位を制御するための基板電位制御回路７
が設けられている。上述のメモリセルアレイ１ないし基
板電位制御回路７の各機能を司る回路等によりメモリ本
体１０が構成されている。昇圧回路８は、発振回路とし
てのリングオシレータ９からの駆動信号を受けて電源電
圧から昇圧された高電圧を、メモリセルアレイ１の書込
み／消去時にビット線制御回路２、ロウデコーダ５、基
板電位制御回路７に供給する。
Ｄ型ＥＥＰＲＯＭを用いた不揮発性半導体記憶装置の構
成を示すブロック図である。メモリ手段としてのメモリ
セルアレイ１に対してデータ書き込み、読み出しを行う
ためのビット線制御回路２が設けられている。このビッ
ト線制御回路２はデータ入出力バッファ６につながり、
アドレスバッファ４からのアドレス信号を受けるカラム
デコーダ３の出力を入力として受けるようになってい
る。またメモリセルアレイ１に対して、制御ゲート及び
選択ゲートを制御するためにロウデコーダ５が設けら
れ、メモリセルアレイ１が形成されるｐ型基板（又はｐ
型ウェル）の電位を制御するための基板電位制御回路７
が設けられている。上述のメモリセルアレイ１ないし基
板電位制御回路７の各機能を司る回路等によりメモリ本
体１０が構成されている。昇圧回路８は、発振回路とし
てのリングオシレータ９からの駆動信号を受けて電源電
圧から昇圧された高電圧を、メモリセルアレイ１の書込
み／消去時にビット線制御回路２、ロウデコーダ５、基
板電位制御回路７に供給する。
【００１８】図２（ａ），（ｂ）は、メモリセルアレイ
１における一つのＮＡＮＤセル部分の平面図と等価回路
図であり、図３（ａ），（ｂ）はそれぞれ図２（ａ）の
Ａ−Ａ’及びＢ−Ｂ’断面図である。素子分離酸化膜１
２で囲まれたｐ型シリコン基板（又はｐ型ウェル）１１
に、複数のＮＡＮＤセルからなるメモリセルアレイ１が
形成されている。一つのＮＡＮＤセルに着目して説明す
ると、この実施例では、８個のメモリセルＭ１〜Ｍ８が
直列接続されて一つのＮＡＮＤセルを構成している。メ
モリセルはそれぞれ、基板１１にゲート絶縁膜１３を介
して浮遊ゲート１４（１４1 ，１４2 ，…，１４8 ）が
形成され、この上に層間絶縁膜１５を介して制御ゲート
１６（１６1 ，１６2 ，…，１６8 ）が形成されて、構
成されている。これらのメモリセルのソース・ドレイン
であるｎ型拡散層１９は、隣接するもの同士共用する形
で、メモリセルが直列接続されている。
１における一つのＮＡＮＤセル部分の平面図と等価回路
図であり、図３（ａ），（ｂ）はそれぞれ図２（ａ）の
Ａ−Ａ’及びＢ−Ｂ’断面図である。素子分離酸化膜１
２で囲まれたｐ型シリコン基板（又はｐ型ウェル）１１
に、複数のＮＡＮＤセルからなるメモリセルアレイ１が
形成されている。一つのＮＡＮＤセルに着目して説明す
ると、この実施例では、８個のメモリセルＭ１〜Ｍ８が
直列接続されて一つのＮＡＮＤセルを構成している。メ
モリセルはそれぞれ、基板１１にゲート絶縁膜１３を介
して浮遊ゲート１４（１４1 ，１４2 ，…，１４8 ）が
形成され、この上に層間絶縁膜１５を介して制御ゲート
１６（１６1 ，１６2 ，…，１６8 ）が形成されて、構
成されている。これらのメモリセルのソース・ドレイン
であるｎ型拡散層１９は、隣接するもの同士共用する形
で、メモリセルが直列接続されている。
【００１９】ＮＡＮＤセルのドレイン側、ソース側には
それぞれ、メモリセルの浮遊ゲート、制御ゲートと同時
に形成された選択ゲート１４9 ，１６9 及び１４10，１
６10が設けられている。素子形成された基板上はＣＶＤ
酸化膜１７により覆われ、この上にビット線１８が配設
されている。ビット線１８はＮＡＮＤセルの一端のドレ
イン側拡散層１９にコンタクトされている。行方向に並
ぶＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート
線ＣＧ1 ，ＣＧ2 ，…，ＣＧ8 として配設されている。
これら制御ゲート線は、ワード線となる。選択ゲート１
４9 ，１６9 及び１４10，１６10もそれぞれ行方向に連
続的に選択ゲート線ＳＧ1 ，ＳＧ2 として配設されてい
る。
それぞれ、メモリセルの浮遊ゲート、制御ゲートと同時
に形成された選択ゲート１４9 ，１６9 及び１４10，１
６10が設けられている。素子形成された基板上はＣＶＤ
酸化膜１７により覆われ、この上にビット線１８が配設
されている。ビット線１８はＮＡＮＤセルの一端のドレ
イン側拡散層１９にコンタクトされている。行方向に並
ぶＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート
線ＣＧ1 ，ＣＧ2 ，…，ＣＧ8 として配設されている。
これら制御ゲート線は、ワード線となる。選択ゲート１
４9 ，１６9 及び１４10，１６10もそれぞれ行方向に連
続的に選択ゲート線ＳＧ1 ，ＳＧ2 として配設されてい
る。
【００２０】図４は、このようなＮＡＮＤセルがマトリ
クス配列されたメモリセルアレイ１の等価回路を示して
いる。
クス配列されたメモリセルアレイ１の等価回路を示して
いる。
【００２１】図５に、図１中の昇圧回路８の具体的な構
成を示す。図６は昇圧回路８の駆動信号φＲ１，φＲ
２，φＲ３，φＲ４となるリングオシレータ９の出力信
号を示している。
成を示す。図６は昇圧回路８の駆動信号φＲ１，φＲ
２，φＲ３，φＲ４となるリングオシレータ９の出力信
号を示している。
【００２２】電圧の昇圧は、ＤタイプのｎチャネルＭＯ
ＳトランジスタＱＤ１〜ＱＤ４をキャパシタとして用
い、ＥタイプｎチャネルＭＯＳトランジスタＱｎ１〜Ｑ
ｎ４，Ｑｎ１７を転送ゲートとして行われるようになっ
ている。転送ゲートＱｎ１〜Ｑｎ４のゲート電圧を昇圧
してしきい値電圧による電圧降下が生じないようにする
ため、キャパシタとしてのＤタイプｎチャネルＭＯＳト
ランジスタＱＤ５〜ＱＤ８及び転送ゲートとしてのＥタ
イプｎチャネルＭＯＳトランジスタＱｎ５〜Ｑｎ８が設
けられている。また、ＥタイプｎチャネルＭＯＳトラン
ジスタＱｎ１３，Ｑｎ１４，ＤタイプｎチャネルＭＯＳ
トランジスタＱＤ９，ＱＤ１０が転送ゲートＱｎ１７の
ゲート電圧を昇圧して上記と同様にしきい値電圧による
電圧降下が生じないようにするために設けられている。
ＥタイプｎチャネルＭＯＳトランジスタＱｎ１６は、Ｑ
ｎ１４のゲート電極と出力電圧Ｖppとをイコライズする
ために設けられている。これらのＭＯＳトランジスタＱ
ｎ１３，Ｑｎ１４，Ｑｎ１５，ＱＤ９，ＱＤ１０からな
る部分は、ダミーの昇圧段として動作する。なお、本実
施例では、４段昇圧であるが、必要に応じて段数を調整
すればよい。
ＳトランジスタＱＤ１〜ＱＤ４をキャパシタとして用
い、ＥタイプｎチャネルＭＯＳトランジスタＱｎ１〜Ｑ
ｎ４，Ｑｎ１７を転送ゲートとして行われるようになっ
ている。転送ゲートＱｎ１〜Ｑｎ４のゲート電圧を昇圧
してしきい値電圧による電圧降下が生じないようにする
ため、キャパシタとしてのＤタイプｎチャネルＭＯＳト
ランジスタＱＤ５〜ＱＤ８及び転送ゲートとしてのＥタ
イプｎチャネルＭＯＳトランジスタＱｎ５〜Ｑｎ８が設
けられている。また、ＥタイプｎチャネルＭＯＳトラン
ジスタＱｎ１３，Ｑｎ１４，ＤタイプｎチャネルＭＯＳ
トランジスタＱＤ９，ＱＤ１０が転送ゲートＱｎ１７の
ゲート電圧を昇圧して上記と同様にしきい値電圧による
電圧降下が生じないようにするために設けられている。
ＥタイプｎチャネルＭＯＳトランジスタＱｎ１６は、Ｑ
ｎ１４のゲート電極と出力電圧Ｖppとをイコライズする
ために設けられている。これらのＭＯＳトランジスタＱ
ｎ１３，Ｑｎ１４，Ｑｎ１５，ＱＤ９，ＱＤ１０からな
る部分は、ダミーの昇圧段として動作する。なお、本実
施例では、４段昇圧であるが、必要に応じて段数を調整
すればよい。
【００２３】そして、φＲ１が“Ｌ”で電源電圧Ｖccに
よりキャパシタＱＤ１，ＱＤ３に充電される。φＲ１が
“Ｈ”で転送ゲートＱｎ６，Ｑｎ８をそれぞれ通じてキ
ャパシタＱＤ１，ＱＤ３の充電電荷がキャパシタＱＤ
６，ＱＤ８にそれぞれ転送されて充電され、転送ゲート
Ｑｎ２，Ｑｎ４のゲート電圧が昇圧される。この状態で
φＲ２が“Ｌ”，φＲ４が“Ｈ”になるとキャパシタＱ
Ｄ１，ＱＤ３の充電電荷が転送ゲートＱｎ２，Ｑｎ４を
それぞれ通じてキャパシタＱＤ２，ＱＤ４に転送されて
充電される。このような動作が繰り返えされて電源電圧
Ｖccを所要値まで昇圧した昇圧電圧Ｖppが発生する。昇
圧回路８の昇圧能力は、電源電圧Ｖccの降下とともに低
下傾向が生じるが、駆動信号φＲ１，φＲ２，φＲ３，
φＲ４の周波数が高くなることにより、この低下傾向は
打消される。
よりキャパシタＱＤ１，ＱＤ３に充電される。φＲ１が
“Ｈ”で転送ゲートＱｎ６，Ｑｎ８をそれぞれ通じてキ
ャパシタＱＤ１，ＱＤ３の充電電荷がキャパシタＱＤ
６，ＱＤ８にそれぞれ転送されて充電され、転送ゲート
Ｑｎ２，Ｑｎ４のゲート電圧が昇圧される。この状態で
φＲ２が“Ｌ”，φＲ４が“Ｈ”になるとキャパシタＱ
Ｄ１，ＱＤ３の充電電荷が転送ゲートＱｎ２，Ｑｎ４を
それぞれ通じてキャパシタＱＤ２，ＱＤ４に転送されて
充電される。このような動作が繰り返えされて電源電圧
Ｖccを所要値まで昇圧した昇圧電圧Ｖppが発生する。昇
圧回路８の昇圧能力は、電源電圧Ｖccの降下とともに低
下傾向が生じるが、駆動信号φＲ１，φＲ２，φＲ３，
φＲ４の周波数が高くなることにより、この低下傾向は
打消される。
【００２４】図７に、図１中のリングオシレータ９の具
体的な第１の構成例を示す。ＥタイプｎチャネルＭＯＳ
トランジスタＱｎ１８〜Ｑｎ２１，Ｅタイプｐチャネル
ＭＯＳトランジスタＱｐ１〜Ｑｐ４はそれぞれゲート電
極、ドレインが接続されてインバータ回路を構成し、Ｑ
ｎ２２，Ｑｎ２３，Ｑｐ５，Ｑｐ６はＮＡＮＤ回路を構
成している。ＤタイプｎチャネルＭＯＳトランジスタＱ
Ｄ１１〜ＱＤ１５はキャパシタとして用いられ、ＱＤ１
６〜ＱＤ２０は電荷転送用のＤタイプｎチャネルＭＯＳ
トランジスタである。ＱＤ１６〜ＱＤ２０のゲート電極
はノードＮ１に接続され、ノードＮ１の電圧は、Ｅタイ
プｐチャネルＭＯＳトランジスタＱｐ７とＥタイプｎチ
ャネルＭＯＳトランジスタＱｎ２４で構成される電圧変
換回路の出力により電源電圧Ｖccの降下とともに上昇す
るようになっている。ＶＳＴは定電圧回路の出力であ
り、電源電圧Ｖccに依存しない。
体的な第１の構成例を示す。ＥタイプｎチャネルＭＯＳ
トランジスタＱｎ１８〜Ｑｎ２１，Ｅタイプｐチャネル
ＭＯＳトランジスタＱｐ１〜Ｑｐ４はそれぞれゲート電
極、ドレインが接続されてインバータ回路を構成し、Ｑ
ｎ２２，Ｑｎ２３，Ｑｐ５，Ｑｐ６はＮＡＮＤ回路を構
成している。ＤタイプｎチャネルＭＯＳトランジスタＱ
Ｄ１１〜ＱＤ１５はキャパシタとして用いられ、ＱＤ１
６〜ＱＤ２０は電荷転送用のＤタイプｎチャネルＭＯＳ
トランジスタである。ＱＤ１６〜ＱＤ２０のゲート電極
はノードＮ１に接続され、ノードＮ１の電圧は、Ｅタイ
プｐチャネルＭＯＳトランジスタＱｐ７とＥタイプｎチ
ャネルＭＯＳトランジスタＱｎ２４で構成される電圧変
換回路の出力により電源電圧Ｖccの降下とともに上昇す
るようになっている。ＶＳＴは定電圧回路の出力であ
り、電源電圧Ｖccに依存しない。
【００２５】リングオシレータ・イネーブル信号φＲ０
Ｎ▲バー▼が“Ｌ”になるとリングオシレータは動作す
る。電源電圧Ｖccが降下すると、ノードＮ１の電圧が上
昇し、ＭＯＳトランジスタＱＤ１６〜ＱＤ２０の電荷転
送能力が上昇してリングオシレータの発振周波数は高く
なる。インバータＩ２〜Ｉ９とＮＯＲ回路Ｇ１，Ｇ４、
ＮＡＮＤ回路Ｇ２，Ｇ３、遅延回路Ｄ１〜Ｄ３で出力信
号φＲ１〜φＲ４のタイミングが制御される。遅延回路
Ｄ１，Ｄ３は前記図６に示した遅延時間τ２、遅延回路
Ｄ２は遅延時間τ１をそれぞれ生じさせるものである。
Ｎ▲バー▼が“Ｌ”になるとリングオシレータは動作す
る。電源電圧Ｖccが降下すると、ノードＮ１の電圧が上
昇し、ＭＯＳトランジスタＱＤ１６〜ＱＤ２０の電荷転
送能力が上昇してリングオシレータの発振周波数は高く
なる。インバータＩ２〜Ｉ９とＮＯＲ回路Ｇ１，Ｇ４、
ＮＡＮＤ回路Ｇ２，Ｇ３、遅延回路Ｄ１〜Ｄ３で出力信
号φＲ１〜φＲ４のタイミングが制御される。遅延回路
Ｄ１，Ｄ３は前記図６に示した遅延時間τ２、遅延回路
Ｄ２は遅延時間τ１をそれぞれ生じさせるものである。
【００２６】図８に、リングオシレータ９の第２の構成
例を示す。この構成例では、図７における電荷転送用の
ＤタイプｎチャネルＭＯＳトランジスタＱＤ１６〜ＱＤ
２０の代りに、各々のインバータ回路と電源電位及び接
地電位との間に電荷転送用のＤタイプｎチャネルＭＯＳ
トランジスタＱＤ２１〜ＱＤ２５，ＱＤ２６〜ＱＤ３０
が接続されている。この構成例では、各々のインバータ
回路に対してＤタイプｎチャネルＭＯＳトランジスタが
２つ必要で回路面積は図７の構成例に比べ増加するが、
リングオシレータを構成するインバータ回路の動作時に
おける貫通電流が電源電圧Ｖccの上昇とともに増加する
のが抑制、防止される。
例を示す。この構成例では、図７における電荷転送用の
ＤタイプｎチャネルＭＯＳトランジスタＱＤ１６〜ＱＤ
２０の代りに、各々のインバータ回路と電源電位及び接
地電位との間に電荷転送用のＤタイプｎチャネルＭＯＳ
トランジスタＱＤ２１〜ＱＤ２５，ＱＤ２６〜ＱＤ３０
が接続されている。この構成例では、各々のインバータ
回路に対してＤタイプｎチャネルＭＯＳトランジスタが
２つ必要で回路面積は図７の構成例に比べ増加するが、
リングオシレータを構成するインバータ回路の動作時に
おける貫通電流が電源電圧Ｖccの上昇とともに増加する
のが抑制、防止される。
【００２７】ここで、図７、図８のリングオシレータに
おいて、定電圧回路の出力ＶＳＴが０Ｖから電源電圧Ｖ
ccの間のある電位に設定される場合、ノードＮ１の電圧
ＶＮ１も０Ｖ＜ＶＮ１＜ＶＳＴ＜Ｖccとなる。このと
き、電荷転送用のＤタイプｎチャネルＭＯＳトランジス
タＱＤ１６〜ＱＤ２０，ＱＤ２１〜ＱＤ２５，ＱＤ２６
〜ＱＤ３０のしきい値電圧は、ゲート電極に電圧ＶＮ１
が印加された場合に、ドレインに印加された電源電圧Ｖ
ccがしきい値電圧による電圧降下なしにソースに伝達さ
れるように設定される。上述のようにしきい値電圧を設
定することが不可能な場合でも、ゲート電極に電圧ＶＮ
１が印加された場合に、ドレインに印加された電源電圧
Ｖccが、リングオシレータを構成するインバータ回路の
しきい値電圧を超えるように、ソースに伝達されなけれ
ばならない。この場合、例えば図７のリングオシレータ
では、リングオシレータを構成するインバータ回路の入
力電圧が十分上昇しないのでインバータ回路に貫通電流
が流れて消費電力が大きくなる。
おいて、定電圧回路の出力ＶＳＴが０Ｖから電源電圧Ｖ
ccの間のある電位に設定される場合、ノードＮ１の電圧
ＶＮ１も０Ｖ＜ＶＮ１＜ＶＳＴ＜Ｖccとなる。このと
き、電荷転送用のＤタイプｎチャネルＭＯＳトランジス
タＱＤ１６〜ＱＤ２０，ＱＤ２１〜ＱＤ２５，ＱＤ２６
〜ＱＤ３０のしきい値電圧は、ゲート電極に電圧ＶＮ１
が印加された場合に、ドレインに印加された電源電圧Ｖ
ccがしきい値電圧による電圧降下なしにソースに伝達さ
れるように設定される。上述のようにしきい値電圧を設
定することが不可能な場合でも、ゲート電極に電圧ＶＮ
１が印加された場合に、ドレインに印加された電源電圧
Ｖccが、リングオシレータを構成するインバータ回路の
しきい値電圧を超えるように、ソースに伝達されなけれ
ばならない。この場合、例えば図７のリングオシレータ
では、リングオシレータを構成するインバータ回路の入
力電圧が十分上昇しないのでインバータ回路に貫通電流
が流れて消費電力が大きくなる。
【００２８】なお、図７、図８中のＥタイプｐチャネル
ＭＯＳトランジスタＱｐ７とＥタイプｎチャネルＭＯＳ
トランジスタＱｎ２４で構成される電圧変換回路は、図
９（ａ），（ｂ）のように変形してもよい。即ち、Ｅタ
イプｐチャネルＭＯＳトランジスタＱｐ７側に、ゲート
・ソース間を結んだＥタイプｎチャネルＭＯＳトランジ
スタＱＤ３１を接続してもよい。この図９（ａ），
（ｂ）の回路例の方が、ノードＮ１の電圧の電源電圧Ｖ
ccの依存性は大きくなる。また、図７、図８中、又は図
９（ａ），（ｂ）に示した電圧変換回路では、Ｅタイプ
ｎチャネルＭＯＳトランジスタＱｎ２４のゲート電極に
電源電圧Ｖccが印加されているが、これはＶccの増加と
ともに増加するような電圧、例えば（１／２）Ｖccや
（２／５）Ｖccでもよい。これらの電圧Ｖgate（トラン
ジスタＱｎ２４のゲート電圧）は、例えば図１０の回路
を用いて発生させればよい。この回路で抵抗Ｒ１，Ｒ２
の値をＲ１＝Ｒ２とすれば出力Ｖgateは（１／２）Ｖcc
となる。さらに、使用電源電圧範囲によっては、図７、
図８、図９（ａ），（ｂ）の定電圧ＶＳＴは、Ｖccとし
ても同様に動作する。
ＭＯＳトランジスタＱｐ７とＥタイプｎチャネルＭＯＳ
トランジスタＱｎ２４で構成される電圧変換回路は、図
９（ａ），（ｂ）のように変形してもよい。即ち、Ｅタ
イプｐチャネルＭＯＳトランジスタＱｐ７側に、ゲート
・ソース間を結んだＥタイプｎチャネルＭＯＳトランジ
スタＱＤ３１を接続してもよい。この図９（ａ），
（ｂ）の回路例の方が、ノードＮ１の電圧の電源電圧Ｖ
ccの依存性は大きくなる。また、図７、図８中、又は図
９（ａ），（ｂ）に示した電圧変換回路では、Ｅタイプ
ｎチャネルＭＯＳトランジスタＱｎ２４のゲート電極に
電源電圧Ｖccが印加されているが、これはＶccの増加と
ともに増加するような電圧、例えば（１／２）Ｖccや
（２／５）Ｖccでもよい。これらの電圧Ｖgate（トラン
ジスタＱｎ２４のゲート電圧）は、例えば図１０の回路
を用いて発生させればよい。この回路で抵抗Ｒ１，Ｒ２
の値をＲ１＝Ｒ２とすれば出力Ｖgateは（１／２）Ｖcc
となる。さらに、使用電源電圧範囲によっては、図７、
図８、図９（ａ），（ｂ）の定電圧ＶＳＴは、Ｖccとし
ても同様に動作する。
【００２９】また、図７および図８では、５段リングで
あるが、必要に応じて段数は調整される。
あるが、必要に応じて段数は調整される。
【００３０】次いで、図１１には、本発明の第２実施例
を示す。この実施例はメモリカードに適用されている。
同一の基板２１上に、複数個（この例では５個）のメモ
リ本体１０と、昇圧回路及びリングオシレータを内蔵し
た共通の昇圧装置２０とが備えられている。２２は外部
端子である。メモリ本体１０には、前記第１実施例で述
べたように、ＮＡＮＤセルがマトリクス配列されたメモ
リセルアレイ等が内蔵されている。昇圧装置２０は、図
１２のシステム構成に示すように、正昇圧回路２３ａ、
スペア昇圧回路２３ｂ及びこれら昇圧回路２３ａ，２３
ｂを駆動するリングオシレータ２４を内蔵し、信頼性が
高められている。この実施例のメモリカードは、昇圧回
路とリングオシレータを持たない複数個のメモリ本体１
０に対し、共通の昇圧装置２０を備えさせたため、小型
に構成できて安価である。
を示す。この実施例はメモリカードに適用されている。
同一の基板２１上に、複数個（この例では５個）のメモ
リ本体１０と、昇圧回路及びリングオシレータを内蔵し
た共通の昇圧装置２０とが備えられている。２２は外部
端子である。メモリ本体１０には、前記第１実施例で述
べたように、ＮＡＮＤセルがマトリクス配列されたメモ
リセルアレイ等が内蔵されている。昇圧装置２０は、図
１２のシステム構成に示すように、正昇圧回路２３ａ、
スペア昇圧回路２３ｂ及びこれら昇圧回路２３ａ，２３
ｂを駆動するリングオシレータ２４を内蔵し、信頼性が
高められている。この実施例のメモリカードは、昇圧回
路とリングオシレータを持たない複数個のメモリ本体１
０に対し、共通の昇圧装置２０を備えさせたため、小型
に構成できて安価である。
【００３１】メモリ本体１０の書き替え時に負の電圧を
用いる場合、例えば、ＮＡＮＤ型ＥＥＰＲＯＭで消去時
にｐ型基板（又はｐ型ウェル）を高電圧にする方法を用
いずに制御ゲートに負電圧を印加する方法を用いるとき
は、図１３に示す降圧回路を昇圧回路とともに搭載すれ
ばよい。このときの駆動信号は、図１４に示すように、
前記図６の駆動信号φＲ１，φＲ２，φＲ３，φＲ４を
反転した反転信号φＲ１▲バー▼，φＲ２▲バー▼，φ
Ｒ３▲バー▼，φＲ４▲バー▼でよい。図１３中、Ｑｐ
８〜Ｑｐ２４はＥタイプｐチャネルＭＯＳトランジス
タ、ＱｐＤ１〜ＱｐＤ１０はＤタイプｐチャネルＭＯＳ
トランジスタである。ＤタイプｐチャネルＭＯＳトラン
ジスタＱｐＤ１〜ＱｐＤ１０の代りに、ｐ型ウェルとｐ
型ウェル上の配線材料でキャパシタを形成し、ｐ型ウェ
ルに駆動信号φＲ１▲バー▼〜φＲ４▲バー▼を与える
ようにしてもよい。
用いる場合、例えば、ＮＡＮＤ型ＥＥＰＲＯＭで消去時
にｐ型基板（又はｐ型ウェル）を高電圧にする方法を用
いずに制御ゲートに負電圧を印加する方法を用いるとき
は、図１３に示す降圧回路を昇圧回路とともに搭載すれ
ばよい。このときの駆動信号は、図１４に示すように、
前記図６の駆動信号φＲ１，φＲ２，φＲ３，φＲ４を
反転した反転信号φＲ１▲バー▼，φＲ２▲バー▼，φ
Ｒ３▲バー▼，φＲ４▲バー▼でよい。図１３中、Ｑｐ
８〜Ｑｐ２４はＥタイプｐチャネルＭＯＳトランジス
タ、ＱｐＤ１〜ＱｐＤ１０はＤタイプｐチャネルＭＯＳ
トランジスタである。ＤタイプｐチャネルＭＯＳトラン
ジスタＱｐＤ１〜ＱｐＤ１０の代りに、ｐ型ウェルとｐ
型ウェル上の配線材料でキャパシタを形成し、ｐ型ウェ
ルに駆動信号φＲ１▲バー▼〜φＲ４▲バー▼を与える
ようにしてもよい。
【００３２】また、この実施例では、４段昇圧である
が、必要に応じて段数は調整される。
が、必要に応じて段数は調整される。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
第１に、電源電圧の降下とともに発振周波数が高くなる
発振回路と、昇圧能力に駆動周波数依存性を有し前記発
振回路の駆動により電源電圧を昇圧してメモリ手段の書
込み／消去時に必要な電圧を発生する昇圧回路とを具備
させたため、電源電圧依存性のない電流供給能力を持つ
昇圧回路が実現され、書込み／消去時に電源電圧の変動
に伴う電源パワーの無駄が生じることがない。
第１に、電源電圧の降下とともに発振周波数が高くなる
発振回路と、昇圧能力に駆動周波数依存性を有し前記発
振回路の駆動により電源電圧を昇圧してメモリ手段の書
込み／消去時に必要な電圧を発生する昇圧回路とを具備
させたため、電源電圧依存性のない電流供給能力を持つ
昇圧回路が実現され、書込み／消去時に電源電圧の変動
に伴う電源パワーの無駄が生じることがない。
【００３４】第２に、発振回路として、複数個のインバ
ータ回路を互いに電荷転送用のＭＯＳトランジスタを介
して環状に接続し、このＭＯＳトランジスタのゲート電
極を、出力電圧が電源電圧の降下とともに当該ＭＯＳト
ランジスタの転送能力を高める方向に変化する電圧変換
回路で駆動するようにしたリングオシレータを用いたた
め、不揮発性半導体記憶装置として極めて適切な上記発
振回路が実現される。
ータ回路を互いに電荷転送用のＭＯＳトランジスタを介
して環状に接続し、このＭＯＳトランジスタのゲート電
極を、出力電圧が電源電圧の降下とともに当該ＭＯＳト
ランジスタの転送能力を高める方向に変化する電圧変換
回路で駆動するようにしたリングオシレータを用いたた
め、不揮発性半導体記憶装置として極めて適切な上記発
振回路が実現される。
【００３５】第３に、リングオシレータを構成する複数
個のインバータ回路は、それぞれ電荷転送用のＭＯＳト
ランジスタを介して電源電位、接地電位に接続するよう
にしたため、上記第２の効果に加えてさらに、動作時に
おけるインバータ回路の貫通電流が電源電圧の上昇とと
もに増加するのを抑制、防止することができる。
個のインバータ回路は、それぞれ電荷転送用のＭＯＳト
ランジスタを介して電源電位、接地電位に接続するよう
にしたため、上記第２の効果に加えてさらに、動作時に
おけるインバータ回路の貫通電流が電源電圧の上昇とと
もに増加するのを抑制、防止することができる。
【００３６】第４に、複数個のメモリ本体に対して共通
の昇圧装置を備えさせたため、小型かつ安価で、メモリ
カード等として機能させるのに極めて適切な不揮発性半
導体記憶装置を実現することができる。
の昇圧装置を備えさせたため、小型かつ安価で、メモリ
カード等として機能させるのに極めて適切な不揮発性半
導体記憶装置を実現することができる。
【図１】本発明に係る不揮発性半導体記憶装置の第１実
施例を示すブロック図である。
施例を示すブロック図である。
【図２】第１実施例におけるＮＡＮＤセルの構成を示す
平面図及び等価回路図である。
平面図及び等価回路図である。
【図３】図２（ａ）のＡ−Ａ’線及びＢ−Ｂ’線の断面
図である。
図である。
【図４】第１実施例におけるメモリセルアレイの等価回
路図である。
路図である。
【図５】第１実施例における昇圧回路の構成を示す回路
図である。
図である。
【図６】上記昇圧回路の駆動信号を示すタイミングチャ
ートである。
ートである。
【図７】第１実施例におけるリングオシレータの第１の
構成例を示す回路図である。
構成例を示す回路図である。
【図８】第１実施例におけるリングオシレータの第２の
構成例を示す回路図である。
構成例を示す回路図である。
【図９】図７、図８のリングオシレータにおける電圧変
換回路の他の構成例を示す回路図である。
換回路の他の構成例を示す回路図である。
【図１０】第１実施例における電圧変換回路を構成する
ＥタイプｎチャネルＭＯＳトランジスタの他のゲート電
圧を発生する回路例を示す図である。
ＥタイプｎチャネルＭＯＳトランジスタの他のゲート電
圧を発生する回路例を示す図である。
【図１１】本発明の第２実施例を示す斜視図である。
【図１２】第２実施例のシステム構成を示すブロック図
である。
である。
【図１３】第２実施例に適用する降圧回路例を示す回路
図である。
図である。
【図１４】上記降圧回路の駆動信号を示すタイミングチ
ャートである。
ャートである。
１ メモリセルアレイ（メモリ手段） ８ 昇圧回路 ９ リングオシレータ（発振回路） １０ メモリ本体 ２０ 昇圧装置 Ｑｐ１〜Ｑｐ４，Ｑｎ１８〜Ｑｎ２１ インバータ回路
を構成するＥタイプｐチャネルＭＯＳトランジスタ及び
ＥタイプｎチャネルＭＯＳトランジスタ ＱＤ１６〜ＱＤ３０ 電荷転送用のＤタイプｎチャネル
ＭＯＳトランジスタ Ｑｐ７，Ｑｎ２４ 電圧変換回路を構成するＥタイプｐ
チャネルＭＯＳトランジスタとＥタイプｎチャネルＭＯ
Ｓトランジスタ
を構成するＥタイプｐチャネルＭＯＳトランジスタ及び
ＥタイプｎチャネルＭＯＳトランジスタ ＱＤ１６〜ＱＤ３０ 電荷転送用のＤタイプｎチャネル
ＭＯＳトランジスタ Ｑｐ７，Ｑｎ２４ 電圧変換回路を構成するＥタイプｐ
チャネルＭＯＳトランジスタとＥタイプｎチャネルＭＯ
Ｓトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０２Ｍ 3/07 8726−5Ｈ Ｈ０１Ｌ 29/78 ３７１
Claims (4)
- 【請求項１】 不揮発性メモリ機能を有するメモリ手段
を備えたメモリ本体と、電源電圧の降下とともに発振周
波数が高くなる発振回路と、昇圧能力に駆動周波数依存
性を有し、前記発振回路の駆動により電源電圧を昇圧し
て前記メモリ手段の書込み／消去時に必要な電圧を発生
する昇圧回路とを有することを特徴とする不揮発性半導
体記憶装置。 - 【請求項２】 前記発振回路としてリングオシレータが
用いられ、該リングオシレータは、複数個のインバータ
回路が互いに電荷転送用のＭＯＳトランジスタを介して
環状に接続され、該ＭＯＳトランジスタのゲート電極は
出力電圧が電源電圧の降下とともに当該ＭＯＳトランジ
スタの転送能力を高める方向に変化する電圧変換用回路
の出力端に接続して構成してなることを特徴とする請求
項１記載の不揮発性半導体記憶装置。 - 【請求項３】 前記発振回路としてリングオシレータが
用いられ、該リングオシレータは、複数個のインバータ
回路が環状に接続され、前記各インバータ回路はそれぞ
れ電荷転送用のＭＯＳトランジスタを介して電源電位、
接地電位に接続され、該ＭＯＳトランジスタのゲート電
極は出力電圧が電源電圧の降下とともに当該ＭＯＳトラ
ンジスタの転送能力を高める方向に変化する電圧変換回
路の出力端に接続して構成してなることを特徴とする請
求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 不揮発性メモリ機能を有するメモリ手段
をそれぞれ備えた複数個のメモリ本体と、該複数個のメ
モリ本体に対し、電源電圧を昇圧して前記各メモリ手段
の書込み／消去時に必要な電圧を発生する共通の昇圧装
置とを有することを特徴とする不揮発性半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12600292A JP3170038B2 (ja) | 1992-05-19 | 1992-05-19 | 不揮発性半導体記憶装置 |
| US08/037,585 US5394372A (en) | 1992-05-19 | 1993-03-26 | Semiconductor memory device having charge-pump system with improved oscillation means |
| KR1019930008530A KR960007636B1 (ko) | 1992-05-19 | 1993-05-19 | 불휘발성 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12600292A JP3170038B2 (ja) | 1992-05-19 | 1992-05-19 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05325578A true JPH05325578A (ja) | 1993-12-10 |
| JP3170038B2 JP3170038B2 (ja) | 2001-05-28 |
Family
ID=14924299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12600292A Expired - Fee Related JP3170038B2 (ja) | 1992-05-19 | 1992-05-19 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5394372A (ja) |
| JP (1) | JP3170038B2 (ja) |
| KR (1) | KR960007636B1 (ja) |
Cited By (9)
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| GB2296612A (en) * | 1994-12-31 | 1996-07-03 | Hyundai Electronics Ind | Low power ring oscillator for bias generator |
| US5627488A (en) * | 1994-06-23 | 1997-05-06 | Kabushiki Kaisha Toshiba | Delay circuit, oscillation circuit and semiconductor memory device |
| JPH09128984A (ja) * | 1995-10-14 | 1997-05-16 | Hyundai Electron Ind Co Ltd | ネガティブ電圧駆動回路 |
| US6121821A (en) * | 1998-03-31 | 2000-09-19 | Nec Corporation | Booster circuit for semiconductor device |
| US6137732A (en) * | 1998-05-20 | 2000-10-24 | Nec Corporation | Semiconductor memory device having voltage boosting circuit |
| WO2003047100A1 (fr) * | 2001-11-30 | 2003-06-05 | Sharp Kabushiki Kaisha | Oscillateur, survolteur, memoire non volatile, et semi-conducteur |
| US6603346B2 (en) | 1994-04-20 | 2003-08-05 | Nippon Steel Corporation | Semiconductor booster circuit having cascaded MOS transistors |
| JP2009170027A (ja) * | 2008-01-16 | 2009-07-30 | Rohm Co Ltd | 高電圧生成回路ならびにそれを用いたメモリ駆動装置およびメモリ装置 |
| JP2010124618A (ja) * | 2008-11-20 | 2010-06-03 | Toshiba Corp | 電源回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2696598B1 (fr) * | 1992-10-01 | 1994-11-04 | Sgs Thomson Microelectronics | Circuit élévateur de tension de type pompe de charge avec oscillateur bootstrapé. |
| JP3643385B2 (ja) * | 1993-05-19 | 2005-04-27 | 株式会社東芝 | 半導体回路装置 |
| JP3162564B2 (ja) * | 1993-08-17 | 2001-05-08 | 株式会社東芝 | 昇圧回路及び昇圧回路を備えた不揮発性半導体記憶装置 |
| JP3167904B2 (ja) * | 1994-12-27 | 2001-05-21 | 日本鋼管株式会社 | 電圧昇圧回路 |
| KR0137437B1 (ko) * | 1994-12-29 | 1998-06-01 | 김주용 | 챠지 펌프회로의 출력전압 조절회로 |
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