JP2003091996A

JP2003091996A - 不揮発性半導体記憶装置

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Publication number: JP2003091996A
Application number: JP2001285078A
Authority: JP
Inventors: Kanji Natori; 完治名取
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-09-19
Filing date: 2001-09-19
Publication date: 2003-03-28
Also published as: US6778446B2; US20030179609A1

Abstract

(57)【要約】【課題】１つのチャージポンプを用いて複数の動作電圧
を得ることにより、占有面積及びコストの低減並びに消
費電力の削減を図る。【解決手段】ストロングチャージポンプ１１は、５．０
Ｖ及び８．０Ｖの電源電圧を発生する。この電源電圧は
定電圧回路１３〜１８に供給される。定電圧回路１３〜
１８は、リード、プログラム及び消去の各動作モードに
応じて、夫々電圧ＶＰＢＬ、ＶＰＹＳ、ＶＰＣＧＬ，Ｖ
ＰＣＧＬ，ＶＰＣＧＨ，ＶＰＣＧＨを発生する。これら
の電圧は、アレイブロックのビット線ＢＬ及びコントロ
ールゲート線ＣＧに供給される。こうして、チャージポ
ンプ１１からの電源電圧を利用して複数の動作電圧を得
て、ツインメモリセルの不揮発性メモリ素子に対するリ
ード、プログラム又は消去を可能にする。１つのストロ
ングチャージポンプ１１によって複数の動作電圧を発生
させており、占有面積及びコストの低減並びに消費電力
の削減が可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に電源電圧を昇圧させるチャージポン
プ手段を具備した不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置は、機能に応じて様々な
種々に分類される。このような半導体記憶装置において
は、一般的に、メモリセルがマトリクス状に配列されて
構成されるメモリセルアレーに対して、行方向と列方向
のアドレスを指定することで、各メモリセルに対するリ
ード、プログラム、消去等を行うようになっている。

【０００３】各メモリセルに接続された行方向の信号線
と列方向の信号線とに印加する電圧を制御することで、
特定のメモリセルにアクセスしてリード、プログラム及
び消去のうち所定の動作をすることが可能である。即
ち、所定のメモリセルを選択するためには、他のメモリ
セルに印加する電圧に対して異なる電圧を電源電圧から
発生させて印加させればよい。

【０００４】ところで、近年、電気的な消去が可能で不
揮発性を有する不揮発性半導体装置として、ＭＯＮＯＳ
（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-su
bstrate）型が開発されている。このＭＯＮＯＳ型不揮
発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 S
ymposiumon VLSI Technology Digest of Technical Pap
ers p.122-p.123）に詳述されているように、各メモリ
セルが夫々２つのメモリ素子を有する。

【０００５】この文献にも記載されているように、この
ようなＭＯＮＯＳ型不揮発性半導体記憶装置の各メモリ
素子に対して、各メモリセルの数に応じた信号線（制御
線）でアクセスするためには、２種類の電圧値だけでな
く、複数種類の電圧値を各信号線（制御線）に設定する
必要がある。

【０００６】この場合には、電源電圧で動作するチャー
ジポンプ回路及びレギュレータの組の装置を、メモリの
各動作に対して必要な電圧の種類だけ用意すればよい。

【０００７】

【発明が解決しようとする課題】しかしながら、必要な
電圧値の数だけチャージポンプ回路及びレギュレータの
組の装置が必要であることから、特にチャージポンプに
よるチップ上の占有面積が増大し、コスト高となってし
まう。また、チャージポンプ回路は比較的大きな電流を
消費することから、必要な動作電圧の数が多くなると、
チャージポンプ回路及びレギュレータの組の装置の数が
多くなり、装置全体の消費電流が増大してしまうという
問題点があった。

【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、動作電圧として必要な電圧値が多い場合で
も、１つのチャージポンプ回路を用いて複数種類の電圧
値を発生させることにより、チャージポンプ回路による
占有面積を低減してコストを下げ、消費電流を抑制する
ことができる不揮発性半導体記憶装置を提供することを
目的とする。

【０００９】

【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、電源電圧を昇圧させるチャージポンプ
手段と、前記チャージポンプ手段からの電圧が与えられ
て、１又は複数の電圧値の定電圧を夫々発生する１又は
複数の定電圧手段と、複数の不揮発性メモリ素子によっ
て構成されたメモリアレイ内の所定の不揮発性メモリ素
子に対するリード、プログラム又は消去のうちの少なく
とも１つを実行させるために、前記１又は複数の定電圧
手段が夫々発生した前記１又は複数の定電圧を、前記複
数の不揮発性メモリ素子に対して設定する動作電圧設定
手段とを具備したことを特徴とする。

【００１０】このような構成によれば、チャージポンプ
手段によって、電源電圧が昇圧される。チャージポンプ
手段からの電圧を用いて、１つ又は複数の定電圧手段に
よって、夫々１又は複数の電圧値の定電圧が得られる。
即ち、１つのチャージポンプ手段によって、同時に複数
の電圧値の定電圧を発生させることができると共に、例
えばモード毎に各定電圧手段が発生する電圧値を変化さ
せることができる。動作電圧設定手段は、各不揮発性メ
モリ素子に対して、１又は複数の定電圧手段が夫々発生
した１又は複数の定電圧を設定する。これにより、不揮
発性メモリ素子を複数の動作電圧によって駆動する必要
がある場合でも、１つのチャージポンプ手段によって、
これらの複数の動作電圧を得ることができる。チャージ
ポンプ手段を１つ設ければよく、複数の動作電圧が必要
な場合でも、占有面積を低減して低コスト化を図ると共
に、消費電流を抑制することができる。

【００１１】前記チャージポンプ手段は、電源電圧を昇
圧させて複数の電圧を発生することを特徴とする。

【００１２】このような構成によれば、１又は複数の定
電圧手段によって発生可能な電圧値の幅を広げることが
できる。

【００１３】前記１又は複数の定電圧手段は、夫々、前
記不揮発性メモリ素子に対するリード、プログラム又は
消去の各モードに応じて、異なる電圧値の定電圧を発生
可能であることを特徴とする。

【００１４】このような構成によれば、１又は複数の定
電圧手段は、リード、プログラム又は消去の各モードに
応じた定電圧を得ることができ、モード毎に複数の動作
電圧が必要な場合でも、各モードの実行が可能である。

【００１５】前記不揮発性メモリ素子は、１つのワード
ゲートと、第１，第２のコントロールゲートによって制
御されるツインメモリセルを構成するメモリ素子である
ことを特徴とする。

【００１６】このような構成によれば、ツインメモリセ
ルによるメモリアレイに対して、例えばリード、プログ
ラム又は消去が可能である。

【００１７】前記動作電圧設定手段は、前記１又は複数
の定電圧手段からの電圧値を、前記第１，第２のコント
ロールゲート及び前記不揮発性メモリ素子のトラップ電
荷に対してアクセスするための不純物層に対して、夫々
独立して設定することを特徴とする。

【００１８】このような構成によれば、動作電圧設定手
段は、ツインメモリセルを選択するワードゲートに必要
な動作電圧を設定し、選択されたツインメモリセル内の
不揮発性メモリ素子を選択するための第１，第２のコン
トロールゲートに必要な動作電圧を設定し、選択された
不揮発性メモリ素子のトラップ電荷にアクセスするため
の不純物層に対して必要な動作電圧を設定する。これに
より、所定のツインメモリセルの所定の不揮発性メモリ
素子に対して、例えばリード、プログラム又は消去が可
能である。

【００１９】前記動作電圧設定手段は、同一行の前記ツ
インメモリセルのワードゲートに接続されるワード線
と、行方向に隣接する前記ツインメモリセル同士の相互
に隣接する前記第１，第２のコントロールゲートが同一
列で共通接続されたコントロールゲート線と、行方向に
隣接する前記ツインメモリセル同士の相互に隣接する不
揮発性メモリ素子のトラップ電荷に対してアクセスする
ための不純物層が同一列の共通接続されたビット線とを
具備し、前記１又は複数の定電圧手段からの電圧値を、
コントロールゲート線及びビット線に対して、夫々独立
して設定することを特徴とする。

【００２０】このような構成によれば、動作電圧設定手
段は、ワード線によって同一行のツインメモリセルを選
択し、コントロールゲート線によって行方向に隣接する
ツインメモリセル同士の相互に隣接する第１，第２のコ
ントロールゲートについて同一列で共通に選択し、ビッ
ト線によって行方向に隣接するツインメモリセル同士の
相互に隣接する不揮発性メモリ素子のトラップ電荷に対
してアクセスするための不純物層について同一列で共通
に選択する。これにより、多数の不揮発性メモリ素子に
よって構成されるメモリアレイであっても、動作電圧を
設定すべき箇所を少なくすることができる。

【００２１】また、前記不揮発性メモリ素子は、酸化膜
（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ
膜を電荷のトラップサイトとすることを特徴とする。

【００２２】このような構成によれば、ＭＯＮＯＳ型不
揮発性メモリを用いた装置の動作電圧の設定が可能であ
る。

【００２３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について詳細に説明する。図１は本発明の第１
の実施の形態に係る不揮発性半導体記憶装置を示すブロ
ック図である。

【００２４】本実施の形態は、１つのチャージポンプを
有する電圧発生回路によって、ツインメモリセルを用い
て構成されたアレイブロックへの複数種類の電圧の供給
を可能にしたものである。

【００２５】また、本実施の形態は、リード時には、他
のモード時よりも、必要な動作電圧に対するチャージポ
ンプ出力の余裕を大きくすることにより、チャージポン
プの出力を、常時必要な動作電圧以上の電圧に維持させ
るようにしたものである。

【００２６】また、本実施の形態は、低消費電流のレギ
ュレータ（定電圧回路）を用い、スタンバイ時とアクテ
ィブ時とで使用するレギュレータを変化させることによ
り、スタンバイ時における消費電流を低減させるように
したものである。

【００２７】先ず、図２を参照してアレイブロックを構
成するツインメモリセルの構成及びその動作について説
明する。図２はツインメモリセルの構造を示す模式的断
面図である。

【００２８】図２に示すように、Ｐ型ウェル１０２上に
は、複数のツインメモリセル１００（…，１００
［ｉ］，１００［ｉ＋１］，…）がＢ方向（以下、行方
向又はワード線方向という）に配列されて構成されてい
る。後述するように、ツインメモリセル１００は、列方
向（図２の紙面に垂直な方向）（以下、ビット線方向と
もいう）にも複数配列されて、マトリクス状に構成され
る。

【００２９】各ツインメモリセル１００は、Ｐ型ウェル
１０２上にゲート絶縁膜を介して形成されるワードゲー
ト１０４と、第１，第２のコントロールゲート１０６
Ａ，１０６Ｂと、第１，第２のメモリ素子（ＭＯＮＯＳ
メモリ素子）１０８Ａ，１０８Ｂとによって構成され
る。

【００３０】第１，第２のメモリ素子１０８Ａ，１０８
Ｂの各々は、Ｐ型ウェル１０２上に、酸化膜（Ｏ）、窒
化膜（Ｎ）及び酸化膜（Ｏ）を積層したＯＮＯ膜１０９
を有し、ＯＮＯ膜１０９にて電荷をトラップすることが
可能である。第１，第２のメモリ素子の各ＯＮＯ膜１０
９上には、夫々第１，第２のコントロールゲート１０６
Ａ，１０６Ｂが形成されている。ＭＯＮＯＳのＭ（金
属）に相当するポリシリコンにて形成される第１，第２
のコントロールゲート１０６Ａ，１０６Ｂによって、第
１，第２のメモリ素子１０８Ａ，１０８Ｂの動作状態を
制御するようになっている。なお、第１，第２のコント
ロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの
導電材で構成することもできる。

【００３１】第１，第２のメモリ素子１０８Ａ，１０８
Ｂ相互間には、電気的に絶縁されて、例えばポリシリコ
ンを含む材料によって形成されたワードゲート１０４が
形成されている。ワードゲート１０４に印加される電圧
によって、各ツインメモリセル１００の第１，第２のメ
モリ素子１０８Ａ，１０８Ｂが選択されるか否かが決定
される。

【００３２】このように、１つのツインメモリセル１０
０は、スプリットゲート（第１，第２のコントロールゲ
ート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮ
ＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２
のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて１つの
ワードゲート１０４が共用される。

【００３３】第１，第２のＭＯＮＯＳメモリ素子１０８
Ａ，１０８Ｂは、独立して電荷のトラップサイトとして
機能し、電荷のトラップを制御するワードゲート１０４
は、図２に示すように、行方向に間隔をおいて配列され
て、ポリサイド等で形成される１本のワード線ＷＬに共
通接続されている。ワード線ＷＬに所定の信号を供給す
ることで、同一行の各ツインメモリセル１００の第一及
び第二のメモリ素子の少なくとも１つを選択可能とする
ことができる。

【００３４】各コントロールゲート１０６Ａ，１０６Ｂ
は、列方向に沿って延び、同一列に配列された複数のツ
インメモリセル１００にて共用されて、コントロールゲ
ート線として機能する。行方向に隣接するメモリセル１
００同士の相互に隣接するコントロールゲート１０６
Ａ，１０６Ｂは、サブコントロールゲート線ＳＣＧ
（…，ＳＣＧ［ｉ］，ＳＣＧ［ｉ＋１］，…）に共通接
続されている。サブコントロールゲート線ＳＣＧは、例
えばワードゲート１０４、コントロールゲート１０６
Ａ，１０６Ｂ及びワード線ＷＬよりも上層の金属層で形
成される各サブコントロールゲート線ＳＣＧに独立して
電圧を印加することによって、後述するように、各メモ
リセル１００の２つのメモリ素子１０８Ａ及びメモリ素
子１０８Ｂを独立して制御することができる。

【００３５】行方向に隣接するメモリセル１００同士の
相互に隣接するメモリ素子１０８Ａ，１０８Ｂ相互間に
は、Ｐ型ウェル１０２内において不純物層１１０（…，
１１０［ｉ］，１１０［ｉ＋１］，…）が形成されてい
る。これらの不純物層１１０は、例えばＰ型ウェル１０
２内に形成されたｎ型不純物層であり、列方向に沿って
延び、同一列に配列された複数のツインメモリセル１０
０にて共用されて、ビット線ＢＬ（…，ＢＬ［ｉ］，Ｂ
Ｌ［ｉ＋１］，…）として機能する。

【００３６】ビット線ＢＬに対する電圧の印加及び電流
検出によって、ワード線ＷＬ及びサブコントロールゲー
ト線ＳＣＧによって選択された各メモリセル１００の一
方のメモリ素子に対して、電荷（情報）のリード及びプ
ログラムが可能となる。

【００３７】（不揮発性半導体記憶装置の全体構成）上
述のツインメモリセル１００を用いて構成される不揮発
性半導体記憶装置の全体構成について、図３（Ａ）〜図
３（Ｅ）を参照して説明する。図３は図１中のアレイブ
ロックの具体的な構成を示すブロック図である。

【００３８】図３（Ａ）は１チップの不揮発性半導体記
憶装置のブロック図であり、メモリセルアレイ領域２０
０とグローバルワード線デコーダ２０１とを有する。メ
モリセルアレイ領域２００は、例えば計６４個の第０〜
第６３のセクタ領域２１０（２１０−０〜２１０−６
３）を有する。

【００３９】６４個のセクタ領域２１０は、図３（Ａ）
に示すようにメモリセルアレイ領域２００を第２の方向
（行方向）Ｂでそれぞれ分割したもので、各セクタ領域
２１０は第１の方向（列方向）Ａを長手方向とする縦長
形状を有する。データ消去の最小単位がセクタ領域２１
０であり、セクタ領域２１０内の記憶データは一括して
または時分割で消去される。

【００４０】メモリセルアレイ領域２００は、例えば４
Ｋ本のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有す
る。ここで、本実施の形態では１本のビット線ＳＢＬに
２つのＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続
されるため、４Ｋ本のサブビット線ＳＢＬは８Ｋｂｉｔ
の記憶容量を意味する。各セクタ領域２１０の記憶容量
はメモリ全体の記憶容量の１／６４であり、（４Ｋ本の
ワード線ＷＬ）×（６４本のビット線ＢＬ）×２で定義
される記憶容量を有する。

【００４１】図３（Ｂ）は、図３（Ａ）に示す不揮発性
半導体記憶装置の隣り合う２つの第０及び第１のセクタ
領域２１０の詳細を示している。図３（Ｂ）に示すよう
に、２つのセクタ２１０の両側に、ローカルドライバ領
域（ローカルコントロールゲートドライバ、ローカルビ
ット線選択ドライバ及びローカルワード線ドライバを含
む）２２０Ａ，２２０Ｂが配置されている。また、２つ
のセクタ２１０と２つのローカルドライバ領域２２０
Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２
が配置されている。

【００４２】各セクタ領域２１０は第２の方向にて分割
され、１６ビットのデータをリード・ライト可能にＩ／
Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出力
ビットに対応したメモリブロック）２１４を有してい
る。各メモリブロック２１４は、図３（Ｂ）に示すよう
に、４Ｋ（４０９６）本のワード線ＷＬを有する。

【００４３】図３（Ｃ）に示すように、図３（Ｂ）に示
す１つのセクタ領域２１０は、第１の方向Ａにて８個の
ラージブロック２１２に分割されている。この各ラージ
ブロック２１２は、図３（Ｄ）に示すように、第１の方
向Ａにて８個のスモールブロック２１５に分割されてい
る。

【００４４】各スモールブロック２１５は、図３（Ｅ）
に示すように、６４本のワード線ＷＬを有する。そし
て、各スモールブロック２１５は、行方向に沿って配列
された１６個のスモールメモリブロック２１６により構
成されている。

【００４５】図４は図３のスモールメモリブロック２１
６の具体的な構成を示す回路図である。

【００４６】図４においては、ツインメモリセル１００
を、ワードゲート１０４により駆動されるトランジスタ
Ｔ２と、第１，第２のコントロールゲート１０６Ａ，１
０６Ｂによって夫々駆動されるトランジスタＴ１，Ｔ３
とを直列に接続したものと模式化して示している。スモ
ールメモリブロック２１６は、図４に示すように、ツイ
ンメモリセル１００を列方向に例えば６４個配列し、行
方向に例えば４個配列して構成され、６４本のワード線
ＷＬ、４本のサブコントロールゲート線ＳＣＧ０〜ＳＣ
Ｇ３及び４本のビット線ＢＬ０〜ＢＬ３を有している。

【００４７】各行の全てのワードゲート１０４は、各行
のワード線ＷＬに共通接続されている。行方向に隣接す
るツインメモリセル１００同士の相互に隣接する第１，
第２のコントロールゲート１０６Ａ，１０６Ｂには、同
一列の各ツインメモリセル１００において共用されて、
共通のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３が
接続されている。また、行方向に隣接するツインメモリ
セル１００同士の相互に隣接する不純物層１１０には、
同一列のツインメモリセル１００において共用されて、
共通のビット線ＢＬ０〜ＢＬ３が接続されている。

【００４８】スモールメモリブロック２１６は、リード
及びプログラムの最小制御単位である。６４本のワード
線ＷＬによっていずれかの行の４つのワードゲート１０
４が選択され、４本のサブコントロールゲート線ＳＣＧ
０〜４の各々を所定の電圧とすることにより選択された
行の、行方向の８つのメモリ素子１０８Ａ，１０８Ｂの
うちの１つが選択メモリ素子として選択される。即ち、
行方向の８つのメモリ素子のうちの１つ（１ビット）を
選択メモリ素子として選択することができ、ビット線Ｂ
Ｌによってリード及びプログラムが可能である。

【００４９】図５はセクタ２１０の具体的な構成を示す
ブロック図である。

【００５０】上述したように、セクタ２１０は、行方向
に配列された１６個のメモリブロック２１４、即ち、列
方向に配列された６４個のスモールメモリブロック２１
６によって構成される。行方向に配列された１６個のス
モールメモリブロック２１６の全てのサブコントロール
ゲート線ＳＣＧ０〜ＳＣＧ３は、夫々共通接続されてメ
インコントロールゲート線ＭＣＧ０〜ＭＣＧ３を構成す
る。

【００５１】スモールブロック２１５（２１５−０〜２
１５−６３）のメインコントロールゲート線ＭＣＧ０〜
ＭＣＧ３は、ＣＧドライバ３００（３００−０〜３００
−６３）に接続される。ＣＧドライバ３００は、セクタ
２１０単位のコントロールゲート駆動部であり、メイン
コントロールゲート線ＭＣＧ０〜ＭＣＧ３を制御して、
スモールブロック２１５（スモールブロック２１６）の
サブコントロールゲート線ＳＣＧ０〜ＳＣＧ３の電圧レ
ベルを設定する。

【００５２】６４個のスモールブロック２１５のうちの
１つのスモールブロック２１５が選択ブロックとして選
択され、選択ブロック内の選択メモリ素子からビット単
位でリード及びプログラムが行われるようになってい
る。また、隣接する２つのセクタのうち、１つのセクタ
内に選択ブロックがあるときこれに隣接する他のセクタ
のスモールブロック２１５を対向ブロックと呼ぶ。

【００５３】図６は第０セクタのあるスモールブロック
２１５とこれに対向する第１セクタのスモールブロック
２１５を制御する各ドライバの構成を示すブロック図で
ある。図６では、隣り合う２つの第０，第１のセクタ２
１０内の２つのスモールブロック２１５及びその両側に
配置されたローカルドライバ領域２２０Ａ，２２０Ｂの
詳細を示している。なお、隣接する第２，第３セクタ、
第４，第５セクタ，…の構成も図６と同様である。

【００５４】図６に示すように、紙面左側のローカルド
ライバ領域２２０Ａには、第０乃至第３のローカルコン
トロールゲート線ドライバ（ＣＧＤＲＶ０〜ＣＤＧＲＶ
３）が配置されている。図６の４つのローカルコントロ
ールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３によ
って図５の１つのＣＧドライバ３００が構成される。ロ
ーカルコントロールゲート線ドライバＣＧＤＲＶ０〜Ｃ
ＧＤＲＶ３によって、スモールブロック２１５内の各ス
モールメモリブロック２１６の各サブコントロールゲー
ト線ＳＣＧ０〜ＳＣＧ３が制御される。

【００５５】また、第０セクタ内のローカルドライバ領
域２２０Ａには、第０及び第１セクタ内の偶数番のワー
ド線ＷＬ０，ＷＬ２，…ＷＬ６２を夫々駆動する第０，
第２，…，第６２ローカルワード線ドライバ（ＷＬＤＲ
Ｖ０，ＷＬＤＲＶ２，…ＷＬＤＲＶ６２）が設けられて
いる。同様に、第１セクタ内のローカルドライバ領域２
２０Ｂには、第０及び第１セクタ内の奇数番のワード線
ＷＬ１，ＷＬ３，…ＷＬ６３を夫々駆動する第１，第
３，…，第６３ローカルワード線ドライバ（ＷＬＤＲＶ
１，ＷＬＤＲＶ３，…ＷＬＤＲＶ６３）が設けられてい
る。なお、ローカルドライバ領域２２０Ａ，２２０Ｂに
は、第０セクタ内の１本の冗長ワード線を駆動する図示
しない冗長ワード線ドライバ（ＷＬＤＲＶＲ）も配置さ
れている。

【００５６】ローカルワード線ドライバ（ＷＬＤＲＶ０
〜ＷＬＤＲＶ６３）は、図３のグローバルＷＬデコーダ
２０１に制御されて、第０，第１セクタの各行のワード
ゲート１０４を、行単位で選択することが可能である。
また、ローカルコントロールゲート線ドライバ（ＣＧＤ
ＲＶ０〜ＣＤＧＲＶ３）によって、各セクタ毎に、所定
列のツインメモリセル１００の一方のメモリ素子を、メ
モリ素子単位で選択することが可能である。

【００５７】また、ローカルドライバ領域２２０Ａ，２
２０Ｂには、夫々第０，第１のローカルビット線ドライ
バ（ＢＳＤＲＶ０，ＢＳＤＲＶ１）が配置されている。
第１のローカルビット線ドライバ（ＢＳＤＲＶ１）は、
第０及び第１セクタの奇数番のビット線ＢＬ１，ＢＬ３
をスモールブロック２１５の単位毎にメインビット線に
接続するか否かを制御するビット線選択トランジスタ２
１７Ａ（図７参照）を駆動する。第０のローカルビット
線ドライバ（ＢＳＤＲＶ０）は、第０，第１セクタの例
えば偶数番のビット線ＢＬ０，ＢＬ２をスモールブロッ
ク２１５の単位毎にメインビット線に接続するか否かを
制御するビット線選択トランジスタ２１７Ｂ（図７参
照）を駆動する。

【００５８】図７は第０，第１セクタの隣接するスモー
ルブロック２１５の具体的な構成を示す回路図である。
なお、他の隣接するセクタの組についても同様の構成を
有している。

【００５９】ビット線ＢＬ（ＢＬ０〜ＢＬ３）は、図４
に示すように、各スモールメモリブロック２１６毎に独
立して配置されている。ある入出力用メモリブロック内
の各スモールメモリブロック２１６内の各ビット線ＢＬ
０（不純物層）同士、ＢＬ１同士、ＢＬ２同士及びＢＬ
３同士は、夫々金属配線によって共通接続されてメイン
ビット線ＭＢＬが構成される。各メインビット線ＭＢＬ
からスモールメモリブロック２１６内の各ビット線ＢＬ
１，ＢＬ３に至る各経路途中には、夫々ビット線選択ト
ランジスタ２１７Ａが配置され、各ビット線ＢＬ０，Ｂ
Ｌ２に至る各経路途中には、夫々ビット線選択トランジ
スタ２１７Ｂが配置されている。

【００６０】各入出力用メモリブロックの信号の入出力
経路が４本のメインビット線ＭＢＬであり、ローカルビ
ット線ドライバ（ＢＳＤＲＶ０，ＢＳＤＲＶ１）によっ
て４つのビット線選択トランジスタ２１７Ａ，２１７Ｂ
をオンにすることによって、各ビット線ＢＬをアクティ
ブにし、各ビット線ＢＬの印加電圧及び電流供給を制御
することによって、１ビット単位でデータのリード及び
プログラムが可能となる。

【００６１】図６及び図７に示すように、第０セクタと
第１セクタとでは、ワード線ＷＬは共用されるが、メイ
ンビット線ＭＢＬ及びメインコントロールゲート線ＭＣ
Ｇは夫々独立して設けられている。

【００６２】（第０及び第１セクタの駆動回路）次に、
図１を参照して第０及び第１セクタ内の各スモールブロ
ック２１５内のツインメモリセルを駆動する回路につい
て説明する。

【００６３】まず、第０乃至第６３セクタに共用される
構成として、コントロールロジック５３、電圧発生回路
５５、プリデコーダ４００と、６４個のグローバルデコ
ーダ４０２−０〜４０２−６３と、Ｙデコーダ４０４と
が設けられている。コントロールロジック５３には各種
制御入力が入力され、電圧発生回路５５に対する制御信
号を含む各種制御信号を生成する。

【００６４】プリデコーダ４００は、選択対象の不揮発
性メモリ素子（選択セル）を特定するアドレス信号Ａ
[２０−０]をデコードするものである。このアドレス信
号Ａ[２０−０]の意味付けを下記の表１に示す。

【００６５】（表１）アドレスグループ機能Ａ［２０−１５］セクタ Choose 1 of 64 Ａ［１４−１２］行 Choose 1 of 8 Ａ［１１−０］ Choose 1 of 4096 Ａ［１１−９］ラージブロック Choose 1 of 8 Ａ［８−６］スモールブロック Choose 1 of 8 Ａ［５−０］列 Choose 1 of 64 上記表１に示すように、上位のアドレス信号Ａ[２０−
１５]で６４セクタの中の１つのセクタが選択され、中
位のアドレス信号Ａ[１４−１２]で図４に示す１つのス
モールメモリブロック２１６内の４セル（８ビット）の
中の１ビットが選択され、下位のアドレス信号Ａ[１１
−０]で１つのセクタ内の４０９６本の中の１本のワー
ド線ＷＬが選択される。また、アドレス信号Ａ[１１−
９]で１つのセクタ内に存在する８つのラージブロック
２１２の中の１つが選択され、アドレス信号Ａ[８−６]
で１つのラージブロック２１２内に存在する８つのスモ
ールブロック２１５の中の１つが選択され、アドレス信
号Ａ[５−０]で１つのスモールブロック２１５内に存在
する６４本のワード線ＷＬの中の１本が選択される。

【００６６】６４個のグローバルデコーダ４０２−０〜
４０２−６３は、下位のアドレス信号Ａ[１１−０]をプ
リデコーダ４００にてプリデコードした結果に基づい
て、６４本のグローバルワード線ＧＷＬ[０]〜ＧＷＬ
[６３]をアクティブとする。なお、データリード時とデ
ータプログラム時では１本のグローバルワード線ＧＷＬ
のみがアクティブ（Ｖｄｄ）とされる。データイレース
時で、１つのセクタ内を一括して消去する際には６４本
のグローバルワード線ＧＷＬが全てアクティブ（Ｖｄ
ｄ）とされることにより、１つのセクタ内のすべてのワ
ード線が選択されて、消去用のワード線電圧が供給され
る。また、１つのセクタ内のすべてのコントロールゲー
ト線が選択されて、消去用のコントロールゲート電圧が
供給される。

【００６７】Ｙデコーダ４０４は、Ｙパス選択ドライバ
４１０を介してＹパス回路４１２を駆動して、スモール
ブロック２１５内の選択されたビット線を、後段のセン
スアンプまたはビット線ドライバに接続するものであ
る。

【００６８】上述したように、図７の各スモールブロッ
ク２１５の左右には、ローカルドライバ領域２２０Ａ，
２２０Ｂが設けられている。

【００６９】第０及び第１セクタ内の例えば第１行目の
スモールブロック２１５−０を例に挙げれば、その左側
のローカルドライバ領域２２０Ａには、第０セクタ内の
第１行目のスモールブロック２１５−０の４本のメイン
コントロールゲート線ＭＣＧを駆動するコントロールゲ
ート線ドライバＣＧＤＲＶ、すなわちローカルＣＧドラ
イバＣＧＤＲＶ０〜３と、第０及び第１セクタ内の偶数
番の３２本のワード線ＷＬを駆動するローカルワード線
ドライバＷＬＤＲＶ[３１−０]と、第０及び第１セクタ
内の奇数番のサブコントロールゲート線ＳＣＧ１，３，
・・・，６３に接続されたビット線選択トランジスタ２
１７Ｂを駆動するローカルコントロールゲート線選択ド
ライバＣＳＤＲＶ[０]が配置されている。右側のローカ
ルドライバ領域２２０Ｂには、第１セクタ内の第１行目
のスモールブロック２１５−０の４本のメインコントロ
ールゲート線ＭＣＧを駆動するコントロールゲート線ド
ライバＣＧＤＲＶ、すなわちローカルＣＧドライバＣＧ
ＤＲＶ０〜３と、第０及び第１セクタ内の奇数番の３２
本のワード線ＷＬを駆動するローカルワード線ドライバ
ＷＬＤＲＶ[６３−３２]と、第０及び第１セクタ内の偶
数番のサブコントロールゲート線ＳＣＧ０，２，・・
・，６２に接続されたビット線選択トランジスタ２１７
Ａを駆動するローカルコントロールゲート線選択ドライ
バＣＳＤＲＶ[１]が配置されている。

【００７０】本実施の形態においては、セルアレイブロ
ックがツインメモリセルを採用していることから、後述
するように、セルアレイを駆動してデータリード、デー
タプログラム及びデータ消去動作を行うためには、消去
動作時以外の各動作においても、複数種類の電圧を供給
する必要がある。電圧発生回路５５は、コントロールロ
ジック５３に制御されて、メモリセルアレイブロックに
おいて用いる複数種類の電圧を発生するようになってい
る。

【００７１】次に、電圧発生回路５５からの電圧を用い
た、メモリセルアレイ領域２００からのデータ読み出
し、データプログラム及びデータ消去動作について説明
する。

【００７２】データ読み出し及びデータプロラムについ
ては、例えば、隣接する奇数番目と偶数番目の２つのセ
クタ２１０を単位として制御が行われる。図８は２つの
セクタに対する制御を説明するための説明図である。図
８の四角の枠はスモールブロック行を示している。左側
のスモールブロック行の列は、１セクタ（図８の例では
第０セクタ）を示しており、右側のスモールブロック行
の列は、第０セクタに隣接するセクタ（第１セクタ）を
示している。

【００７３】選択ブロックは、選択されたスモールブロ
ック行であり、対向ブロックは選択ブロックに隣接する
非選択のスモールブロック行である。図８の斜線のスモ
ールブロック行は、選択ブロック及び対向ブロック以外
の全ての非選択ブロックを示している。

【００７４】下記表２及び表３は、リード時、プログラ
ム時及び消去（イレーズ）時のコントロールゲート線Ｃ
Ｇ、ビット線ＢＬ及びワード線ＷＬの各電位を示してい
る。

【００７５】以下、表２及び表３に基づいて、各モード
の動作について説明する。動作説明においては、図９の
説明図に示すように、１つのツインメモリセル１００
を、ワードゲート１０４により駆動されるトランジスタ
Ｔ２と、第１，第２のコントロールゲート１０６Ａ，１
０６Ｂにより夫々駆動されるトランジスタＴ１，Ｔ３と
を直列に接続したものと模式化して説明する。

【００７６】先ず、メモリセルからのデータ読み出しモード時の動作
について図１０及び図１１の概略説明図、図１２のグラ
フ、並びに図１３及び図１４の概略説明図を参照して説
明する。図１０は１本のワード線ＷＬに接続されたツイ
ンメモリセル１００［ｉ］を選択セルとし、選択セルの
ワードゲート１０４に隣接するＭＯＮＯＳメモリ素子１
０８Ｂ側を選択サイドとして、選択メモリ素子１０８Ｂ
からデータをリバースモードで読み出す場合の各所の電
位設定を示している。図１０では選択セル及び選択セル
に隣接した非選択セルであるツインメモリセル１００
［ｉ−１］〜１００［ｉ＋２］の各所の電位設定を示し
ている。また、図１１は選択ブロックにおける電圧設定
を示している。なお、選択セルの各メモリ素子のうち選
択メモリ素子の逆側を対向サイドとして、対向サイドの
メモリ素子を対向メモリ素子とする。

【００７７】図１１に示すように、選択セルである図１
０のツインメモリセル１００［ｉ］は、ワードゲート１
０４がメモリブロック２１４の第２行目のワード線ＷＬ
１に接続されているものとする。この場合には、ワード
線ＷＬ１に読み出し用ワード線選択電圧としてＶｄｄ
（例えば１．８Ｖ）を印加する。これにより、第２行目
の各ツインメモリセルの各トランジスタＴ２が全てオン
となる。なお、他のワード線ＷＬ０，ＷＬ３，ＷＬ４，
…には、０Ｖが印加される。

【００７８】ローカルコントロールゲート線ドライバ
（ＣＧＤＲＶ０〜ＣＧＤＲＶ３）は、定電圧回路１８か
ら電圧ＶＰＣＧＨとして３Ｖが供給され、ツインメモリ
セル１００［ｉ］の対向サイドのコントロールゲート１
０６Ａに対して、サブコントロールゲート線ＳＣＧ
［ｉ］を介してオーバライド電圧として印加する。ま
た、ローカルドライバ領域２２０Ａは、定電圧回路１６
から電圧ＶＰＣＧＬとして１．５Ｖが供給され、ツイン
メモリセル１００［ｉ］の選択サイドのコントロールゲ
ート１０６Ｂに供給するゲート電圧ＶCGとして、この
１．５Ｖを読み出し電圧Ｖｒｅａｄとして印加する。

【００７９】なお、オーバライド電位は、ツインメモリ
セル１００［ｉ］中の対向メモリ素子のプログラムの有
無に拘わらず、対向メモリ素子に相当するトランジスタ
をオンさせてプログラム電流を流すために必要な電位で
ある。

【００８０】対向サイドのコントロールゲート１０６Ａ
に印加されたオーバライド電圧によって、ＭＯＮＯＳメ
モリ素子１０８Ａに相当するトランジスタＴ１はオンと
なる。この場合には、ＭＯＮＯＳメモリ素子１０８Ｂに
相当するトランジスタＴ３の動作は、選択セルであるＭ
ＯＮＯＳメモリ素子１０８Ｂに電荷が蓄積されていたか
否かによって異なる。

【００８１】図１２は横軸に選択サイドのコントロール
ゲートに対するゲート電圧ＶCGをとり縦軸に選択メモリ
素子に相当するトランジスタのソース・ドレイン間に流
れる電流Ｉｄｓをとって、両者の関係を示している。

【００８２】図１２に示すように、選択メモリ素子であ
るＭＯＮＯＳメモリ素子１０８Ｂに電荷が蓄積されてい
ない場合には、コントロールゲート電圧ＶCGが低いしき
い値電圧Ｖｌｏｗを超えると電流Ｉｄｓが流れ始める。
これに対して、選択メモリ素子であるＭＯＮＯＳメモリ
素子１０８Ｂに電荷が蓄積されている場合には、選択サ
イドのコントロールゲート電圧ＶCGが高いしきい値電圧
Ｖｈｉｇｈを超えない限り電流Ｉｄｓは流れ始めない。

【００８３】データ読み出し時に選択サイドのコントロ
ールゲート１０６Ｂに印加される電圧Ｖｒｅａｄは、２
つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ中間電圧
に設定されている。従って、選択メモリ素子であるＭＯ
ＮＯＳメモリ素子１０８Ｂに電荷が蓄積されていない場
合には、電流Ｉｄｓが流れ、選択メモリ素子であるＭＯ
ＮＯＳメモリ素子１０８Ｂに電荷が蓄積されている場合
には電流Ｉｄｓが流れないことになる。

【００８４】データ読み出し時には、図１１に示すよう
に、対向メモリ素子に接続されたビット線ＢＬ［ｉ］
（不純物層１１０［ｉ］）にはセンスアンプ２４を接続
する。また、他のビット線ＢＬ［ｉ−１］，［ｉ＋
１］，［ｉ＋２］の電位ＶＤ［ｉ−１］，［ｉ＋１］，
［ｉ＋２］を０Ｖに夫々設定する。そうすると、選択メ
モリ素子であるＭＯＮＯＳメモリ素子１０８Ｂに電荷が
蓄積されていない場合には、電流Ｉｄｓが流れて、オン
状態のトランジスタＴ１，Ｔ２を介して、対向サイドの
ビット線ＢＬ［ｉ］に例えば２５μＡ以上の電流が流れ
る。これに対し、選択メモリ素子であるＭＯＮＯＳメモ
リ素子１０８Ｂに電荷が蓄積されている場合には、電流
Ｉｄｓが流れず、トランジスタＴ１，Ｔ２がオン状態で
あっても、対向メモリ素子に接続されたビット線ＢＬ
［ｉ］に流れる電流は、例えば１０ｎＡ未満となる。

【００８５】このように、対向サイドのビット線ＢＬ
［ｉ］に流れる電流をセンスアンプ２４にて検出するこ
とで、選択メモリ素子であるツインメモリセル１００
［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂからのデータ読
み出しが可能となる。

【００８６】なお、ビット線選択トランジスタ（ｎ型Ｍ
ＯＳトランジスタ）２１７Ａによって、ビット線ＢＬ
［ｉ］，［ｉ＋２］がアクティブにされ、ビット線選択
トランジスタ２１７Ｂによって、ビット線ＢＬ［ｉ−
１］，［ｉ＋１］がアクティブにされる。

【００８７】これらの選択トランジスタ２１７Ａ，１２
７Ｂはサイズの関係で電流駆動能力を高く確保すること
は困難であり、本実施の形態では、例えばチャネル幅Ｗ
＝０．９μｍ、チャネル長Ｌ＝０．８μｍとなってい
る。

【００８８】センスアンプ２４に接続されるビット線Ｂ
Ｌ［ｉ］には上述の電流を確保する必要上、ビット線選
択トランジスタ２１７Ａのゲート電圧を、定電圧回路１
４により、例えば４．５Ｖの高電圧に設定している。

【００８９】一方、図１１の選択サイドのＭＯＮＯＳメ
モリ素子１０８Ａのソース側の電圧は０Ｖ近傍の電圧
（数十〜百ｍＶ程度）となる。このため、ビット線選択
トランジスタ２１７Ｂのバックゲートの影響は少ないの
で、そのゲート電圧をＶｄｄに設定している。ビット線
選択トランジスタ２１７Ｂのゲートには４．５Ｖを供給
しなくてもよいので、電圧発生回路５５（ストロングチ
ャージポンプ１１）の負荷を少なくできる。

【００９０】なお、選択ブロック内の非選択セルについ
ては、上述した表２に示す電圧値に設定される。

【００９１】図１３はメモリセルからのデータ読み出し
モード時における対向ブロックの電圧設定を示す説明図
である。

【００９２】第１セクタ内の対向ブロックにおいては、
上記表３に示す電圧設定が行われる。即ち、図１３に示
すように、各ワード線ＷＬの電圧、ビット線選択トラン
ジスタのゲート電圧は、第０，第１セクタで共用される
ため、図１１に示す選択ブロック内と同一設定値とな
る。ビット線ＢＬ０〜ＢＬ３は全て０Ｖに設定される。

【００９３】図１４は選択ブロック及び対向ブロック以
外であって、第０〜第６３セクタに存在する非選択ブロ
ック（スモールブロック２１５）における電圧設定の状
態を示している。図１３に示す各非選択ブロックにおい
ても、上記表３に示す電圧設定が行われる。

【００９４】これらの非選択ブロックにおいては、ビッ
ト線選択トランジスタ２１７Ａ，２１７Ｂのゲート電
圧、ワード線ＷＬ、コントロールゲート線ＣＧのいずれ
もが０Ｖに設定される。ビット線選択トランジスタ２１
７Ａ，２１７Ｂがオフしているので、ビット線ＢＬはフ
ローティング状態となる。

【００９５】次に、ツインメモリセルのプログラミング
時の動作について図１５乃至図２０の概略説明図を参照
して説明する。

【００９６】図１５は１本のワード線ＷＬに接続された
ツインメモリセル１００［ｉ］を選択セルとし、選択セ
ルのワードゲート１０４に隣接するＭＯＮＯＳメモリ素
子１０８Ｂ側を選択サイドとして、選択メモリ素子１０
８Ｂに対するデータプログラミングを行う場合の各所の
電位設定を示している。図１６は選択ブロックにおける
電圧設定を示している。なお、このデータプログラミン
グ動作の前には、後述するデータ消去動作が実施されて
いる。

【００９７】図１５では、図１０と同様に、サブコント
ロールゲート線ＳＣＧ［ｉ］の電位は、定電圧回路１６
の出力を用いてオーバライド電位（２．５Ｖ）に設定さ
れ、サブコントロールゲート線ＳＣＧ［ｉ−１］，［ｉ
＋２］の電位は、０Ｖに設定されている。

【００９８】また、図１６の各ワードゲート１０４の電
位は、ワードゲート電圧発生回路２０の出力に基づい
て、ワード線ＷＬ１により、電源電圧Ｖｄｄより低い
１．０Ｖ程度のプログラム用ワード線選択電圧に設定さ
れる。また、ツインメモリセル１００［ｉ］の選択メモ
リ素子のコントロールゲート１０６Ｂには、定電圧回路
１８の出力を用いて、サブコントロールゲート線ＳＣＧ
［ｉ＋１］を介して、プログラム用コントロールゲート
電圧である書き込み電圧Ｖｗｒｉｔｅ（表２参照（５．
５Ｖ））が印加される。

【００９９】ところで、ＢＬ選択をセクタ単位で制御す
ることができるように、メモリ素子の入出力経路である
ビット線ＢＬには、前述したように、セクタ毎にＹパス
回路が配置されている。Ｙパス回路によってセクタ単位
でビット線ＢＬの入出力を制御することができる。

【０１００】図１７はビット線ＢＬに接続されるこのよ
うなＹパス回路４１２の内部を概略的に示している。な
お、図１７の回路は後述する図２５のトランジスタＱ9
に相当する。

【０１０１】Ｙパス回路４１２内には、ビット線ＢＬを
センスアンプ２４に接続するための第１のトランジスタ
４４１と、それ以外の経路に接続するための第２のトラ
ンジスタ４４２とが設けられる。第１，第２のトランジ
スタ４４１，４４２のゲートには夫々信号ＹＳ０とその
反転信号 /ＹＳ０とが入力される。

【０１０２】第２のトランジスタ４４２のソースはスイ
ッチ４４３を介して定電流源４４４に接続される。スイ
ッチ４４３は、“０”書込み時に５μＡを流し、“１”
書込み時にＶｄｄに接続する。

【０１０３】プログラム時には、信号ＹＳ０によって第
１のトランジスタ４４１がオンとなり、ビット線ＢＬ
［ｉ＋１］はトランジスタ４４１を介してビット線ドラ
イバに接続されて、図１５及び図１６に示すように、ビ
ット線ＢＬ［ｉ＋１］の電圧ＶＤ［ｉ＋１］は、プログ
ラム用ビット線電圧である例えば５Ｖに設定される。こ
の５Ｖの電圧は、定電圧回路１３が発生する５．２Ｖの
電圧ＶＰＢＬから得られる。

【０１０４】一方、ＢＬ[ｉ＋２]に接続されているＹパ
ス回路４１２内の第２のトランジスタ４４２は信号 /Ｙ
Ｓ０によってオフとなり、スイッチ４４３が電源電圧Ｖ
ｄｄを選択することで、ビット線ＢＬ［ｉ＋２］は、電
圧Ｖｄｄに設定される。

【０１０５】ビット線ＢＬ［ｉ−１］，［ｉ］に接続さ
れるＹパス回路４１２によって、ビット線ＢＬ［ｉ−
１］，ＢＬ［ｉ］には、第２のトランジスタ４４２及び
スイッチ４４３を介して定電流源４４４からの電流が流
れる。なお、ビット線ＢＬ［ｉ−１］に接続されたＭＯ
ＮＯＳセルは、そのコントロールゲート線ＣＧ［ｉ−
１］が０Ｖでありオフしている。従って、このＭＯＮＯ
Ｓセルには電流が流れず、ビット線ＢＬ［ｉ−１］は定
電流源４４４を介して０Ｖに設定される。

【０１０６】このような設定では、ツインメモリセル１
００［ｉ］のトランジスタＴ１，Ｔ２がいずれもオンと
なり、ビット線ＢＬ［ｉ］に向けて電流Ｉｄｓが流れる
一方で、ＭＯＮＯＳメモリ素子１０８ＢのＯＮＯ膜１０
９にはチャンネルホットエレクトロン（ＣＨＥ）がトラ
ップされる。こうして、ＭＯＮＯＳメモリ素子１０８Ｂ
のプログラミング動作が実施されて、データの「０」が
書き込まれる。

【０１０７】ここで、プログラム用ワード線選択電圧を
約１Ｖでなく０．７７Ｖ程度に設定し、ビット線ＢＬ
［ｉ］を０Ｖとする方法もある。本実施の形態ではプロ
グラム用ワード線選択電圧を約１Ｖと上げてソース・ド
レイン間電流を増やしながらも、プログラム時にビット
線ＢＬ［ｉ］に流れ込む電流を、定電流源４４４にて制
限しているので、ビット線ＢＬ［ｉ］の電圧を最適に
（０〜１Ｖの範囲で本実施の形態では０．７Ｖ程度）に
設定することができ、プログラム動作を最適に実施する
ことができるようにしている。

【０１０８】上述の動作上、非選択セルであるツインメ
モリセル１００［ｉ＋１］の左側の不揮発性メモリ素子
１０８Ａのコントロールゲートにも、定電圧回路１８の
出力に基づく５．５Ｖが印加される。この場合でも、ツ
インメモリセル１００［ｉ＋１］の右側のコントロール
ゲートＣＧ［ｉ＋２］に印加する電圧は０Ｖであるの
で、ツインメモリセル１００［ｉ＋１］のソース・ドレ
イン間（ビット線間）には電流が流れない。しかし、ビ
ット線ＢＬ［ｉ＋１］には５Ｖが印加されるので、ツイ
ンメモリセル１００［ｉ＋１］のソース・ドレイン間
（ビット線間）に高電界がかかると、パンチスルー電流
が流れて、ライトディスターブが生じてしまう。

【０１０９】そこで、ビット線ＢＬ［ｉ＋２］の電圧を
０Ｖでなく、例えばＶｄｄとし、ソース・ドレイン間の
電位差を小さくして、ライトディスターブを防止してい
る。また、ビット線ＢＬ［ｉ＋２］の電圧を０Ｖを超え
る電圧、好ましくはプログラム時のワード線選択電圧と
同等以上とすることで、メモリセル［ｉ＋１］のトラン
ジスタＴ２がオンされにくくなるため、これによっても
ディスターブを防止するようになっている。

【０１１０】また、ビット線ＢＬ［ｉ＋１］には５Ｖを
供給する必要があることから、ビット線選択トランジス
タ２１７ＢのゲートにはＢＬ＿セレクトドライバ２１に
よって８Ｖを印加している。一方、ビット線選択トラン
ジスタ２１７Ｂのゲートにも同じく８Ｖを印加した。ビ
ット線ＢＬ［ｉ＋２］に上述した理由でＶｄｄに設定す
る必要上、トランジスタ２１７ＡのゲートにもＶｄｄよ
り高い電圧を印加する必要があり、トランジスタ２１７
Ｂのゲート電圧と同電圧の８Ｖを使用した。なお、ビッ
ト線選択トランジスタ２１７Ａのゲート電圧は、Ｖｄｄ
＋Ｖｔｈより高ければよい。

【０１１１】なお、選択ブロック内の非選択メモリ素子
については、表２に示す電圧設定が行われる。

【０１１２】第１セクタ内の対向ブロックにおいては、
上記表３に示す電圧設定が行われる。即ち、図１８に示
すように、各ワード線ＷＬの電圧、ビット線選択トラン
ジスタのゲート電圧は、第０，第１セクタで共用される
ため、図１５に示す選択ブロック内と同一設定値とな
る。ビット線ＢＬ０〜ＢＬ３は全て０Ｖに設定される。

【０１１３】図１９は選択ブロック及び対向ブロック以
外であって、第０〜第６３セクタに存在する非選択ブロ
ック（スモールブロック２１５）における電圧設定の状
態を示している。図１９に示す各非選択ブロックにおい
ても、上記表３に示す電圧設定が行われる。

【０１１４】これらの非選択ブロックにおいては、ビッ
ト線選択トランジスタ２１７Ａ，２１７Ｂのゲート電
圧、ワード線ＷＬ、コントロールゲート線ＣＧのいずれ
もが０Ｖに設定される。ビット線選択トランジスタ２１
７Ａ，２１７Ｂがオフしているので、ビット線ＢＬはフ
ローティング状態となる。

【０１１５】なお、図２０はツインメモリセル１００
［ｉ］の左側のＭＯＮＯＳメモリ素子１０８Ａをプログ
ラムする場合における、ツインメモリセル１００［ｉ−
１］，１００［ｉ］，１００［ｉ＋１］の各所の電位設
定を示している。

【０１１６】次に、ツインメモリセルのデータ消去時の
動作について図２１乃至図２４の概略説明図を参照して
説明する。

【０１１７】図２１は第０セクタ内の全メモリセルを一
括してデータ消去するため場合の各所の電位設定を示し
ている。図２２は第０セクタの一部のメモリセルに対す
る設定電圧を示している。

【０１１８】図２１及び図２２に示すように、データ消
去時には、各ワードゲート１０４の電位は、デコーダで
０Ｖが選択され、ワード線ＷＬによって０Ｖに設定さ
れ、コントロールゲート１０６Ａ，１０６Ｂの電位は、
ネガティブチャージポンプ２６の出力を用いて、サブコ
ントロールゲート線ＳＣＧ［ｉ−１］，［ｉ］，［ｉ＋
１］，［ｉ＋２］によって、例えば−１〜−３Ｖ程度の
消去用コントロールゲート線電圧に設定される。更に、
ビット線ＢＬ［ｉ−１］，［ｉ］，［ｉ＋１］，［ｉ＋
２］の各電位は、定電圧回路１３及び１４の出力を用い
て、ビット線選択トランジスタ２１７Ａ，２１７Ｂ，ビ
ット線ドライバによって、例えば４．５〜５Ｖの消去用
ビット線電圧に設定される。

【０１１９】この場合には、コントロールゲートに印加
された消去用コントロールゲート電圧と、ビット線に印
加された消去用ビット線電圧とで形成される電界によっ
てトンネル効果が生じ、各ＭＯＮＯＳメモリ素子１０８
Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた電
子は移動してＯＮＯ膜１０９から消去される。こうし
て、複数のツインメモリセルの各メモリ素子のデータは
同時に“１”となってデータの消去が行われる。

【０１２０】なお、消去動作としては、上述のものとは
異なり、ビットとなる不純物層の表面のバンド−バンド
トンネリングによりホットホールを形成し、蓄えられて
いたエレクトロンを消去するものであってもよい。

【０１２１】また、セクタ内を一括してデータ消去する
ものに限らず、時分割でデータ消去することも可能であ
る。

【０１２２】第１セクタ内の対向ブロックにおいては、
上記表３に示す電圧設定が行われる。即ち、図２３に示
すように、各ワード線ＷＬの電圧、ビット線選択トラン
ジスタのゲート電圧は、第０，第１セクタで共用される
ため、図１９に示す選択ブロック内と同一設定値とな
る。ビット線ＢＬ０〜ＢＬ３は全て０Ｖに設定される。

【０１２３】なお、対向ブロック内の各セルでは、コン
トロールゲート線ＣＧとビット線ＢＬとが共に０Ｖであ
るので、ディスターブが生ずることはない。

【０１２４】図２４は選択ブロック及び対向ブロック以
外であって、第０〜第６３セクタに存在する非選択ブロ
ック（スモールブロック２１５）における電圧設定の状
態を示している。図２４に示す各非選択ブロックにおい
ても、上記表３に示す電圧設定が行われる。

【０１２５】これらの非選択ブロックにおいては、ビッ
ト線選択トランジスタ２１７Ａ，２１７Ｂのゲート電
圧、ワード線ＷＬ、コントロールゲート線ＣＧのいずれ
もが０Ｖに設定される。ビット線選択トランジスタ２１
７Ａ，２１７Ｂがオフしているので、ビット線ＢＬはフ
ローティング状態となる。

【０１２６】ただし、ビット線ＢＬの電圧はほとんど０
Ｖに近傍の電圧であるので、この非選択ブロック内のセ
ルでもディスターブが生ずることはない。

【０１２７】図２５は図１中の電圧発生回路５５の具体
的な構成を示すブロック図である。図２５では図面の簡
略化のために、各種ドライバ及び信号線等については、
複数を１つで代表して示しており、電圧発生及びその供
給先を明確にするために、接続関係等については簡略化
して示している。なお、図２５中の…Ｖ＠Stanby、…Ｖ
＠Read、…Ｖ＠Pgm、…Ｖ＠Ers等は、夫々、スタンバイ
モード時、リード時、プログラム時又は消去時等の電圧
を示している。

【０１２８】本実施の形態においては、１つのチャージ
ポンプを用いて、メモリのリード、プログラム及び消去
に必要な複数種類の電圧を同時に発生することができる
ようになっている。

【０１２９】図２５において、ストロングチャージポン
プ１１は、１つの電源Ｖｄｄから複数種類の電圧を発生
する。図２６は図２５中のストロングチャージポンプ１
１の具体的な構成を示すブロック図である。

【０１３０】ストロングチャージポンプ１１は、発振回
路３２、チャージポンプ回路３４及びレベルセンサ３３
によって構成されている。発振回路３２は、所定周波数
の発振出力をチャージポンプ回路３４に出力する。チャ
ージポンプ回路３４は、発振出力に対するチャージポン
プ動作による昇圧処理によって、昇圧した電圧を発生す
る。レベルセンサ３３は、チャージポンプ回路３４の出
力電圧のレベルを検出し、レベルが所定値になるよう
に、発振回路３２の発振を制御するようになっている。
これにより、ストロングチャージポンプ１１は、所定レ
ベルの電圧を発生することができるようになっている。

【０１３１】本実施の形態においては、ストロングチャ
ージポンプ１１は、例えば、１．８Ｖの電源電圧Ｖｄｄ
を昇圧して、メモリセルアレイの動作状態によって、ス
タンバイ、リード時には５．０Ｖ、プログラム、イレー
ス時には８．０Ｖの電圧を発生するようになっている。

【０１３２】ストロングチャージポンプ１１の出力端と
基準電位点との間には、プールキャパシタ２７が設けら
れている。プールキャパシタ２７は、ストロングチャー
ジポンプ１１の出力をプールするようになっている。な
お、本実施の形態においては、プールキャパシタ２７の
容量は比較的小さい値に設定されている。

【０１３３】ストロングチャージポンプ１１の出力（プ
ールキャパシタ２７の保持電圧）は、レギュレータＲＧ
１〜ＲＧ６及びトランジスタＱ1 〜Ｑ6 によって構成さ
れる定電圧回路１３〜１８に供給される。図２７は図２
５中の定電圧回路１３の構成を示す回路図である。な
お、他の定電圧回路１４〜１８の構成も定電圧回路１３
と同様である。

【０１３４】端子３５にはストロングチャージポンプ１
１からの電圧が供給される。差動増幅器４０の正極性入
力端には所定の基準電圧Ｖｒｅｆが印加される。差動増
幅器４０の出力端はｐ型ＭＯＳトランジスタＱ1 のゲー
トに接続される。トランジスタＱ1 のソースは端子３５
に接続され、ドレインは差動増幅器４０の負極性入力端
に接続される。また、トランジスタＱ1 のドレインは抵
抗Ｒ1 及び可変抵抗ＶＲ1 を介して基準電位点に接続さ
れている。差動増幅器４０、抵抗Ｒ1 及び可変抵抗ＶＲ
1 によって、図２５のレギュレータ１３が構成される。

【０１３５】トランジスタＱ1 は可変抵抗素子として機
能し、差動増幅器４０は２入力の差を０にするように出
力を変化させる。これにより、トランジスタＱ1 のドレ
インの電圧は、基準電圧Ｖｒｅｆに一致する。出力端３
６に現れる電圧は、基準電圧Ｖｒｅｆを抵抗Ｒ1 及び可
変抵抗ＶＲ1 によって抵抗分割したものとなり、可変抵
抗ＶＲ1 の抵抗値を適宜設定することによって、定電圧
回路１３の出力として複数の電圧を発生させることがで
きる。

【０１３６】図２５に示すように、本実施の形態におい
ては、定電圧回路１３は、出力する電圧ＶＰＢＬとし
て、５．２Ｖ又は電源電圧Ｖｄｄを発生することができ
る。また、定電圧回路１４は、出力する電圧ＶＰＹＳと
して、５．２Ｖ、４．５Ｖ又は８．０Ｖを発生すること
ができる。定電圧回路１３からの電圧ＶＰＢＬはＢＬド
ライバ２３に供給され、定電圧回路１４からの電圧ＶＰ
ＹＳは、ＢＬ＿セレクトドライバ２１及びＹ＿セレクト
ドライバ２２に供給される。

【０１３７】後述する電圧ＶＰＣＧＬとしては電源電圧
Ｖｄｄ（１．８Ｖ）以下の電圧を用いることがある。そ
こで、定電圧回路１５は、電源電圧Ｖｄｄを降圧して、
電圧ＶＰＣＧＬとして、１．５Ｖ、１．３Ｖ又は電圧Ｖ
ｄｄを発生して、ＣＧデコーダ／ドライバ２５に供給す
るようなっている。また、ＣＧデコーダ／ドライバ２５
には、電圧ＶＰＣＧＬが定電圧回路１６からも供給され
るようになっている。

【０１３８】定電圧回路１５の出力端には、ｐ型ＭＯＳ
トランジスタＱ7 が接続されている。トランジスタＱ7
のゲートにはＨＶＳＷ（ハイボルテージスイッチ）１９
が接続されている。ＨＶＳＷ１９は、ストロングチャー
ジポンプ１１からの電源電圧が与えられており、ハイレ
ベル（以下、“Ｈ”という）の電圧をトランジスタＱ7
に印加することでトランジスタＱ7 をオフさせることが
できる。これにより、電圧ＶＰＣＧＬとして電源電圧Ｖ
ｄｄよりも高い電圧が定電圧回路１６から供給された場
合に、トランジスタＱ7 をオフさせることで、電流が定
電圧回路１５に流れ込むことが防止される。

【０１３９】なお、定電圧回路１６は、出力する電圧Ｖ
ＰＣＧＬとして、１．５Ｖ、２．５Ｖ、電圧Ｖｄｄ、
１．８Ｖ又は１．３Ｖを発生することができる。

【０１４０】また、定電圧回路１８は、アクティブ（Ac
tive）モード時に動作して、出力する電圧ＶＰＣＧＨと
して、３．０Ｖ又は５．５Ｖを発生することができるよ
うになっている。

【０１４１】本実施の形態においては、定電圧回路１８
と並列に定電圧回路１７が設けられている。定電圧回路
１８は、発生した電圧ＶＰＣＧＨの供給時に、例えば数
百μＡオーダーの電流を消費する。一方、定電圧回路１
７は、差動増幅器４０、抵抗Ｒ1 及び可変抵抗ＶＲ1
（図２７参照）を適宜設定することにより、発生した電
圧供給時の電流消費量が例えば数μＡオーダーに設定さ
れている。定電圧回路１７は、スタンバイ（Stanby）モ
ード時を含む全てのモード時に動作して、出力する電圧
ＶＰＣＧＨとして、リード時に必要な電圧近傍の電圧
（例えば２．５Ｖ）を発生するようになっている。

【０１４２】ＢＬドライバ２３は、図１のセンスアンプ
及びＢＬドライバ内のＢＬドライバ部分に相当する。Ｂ
Ｌドライバ２３は、電圧発生回路５０から供給された電
圧ＶＰＢＬを用いて、プログラム及び消去時に５．２Ｖ
の電圧を発生する。

【０１４３】ＢＬ＿セレクトドライバ２１は、図６のロ
ーカルビット線ドライバ（ＢＳＤＲＶ０，ＢＳＤＲＶ
１）に相当する。ＢＬ＿セレクトドライバ２１は電圧Ｖ
ＰＹＳが与えられて、トランジスタＱ8 のゲートにリー
ド時４．５Ｖ、プログラム時８．０Ｖ、消去時８．０Ｖ
の電圧を印加する。トランジスタＱ8 は、図７のビット
線選択トランジスタ２１７Ａ，２１７Ｂに相当する。な
お、上述したように、１スモールブロックでは、各２個
ずつの４個のビット線選択トランジスタ２１７Ａ，２１
７Ｂが設けられて、各ビット線ＢＬ０〜ＢＬ３をアクテ
ィブにすることができる。

【０１４４】Ｙ＿セレクトドライバ２２及びトランジス
タＱ9 は、図１のＹパス選択ドライバ４１０及びＹパス
回路に相当する。即ち、Ｙ＿セレクトドライバ２２は、
電圧発生回路５５からの電圧ＶＰＹＳがＹデコーダ４０
４を介して供給されて、トランジスタＱ9 のゲートに、
リード時４．５Ｖ、プログラム時８．０Ｖ、消去時８．
０Ｖを印加する。

【０１４５】トランジスタＱ9 は、図１のＹパス回路４
１２内のスイッチを構成する。トランジスタＱ9 のソー
ス及びドレインのうち一方はＢＬ端子を介してトランジ
スタＱ8 に接続され、他方はセンスアンプ２４及びＢＬ
ドライバ２３に接続される。ＢＬドライバ２３は、トラ
ンジスタＱ9 及びＱ8 を介してビット線ＢＬに、５．２
Ｖの電圧を印加することができる。こうして、各ビット
線ＢＬには、電圧発生回路５５によって、５Ｖの電圧が
印加可能となる。

【０１４６】ネガティブチャージポンプ２６は、電圧Ｖ
ＮＣＧとして、−３Ｖ又はグランド電位ＧＮＤをＣＧデ
コーダ／ドライバ２５に出力するようになっている。Ｃ
Ｇデコーダ／ドライバ２５は、図６のローカルコントロ
ールゲート線ドライバ（ＣＧＤＲＶ０〜ＣＧＤＲＶ３）
に相当し、ＣＧデコーダ／ドライバ２５の出力は、スモ
ールブロック行の４本のメインコントロールゲート線
（ＭＣＧ０〜ＭＣＧ３）に供給される。ローカルコント
ロールゲート線ドライバ（ＣＧＤＲＶ０〜ＣＧＤＲＶ
３）には、電圧発生回路５５からの電圧ＶＰＣＧＬ，Ｖ
ＰＣＧＨがコントロールゲート線ドライバ（ＣＧｄｒｖ
０〜ＣＧｄｒｖ７）を経て入力される。ＣＧデコーダ／
ドライバ２５は、入力された電圧ＶＰＣＧＬ，ＶＰＣＧ
Ｈを各メインコントロールゲート線毎に独立して供給す
ることができるようになっている。

【０１４７】ワードゲート電圧発生回路２０は、電圧Ｖ
ＰＷＬとして、１．０Ｖ又はグランド電位ＧＮＤを発生
するようになっている。

【０１４８】このように、本実施の形態においては、１
つのストロングチャージポンプ１１からの電圧を用い
て、メモリの各動作に必要な複数の電圧を発生してい
る。

【０１４９】また、本実施の形態においては、上述した
ように、ストロングチャージポンプ１１は、リード時に
は５．０Ｖの電圧を発生し、プログラム時には８．０Ｖ
の電圧を発生する。プログラム時においてトランジスタ
Ｑ8 に印加すべき電圧は８．０Ｖである。これに対し、
リード時にメインコイントールゲート線ＭＣＧ０〜ＭＣ
Ｇ３に必要な動作電圧は４．５Ｖである。

【０１５０】即ち、本実施の形態においては、リード時
には、ストロングチャージポンプ１１の出力電圧の余裕
を大きくしている。これにより、リード時において、各
メインコイントールゲート線ＭＣＧ０〜ＭＣＧ３に印加
すべき電圧が短い周期で変化しても、ストロングチャー
ジポンプ１１の出力は必要な動作電圧４．５Ｖ以上を常
に維持することができる。

【０１５１】また、ストロングチャージポンプ１１の出
力電圧に余裕が生じるので、プールキャパシタ２７の容
量を比較的小さいものにすることができる。これによ
り、プールキャパシタ２７の占有面積を低減させて、装
置全体の小型化を図ることができる。

【０１５２】また、電圧ＶＰＣＧＨを発生する定電圧回
路１７，１８のうちの定電圧回路１７は、スタンバイモ
ード時においても動作している。定電圧回路１７が発生
する電圧は２．５Ｖであり、スタンバイモードからリー
ドモード等のアクティブモードに移行した場合でも、移
行直後にメモリ素子へのアクセスが可能である。しか
も、定電圧回路１７において消費される電流は極めて少
なく、スタンバイモード時における消費電流を著しく低
減することができる。

【０１５３】なお、図１の装置全体の電源電圧Ｖｄｄと
しては、例えば１．８Ｖが採用される。この電源電圧Ｖ
ｄｄについては装置の各部に常時供給可能である。

【０１５４】次に、このように構成された実施の形態の
動作について説明する。

【０１５５】図１のコントロールロジック５３は、制御
入力に従って、所定の制御信号を電圧発生回路５５に出
力する。この制御信号に従って、電圧発生回路５５は、
ストロングチャージポンプ１１及び定電圧回路１３〜１
８等を制御する。

【０１５６】（Ｒｅａｄ時の動作）いま、コントロール
ロジック５３によって、リード（Read）モードが指示さ
れているものとする。この場合には、ストロングチャー
ジポンプ１１は、レベルセンサ３３を制御して、５．０
Ｖの電圧を発生する。この電圧は定電圧回路１３乃至１
８に供給される。

【０１５７】定電圧回路１４は、可変抵抗ＶＲ1 を調整
して、リード時に４．５Ｖの電圧ＶＰＹＳを発生する。
この電圧ＶＰＹＳは、ＢＬ＿セレクトドライバ２１及び
Ｙ＿セレクトドライバ２２に供給される。電圧ＶＰＹＳ
は図６のローカルビット線ドライバ（ＢＳＤＲＶ０，Ｂ
ＳＤＲＶ１）に供給される。

【０１５８】ＢＬ＿セレクトドライバ２１（ローカルビ
ット線ドライバ（ＢＳＤＲＶ０，ＢＳＤＲＶ１））は、
４．５Ｖの電圧を選択してトランジスタＱ8 （ビット線
選択トランジスタ２１７Ａ，２１７Ｂ）に出力する。こ
れにより、ビット線ＢＬ０〜ＢＬ３をアクティブにする
ことができる。

【０１５９】また、電圧発生回路５５は、電圧ＶＰＹＳ
をＹ＿セレクトドライバ２２に与え、Ｙ＿セレクトドラ
イバ２２は、４．５Ｖの電圧を選択してトランジスタＱ
9 のゲートに印加する。これにより、トランジスタＱ9
をオンにして、ビット線ＢＬ０〜ＢＬ３のうちの所定の
ビット線をセンスアンプへ導通させることができる。

【０１６０】リード時においてはＢＬドライバは使用し
ない。また、定電圧回路１３からの電圧ＶＰＢＬは用い
ない。この場合には、対向メモリ素子に接続されたビッ
ト線にセンスアンプ２４を接続させると共に、各ビット
線ＢＬ０〜ＢＬ３のうちの他の３本のビット線に、０Ｖ
の電圧を供給する。こうして、選択メモリ素子及び対向
メモリ素子が接続されたビット線に流れる電流によっ
て、データを読み出すことができる。

【０１６１】定電圧回路１５，１６は、１．５Ｖの電圧
ＶＰＣＧＬを発生して、ＣＧデコーダ／ドライバ２５に
供給する。即ち、電圧発生回路５５は発生した電圧ＶＰ
ＣＧＬをローカルコントロールゲート線ドライバ（ＣＧ
ＤＲＶ０〜ＣＧＤＲＶ３）に供給する。ＣＧデコーダ／
ドライバ２５（ローカルコントロールゲート線ドライバ
（ＣＧＤＲＶ０〜ＣＧＤＲＶ３））は、１．５Ｖの電圧
ＶＰＣＧＬを選択メモリ素子に接続されたメインコント
ロールゲート線ＭＣＧに与える。

【０１６２】定電圧回路１７,１８は３．０Ｖの電圧Ｖ
ＰＣＧＨをＣＧデコーダ／ドライバ２５に出力する。Ｃ
Ｇデコーダ／ドライバ２５（ローカルコントロールゲー
ト線ドライバ（ＣＧＤＲＶ０〜ＣＧＤＲＶ３））は、
３．０Ｖの電圧ＶＰＣＧＨを対向メモリ素子に接続され
たメインコントロールゲート線ＭＣＧに与える。

【０１６３】リード時における各メインコントロールゲ
ート線ＭＣＧの電位の変化は極めて高速である。このた
め、ストロングチャージポンプ１１の出力電圧が元の電
圧に復帰する前に次のリードが発生することがある。こ
の場合でも、本実施の形態においては、ストロングチャ
ージポンプ１１の出力電圧がリード時に必要な電圧
（３．０Ｖ）よりも大きな十分な余裕を有した電圧
（５．０Ｖ）であることから、定電圧回路１８が出力す
る電圧が３．０Ｖよりも低下することはない。

【０１６４】（プログラム時の動作）次に、プログラム
（Program）モードが設定された場合について説明す
る。

【０１６５】この場合には、ストロングチャージポンプ
１１は、レベルセンサ３３を制御して、８．０Ｖの電源
電圧を発生する。定電圧回路１４は、８．０Ｖの電圧Ｖ
ＰＹＳを発生してＢＬ＿セレクトドライバ２１に供給す
る。ＢＬ＿セレクトドライバ２１（ローカルビット線ド
ライバ（ＢＳＤＲＶ０，ＢＳＤＲＶ１））は、８Ｖの電
圧を選択してトランジスタＱ8 （ビット線選択トランジ
スタ２１７Ａ，２１７Ｂ）に出力する。これにより、ビ
ット線ＢＬ０〜ＢＬ３をアクティブにすることができ
る。

【０１６６】また、定電圧回路１４は、８．０Ｖの電圧
ＶＰＹＳをＹ＿セレクトドライバ２２にも出力する。Ｙ
＿セレクトドライバ２２は、８．０Ｖの電圧を選択して
トランジスタＱ9 のゲートに印加する。これにより、ト
ランジスタＱ9 をオンにして、ビット線ＢＬ０〜ＢＬ３
のうちの所定のビット線をアクティブにすることができ
る。

【０１６７】定電圧回路１３は、５．２Ｖの電圧ＶＰＢ
Ｌを発生し、ＢＬドライバ２３に出力する。ＢＬドライ
バ２３は、５．２Ｖの電圧を選択して各ビット線ＢＬ０
〜ＢＬ３に供給する。定電圧回路１６は、２．５Ｖの
電圧ＶＰＣＧＬを発生して、ＣＧデコーダ／ドライバ２
５に供給する。ＣＧデコーダ／ドライバ２５（ローカル
コントロールゲート線ドライバ（ＣＧＤＲＶ０〜ＣＧＤ
ＲＶ３））は、２．５Ｖの電圧ＶＰＣＧＬを対向メモリ
素子に接続されたメインコントロールゲート線ＭＣＧに
与える。

【０１６８】定電圧回路１８は、８．０Ｖの電源電圧か
ら５．５Ｖの電圧ＶＰＣＧＨを発生してＣＧデコーダ／
ドライバ２５に出力する。ＣＧデコーダ／ドライバ２５
（ローカルコントロールゲート線ドライバ（ＣＧＤＲＶ
０〜ＣＧＤＲＶ３））は、５．５Ｖの電圧ＶＰＣＧＨを
選択メモリ素子に接続されたメインコントロールゲート
線ＭＣＧに与える。

【０１６９】（消去時の動作）次に、消去（Erase)モー
ドが設定された場合について説明する。

【０１７０】この場合にも、ストロングチャージポンプ
１１は、レベルセンサ３３を制御して、８．０Ｖの電源
電圧を発生する。定電圧回路１４は、８．０Ｖの電圧Ｖ
ＰＹＳを発生してＢＬ＿セレクトドライバ２１に供給す
る。ＢＬ＿セレクトドライバ２１（ローカルビット線ド
ライバ（ＢＳＤＲＶ０，ＢＳＤＲＶ１））は、８Ｖの電
圧を選択してトランジスタＱ8 （ビット線選択トランジ
スタ２１７Ａ，２１７Ｂ）に出力する。これにより、ビ
ット線ＢＬ０〜ＢＬ３をアクティブにする。

【０１７１】また、定電圧回路１４は、８．０Ｖの電圧
ＶＰＹＳをＹ＿セレクトドライバ２２にも出力する。Ｙ
＿セレクトドライバ２２は、８．０Ｖの電圧を選択して
トランジスタＱ9 のゲートに印加する。これにより、ト
ランジスタＱ9 をオンにして、ビット線ＢＬ０〜ＢＬ３
のうちの所定のビット線をアクティブにする。

【０１７２】定電圧回路１３は、５．２Ｖの電圧ＶＰＢ
Ｌを発生し、ＢＬドライバ２３に出力する。ＢＬドライ
バ２３は、５．２Ｖの電圧を選択して各ビット線ＢＬ０
〜ＢＬ３に供給する。

【０１７３】ネガティブチャージポンプ２６は、−３Ｖ
の電圧ＶＮＣＧを発生してＣＧデコーダ／ドライバ２５
に供給する。ＣＧデコーダ／ドライバ２５（ローカルコ
ントロールゲート線ドライバ（ＣＧＤＲＶ０〜ＣＧＤＲ
Ｖ３））は、−３Ｖの電圧ＶＮＣＧを各メインコントロ
ールゲート線ＭＣＧに与える。

【０１７４】他のモード時においても同様の動作が行わ
れ、モードに応じて各定電圧回路１３乃至１８によっ
て、メモリセルアレイ領域２００内の各メモリ素子に対
するリード、プログラム及び消去のために必要な電圧Ｖ
ＰＢＬ、ＶＰＹＳ、ＶＰＣＧＬ、ＶＰＣＧＨが作成され
る。

【０１７５】また、本実施の形態においては、スタンバ
イモード時には、定電圧回路１７，１８のうちの一方の
定電圧回路１７のみが動作する。定電圧回路１７は、
２．５Ｖの電圧ＶＰＣＧＨを発生しており、スタンバイ
モードからリード等のアクティブモードに移行した場合
でも、移行直後から高速なアクセスが可能である。な
お、スタンバイモードにおいて定電圧回路１７において
消費される電流は極めて小さく、スタンバイモード時に
おける消費電流を著しく低減させることができる。

【０１７６】なお、ワードゲート電圧発生回路２０は、
各ワード線ＷＬ０，ＷＬ１，…に供給する電圧ＶＰＷＬ
を発生している。この電圧ＶＰＷＬは、ローカルワード
線ドライバ（ＷＬＤＲＶ０〜ＷＬＤＲＶ６３）に供給さ
れる。これにより、ローカルワード線ドライバ（ＷＬＤ
ＲＶ０〜ＷＬＤＲＶ６３）は、各ワード線ＷＬ０，ＷＬ
１，…に所定の電圧を印加する。

【０１７７】このように、本実施の形態においては、１
つのチャージポンプ回路と複数のレギュレータを用いる
ことによって、各モードに必要な複数の動作電圧を得て
おり、占有面積を低減してコストを下げると共に、消費
電流を抑制することができる。

【０１７８】また、本実施の形態においては、リード時
におけるストロングチャージポンプ１１の出力電圧の余
裕を大きく設定していることから、リード時において、
各メインコイントールゲート線ＭＣＧ０〜ＭＣＧ３に印
加すべき電圧が短い周期で変化しても、ストロングチャ
ージポンプ１１の出力を常に必要な動作電圧以上に維持
させることができる。また、ストロングチャージポンプ
１１の出力電圧に余裕が生じるので、プールキャパシタ
２７の容量を比較的小さいものにすることができ、プー
ルキャパシタ２７の占有面積を低減させて、装置全体の
小型化を図ることができる。

【０１７９】また、本実施の形態は、スタンバイモード
時には、低消費電流の定電圧回路１７のみを動作させて
おり、アクティブモード用の定電圧回路１８を動作させ
ていないので、スタンバイ時における消費電流を著しく
低減させることができる。

【０１８０】なお、本発明は上述した実施の形態に限定
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。

【０１８１】例えば、不揮発性メモリ素子１０８Ａ，１
０８Ｂの構造については、ＭＯＮＯＳ構造に限定される
ものではない。１つのワードゲート１０４と第１，第２
のコントロールゲート１０６Ａ，１０６Ｂにより、２箇
所にて独立して電荷をトラップできる他の種々のツイン
メモリセルを用いた不揮発性半導体記憶装置に、本発明
を適用することができる。

【０１８２】また、上述の実施形態では、セクタの分割
数、ラージブロック、スモールブロックの分割数及びス
モールブロック内のメモリセル数については一例であ
り、他の種々の変形実施が可能である。ちなみに、ラー
ジブロックの分割数を８としたのはメタル配線ピッチの
制約から決められた。もしメタル配線ピッチを狭く出来
れば、分割数をさらに増やすことができる。例えば１６
分割にすれば、１本のコントロールゲート線の負荷容量
（ゲート容量）はさらに減るので、より高速駆動が可能
となる。ただし、１６分割とするとメインコントロール
ゲート線の数が増えるので、ライン＆スペースを狭くす
るか、面積を増大させるしかない。また、コントロール
ゲートドライバの数も増えるので、その分面積が増大す
る。

【０１８３】

【発明の効果】以上説明したように本発明によれば、動
作電圧として必要な電圧値が多い場合でも、１つのチャ
ージポンプ回路によって複数種類の電圧値を発生させる
ことにより、占有面積を低減してコストを下げ、消費電
流を抑制することができるという効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る不揮発性半
導体記憶装置を示すブロック図。

【図２】ツインメモリセルの構造を示す模式的断面
図。

【図３】図１中のアレイブロックの具体的な構成を示
すブロック図。

【図４】スモールブロックの回路図。

【図５】１つのセクタの多数のスモールブロックとそ
の配線とを説明するための概略説明図。

【図６】隣接する２セクタ中のスモールブロック行と
ローカルドライバとの関係を示す概略説明図。

【図７】スモールブロックとコントロールゲートドラ
イバとの関係を示す回路図。

【図８】選択ブロック、それと対向する非選択の対向
ブロック、及びその他の非選択ブロックを示す概略説明
図。

【図９】メモリセルの等価回路図。

【図１０】不揮発性半導体記憶装置でのデータ読み出
し動作を説明するための概略説明図。

【図１１】データ読み出し時での選択ブロック内の電
圧設定を説明するための概略説明図。

【図１２】メモリセルでのコントロールゲート電圧Ｖ
CGとソース−ドレイン電流Ｉｄｓとの関係を示す特性
図。

【図１３】データ読み出し時での非選択の対向ブロッ
ク内の電圧設定を説明するための概略説明図。

【図１４】データ読み出し時での対向ブロック以外の
非選択ブロック内の電圧設定を説明するための概略説明
図。

【図１５】不揮発性半導体記憶装置でのデータ書き込
み（プログラム）動作を説明するための概略説明図。

【図１６】データプログラム時での選択ブロック内の
電圧設定を説明するための概略説明図。

【図１７】ビット線に接続されるＹパス回路を概略的
に示す回路図。

【図１８】データプログラム時での非選択の対向ブロ
ック内の電圧設定を説明するための概略説明図。

【図１９】データプログラム時での対向ブロック以外
の非選択ブロック内の電圧設定を説明するための概略説
明図。

【図２０】図１６とは異なる選択サイドのメモリ素子
に対するデータプログラム時での選択ブロック内の電圧
設定を説明するための概略説明図。

【図２１】不揮発性半導体記憶装置でのデータ消去動
作を説明するための概略説明図。

【図２２】データ消去時での選択ブロック内の電圧設
定を説明するための概略説明図。

【図２３】データ消去時での非選択の対向ブロック内
の電圧設定を説明するための概略説明図。

【図２４】データ消去時での対向ブロック以外の非選
択ブロック内の電圧設定を説明するための概略説明図。

【図２５】図１中の電圧発生回路の具体的な構成を示
すブロック図。

【図２６】図２５中のチャージポンプ１１の具体的な
構成を示す回路図。

【図２７】図２５中の定電圧回路１３〜１８の具体的
な構成を示す回路図。

【符号の説明】

１１…ストロングチャージポンプ１３〜１８…定電圧回路２１…ＢＬ＿セレクトドライバ２２…Ｙ＿セレクトドライバ２３…ＢＬドライバ２４…センスアンプ２５…ＣＧデコーダ／ドライバ２７…プールキャパシタＱ1 〜Ｑ9 …トランジスタ５３…コントロールロジック５５…電圧発生回路５６…ＣＧデコーダ１００ツインメモリセル１０２Ｐ型ウェル１０４ワードゲート１０６Ａ，１０６Ｂコントロールゲート（線）１０８Ａ，１０８Ｂ不揮発性メモリ素子（ＭＯＮＯＳ
メモリ素子）１０９ＯＮＯ膜１１０不純物層（ビット線）２１０セクタ２１２ラージブロック２１４メモリブロック２１５スモールブロック２１７Ａ，２１７Ｂビット線選択トランジスタ２２０Ａ，２２０Ｂドライバ４０４…ＹデコーダＷＬワード線ＢＬビット線（不純物層）ＭＢＬメインビット線ＳＣＧサブコントロールゲート線ＭＣＧメインコントロールゲート線

Claims

【特許請求の範囲】

【請求項１】電源電圧を昇圧させるチャージポンプ手
段と、前記チャージポンプ手段からの電圧が与えられて、１又
は複数の電圧値の定電圧を夫々発生する１又は複数の定
電圧手段と、複数の不揮発性メモリ素子によって構成されたメモリア
レイ内の所定の不揮発性メモリ素子に対するリード、プ
ログラム又は消去のうちの少なくとも１つを実行させる
ために、前記１又は複数の定電圧手段が夫々発生した前
記１又は複数の定電圧を、前記複数の不揮発性メモリ素
子に対して設定する動作電圧設定手段とを具備したこと
を特徴とする不揮発性半導体記憶装置。
【請求項２】前記チャージポンプ手段は、電源電圧を
昇圧させて複数の電圧を発生することを特徴とする請求
項１に記載の不揮発性半導体記憶装置。
【請求項３】前記１又は複数の定電圧手段は、夫々、
前記不揮発性メモリ素子に対するリード、プログラム又
は消去の各モードに応じて、異なる電圧値の定電圧を発
生可能であることを特徴とする請求項１に記載の不揮発
性半導体記憶装置。
【請求項４】前記不揮発性メモリ素子は、１つのワー
ドゲートと、第１，第２のコントロールゲートによって
制御されるツインメモリセルを構成するメモリ素子であ
ることを特徴とする請求項１に記載の不揮発性半導体記
憶装置。
【請求項５】前記動作電圧設定手段は、前記１又は複
数の定電圧手段からの電圧値を、前記第１，第２のコン
トロールゲート及び前記不揮発性メモリ素子のトラップ
電荷に対してアクセスするための不純物層に対して、夫
々独立して設定することを特徴とする請求項４に記載の
不揮発性半導体記憶装置。
【請求項６】前記動作電圧設定手段は、同一行の前記
ツインメモリセルのワードゲートに接続されるワード線
と、行方向に隣接する前記ツインメモリセル同士の相互に隣
接する前記第１，第２のコントロールゲートが同一列で
共通接続されたコントロールゲート線と、行方向に隣接する前記ツインメモリセル同士の相互に隣
接する不揮発性メモリ素子のトラップ電荷に対してアク
セスするための不純物層が同一列の共通接続されたビッ
ト線とを具備し、前記１又は複数の定電圧手段からの電圧値を、コントロ
ールゲート線及びビット線に対して、夫々独立して設定
することを特徴とする請求項４に記載の不揮発性半導体
記憶装置。
【請求項７】前記不揮発性メモリ素子は、酸化膜
（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ
膜を電荷のトラップサイトとすることを特徴とする請求
項１乃至６のいずれか１つに記載の不揮発性半導体記憶
装置。