JP2009170027A - 高電圧生成回路ならびにそれを用いたメモリ駆動装置およびメモリ装置 - Google Patents

Abstract

【課題】電源電圧の低下にともなう電流能力の低下を抑制する。
【解決手段】定電流回路３２は、電源電圧Ｖｄｄの変動によらず一定の値を有する定電流Ｉｒｅｆを生成する。リングオシレータ３４は、定電流回路３２により生成される定電流Ｉｒｅｆおよび電源電圧Ｖｄｄによってバイアスされるリング状に接続された少なくともひとつのインバータＩ１〜Ｉ３を含む。チャージポンプ回路３６は、リングオシレータ３４により生成されるクロック信号ＣＫを利用して電源電圧Ｖｄｄを昇圧する。
【選択図】図２

Description

本発明は、メモリに関する。

近年の半導体集積回路において、データを記憶するためのメモリとして、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）などが利用される。ＥＥＰＲＯＭは、メモリにデータを書き込み、あるいはメモリからデータを読み出しあるいは消去する際に、高い駆動電圧が必要とされる。

特開２００７−４９６０号公報 特開平５−３２５５７８号公報 特開平２−１２５５１３号公報 特開平３−１５４２９９号公報 特開昭６２−１６６６１２号公報

駆動電圧を生成するために、チャージポンプ回路が利用される。電源電圧の低下に伴ってチャージポンプ回路に与えられるクロックの周波数が低下すると、チャージポンプ回路の電流供給能力（単に電流能力ともいう）が低下するという問題がある。また減電時において十分な電流能力を得るために、スイッチ素子やキャパシタのサイズを大きくすると回路面積やコストが増大するという問題があった。

本発明はかかる状況に鑑みてなされたものであり、その包括的な目的は、電源電圧の低下にともなう電流能力の低下を抑制し、あるいは回路規模を縮小したメモリ駆動装置用チャージポンプ回路の提供にある。

本発明のある態様の高電圧生成回路は、電源電圧の変動によらず一定の値を有する定電流を生成する定電流回路と、電源電圧および定電流回路により生成される定電流によってバイアスされるリング状に接続された少なくともひとつのインバータを含むリングオシレータと、リングオシレータにより生成されるクロック信号を利用して電源電圧を昇圧するチャージポンプ回路と、を備える。

リングオシレータを構成するインバータのバイアス電流が一定の状態で電源電圧が低下すると、各インバータのしきい値電圧は低下する。リングオシレータの発振周波数は、それ構成するインバータのしきい値電圧が低下すると高くなる。したがってこの態様によれば、電源電圧が低下するほど周波数の高いクロック信号を好適に生成することができる。このクロック信号を利用してチャージポンプ回路を駆動すれば、電源電圧の低下にともなう電流能力の低下を抑制でき、あるいは回路規模を縮小できる。

定電流回路は、ソース接地されたＮチャンネルＭＯＳＦＥＴの第１トランジスタと、電源電圧が供給される電源端子と第１トランジスタのドレインとの間に設けられたＰチャンネルＭＯＳＦＥＴの第２トランジスタと、第２トランジスタとカレントミラー接続されるＰチャンネルＭＯＳＦＥＴの第３トランジスタと、第３トランジスタのドレインと接地端子の間に設けられたＮチャンネルＭＯＳＥＦＥＴの第４トランジスタと、ゲートに第３トランジスタと第４トランジスタの接続点が接続され、ソースに電源端子が接続されたＰチャンネルＭＯＳＦＥＴの第５トランジスタと、第５トランジスタのドレインと接地端子の間に直列に設けられた第１抵抗および第２抵抗と、を含み、第１トランジスタおよび第４トランジスタのゲートを、第１抵抗と第２抵抗の接続点の電圧でバイアスするとともに、第５トランジスタに流れる電流に応じた電流を出力してもよい。

リングオシレータは、リング状に接続され、電源電圧に応じた電圧を受けて動作する複数のインバータと、複数のインバータそれぞれの経路上に設けられた複数の第１バイアストランジスタと、を含んでもよい。複数の第１バイアストランジスタを、定電流回路によって生成された定電流に応じてバイアスしてもよい。

リングオシレータは、複数のインバータそれぞれの経路上に、対応するインバータを挟んで反対側に設けられた複数の第２バイアストランジスタをさらに含んでもよい。複数の第２バイアストランジスタを、定電流回路によって生成された定電流に応じてバイアスしてもよい。
インバータの高電位側と低電位側の両方にバイアストランジスタを設けることにより、回路の対称性が保たれるため、インバータのしきい値電圧を好適に制御できる。

本発明の別の態様は、メモリ駆動装置である。この装置は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルの行ごとに設けられたワードラインを駆動するｍ個のワードラインドライバを含む行選択回路と、メモリセルの列ごとに設けられたビットラインのいずれかを選択するｎ個のセレクタ回路を含む列選択回路と、ｍ個のワードラインドライバおよびｎ個の列選択回路に駆動電圧を生成する上述の高電圧生成回路と、を備える。

本発明のさらに別の態様は、メモリ装置である。この装置は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルを含むメモリアレイと、メモリアレイを駆動する上述のメモリ駆動装置と、を備える。

メモリセルはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）であってもよい。

本発明のさらに別の態様は、電子機器である。この電子機器は、電池と、上述のメモリ装置と、を備える。メモリ装置の電圧生成回路は、電池の電圧を昇圧して駆動電圧を生成する。

なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、回路規模を縮小できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

図１は、本発明の実施の形態に係るメモリ装置１２０を搭載する電子機器２００の構成の一部を示すブロック図である。電子機器２００は、たとえば携帯電話端末、ＰＤＡ（Personal Digital Assistant）、オーディオプレイヤなどの電池駆動型のデバイスである。電子機器２００は、メモリ装置１２０、電池１３０、および図示しない回路ブロックを搭載する。

メモリ装置１２０は、たとえばＥＥＰＲＯＭであり、電池１３０が生成する電池電圧Ｖｂａｔを受け、これを電源として動作する。メモリ装置１２０は、メモリ駆動装置１００、メモリアレイ１１０を含む。

メモリアレイ１１０は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルを含む。メモリアレイ１１０には、マトリクスの行ごとに設けられたワードラインＷＬ１〜ＷＬｍと、列ごとに設けられたビットラインＢＬ１〜ＢＬｎを含む。

メモリ駆動装置１００は、行選択回路１０、行デコーダ１２、列選択回路２０、列デコーダ２２、高電圧生成回路３０、を備える。好ましくは、メモリ駆動装置１００はひとつの半導体基板上に一体集積化される。さらに、メモリアレイ１１０が同一の半導体基板上に集積化されるのが好ましい。

高電圧生成回路３０はチャージポンプ回路であって、電池電圧Ｖｂａｔを昇圧し、たとえば１５Ｖ〜２０Ｖ程度の駆動電圧Ｖｃ、Ｖｒを生成する。駆動電圧Ｖｃは、行選択回路１０に供給され、駆動電圧Ｖｒは列選択回路２０に供給される。

行選択回路１０は、ｍ本のワードラインごとに設けられたｍ個のワードラインドライバ（不図示）を含む。ワードラインドライバはインバータを含み、それぞれの電源として駆動電圧Ｖｒが供給される。

行デコーダ１２は、アクセス対象のアドレスデータを受け、これをデコードして、行アドレスデータＲＤを生成し、行選択回路１０に出力する。その結果、行選択回路１０において、行アドレスデータＤＲにより指定されたワードラインドライバが選択され、必要なワードライン電圧を選択されたワードラインＷＬに対して出力する。

列選択回路２０は、メモリアレイ１１０の列ごとに設けられたビットラインＢＬを選択するｎ個のセレクタ回路（不図示）を含む。
列デコーダ２２は、アクセス対象のアドレスデータを受け、これをデコードして、列アドレスデータＣＤを生成し、列選択回路２０に出力する。その結果、列選択回路２０において、列アドレスデータＣＤにより指定されたセレクタ回路が選択され、必要なビットライン電圧を選択されたビットラインＢＬに対して出力する。

以上がメモリ駆動装置１００全体の構成である。
図２は、実施の形態に係る高電圧生成回路３０の構成を示す回路図である。高電圧生成回路３０は、定電流回路３２、リングオシレータ３４、チャージポンプ回路３６を備える。

高電圧生成回路３０に与えられる電源電圧Ｖｄｄは電池から供給されるため、電池の状態によって変動する。定電流回路３２は、電源電圧Ｖｄｄの変動によらず一定の値を有する定電流Ｉｒｅｆを生成する。「一定の値」とは、目標値に対する変動量が±５％程度に収まっていることをいう。

リングオシレータ３４は、リング状に接続された少なくともひとつのインバータＩ１〜Ｉ３を含む。各インバータＩ１〜Ｉ３は、定電流回路３２により生成される定電流Ｉｒｅｆおよび電源電圧Ｖｄｄによってバイアスされる。インバータの段数は任意である。

各インバータＩ１〜Ｉ３のバイアス電流が一定の状態で電源電圧Ｖｄｄが低下すると、各インバータのしきい値電圧Ｖｔｈは低下する。リングオシレータの発振周波数は、それ構成するインバータのしきい値電圧が低下すると高くなる。すなわち、図２のリングオシレータ３４は、電源電圧Ｖｄｄが低下するほど周波数の高いクロック信号ＣＫを生成することができる。

チャージポンプ回路３６はリングオシレータ３４により生成されるクロック信号ＣＫを利用して入力された電源電圧Ｖｄｄを昇圧する。チャージポンプ回路３６は一般的なディクソン型のチャージポンプ回路であり、キャパシタＣ１１〜Ｃ１３、トランジスタＭ１１〜Ｍ１３、インバータＩ４を含む。チャージポンプ回路３６の回路トポロジーおよびその動作は一般的なものであるから説明を省略する。チャージポンプ回路３６の段数つまり昇圧倍率は、電源電圧Ｖｄｄと、行選択回路１０および列選択回路２０に供給すべき駆動電圧との関係に応じて設計すればよい。

以上が高電圧生成回路３０の全体構成である。

チャージポンプ回路の電流能力は、キャパシタＣ１１〜Ｃ１３の容量値に加えてクロック信号ＣＫの振幅Ｖおよび周波数ｆに比例する。したがって電源電圧Ｖｄｄが低下する減電時においてクロック信号ＣＫの周波数が低下すると、チャージポンプ回路の電流能力が著しく低下することになる。

図３は、図２の高電圧生成回路３０の電源電圧依存性を示す図である。定電流回路３２により生成される定電流Ｉｒｅｆは、電源電圧Ｖｄｄによらずに一定値をとる。この定電流Ｉｒｅｆおよび電源電圧Ｖｄｄによってリングオシレータ３４をバイアスすると、電源電圧Ｖｄｄの低下にともなってインバータＩ１〜Ｉ３のしきい値電圧Ｖｔｈは低下する。リングオシレータ３４の発振周波数は、それ構成するインバータＩ１〜Ｉ３のしきい値電圧Ｖｔｈが低下すると高くなる。したがって図２の高電圧生成回路３０によれば、電源電圧Ｖｄｄが低下するほど周波数ｆの高いクロック信号ＣＫを好適に生成することができる。

チャージポンプ回路３６の電流能力はクロック信号ＣＫの周波数とその振幅（つまり電源電圧Ｖｄｄ）に比例するから、電源電圧Ｖｄｄの低下とクロック信号ＣＫの周波数の上昇が相殺し合い、チャージポンプ回路３６の電流能力を一定に保つことができる。

従来では、電源電圧Ｖｄｄが低下しても十分な電流能力を確保するために、チャージポンプ回路のキャパシタの容量を大きくする必要があり、回路面積が増大するという問題があったが、実施の形態に係る高電圧生成回路３０によれば、回路面積を縮小できる。

次に、定電流回路３２の具体的な構成例を説明する。定電流回路３２は、第１トランジスタＭ１〜Ｍ５、第１抵抗Ｒ１、第２抵抗Ｒ２を含む。

第１トランジスタＭ１はＮチャンネルＭＯＳＦＥＴでありソース接地される。第２トランジスタＭ２はＰチャンネルＭＯＳＦＥＴであり、電源電圧Ｖｄｄが供給される電源端子と第１トランジスタＭ１のドレインとの間に設けられる。

第３トランジスタＭ３はＰチャンネルＭＯＳＦＥＴであり、第２トランジスタＭ２とカレントミラー接続される。第４トランジスタＭ４はＮチャンネルＭＯＳＦＥＴであり、第３トランジスタＭ３のドレインと接地端子の間に設けられる。第５トランジスタＭ５はＰチャンネルＭＯＳＦＥＴであり、ゲートに第３トランジスタＭ３と第４トランジスタＭ４の接続点Ｎ１が接続され、ソースに電源端子が接続される。第１抵抗Ｒ１および第２抵抗Ｒ２は、第５トランジスタＭ５のドレインと接地端子の間に直列に設けられる。

第１トランジスタＭ１および第４トランジスタＭ４のゲートは、第１抵抗Ｒ１と第２抵抗Ｒ２の接続点Ｎ２の電圧Ｖ２でバイアスされる。定電流回路３２は、第５トランジスタＭ５に流れる電流に応じた電流Ｉｒｅｆを出力する。

この構成によれば、電源電圧Ｖｄｄによらずに一定値をとる定電流Ｉｒｅｆを生成することができる。

次にリングオシレータ３４の具体的な構成例を説明する。リングオシレータ３４は、複数のインバータＩ１〜Ｉ３と、複数の第１バイアストランジスタＭａ１〜Ｍａ３、複数の第２バイアストランジスタＭｂ１〜Ｍｂ３、キャパシタＣ１〜Ｃ３、第６トランジスタＭ６〜第８トランジスタＭ８、第３抵抗Ｒ３、バッファ３５を備える。

インバータＩ１〜Ｉ３はリング状に接続され、それぞれは電源電圧Ｖｄｄに応じた電圧を受けて動作する。各インバータＩ１〜Ｉ３の出力にはそれぞれ、発振周波数を調節するためのキャパシタＣ１〜Ｃ３が接続される。

第１バイアストランジスタＭａ１〜Ｍａ３は、複数のインバータＩ１〜Ｉ３それぞれの電流経路上に設けられる。第２バイアストランジスタＭｂ１〜Ｍｂ３は、複数のインバータＩ１〜Ｉ３それぞれの電流経路上に、第１バイアストランジスタＭａ１〜Ｍａ３を挟んで反対側に設けられている。

第３抵抗Ｒ３および第６トランジスタＭ６は、定電流Ｉｒｅｆの経路上に設けられる。第７トランジスタＭ７は第６トランジスタＭ６とカレントミラー接続され、第８トランジスタＭ８は第７トランジスタＭ７の経路上に設けられる。

第１バイアストランジスタＭａ１〜Ｍａ３は、第６トランジスタＭ６とカレントミラー接続され、定電流回路３２によって生成された定電流Ｉｒｅｆに応じた電流によってバイアスされる。同様に第２バイアストランジスタＭｂ１〜Ｍｂ３は第８トランジスタＭ８とカレントミラー接続され、定電流Ｉｒｅｆに応じた電流によってバイアスされる。

インバータＩ３から出力されるクロック信号ＣＫは、バッファ３５を介してチャージポンプ回路３６に供給される。

図２のリングオシレータ３４によれば、電源電圧Ｖｄｄによらずに一定値をとる定電流Ｉｒｅｆを供給することにより、電源電圧Ｖｄｄが低下するほど周波数が高くなるクロック信号ＣＫを好適に生成することができる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

図２のリングオシレータ３４は、インバータＩ１〜Ｉ３ごとに、電源端子側に第１バイアストランジスタＭａを、接地端子側に第２バイアストランジスタＭｂを設ける構成としたが、いずれか一方のみとしてもよい。

実施の形態では、高電圧生成回路３０が１０Ｖ以上の駆動電圧Ｖｒを生成する場合を説明したが、本発明は、５Ｖ程度の駆動電圧Ｖｒで動作するＥＥＰＲＯＭ、その他フラッシュメモリにも適用可能である。

本発明の実施の形態に係るメモリ装置を搭載する電子機器の構成の一部を示すブロック図である。 実施の形態に係る高電圧生成回路の構成を示す回路図である。 図２の高電圧生成回路の電源電圧依存性を示す図である。

符号の説明

ＷＬ…ワードライン、ＢＬ…ビットライン、１０…行選択回路、１２…行デコーダ、２０…列選択回路、２２…列デコーダ、３０…高電圧生成回路、３２…定電流回路、３４…リングオシレータ、３６…チャージポンプ回路、１００…メモリ駆動装置、１１０…メモリアレイ、１２０…メモリ装置、１３０…電池、２００…電子機器、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、Ｍ５…第５トランジスタ、Ｍ６…第６トランジスタ、Ｍ７…第７トランジスタ、Ｍ８…第８トランジスタ、Ｍａ…第１バイアストランジスタ、Ｍｂ…第２バイアストランジスタ、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗。

Claims (7)

1. 電源電圧の変動によらず一定の値を有する定電流を生成する定電流回路と、
   前記電源電圧および前記定電流回路により生成される定電流によってバイアスされるリング状に接続された少なくともひとつのインバータを含むリングオシレータと、
   前記リングオシレータにより生成されるクロック信号を利用して電源電圧を昇圧するチャージポンプ回路と、
   を備えることを特徴とする高電圧生成回路。
2. 前記定電流回路は、
   ソース接地されたＮチャンネルＭＯＳＦＥＴの第１トランジスタと、
   前記電源電圧が供給される電源端子と前記第１トランジスタのドレインとの間に設けられたＰチャンネルＭＯＳＦＥＴの第２トランジスタと、
   前記第２トランジスタとカレントミラー接続されるＰチャンネルＭＯＳＦＥＴの第３トランジスタと、
   前記第３トランジスタのドレインと接地端子の間に設けられたＮチャンネルＭＯＳＥＦＥＴの第４トランジスタと、
   ゲートに前記第３トランジスタと第４トランジスタの接続点が接続され、ソースに前記電源端子が接続されたＰチャンネルＭＯＳＦＥＴの第５トランジスタと、
   前記第５トランジスタのドレインと接地端子の間に直列に設けられた第１抵抗および第２抵抗と、
   を含み、前記第１トランジスタおよび前記第４トランジスタのゲートを、前記第１抵抗と前記第２抵抗の接続点の電圧でバイアスするとともに、前記第５トランジスタに流れる電流に応じた電流を出力することを特徴とする請求項１に記載の高電圧生成回路。
3. 前記リングオシレータは、
   リング状に接続され、前記電源電圧に応じた電圧を受けて動作する複数のインバータと、
   複数のインバータそれぞれの経路上に設けられた複数の第１バイアストランジスタと、
   を含み、前記複数の第１バイアストランジスタを、前記定電流回路によって生成された前記定電流に応じてバイアスしたことを特徴とする請求項１または２に記載の高電圧生成回路。
4. 前記リングオシレータは、
   複数のインバータそれぞれの経路上に、対応するインバータを挟んで反対側に設けられた複数の第２バイアストランジスタをさらに含み、前記複数の第２バイアストランジスタを、前記定電流回路によって生成された前記定電流に応じてバイアスしたことを特徴とする請求項３に記載の高電圧生成回路。
5. ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルの行ごとに設けられたワードラインを駆動するｍ個のワードラインドライバを含む行選択回路と、
   前記メモリセルの列ごとに設けられたビットラインのいずれかを選択するｎ個のセレクタ回路を含む列選択回路と、
   前記ｍ個のワードラインドライバおよび前記ｎ個の列選択回路に駆動電圧を生成する請求項１または２に記載の高電圧生成回路と、
   を備えることを特徴とするメモリ駆動装置。
6. ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルを含むメモリアレイと、
   前記メモリアレイを駆動する請求項５に記載のメモリ駆動装置と、
   を備えることを特徴とするメモリ装置。
7. 前記メモリセルはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）であることを特徴とする請求項６に記載のメモリ装置。

Images