JPH08190437A - 半導体装置および電源電圧発生回路 - Google Patents

Abstract

(57)【要約】 【目的】 安定に内部電源電圧を生成することのできる
高周波応答特性に優れた内部電源電圧発生回路を提供す
る。 【構成】 比較回路３は、基準電圧発生回路４から基準
電圧Ｖｒｅｆと内部電源線５上の内部電源電圧ＶＣＩを
比較し、その比較結果に従った信号を出力する。ドライ
ブトランジスタ２はこの比較回路３の出力信号に従って
外部電源ノード１から内部電源線５へ電流を供給する。
外部電源ノード１と比較回路３の出力ノード６の間に接
続された抵抗素子Ｚ１およびこのノード６と接地ノード
ＶＳＳの間に接続された抵抗素子Ｚ２は、比較回路３の
出力信号の振幅を抑制する。これによりドライブトラン
ジスタ２のオーバードライブを抑制することができると
ともに、振幅制限機能により高速で急激な内部電源電圧
の変化に対応して外部電源ノード１から内部電源線へ電
流を供給することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、特
に、一定の電圧レベルの電圧が伝達される内部ノードを
安定に一定電圧レベルに維持するための構成に関する。
より特定的には、この発明は、外部電源電圧を降圧して
内部電源電圧を生成する内部降圧回路の構成および内部
電圧安定化の構成に関する。

【０００２】

【従来の技術】半導体記憶装置の高密度および高集積化
の進展に伴って構成要素である素子が微細化される。こ
の微細化された素子の信頼性の改善、信号線の振幅の低
減による高速化および低消費電力化のために内部動作電
源電圧が低くされる。一方において、外部装置であるプ
ロセサおよび論理ＬＳＩ（大規模集積回路）は、半導体
記憶装置ほど微細化は進展していない。したがって、半
導体記憶装置を用いて処理システムを構築する場合、プ
ロセサなどの電源電圧によりシステム電源電圧が決定さ
れる。単一電源のシステムを構築するために半導体記憶
装置内部において外部電源電圧（システム電源電圧）を
所望のレベルに降圧して内部電源電圧を生成する。この
内部電源電圧を生成するために内部降圧回路が用いられ
る。図１３３は、従来の内部降圧回路の構成を概略的に
示す図である。図１３３において、内部降圧回路１０
は、外部電源電圧ＶＣＥと接地電圧ＶＳＳから一定の電
圧レベルの基準電圧Ｖｒｅｆを生成する基準電圧発生回
路４と、内部電源線５上の内部電源電圧ＶＣＩと基準電
圧発生回路４からの基準電圧Ｖｒｅｆを比較する比較回
路３と、比較回路３の出力信号に応答して外部電源ノー
ド（パッド）から内部電源線５へ電流を供給するｐチャ
ネルＭＯＳトランジスタ２を含む。比較回路３は、その
正入力に内部電源線５上の内部電源電圧ＶＣＩを受け、
その負入力に基準電圧発生回路４からの基準電圧Ｖｒｅ
ｆを受ける。したがって、内部電源電圧ＶＣＩが基準電
圧Ｖｒｅｆよりも高いときには、その比較回路３の出力
信号の電位レベルは上昇する。

【０００３】内部電源線５には、この内部電源電圧ＶＣ
Ｉを使用する負荷回路７が設けられる。この負荷回路７
は、内部電源電圧ＶＣＩを一方動作電源電圧として動作
する回路であってもよく、またこの内部電源電圧ＶＣＩ
と接地電圧ＶＳＳから一定の中間電圧（たとえば（ＶＣ
Ｉ＋ＶＳＳ）／２）を生成する回路であってもよく、ま
た所定の信号線をこの内部電源電圧ＶＣＩレベルに充電
する回路（たとえばセンスアンプ）であってもよい。い
ずれの構成においても、この負荷回路７は、動作時には
内部電源電圧ＶＣＩを使用して動作する回路であればよ
い。次にこの図１３３に示す内部降圧回路の動作を図１
３４に示す波形図を参照して説明する。内部電源電圧Ｖ
ＣＩが一定の電圧レベル（基準電圧Ｖｒｅｆのレベル）
のとき、比較回路３の出力信号は所定の電圧レベルにあ
る。負荷回路７が動作して内部電源電圧ＶＣＩを使用し
た場合、この内部電源線５から負荷回路７へ電流が流
れ、内部電源電圧ＶＣＩの電圧レベルは低下する。内部
電源電圧ＶＣＩが低下すると、比較回路３の出力信号の
電圧レベルが低下し、応じてｐチャネルＭＯＳトランジ
スタ（以下、ドライブトランジスタと称す）２のコンダ
クタンスが低下し、外部電源ノード１から内部電源線５
へ流れる電流が増加する。このドライブトランジスタ２
を介して流れる電流が負荷回路７が消費する電流よりも
多くなると、内部電源電圧ＶＣＩの電圧レベルが上昇す
る。内部電源電圧ＶＣＩの電圧レベルが上昇して基準電
圧Ｖｒｅｆよりも高くなると、比較回路３の出力信号の
電圧レベルが上昇し、ドライブトランジスタ２のコンダ
クタンスが低下する。これによりドライブトランジスタ
２から内部電源線５へ与えられる電流量は低減または遮
断される。すなわち、内部電源電圧ＶＣＩは基準電圧Ｖ
ｒｅｆよりも高い場合には、ドライブトランジスタ２は
電流を遮断または供給電流量を低減する。内部電源電圧
ＶＣＩが基準電圧Ｖｒｅｆよりも低くなった場合には、
ドライブトランジスタ２は多くの電流を外部電源ノード
１から内部電源線５へ供給する。これによって内部電源
電圧ＶＣＩは基準電圧Ｖｒｅｆの電圧レベルに維持され
る。

【０００４】

【発明が解決しようとする課題】従来の内部降圧回路の
構成においては、ドライブトランジスタ２、内部電源線
５および比較回路３によりフィードバックループが形成
される。このフィードバックループを利用した内部電源
電圧ＶＣＩの電圧レベルの調整動作は以下のステップを
含む。 （ａ） 定常状態での比較回路３の出力信号は一定レベ
ルである。この一定レベルは、今、ドライブトランジス
タ２を完全にオフ状態にするＨレベル（たとえば外部電
源電圧ＶＣＥレベル）とする。 （ｂ） 負荷回路７が動作し、内部電源線５から電流を
消費し、内部電源電圧ＶＣＩが低下する。 （ｃ） 比較回路３が内部電源電圧ＶＣＩと基準電圧Ｖ
ｒｅｆを比較し、その出力信号のレベルを低下させる。 （ｄ） ドライブトランジスタ２がオン状態となり、外
部電源ノード１から内部電源線５へ電流を供給する。 （ｅ） 内部電源電圧ＶＣＩの電圧レベルが回復する。

【０００５】（ｆ） 比較回路３が内部電源電圧ＶＣＩ
と基準電圧Ｖｒｅｆとを比較し、その出力信号の電圧レ
ベルを上昇させる。 （ｇ） ドライブトランジスタ２がオフ状態となる。 フィードバックループを用いた制御においては、内部電
源電圧ＶＣＩの変化が比較回路３で検出され、次いで比
較回路３の出力信号に従ってドライブトランジスタ２の
ゲート電位が調整され、ドライブトランジスタ２の電流
供給量が調整される。したがって、内部電源電圧ＶＣＩ
が変化してからドライブトランジスタ２の電流供給量が
調整されるまでには時間遅れが生じる。この状況を図１
３５を用いて説明する。図１３５は、内部電源電圧ＶＣ
Ｉと比較回路３の出力信号との関係を模式的に示す図で
ある。図１３５においては、比較回路３の出力信号は内
部電源電圧ＶＣＩと基準電圧Ｖｒｅｆが等しくなったと
きには一定の電圧レベルのＨレベルに設定される状態を
説明を簡略化するために示す。内部電源電圧ＶＣＩの電
圧レベルが低下したとき、少し遅れて比較回路３の出力
信号が低下する。したがって、比較回路３の出力信号に
従ってドライブトランジスタ２の電流供給量が大きくさ
れる場合には、既に内部電源電圧ＶＣＩはさらに大きく
変化している。この大きく変化した内部電源電圧ＶＣＩ
をもとの電圧レベルに回復させるために大きな電流が外
部電源ノード１から内部電源線５へ供給される（比較回
路３は、後に詳細に説明するが、差動増幅回路の構成を
備えている）。また、内部電源電圧ＶＣＩが基準電圧Ｖ
ｒｅｆの電圧レベルに回復しても、ドライブトランジス
タ２は、遅れてオフ状態となるため、内部電源電圧ＶＣ
Ｉは基準電圧Ｖｒｅｆよりも上昇し、内部電源電圧ＶＣ
Ｉにオーバーシュートが生じる。このオーバーシュート
は、内部電源線５に存在するインダクタンス成分により
リンギングを生じさせるかまたは負荷回路７の動作によ
り内部電源電圧ＶＣＩの電圧レベルが低下する。この状
態が繰り返され、ドライブトランジスタ２のオン状態時
に外部電源ノード１から内部電源線５へ電流が供給され
る。

【０００６】一方、実現すべき理想的な応答波形におい
ては、内部電源電圧ＶＣＩの変化に即座に応答してドラ
イブトランジスタ２を介して内部電源線５へ電流を供給
する。このとき、内部電源電圧ＶＣＩの変化量は小さく
（電流供給タイミングが早いため）、高速で内部電源電
圧ＶＣＩがもとの基準電圧Ｖｒｅｆのレベルへ復帰す
る。このときドライブトランジスタ２を介して流れる電
流量も小さく、大きなオーバーシュートは生じず、内部
電源電圧ＶＣＩは安定に基準電圧Ｖｒｅｆのレベルに復
帰する。理想応答波形と従来の内部降圧回路の動作波形
との比較から明らかなように、従来の内部降圧回路の構
成では、内部電源電圧ＶＣＩが急激に変化したとき、内
部電源電圧ＶＣＩにオーバーシュート／アンダーシュー
トが生じ、不安定となり、負荷回路７の安定動作を保証
することができない。また、オーバーシュート／アンダ
ーシュートが繰り返されるため、応じてドライブトラン
ジスタ２を介して電流が供給される時間が長くなり、こ
の半導体装置の消費電流が多くなるという問題も生じ
る。さらに、このフィードバックループにおける調整動
作の応答の遅れにより、大きな電流が流れる期間が長く
なり、半導体装置の消費電流が大きくなるという問題が
あった。負荷回路７が動作時に消費する電流を補償する
ために、ドライブトランジスタ２が大きな電流駆動力を
持っている場合、そのゲート幅（チャネル幅）が大きく
され、そのゲート容量が大きくなるため、比較回路３の
出力信号に応答して即座にドライブトランジスタ２のゲ
ート電位が変化せず、したがって、上述の応答の遅れの
問題は顕著になる。

【０００７】また、この応答の遅れにより負荷回路７が
動作し、内部電源電圧ＶＣＩが急激に変化した場合、ド
ライブトランジスタ２は遅れてオン状態となるため、こ
の内部電源電圧ＶＣＩの電圧レベルが大きく低下すると
いう問題もあった。上述のような問題は、一般に、内部
降圧回路のみならず、所定の電圧レベルに保持すべき出
力信号を比較回路にフィードバックし、比較回路がフィ
ードバックされた出力信号に基づいてその出力信号のレ
ベルを制御するフィードバック制御系において生じる。
また、負荷回路が動作するとき、その電源ノードから電
流を出力ノードへ供給して出力ノードの信号を電源ノー
ド上の電圧レベルにまで駆動する。したがって、電源ノ
ードの電圧がこの電流消費のために変動し、電源ノイズ
が発生する。このとき、この電源ノードから電流を供給
される他の回路の入出力信号のレベルがこの電源ノード
の電圧の変動に従って変動し、これらの他の回路で誤動
作が生じるという問題が発生する。特に、半導体記憶装
置の動作時において、ビット線充放電時に大きな電流を
消費するセンスアンプにおいては、電源ノードの電圧が
変動すると、センスアンプトランジスタの駆動力が低下
し（トランジスタのソース−ゲート間電位差が小さくな
るため）、高速でセンス動作を行なうことができなくな
るという問題が生じ、またこの電源ノードの電圧変動が
大きい場合には、ビット線上の論理を誤って検知し、誤
ったセンス動作を行なうという問題が生じる。

【０００８】それゆえ、この発明の目的は、一般的に、
内部ノード上の電圧レベルを安定に一定のレベルに保持
することのできる半導体装置を提供することである。こ
の発明の特定的な目的は、内部電源電圧および内部高電
圧などの内部電圧を安定に供給することのできる半導体
装置を提供することである。この発明のさらに他の目的
は、消費電流の小さな内部降圧回路を備える半導体装置
を提供することである。この発明のさらに他の目的は、
安定かつ高速の動作するセンスアンプを備える半導体記
憶装置を提供することである。

【０００９】

【課題を解決するための手段】請求項１に係る半導体装
置は、第１のノード上の電圧と所定のレベルの基準電圧
とを比較する比較手段と、所定レベルの電圧を受ける第
２のノードと第１のノードとの間に接続され、比較手段
の出力信号に従って第２のノードから第１のノードへ電
流を供給するためのドライブ素子と、比較手段の出力信
号の振幅の変化を抑制するための振幅抑制手段を備え
る。請求項２に係る半導体装置は、所定レベルの電圧が
伝達される内部ノードと基準電圧とを比較する比較手段
と、この比較手段の出力信号に応答して、内部ノードへ
電源ノードから電流を供給するドライブ素子と、比較手
段の出力信号の振幅変化を抑制する振幅抑制手段とを備
える。請求項３に係る半導体装置は、請求項１または２
に記載される振幅抑制手段は、比較手段の出力部に結合
され、この比較手段の出力信号に従って出力信号のレベ
ル変化を小さくするように比較手段の出力部への電流の
注入またはこの比較手段の出力部からの電流の引抜きを
行なう抵抗手段を含む。請求項４に係る半導体装置は、
内部電源線上の電圧を電圧源として用いて動作する負荷
回路と、内部電源線上の電圧と所定のレベルの基準電圧
とを比較する比較手段と、この比較手段の出力信号に応
答して、外部電源電圧を受ける外部電源ノードから内部
電源線へ電流を供給するドライブ素子と、負荷回路の動
作タイミングを示すタイミング信号に応答して、ドライ
ブ素子が供給する電流量を強制的に増加させる電流制御
手段を備える。

【００１０】請求項５に係る半導体装置は、動作タイミ
ング信号に応答して活性化され、内部ノード上の電圧を
使用して所定の動作を行なう負荷回路と、この内部ノー
ド上の電圧と所定のレベルの基準電圧と比較する比較手
段と、この比較手段の出力信号に応答して内部ノードへ
電源ノードから電流を供給するドライブ素子と、動作タ
イミング信号に応答してドライブ素子が供給する電流量
を増加させる電流制御手段を備える。請求項６に係る電
流制御手段は、請求項４または５に記載された電流制御
手段は、動作タイミング信号を受ける一方電極と、比較
手段の出力部に接続される他方電極とを有するキャパシ
タを備える。請求項７に係る半導体装置は、請求項４ま
は５に記載された電流制御手段は、動作タイミング信号
に応答して導通するスイッチング素子と、このスイッチ
ング素子を介して比較手段を出力部に結合される一方電
極を有するキャパシタと、このキャパシタの一方電極と
他方電極との間に接続される抵抗素子とを備える。請求
項８に係る半導体装置は、請求項４または５に記載の半
導体装置において、比較手段が第１および第２の電流供
給ノードを有するカレントミラー回路と、電流源と、第
１の電流供給ノードと電流源との間に設けられ、基準電
圧を制御電極に受ける第１のトランジスタ素子と、第２
の電流供給ノードと電流源との間に設けられ、その制御
電極に負荷回路が使用する電圧を受ける第２のトランジ
スタ素子とを備え、また電流制御手段は、基準電圧を制
御電極に受け、動作タイミング信号に応答して第１の電
流供給ノードと電流源との間に第１のトランジスタ素子
と並列に接続される第３のトランジスタ素子を備える。

【００１１】請求項９に係る半導体装置は、内部電源線
上の電圧と所定レベルの基準電圧とを比較する比較手段
と、この比較手段の出力信号に応答して、外部電源電圧
を受ける外部電源ノードから内部電源線へ電流を供給す
るドライブ素子と、外部電源ノードへの電源電圧の投入
に応答してドライブ素子を導通状態とする手段を備え
る。請求項１０に係る半導体装置は、所定のレベルの内
部電圧が伝達される内部ノード上の電圧と基準電圧とを
比較する比較手段と、この比較手段の出力信号に応答し
て電源ノードから内部ノードへ電流を供給するドライブ
素子と、電源ノードへの電源電圧の投入に応答して、ド
ライブ素子を導通状態とする手段とを備える。請求項１
１に係る半導体装置は、動作タイミング信号に応答して
活性化され、内部電源線上の電圧を動作時に使用する負
荷回路と、内部電源線上の電圧と所定のレベルの基準電
圧とを比較する比較手段と、比較手段の出力信号に応答
して、外部電源電圧を受ける外部電源ノードから内部電
源線へ電流を供給するドライブ素子と、動作タイミング
信号に応答して、内部電源線へ電流を供給する電流供給
手段を備える。

【００１２】請求項１２に係る半導体装置は、動作タイ
ミング信号に応答して活性化され、所定のレベルの電圧
が伝達される内部ノード上の電圧を使用する負荷回路
と、電源ノード上の電圧から所定レベルの電圧を生成し
て内部ノード上へ伝達する内部電圧生成手段と、この内
部電圧生成手段と別に設けられ、動作タイミング信号に
応答して内部ノードへ電流を供給する電流供給手段を備
える。請求項１３に係る半導体装置は、内部電源線上の
内部電圧を所定の基準電圧と比較する比較手段と、比較
手段の出力信号に従って外部電源電圧を受ける外部電源
ノードから内部電源線へ電流を供給する第１のドライブ
素子と、比較手段の出力信号を増幅する増幅手段と、こ
の増幅手段の出力信号に応答してオン・オフし、外部電
源ノードから内部電源線へ選択的に電流を供給する第２
のドライブ素子とを備える。請求項１４に係る半導体装
置は、内部ノード上の内部電圧を所定の基準電圧と比較
する比較手段と、この比較手段の出力信号に従って、内
部ノード上へ電源ノードから電流を供給する第１のドラ
イブ素子と、比較手段の出力信号を増幅する増幅手段
と、この増幅手段の出力信号に応答してオン・オフし、
電源ノードから内部ノードへ電流を選択的に供給する第
２のドライブ素子を備える。

【００１３】請求項１５に係る半導体装置は、請求項１
３または１４に記載された半導体装置がさらに、増幅手
段の出力信号の振幅を制限する振幅制限手段をさらに備
える。請求項１６に係る半導体装置は、請求項１５に記
載された振幅制限手段が、比較手段の出力信号を増幅す
る第２の増幅手段と、この第２の増幅手段の出力信号に
応答して増幅手段の出力信号の一方の論理の振幅を制限
する手段とを備える。請求項１７に係る半導体装置は、
請求項１３ないし１６のいずれかに記載された半導体装
置の比較手段が、内部電圧を制御電極に受ける第１のト
ランジスタ素子と、この第１のトランジスタ素子へ電流
を供給する第２のトランジスタ素子と、第２のトランジ
スタ素子とカレントミラー回路を構成し、第２のトラン
ジスタ素子を流れる電流に対応する第１のミラー電流を
供給する第３のトランジスタ素子と、基準電圧を制御電
極に受け、第２のトランジスタ素子から供給される第１
のミラー電流と該制御電極に受けた基準電圧とに従って
第１の比較結果信号を生成し、第１のドライブ素子へ与
える第４のトランジスタ素子と、第２のトランジスタ素
子とカレントミラー回路を構成し、この第２のトランジ
スタ素子を供給する電流に対応する第２のミラー電流を
供給する第５のトランジスタ素子と、基準電圧を制御電
極に受け、第５のトランジスタ素子が供給する第２のミ
ラー電流と該制御電極に受けた基準電圧とに従ってこの
基準電圧と内部電圧との比較結果を示す第２の比較結果
信号を生成して増幅手段へ与える第６のトランジスタ素
子とを備える。

【００１４】請求項１８に係る半導体装置は、外部電源
電圧が印加される外部電源ノードと、この外部電源ノー
ドに印加された電圧信号の高周波成分を除去するローパ
スフィルタと、このローパスフィルタの出力電圧から所
定の電圧レベルの基準電圧を生成する基準電圧発生手段
と、この基準電圧発生手段が生成する基準電圧と内部電
源線上の電圧とを比較し、該比較結果に従って外部電源
ノードから内部電源線へ電流を供給し、内部電源線上の
電圧を基準電圧に対応する電圧レベルに維持するための
フィードバック制御手段とを備える。請求項１９に係る
半導体装置は、外部からの電源電圧が印加される外部電
源パッドと、この外部電源パッドに入力部を結合される
ローパスフィルタと、このローパスフィルタの出力電圧
を一方動作電源電圧として利用して動作する回路手段と
を備える。請求項２０に係る半導体装置は、請求項１、
４、９および１１のいずれかに記載された半導体装置に
含まれる比較手段が、内部電源線に一方端が接続される
抵抗素子と、この抵抗素子に一定の電流を流す定電流源
と、抵抗素子の他方端の電圧と基準電圧とを差動的に増
幅するカレントミラー型増幅回路とを備える。

【００１５】請求項２１に係る半導体装置は、複数の内
部電源線と、これら複数の内部電源線各々に対応して設
けられ、各々が関連の活性化信号に応答して活性化さ
れ、外部電源電圧を降圧して内部電源電圧を生成し、該
生成した内部電源電圧を対応の内部電源線上へ伝達する
複数の活性内部降圧手段と、各関連の活性化信号の活性
および非活性にかかわらず常時活性状態とされ、外部電
源電圧から内部電源電圧を生成して複数の内部電源線へ
伝達する常時内部降圧手段とを備える。請求項２２に係
る半導体装置は、外部電源電位供給ノードに互いに並列
に接続され、各々が外部電源電位と異なるレベルの内部
電源電圧を発生する複数の内部電源電圧発生回路と、動
作タイミング信号に対応してこれら複数の内部電源電圧
発生回路を時分割態様で活性化する活性制御手段とを備
える。請求項２３に係る電源電圧発生回路は、電源線上
の電圧に相当する電圧と基準電圧とを比較する比較手段
と、この比較手段の出力を増幅する増幅手段と、比較手
段の出力に応答して、第１の電源ノードから電源線へ電
流を供給する第１のドライブ素子と、増幅手段の出力に
応答して、第１の電源ノードから電源線へ電流を供給す
る第２のドライブ素子と、電源線上の電圧に相当する電
圧が基準電圧以上あるときのその基準電圧を基準とする
相当する電圧の積分値と、この相当電圧が基準電圧以下
のときの基準電圧を基準とする相当電圧の積分値とを加
算する加算手段と、この加算手段の加算値を示す出力に
応答して、第２のドライブ素子が供給する電流量を該加
算値に逆比例的に調節する調節手段とを備える。

【００１６】この加算手段は、好ましくは、キャパシタ
と、基準電圧と第２の電源電圧に相当する電圧との差を
増幅する第１の差動増幅手段と、この第１の差動増幅手
段の出力に従ってキャパシタを充電する手段と、第２の
電源電圧に相当する電圧と基準電圧との差を増幅する第
２の差動増幅手段と、この第２の差動増幅手段の出力に
従ってキャパシタを放電する手段とを備える。調節手段
は、好ましくは、加算手段の出力を多ビットデジタル信
号に変換するＡ／Ｄ変換手段と、この多ビットデジタル
信号の各ビットに対応し、かつ互いに並列に設けられか
つさらに第２のドライブ素子と直列に接続される、多ビ
ットデジタル信号の対応のビット値に従ってオン・オフ
する複数のトランジスタ素子を含む。調節手段は、また
これに代えて、第２のドライブ素子と直列に接続され、
加算手段の出力に比例的にその抵抗値が変化する可変抵
抗素子を含む。請求項２７に係る電源電圧発生回路は、
第１の電源電位供給ノードと第２の電源電位供給ノード
との間に直列に接続される第１および第２のドライブ素
子と、第２の電源電位供給ノードの電圧に従って第１の
ドライブ素子の制御電極電位を制御する第１の制御手段
と、第２の電源電位供給ノードの電圧に従って第２のド
ライブ素子の制御電極電位を制御する第２の制御手段と
を含む。

【００１７】請求項２８に係る電源電位発生回路は、第
１の電源電位供給ノードと第２の電源電位供給ノードと
の間に互いに並列に接続される複数のドライブ素子と、
第２の電源電位供給ノードの電位に従って複数のドライ
ブ素子の制御電極の電位を個々に独立に設定する制御手
段と備える。請求項２９に係る半導体装置は、内部ノー
ド上の電圧を一方動作電源電圧として動作する負荷回路
と、キャパシタと、このキャパシタの一方電極を所定電
位に充電する充電回路と、負荷回路の動作タイミング信
号に応答して、キャパシタの一方電極を前記内部ノード
へ接続する手段とを備える。請求項３０に係る半導体装
置は、内部ノード上の電圧を基準電圧と比較する比較手
段と、電源ノードと内部ノードとの間に接続され、比較
手段の出力信号に応答して電源ノードから内部ノードへ
電流を供給するドライブ素子と、キャパシタと、基準電
圧レベルよりも高い電圧レベルにキャパシタの一方電極
を充電する充電回路と、負荷回路の動作タイミング信号
に応答して、キャパシタの一方電極を前記内部ノードへ
接続する手段とを備える。請求項３１に係る半導体装置
は、活性化時、その一方導通端子へ与えられた電圧をそ
のゲート電圧に従って他方導通端子へ伝達する絶縁ゲー
ト型電界効果トランジスタを含む負荷回路と、この負荷
回路の動作タイミング信号に応答して、絶縁ゲート型電
界効果トランジスタの基板領域へ所定の電圧を印加する
ための充電手段と、動作タイミング信号に応答して、基
板領域と絶縁ゲート型電界効果トランジスタの一方導通
端子とを相互接続する手段とを備える。

【００１８】請求項３２に係る半導体装置は、請求項３
１の装置がさらに、動作タイミング信号に応答して、充
電手段と基板領域を分離した後、所定電圧よりも絶対値
の小さい電圧を絶縁ゲート型電界効果トランジスタの一
方導通端子へ供給する電圧供給手段を備える。請求項３
３に係る半導体装置は、請求項３２の電圧供給手段が、
内部ノード上の電圧を基準電圧と比較する比較手段と、
この比較手段の出力信号に応答して、内部ノードへ電源
ノードから電流を供給するドライブ素子と、動作タイミ
ング信号に応答して、内部ノード上の電圧を絶縁ゲート
型電界効果トランジスタの一方導通端子へ与える手段と
を備える。請求項３４に係る半導体装置は、請求項２９
ないし３３のいずれかの負荷回路が、一列のメモリセル
が接続されるビット線対に対して設けられ、該ビット線
対のビット線の電位を差動的に増幅するセンスアンプを
備える。請求項３５に係る半導体装置は、入力ノードと
出力ノードとを有し、内部ノード上の電圧をその入力ノ
ードに与えられた信号に応答してその出力ノードへ伝達
する負荷回路と、負荷回路の動作タイミング信号に応答
して、所定期間内部ノード上の電圧を第１の電圧レベル
よりも絶対値を大きくする充電手段とを備える。負荷回
路の非活性化時における内部ノード上の電圧は第１の電
圧レベルに維持され、かつ負荷回路の活性期間の開始時
における内部ノードの上の電圧が活性期間の終了時のそ
れよりも絶対値が大きくされる。

【００１９】請求項３６に係る半導体装置は、内部電圧
を伝達する内部電圧線と、動作タイミング信号に応答し
て活性化され、活性化時第１の基準電圧を内部電圧線上
の電圧と比較する第１の比較回路と、この第１の比較回
路の出力信号に従って電源電圧供給ノードと前記内部電
圧線との間に流れる電流量を調整する第１のドライブ素
子と、第１の基準電圧より絶対値の大きな第２の基準電
圧と内部電圧とを比較する第２の比較回路と、この第２
の比較回路の出力信号に従って電源電圧供給ノードと内
部電圧線との間を流れる電流量を調整する第２のドライ
ブ素子を備える。請求項３７に係る半導体装置は、請求
項３６の半導体装置がさらに、動作タイミング信号に従
って所定期間第２の比較回路を活性状態とする手段を備
える。請求項３８に係る半導体装置は、請求項３６また
は３７の半導体装置が、さらに、第１の基準電圧と内部
電圧線上の内部電圧とを比較する第３の比較回路と、こ
の第３の比較回路の出力信号に従って電源電圧供給ノー
ドと内部電圧線との間を流れる電流量を調整する第３の
ドライブ素子を備える。請求項３９に係る半導体装置
は、電源電圧源に結合され、この電源電圧源が供給する
電圧よりも絶対値が大きい第１の電圧を発生して第１の
内部電圧線へ伝達する電圧発生手段と、第２の内部電圧
線と、この第２の内部電圧線上の電圧と基準電圧とを比
較する比較手段と、この比較手段の出力信号に従って第
１の内部電圧線と第２の内部電圧線との間を流れる電流
量を調整する電流ドライブ手段と、第１または第２の内
部電圧線上の電圧のレベルを検出し、該検出レベルに従
って電圧発生手段の電圧発生動作を選択的に活性化する
制御手段とを備える。

【００２０】請求項４０に係る半導体装置は、請求項３
９に係る半導体装置が、さらに、第２の内部電圧線上の
電圧を受けて所定の電圧レベルの内部基準電圧を生成す
る内部電圧発生回路を備える。請求項４１に係る半導体
装置は、請求項３９の電圧発生手段がリング発振器と、
このリング発振器の出力信号に応答してチャージポンプ
動作を行なって第１の電圧を発生するチャージポンプ回
路とを含む。この請求項４１に係る半導体装置は、さら
に、制御手段の出力信号に従ってこのリング発振器の発
振周波数をアナログ的に調整する制御手段を備える。請
求項４２に係る半導体装置は、請求項４１の半導体装置
の制御手段が、内部電圧線上の電圧の低下に従ってこの
リング発振器の発振周波数を高くし、かつ内部電圧線上
の電圧の上昇時にこの発振周波数を低くする。請求項４
３に係る半導体装置は、請求項４１の半導体装置のリン
グ発振器が、奇数段のインバータを含み、制御手段が、
一定電流を供給する定電流回路と、第１または第２の電
圧線上の電圧に従って供給電流量が変化する可変電流源
と、定電流回路の供給する定電流と可変電流源が供給す
る電流とを合成する電流合成手段と、この電流合成手段
の出力する電流に対応する電流をリング発振器の奇数段
のインバータへ動作電流として供給する手段とを備え
る。

【００２１】請求項４４に係る半導体装置は、請求項４
１の半導体装置のリング発振器が奇数段のインバータを
含み、制御手段が、第１または第２の電圧線上の電圧の
レベルを検出するレベル検出手段と、このレベル検出手
段のレベル検出信号に従って奇数段のインバータへ与え
られる動作電流量を調整する調整手段を備える。請求項
４５に係る半導体装置は、請求項３９における半導体装
置の電圧発生手段が、クロック信号に応答してチャージ
ポンプ動作を行なう容量手段と、この容量手段により生
成された電荷を出力ノードへ伝達して第１の電圧を発生
するための、第１および第２の出力素子を備える。これ
ら第１および第２の出力素子は容量手段と出力ノードと
の間に並列に配置される。この電圧発生手段は、さら
に、レベル検出手段の出力するレベル検出信号に応答し
て第２の出力素子を容量手段と出力ノードとの間に接続
する接続手段を備える。請求項４６に係る半導体装置
は、請求項３９の半導体装置の電圧発生手段が、クロッ
ク信号に応答してチャージポンプ動作を行なう容量素子
と、この容量素子のチャージポンプ動作により生成され
た電荷を出力ノードへ伝達する出力素子と、制御手段の
出力信号に応答して出力素子の電荷供給力を調整する手
段とを備える。

【００２２】請求項４７に係る半導体装置は、内部電圧
を伝達する内部電圧線と、この内部電圧線上の電圧を基
準電圧と比較する比較手段と、この比較手段の出力信号
に従って内部電圧源と電圧線との間に流れる電流量を調
整する、互いに並列に設けられる第１および第２のドラ
イブ素子と、動作モード指定信号に応答して、第１のド
ライブ素子を介しての電圧源と内部電圧線との間の電流
経路を遮断する遮断素子とを備える。請求項４８に係る
半導体装置は、内部電圧を伝達する内部電圧線と、この
内部電圧線上の電圧と基準電圧とを比較する比較手段
と、この比較手段の出力信号に従ってそのコンダクタン
スが変化する第１の可変コンダクタンス素子と、動作モ
ード指定信号に応答して、そのコンダクタンスが変化す
る第２の可変コンダクタンス素子とを備える。これら第
１および第２の可変コンダクタンス素子は、電圧源と内
部電圧線との間に直列に接続される。請求項４９に係る
半導体装置は、内部電圧を伝達する内部電圧線と、この
内部電圧線上の電圧と基準電圧とを比較する比較回路
と、この比較回路の出力信号に応答して電圧源ノードと
内部データ線との間を流れる電流量を調整するドライブ
素子と、比較回路の応答速度を変更する変更手段とを備
える。

【００２３】請求項５０に係る半導体装置は、この請求
項４９の変更手段が、動作モード指定信号に応答して、
この比較回路を流れる動作電流量を変更する手段を含
む。請求項５１に係る半導体装置は、請求項４９の変更
手段が、所定の電位に選択的にかつ固定的に設定される
パッドと、このパッドの電位に応答して、比較回路を流
れる動作電流の量を決定する手段とを含む。請求項５２
に係る半導体装置は、請求項４９の変更手段が、比較回
路の動作電流供給経路に互いに並列に設けられる複数の
電流供給素子と、各電流供給素子と直列に設けられる、
選択的に溶断される複数の溶断可能なリンク素子とを含
む。請求項５３に係る半導体装置は、外部から周期的に
与えられるクロック信号の周波数に応じた信号を出力す
る周波数検出手段と、この周波数検出手段の出力信号に
従ってその供給電流量が変化する可変電流供給手段と、
この可変電流供給手段の供給する電流に従ってレベルが
変化する基準電圧を発生する基準電圧発生手段と、この
基準電圧発生手段からの基準電圧と内部電圧線上の電圧
とを比較する比較手段と、この比較手段の出力信号に従
って内部電圧線と電圧源ノードとの間を流れる電流量を
調整するドライブ素子とを備える。

【００２４】請求項５４に係る半導体装置は、外部から
周期的に与えられるクロック信号の周波数を検出し、こ
の検出した周波数を指定するパラメータを出力する周波
数検出手段と、複数の互いに電圧レベルの異なる基準電
圧を発生する基準電圧発生手段と、この周波数検出手段
からのパラメータをデコードし、複数の基準電圧のうち
の１つを指定する基準電圧指定信号を出力するデコード
手段と、このデコード手段の出力する基準電圧指定信号
に応答して複数の基準電圧のうちの１つを選択して出力
する選択手段と、この選択手段の出力する基準電圧と内
部電圧線上の電圧とを比較する比較手段と、この比較手
段の出力信号に従って電圧源ノードと内部電圧線との間
を流れる電流量を調整するドライブ素子とを備える。請
求項５５に係る半導体装置は、基準電圧伝達線と、この
基準電圧伝達線上の電圧と内部電圧線上の電圧とを比較
する比較手段と、この比較手段の出力信号に従って電圧
源ノードと内部電圧線との間を流れる電流量を調整する
第１のドライブ素子と、内部電圧線上の電圧と基準電圧
伝達線上の電圧とを比較し、その比較結果に従って基準
電圧伝達線上の電圧レベルを調整する基準電圧制御手段
とを備える。

【００２５】請求項５６に係る半導体装置は、請求項５
５の半導体装置の基準電圧制御手段が、内部電圧線上の
電圧と基準電圧伝達線上の電圧とを比較する第１の比較
回路と、基準電圧伝達線上の電圧よりも高い電圧を供給
する第１の電圧ノードと基準電圧伝達線との間に結合さ
れ、第１の比較回路の出力信号に従って第１の電圧ノー
ドから基準電圧伝達線へ電流を供給する第２のドライブ
素子と、内部電圧線上の電圧と基準電圧伝達線上の電圧
とを比較する第２の比較回路と、基準電圧伝達線上の電
圧よりも低い電圧が供給される第２の電圧ノードと基準
電圧伝達線との間に結合され、第２の比較回路の出力信
号に従って基準電圧伝達線から第２の電圧ノードへ電流
を放電する第２のドライブ素子とを備える。これら第１
および第２の比較回路は比較手段と同一の態様で比較動
作を実行する。請求項５７に係る半導体装置は、複数の
互いに電圧レベルの異なる基準電圧を発生する基準電圧
発生手段と、基準電圧を指定する基準電圧指定信号を発
生する手段と、この基準電圧指定信号に応答して基準電
圧発生手段が出力する複数の基準電圧のうちの１つの基
準電圧を選択する選択手段と、この基準電圧選択手段が
選択する基準電圧と内部電圧線上の電圧とを比較する比
較手段と、この比較手段の出力信号に従って電圧源ノー
ドと内部電圧線との間を流れる電流量を調整するドライ
ブ素子とを備える。

【００２６】請求項５８に係る半導体装置は、複数の互
いに異なる電圧レベルの基準電圧を発生する基準電圧発
生手段と、溶断可能なリンク素子を含み、複数の基準電
圧の１つを指定するプログラム回路と、このプログラム
回路により指定された基準電圧を選択する基準電圧選択
手段と、この基準電圧選択手段が選択する基準電圧を内
部電圧線上の電圧と比較する比較手段と、この比較手段
の出力信号に従って電圧源ノードと内部電圧線との間を
流れる電流量を調整するドライブ素子とを備える。請求
項５９に係る半導体装置は、基準電圧を発生する基準電
圧発生手段と、動作状況を示すパラメータ情報を抽出
し、この抽出したパラメータ情報に従って基準電圧発生
手段が発生する電圧レベルを調整するレベル調整手段
と、このレベル調整手段で調整された電圧と内部電圧線
上の電圧とを比較する比較手段と、この比較手段の出力
信号に従って電圧源ノードと内部電圧線との間を流れる
電流量を調整するドライブ素子とを備える。請求項６０
に係る半導体装置は、第１の電圧源に結合され、第１の
電圧源が供給する電圧から第１の基準電圧を生成して出
力する基準電圧発生回路と、複数のグループに分割され
る負荷回路と、複数のグループ各々に対応して配置さ
れ、各々が基準電圧に従って内部電圧を生成し、対応の
グループの負荷回路へその利用のために与える複数の電
圧発生素子とを備える。

【００２７】請求項６１に係る半導体装置は、請求項６
０における半導体装置が、さらに、第１の電圧源に結合
され、第１の基準電圧よりも絶対値の大きい第２の基準
電圧を発生する第２の基準電圧発生手段と、各々がこの
第２の基準電圧に従う第２の内部電圧を生成する複数の
第２の電圧発生素子と、これら複数の第２の電圧発生素
子各々に対応して設けられ、動作タイミング信号に応答
して対応の第２の電圧発生素子の生成する第２の内部電
圧を複数の負荷回路へ伝達する複数の制御素子を備え
る。請求項６２に係る半導体装置は、請求項６０の半導
体装置の複数の電圧発生素子の各々が、基準電圧の絶対
値よりも大きな電圧を供給する電圧供給ノードに結合さ
れる一方活性領域と、対応の負荷回路上にわたって配設
される内部電圧線に結合される他方活性領域と、基準電
圧を伝達する基準電圧伝達線に結合される制御電極とを
有する絶縁ゲート型電界効果トランジスタを備える。こ
の絶縁ゲート型電界効果トランジスタのチャネル幅は内
部電圧線の幅と実質的に同じであり、かつ負荷回路の構
成要素として含まれる絶縁ゲート型電界効果トランジス
タのチャネル幅よりも大きくされる。

【００２８】請求項６３に係る半導体装置は、請求項６
０の複数の電圧素子の各々が、対応の負荷回路形成領域
に平行に配設されて電圧源からの電圧を伝達する電圧伝
達配線と、この電圧伝達配線と平行に対応の負荷回路上
にわたって配設する内部電圧伝達配線と、電圧伝達配線
および内部電圧伝達配線の間に、これらの伝達配線と平
行に配設される基準電圧を伝達する基準電圧配線と、電
圧伝達配線下にこの電圧伝達配線の延在方向に沿って延
在して形成されかつ電圧伝達配線に結合される一方活性
領域と、内部電圧伝達配線下にこの内部電圧伝達配線の
延在方向に沿って延在して形成されかつ内部電圧伝達配
線に結合される他方活性領域と、基準電圧配線下に一方
および他方活性領域と平行に配設されかつ基準電圧伝達
配線に結合されるゲート電極を有するトランジスタとを
備える。請求項６４に係る半導体装置は、請求項６０の
複数の電圧素子の各々が、対応の負荷回路上にわたって
配設される、この基準電圧の絶対値よりも大きな電圧を
伝達する電圧配線と、この電圧配線下に電圧配線と平行
に所定の幅を有して形成される一方活性領域と、この電
圧配線下に一方活性領域と平行にかつ離れて所定の幅を
有して形成される他方活性領域と、これら一方および他
方活性領域の間に電圧配線下に形成されるゲート電極層
とを有する絶縁ゲート型電界効果トランジスタと、この
ゲート電極層と電圧配線との間の層に配設されかつこの
ゲート電極層と結合される、基準電圧を伝達する基準電
圧配線と、他方活性領域に結合され、対応の負荷回路の
構成要素のトランジスタ素子へ内部電圧を伝達する、電
圧配線より下の層に形成される内部電圧線としての内部
電圧配線を備える。

【００２９】請求項６５に係る半導体装置は、外部端子
に接続される、電源電圧を供給するフレームリードと、
このフレームリードに結合されて、電源電圧を受けて所
定の内部電圧を発生する電圧発生回路と、フレームリー
ドと別に、外部端子と分離して設けられかつ電圧発生回
路が発生した電圧を受けるように接続されるダミーリー
ドと、このダミーリードに結合され、このダミーリード
からの電圧を受けて伝達する内部電圧線と、この内部電
圧線を利用する負荷回路とを備える。請求項６６に係る
半導体装置は、請求項６５の内部電圧発生回路が、電源
電圧と電圧レベルの異なる電圧を発生する。請求項６７
に係る半導体装置は、請求項６５におけるダミーリード
が、フレームリードと異なる層に配置される。請求項６
８に係る半導体装置は、請求項６５の半導体装置のダミ
ーリードが、少なくとも１つのループを有する形状を備
える。請求項６９に係る半導体装置は、請求項６７のフ
レームリードが一方方向に延在する部分を有し、ダミー
リードはその一方方向と交差する他方方向に延在する部
分とを有する。

【００３０】請求項７０に係る半導体装置は、請求項６
７の半導体装置において、フレームリードとダミーリー
ドとが平面図的に見てメッシュ形状を実現する形状を備
える。請求項７１に係る半導体装置は、電圧源ノードに
結合され、この電圧源ノードに与えられる電圧から基準
電圧を発生してメイン内部電源線へ伝達する内部電圧発
生手段と、このメイン内部電源線に並列に結合される複
数のサブ内部電源線と、メイン内部電源線と各サブ内部
電源線との間に配置され、メイン電源線と対応のサブ電
源線とを固定的に分離するための複数の分離手段を備え
る。請求項７２に係る半導体装置は、請求項７１におけ
る分離手段が、溶断可能なリンク素子を備える。請求項
７３に係る半導体装置は、請求項７１の半導体装置の分
離手段が、メイン内部電源線と対応のサブ内部電源線と
の間に配設されるスイッチング素子と、溶断可能なリン
ク素子を含み、このリンク素子の溶断／非溶断に従って
スイッチング素子を導通／非導通状態を決定する信号を
発生してスイッチング素子に与える信号発生手段とを備
える。

【００３１】請求項７４に係る半導体装置は、請求項７
１の半導体装置の内部電圧発生手段が、外部電源電圧を
降圧して内部電圧を発生する内部降圧回路を備える。請
求項７５に係る半導体装置は、行列状に配設される複数
のメモリセルと、複数のメモリセルの各行に対応して配
設され、各々に対応の行のメモリセルが接続される複数
のワード線と、アドレス信号をデコードしてアドレス指
定されたワード線を選択するワード線選択信号を発生す
るデコード手段と、駆動電圧発生手段と、各ワード線に
対応して設けられ、この駆動電圧を受ける一方ノードを
有し、ワード線選択信号が対応のワード線がアドレス指
定されたことを示すことに応答して、この一方ノードへ
与えられた駆動電圧を対応のワード線上へ伝達する複数
のワードドライバと、駆動電圧発生手段と複数のワード
ドライバの各一方ノードとの間に接続され、各ワードド
ライバの一方ノードと駆動電圧発生手段とを選択的に切
離すための切離し手段とを備える。請求項７６に係る半
導体装置は、請求項７５の半導体装置において、複数の
ワード線が、各々が所定数のワード線を有する複数のグ
ループに分割され、この切離し手段は、各グループに対
応して配置され、グループ指定信号に応答して対応のグ
ループの各ワードドライバの一方ノードへ駆動電圧発生
手段からの駆動電圧を選択的に伝達するスイッチング素
子を含む。

【００３２】請求項７７に係る半導体装置は、請求項７
５の半導体装置の切離し手段が、各ワードドライバの一
方ノードと駆動電圧発生手段からの駆動電圧を伝達する
駆動電圧線との間に設けられる溶断可能なリンク素子を
含む。請求項７８に係る半導体装置は、請求項７５の半
導体装置において、複数のワード線が、各々が所定数の
ワード線を含む複数のグループに分割され、かつ切離し
手段が、各グループに対応して設けられ、導通時対応の
グループの各ワードドライバの一方ノードへ駆動電圧を
伝達する複数のスイッチング素子と、各スイッチング素
子に対応して設けられ、かつ各々が溶断可能なリンク素
子を含み、このリンク素子の溶断／非溶断に従って対応
のスイッチング素子の導通／非導通状態を決定する信号
を発生して対応のスイッチング素子へ与える信号発生手
段とを備える。請求項７９に係る半導体装置は、内部電
圧を伝達する内部電圧伝達線と、互いに並列に設けら
れ、この内部電圧伝達線上の電圧を使用して所定の機能
を実現する複数の内部回路と、これら複数の内部回路と
同じ機能を実現する冗長内部回路と、内部電圧線と各内
部回路の間に設けられ、溶断時対応の内部回路と内部伝
達線とを切離す溶断可能な複数のリンク素子と、内部電
圧伝達線と前記冗長内部回路との間に設けられ、導通時
この内部電圧伝達線上の電圧を冗長内部回路へ伝達する
スイッチング素子と、溶断可能なリンク素子を含み、こ
のリンク素子の溶断／非溶断に従ってスイッチング素子
の導通／非導通状態を決定する信号を発生してスイッチ
ング素子へ与えるプログラム回路とを備える。

【００３３】請求項８０の半導体装置は、基準電圧を発
生する基準電圧発生手段と、前記基準電圧発生手段から
の基準電圧に従って電圧源ノードと内部電圧線の間の電
流の流れを生じさせる第１のドライブ素子と、前記基準
電圧と前記内部電圧線上の電圧とを比較する比較手段
と、前記比較手段の出力信号に従って前記電圧源ノード
と前記内部電圧線との間に電流の流れを生じさせる第２
のドライブ素子とを備える。請求項８１の半導体装置
は、第１の基準電圧と、前記第１の基準電圧よりも絶対
値の大きな第２の基準電圧とを発生する基準電圧発生手
段と、前記第１の基準電圧と内部電圧線上の電圧とを比
較する比較手段と、前記比較手段の出力信号に従って電
圧源ノードから前記内部電圧線へ電流の流れを生じさせ
る第１のドライブ素子と、前記第２の基準電圧に従って
前記電圧源ノードから前記内部電圧線の間に電流の流れ
を生じさせる第２のドライブ素子とを備える。請求項８
２の半導体装置は、前記比較手段を動作タイミング信号
に従って選択的に活性化させる手段をさらに備える。請
求項８３に係る半導体装置は、基準電圧発生手段と、こ
の基準電圧発生手段からの基準電圧と内部電圧線上の電
圧とを比較する第１および第２の比較回路と、第１およ
び第２の比較回路の出力にそれぞれ応答して電圧源ノー
ドと内部電圧線との間に電流の流れを生じさせる第１お
よび第２のドライブ素子と、第１の動作モード時には動
作モード指示信号に応答して第１および第２の比較回路
を活性化し、第２の動作モード時には動作モード指示信
号に応答して第１の比較回路のみを活性化する制御手段
を備える。

【００３４】

【作用】請求項１に係る半導体装置においては、比較手
段の出力信号の振幅が制限され、ドライブ素子のオーバ
ードライブが抑制され、第１のノード上の電圧のリンギ
ングの発生を防止することができる。またこの振幅制限
により、比較手段の出力信号が第１のノードの電圧の変
動に従って高速に変化することができ、高速に第１のノ
ードの電圧の変化に追随してこの第１のノードの電圧の
レベルを所定レベルに復帰させることができる。請求項
２に係る半導体装置においては、比較手段の出力信号の
振幅が制限され、ドライブ素子のオーバードライブが抑
制され、これにより内部ノード上の内部電圧のリンギン
グの発生を防止することができる。また、振幅制限のた
め、比較手段の出力信号が内部ノード上の電圧の変動に
従って高速で変化するため、高速に内部ノード上の電圧
の変化に追随して内部ノードを所定レベルに復帰させる
ことができる。請求項３の振幅制限手段としての抵抗手
段は、比較手段の出力信号のレベルに応じてこの比較手
段の出力部に電流を注入または引抜くことにより、比較
手段の出力信号の振幅を制限することにより、簡易な回
路構成で容易に比較手段の出力信号の振幅を制限するこ
とができる。これにより、抵抗手段は、ドライブ素子の
動作タイミングをバイアスを与えることにより早くし、
これにより内部電源電圧または内部ノード上の電圧の変
化に高速に追随してドライブ素子の電流供給量を調整す
ることができる。

【００３５】請求項４の半導体装置の電流制御手段は、
負荷回路の動作タイミング信号に従って内部電源線に多
くの電流を供給し、負荷回路の動作時に生じる電流消費
による内部電源電圧の低下を抑制する。請求項５に係る
半導体装置の電流制御手段は、負荷回路の動作タイミン
グ信号に従って内部ノード上へ多くの電流を供給し、こ
れにより内部ノード上の電圧を使用する負荷回路の動作
時に生じる電流消費による内部ノード上の電圧の低下を
抑制する。請求項６の電流制御手段は、キャパシタを介
して動作タイミング信号を比較手段の出力部へ伝達して
おり、高速で負荷回路の動作時に内部電源電圧が低下す
るときにドライブ素子を介して多くの電流を内部電源線
へ供給することにより、負荷回路の動作時に消費する電
流をこのドライブ素子からの増加した電流により補償
し、内部電源電圧を安定化する。請求項７の半導体装置
の電流制御手段は、動作タイミング信号に応答してキャ
パシタ抵抗との並列体を比較手段の出力部に接続してお
り、負荷回路の動作時に高速で比較手段の出力信号のレ
ベルを変化させることができ、負荷回路の動作に応じて
ドライブ素子を介して必要な量の電流を内部電源線上へ
伝達することができる。また、抵抗およびキャパシタに
より比較手段の出力信号のレベル変化の振幅の抑制およ
びリップル成分の抑制を行なうことにより、ドライブ素
子のオーバードライブを抑制することができる。

【００３６】請求項８の半導体装置の電流制御手段は、
カレントミラー型増幅手段の第１のトランジスタ素子と
並列に動作タイミング信号に応答して第３のトランジス
タ素子が接続され、この増幅手段の比較部を構成するト
ランジスタ素子を流れる電流をアンバランスとすること
ができ、このカレントミラー型増幅手段の出力信号のレ
ベルをシフトさせることができ、応じてドライブ素子の
目標電圧レベルをシフトさせることにより、負荷回路の
動作に起因する内部電源電圧または内部ノード上の電圧
の低下を抑制する。請求項９の半導体装置においては、
外部電源電圧投入時にドライブ素子が導通状態とされ、
内部電源電圧が外部電源電圧に従って高速に立上がり、
外部電源電圧投入後高速で内部電源電圧を立上げて安定
化させることができる。請求項１０の半導体装置におい
ては、電源電圧投入時にドライブ素子が導通状態とさ
れ、内部ノード上の電圧がこの電源電圧に従って高速に
立上がり、電源電圧投入時に高速で所定の内部ノード上
の電圧を電源電圧レベルに安定化させることができる。
請求項１１の半導体装置においては、負荷回路の動作タ
イミング信号に従ってドライブ素子が供給する経路とは
別の経路で内部電源線へ電流を供給し、これにより負荷
回路の動作時における消費電流の増大に伴う内部電源電
圧の低下を防止する。

【００３７】請求項１２の半導体装置においては、負荷
回路の動作タイミング信号に従ってドライブ素子が供給
する電流の経路とは別の経路で内部ノードへ電流を供給
し、これにより負荷回路の動作時に生じる消費電流に起
因する内部ノード上の電圧の低下を防止する。請求項１
３の半導体装置においては、比較手段の出力信号に応答
して電流を供給する第１のドライブ素子と、比較手段の
出力信号を増幅する増幅手段の出力信号に応答して電流
を供給する第２のドライブ素子とが設けられている。第
１のドライブ素子は内部電源電圧の変化に応じてこの比
較手段の出力信号に従って内部電源線上へ電流を供給す
る。第２のドライブ素子はこの増幅手段の出力信号に応
答して内部電源電圧の変化に従って高速でオン・オフ
し、内部電源線上へ電流を供給し、これにより内部電源
電圧の急激な低下時に第１のドライブ素子の供給電流を
補償して内部電源電圧の低下を抑制する。請求項１４の
半導体装置においては、第１のドライブ素子は、比較手
段の出力信号に応答して、内部ノード上の電圧の変化に
応じて内部ノードへ電流を供給し、一方、第２のドライ
ブ素子は、増幅手段の出力信号に応答して内部ノード上
の電圧変化に従って高速でオン・オフし、この内部ノー
ド上へ選択的に電流を供給する。これにより、内部ノー
ド上の電圧の低下時に第１のドライブ素子の供給電流を
補償して第２のドライブ素子が高速でオンして必要な量
の電流を供給し、内部ノード上の電圧の低下を抑制す
る。

【００３８】請求項１５の半導体装置においては、増幅
手段の出力信号の振幅が制限され、これにより第２のド
ライブ素子が過剰にオン状態とされて過剰電流を供給す
るのを防止することができ、内部電源電圧または内部ノ
ード上の電圧のオーバーシュートを防止することができ
る。請求項１６の半導体装置の振幅制限手段において
は、第２の増幅手段が比較手段の出力信号を増幅し、こ
の第２の増幅手段の出力信号に従って第２のドライブ素
子を駆動する増幅手段を出力信号の一方の論理の振幅が
制限されている。第２の増幅手段の出力信号は、第２の
ドライブ素子が電流を多く供給すべきか否かを示してお
り、したがってこの供給すべき電流量に応じて振幅制限
を行なって第２のドライブ素子の供給電流量を調整する
ことができ、内部電源電圧または内部ノード上の電圧の
オーバーシュートを防止することができる。請求項１７
の半導体装置においては、比較手段は第１、第２、第３
および第４のトランジスタ素子が第１のカレントミラー
型比較器を構成し、かつ第１、第２、第５および第６の
トランジスタ素子が第２のカレントミラー型比較器を構
成している。したがって、比較器をそれぞれ別々に設け
る構成よりも装置規模が低減される。また、１つの比較
器により２つの信号線を共通に駆動する場合に比べて、
第１および第２の比較器が個々に駆動する信号線の容量
が低減され、応じて高速で第１および第２の比較器の出
力信号を変化させることができる。また、第３および第
４のトランジスタ素子ならびに第５および第６のトラン
ジスタ素子それぞれに流れる電流を小さくすることがで
き、トランジスタサイズを小さくすることができる。

【００３９】請求項１８の半導体装置において、ローパ
スフィルタを介して外部電源電圧が基準電圧発生手段へ
伝達されるため、外部電源電圧がノイズなどにより急激
に変化してもこのノイズ成分を除去して安定な外部電源
電圧を基準電圧発生手段へ伝達することができ、安定な
基準電圧を生成することができる。請求項１９の半導体
装置においては、ローパスフィルタを介して電源電圧が
この電源電圧を使用する回路へ伝達されており、したが
って電源電圧がノイズなどの影響により急激に変化して
も、このノイズ成分を除去して安定な電源電圧を回路部
へ伝達することができ、回路手段は安定に動作すること
ができる。請求項２０の半導体装置の比較手段において
は、内部電源電圧をレベルシフトしてカレントミラー回
路増幅回路へ与えて基準電圧と比較しており、カレント
ミラー型増幅回路の感度の最もよい領域で動作させるこ
とができ、内部電源電圧の変化に正確かつ高速に追随し
てドライブ素子の電流供給量を調整することができ、内
部電源電圧を安定に生成することができる。請求項２１
の半導体装置においては、複数の内部電源線各々に内部
降圧手段が設けられており、内部降圧手段の各々は活性
化時対応の内部電源線の電圧変化に追随して内部電源電
圧のレベルを調整する。したがって個々の内部降圧手段
の出力の負荷が軽減され、高速で内部電源電圧の変化に
追随して安定に内部電源電圧のレベルを調整することが
できる。また、スタンバイ時には常時降圧手段が内部電
源電圧を複数の内部電源線に共通に与え、かつそれらの
内部電源線上の電圧レベルを調整する。スタンバイ時に
おいては、内部回路は動作せず、消費電流はごくわずか
であり、小さな駆動力の常時内部降圧手段により、低消
費電流で安定に所定の電圧レベルの内部電源電圧を生成
することができる。また、常時内部降圧手段は複数の内
部電源線に共有されるため、この内部降圧手段の規模を
低減することができる。

【００４０】請求項２２の半導体装置においては、活性
制御手段が、動作タイミング信号に従って複数の内部電
源電圧発生回路を時分割態様で活性化し、半導体装置の
動作状況に応じて最適な駆動力を持って内部電源電圧が
発生される。請求項２３の電源電圧発生回路において
は、第１の差動増幅手段が第２の電源電圧のオーバシュ
ートを検出し、第２の差動増幅手段が第２の電源電圧の
アンダシュートを検出し、加算手段が積分動作を通じて
オーバシュート量とアンダシュート量との差を検出し、
かつ調整手段がオーバシュート量とアンダシュート量と
の差に逆比例して第２のドライブ素子の電源線上への供
給電流量を調整する。調節手段は、加算手段の加算値が
大きいとき、すなわち、オーバシュート量がアンダシュ
ート量より大きい場合には第２のドライブ素子の供給電
流量を低減してオーバシュートを抑制し、一方、オーバ
シュート量がアンダシュート量より小さいときには第２
のドライブ素子の供給電流量を増加させてアンダシュー
トを抑制し、これにより過剰なオーバシュート／アンダ
シュートを抑制してオーバシュートおよびアンダシュー
トをバランスさせ、第２の電源電圧を安定に一定レベル
に維持する。

【００４１】加算手段が、第１および第２の差動増幅手
段の出力に従ってキャパシタを充放電を行なう構成とす
れば、簡易な構成で正確にアンダシュート量とオーバシ
ュート量との差を検出することができる。調節手段を、
加算手段の出力をアナログ／デジタル変換するＡ／Ｄ変
換手段と、互いに並列に設けられ、このＡ／Ｄ変換手段
の出力に従ってオン・オフする複数のトランジスタ素子
とで構成すれば、第２のドライブ素子の供給電流量を、
複雑な調整を伴なうことなく、オーバシュート量／アン
ダシュート量の差に応じて容易にデジタル的に調整する
ことができる。また、調節手段を、加算手段の出力値に
比例して抵抗値が変化する可変抵抗素子で構成すれば、
小占有面積で内部電源電圧のアンダシュート量／オーバ
シュート量に応じて正確に第２のドライブ素子の供給電
流量を調整することができる。請求項２７の発明に従え
ば、第１および第２のドライブ素子が互いに独立に第１
および第２の制御手段により第２の電源ノードの電圧に
従って制御電極の電位が調整され、より精細に第１の電
源電位供給ノードから第２の電源電位供給ノードへの電
流量を調整することができ、第２の電源電圧を安定化さ
せることができる。

【００４２】請求項２８の電源電圧発生回路に従えば、
並列に設けられた複数のドライブ素子の制御電源電位が
個々に独立に第２の電源電位に応じて設定され、より精
細にノードへ電流を供給することができ、第２の電源電
位を安定化できる。請求項２９の半導体装置において
は、負荷回路の動作時にキャパシタの一方電極が内部ノ
ードに接続され、キャパシタの充電電荷により負荷回路
の動作時の消費電流を補償して、内部ノードの電圧変動
を抑制する。請求項３０の半導体装置においては、内部
ノード上の電圧は、比較手段とドライブ素子とにより基
準電圧レベルに維持される。負荷回路の動作時において
は、充電手段により所定電位に充電されたキャパシタが
内部ノードに接続される。これにより、負荷回路動作時
に生じる消費電流の増加はキャパシタにより補償され、
内部ノードの電圧変動が抑制される。比較手段およびド
ライブ素子によりこの変動した内部ノードの電圧は高速
で基準電圧レベルへ戻され、内部ノードの電圧を安定に
基準電圧レベルへ維持することができ、負荷回路を安定
に動作させることができる。請求項３１の半導体装置に
おいては、絶縁ゲート型電界効果トランジスタの基板領
域へ与えられた電圧により一方導通端子へ印加される電
圧が高速に変化する。一方導通端子上の電圧を他方導通
端子へ伝達すべき絶縁ゲート型電界効果トランジスタの
一方導通端子とゲート電極の差が従来よりも大きくな
り、大きな駆動力で、この一方導通端子上の電圧を伝達
すべき絶縁ゲート型電界効果トランジスタは、その一方
導通端子から他方導通端子へ電流を供給する。また、一
方導通端子と基板領域とを接続することにより、基板効
果の影響がなくなり、しきい値電圧の絶対値が最小とさ
れ、電圧を伝達すべき絶縁ゲート型電界効果トランジス
タはその一方導通端子から他方導通端子へ高速で電流を
供給する。また、動作開始時において、基板領域のバイ
アスが深くされるため、そのチャネル抵抗が実効的に大
きくなり、動作開始時において比較的緩やかに絶縁ゲー
ト型電界効果トランジスタのよる充電／放電動作が行な
われ、次いでその一方導通端子と基板領域とが相互接続
されてしきい値電圧の絶対値が最小とされて高速で充電
／放電が行なわれる。したがって、交差結合型増幅回路
において、初期動作時において比較的緩やかに、次いで
高速で動作するという２段階動作を行なうことができ、
微小な電位差を拡大した後に高速でこの電位差を増幅す
ることができ、微小電位差を正確にかつ高速で増幅する
ことのできる差動増幅回路を実現することができる。

【００４３】請求項３２の半導体装置において、基板領
域と充電手段とを分離した後、この充電電圧よりも絶対
値の小さな電圧を絶縁ゲート型電界効果トランジスタの
一方導通端子へ供給しているため、負荷回路動作時にお
いて高速で所定電圧レベルへ絶縁ゲート型電界効果トラ
ンジスタの一方導通端子を駆動することができる。ま
た、この一方導通端子の所定電圧レベルへの駆動時、既
に充電手段により充電された基板が一方導通端子に接続
されており、所定電圧発生回路の出力電圧の変動はこの
充電手段による充電により抑制され、高速でかつ安定に
所定電圧レベルへと絶縁ゲート型電界効果トランジスタ
の一方導通端子を駆動することができる。請求項３３の
半導体装置においては、ドライブ素子と比較手段により
所定電圧レベルに維持される内部ノードが、一方導通端
子に接続されるため、この内部ノードと一方導通端子接
続時において生じる内部ノードの電圧の変動は充電手段
の充電により抑制され、安定に内部ノードの電圧レベル
を所定電圧レベルに維持することができる。請求項３４
の半導体装置においては、負荷回路が半導体記憶装置の
センスアンプに適用されており、大きな消費電流を生じ
るセンスアンプに対し安定に所望の電圧を供給すること
ができ、正確かつ高速で動作するセンスアンプを備える
半導体記憶装置を実現することができる。

【００４４】請求項３５の半導体装置においては、負荷
回路の動作開始時における電源ノードとなる内部ノード
の電圧の絶対値が動作完了後のそれよりも大きくされて
おり、負荷回路の動作時、高速で出力ノードを内部ノー
ド上の電圧レベルまで駆動することができる。請求項３
６に係る半導体装置においては、第２の比較手段および
第２のドライブ素子は、内部電圧線上の電圧を、第１の
比較回路および第１のドライブ素子が内部電圧線上に与
える電圧よりも高い電圧レベルに設定する。したがって
この内部電圧線上の電圧を利用する負荷回路が動作して
も、第２の比較回路および第２のドライブ素子によりこ
の内部電圧線上の電圧が大幅に低下するのを防止するこ
とができ、内部電圧線上の電圧レベルを安定に維持する
ことができる。請求項３７に係る半導体装置において、
第２の比較回路は所定期間のみ動作状態とされているた
め、この第２の比較回路における消費電流を低減でき、
かつこの内部電圧線上の電圧が変化する可能性のあると
きのみこの内部電圧線上の電圧レベルを第２の基準電圧
レベルに設定することができ、内部電圧線上の電圧が不
必要にその絶対値が大きくなるのを防止することがで
き、安定に所望の電圧レベルを維持する電圧を内部電圧
線上に伝達することができる。

【００４５】請求項３８に係る半導体装置においては、
第３の比較回路および第３のドライブ素子を設けること
により、第１および第２の比較回路および第１および第
２のドライブ素子の電流駆動力を大きくする必要がな
く、第１および第２の比較回路および第１および第２の
ドライブ素子により、この内部電圧線上の電圧が急激に
変化するのを防止することができ、内部電圧線上の電圧
を安定に所望の電圧レベルに維持することができる。請
求項３９に係る半導体装置においては、電圧発生手段が
発生した電圧から内部電圧を生成し、この内部電圧レベ
ルに従って電圧発生手段の動作を選択的に活性化してい
るため、必要なときのみ電圧発生手段を動作させること
ができ、この電圧発生手段の消費電流を低減することが
できるとともに、内部電圧レベルに応じて第１の電圧レ
ベルを安定に維持することができ、応じて内部電圧のレ
ベルを安定に維持することができる。請求項４０に係る
半導体装置においてはこの内部電圧線上の電圧を用いて
所定の電圧レベルの内部基準電圧を発生しているため、
安定な内部電圧を利用して安定に所定の電圧レベルの内
部基準電圧を生成することができる。

【００４６】請求項４１に係る半導体装置においては、
この比較手段の出力信号に従って電圧発生手段に含まれ
るリング発振器の発振周波数をアナログ的に調整してい
るため、この電圧発生手段の電荷供給力を内部電圧の電
圧レベルに応じて調整することができ、電圧発生手段の
発生する第１の電圧レベルを内部電圧に従って調整する
ことができ、応じて内部電圧レベルを安定化させること
ができる。請求項４２に係る半導体装置においては、こ
の内部電圧線の電圧の低下および上昇それぞれに従って
リング発振器の発振周波数を高くおよび低くしているた
め、内部電圧の変化に従って電圧発生手段の電荷供給力
を大きくおよび小さくすることができ、応じて内部電圧
の変化に合せて第１の電圧レベルを調整することがで
き、応じて内部電圧の電圧レベルを正確に調整すること
ができる。請求項４３に係る半導体装置において、一定
電流を供給する定電流回路と、この第２の電圧線上の電
圧に従って変化する可変電流源の供給する電流を合成し
て、この合成電流に対応する電流を奇数段のインバータ
へ動作電流として供給しているため、奇数段のインバー
タの動作速度をこの第２の内部電圧線上の電圧レベルに
応じて正確に調整することができ、応じて正確に第１の
内部電圧の電圧レベルの調整を介して第２の内部電圧の
電圧レベルを調整することができる。

【００４７】請求項４４に係る半導体装置においては、
第２の電圧線上の電圧のレベルに従って奇数段のインバ
ータへ与えられる動作電流を調整しているため、この第
２の内部電圧線上の電圧レベルに従ってリング発振器の
動作周波数を調整することができ、応じて電圧発生回路
の電荷供給力を調整することができ、第１の内部電圧の
電圧レベルの調整を介して第２の内部電圧の電圧レベル
を安定に所定電圧レベルに維持することができる。請求
項４５に係る半導体装置においては、第２の内部電圧の
電圧レベルに従って電圧発生手段を容量手段と出力ノー
ドの間に設けられる第１および第２の出力素子を選択的
に接続しているため、この出力ノードを介して与えられ
る電荷量が内部電圧レベルに応じて切換えられ、簡易な
回路構成で正確に第１および第２の内部電圧の電圧レベ
ルを調整することができる。請求項４６に係る半導体装
置においては、電圧発生手段に含まれるチャージポンプ
動作を行なう容量素子を出力ノードへ伝達する出力素子
の電荷供給力を制御手段の出力信号に従って調整してい
るため、この第２の内部電圧線上の電圧レベルに応じて
電圧発生手段から出力される電荷量を調整することがで
き、応じて第１および第２の内部電圧の電圧レベルを所
定の電圧レベルに安定に維持することができる。

【００４８】請求項４７に係る半導体装置においては、
電圧源ノードと内部電圧線の間に並列に設けられる第１
および第２のドライブ素子のうち第１のドライブ素子
が、動作モード指定信号に従って所定の動作モード時に
おいては、電流供給動作が禁止されるため、動作モード
に応じて電圧源ノードから内部電圧線へ伝達される電流
供給経路の電流供給力を調整することができ、不必要な
電流消費を低減することができるとともに所定の動作モ
ード時に必要とされる電流量を安定に供給することがで
き、安定に内部電圧の電圧レベルを所望の電圧レベルに
維持することができる。請求項４８に係る半導体装置に
おいては、直列に接続される第１および第２の可変コン
ダクタンス素子において動作モード指定信号に従って第
２の可変コンダクタンス素子のコンダクタンスを変更し
ているため、動作モードに応じてこの第１および第２の
可変コンダクタンス素子を介して電圧源ノードから内部
電圧線へ流れる電流量を調節することができ、動作モー
ドに応じて最適な電流供給量を設定することができ、動
作モードに応じて安定に内部電圧線上の電圧を所望の電
圧レベルに維持することができる。

【００４９】請求項４９に係る半導体装置においては、
電圧源ノードかた内部電圧線へ電流を供給するドライブ
素子の電流供給量を調節するための比較回路の応答速度
を変更するように構成しているため、この半導体装置の
使用状況に応じてドライブ素子が供給する電流調整能力
を変更することができ、急激に内部電圧線上の電圧が変
化する場合においても安定に内部電圧線上の電圧を所望
の電圧レベルに維持することができる。請求項５０に係
る半導体装置においては、この比較回路を流れる動作電
流の量を動作モード指定信号に従って変更するように構
成しているので、動作モードに合せて比較回路の応答速
度を容易に所望の特性を有する状態に設定することがで
きる。請求項５１に係る半導体装置においては、パッド
の電位をプログラムし、このパッド電位に従って比較回
路を流れる動作電流量を決定しているため、用いられる
用途に応じて最適な応答速度を備える内部電圧発生回路
を容易に実現することができる。請求項５２に係る半導
体装置においては、リンク素子の溶断／非溶断に従って
比較回路の動作電流量を決定しており、正確に所望の応
答速度を備える比較回路を実現することができる。

【００５０】請求項５３に係る半導体装置においては、
外部から周期的に与えられるクロック信号の周波数に従
って比較回路において比較基準となる基準電圧の電圧レ
ベルを調整している。したがって、この半導体装置の動
作速度に合せて基準電圧レベルを調整することができ、
応じて内部電圧の高速動作時における大きな変動を抑制
することができ、応じて安定に内部電圧を供給すること
ができる。また内部電圧の電圧レベルがこの該基準電圧
レベルに応じて設定されるため、クロック信号により動
作速度が決定される場合、内部電圧線上の内部電圧の絶
対値を大きくすることによりこの半導体装置を高速動作
させることができ、動作速度に応じた内部電圧を安定に
供給することができる。請求項５４に係る半導体装置に
おいては、外部から周期的に与えられるクロック信号の
周波数を示すパラメータを抽出し、このパラメータに従
って複数の基準電圧のうちの１つを選択し、この基準電
圧に従って内部電圧線上の電圧レベルを設定しているた
め、この半導体装置の動作速度を決定するクロック信号
の周波数に応じて内部電圧線上の電圧レベルを調整する
ことができ、半導体装置の動作速度に応じた内部電圧を
安定に内部電圧線上に供給することができる。

【００５１】請求項５５に係る半導体装置においては、
内部電圧線上の電圧レベルに従って基準電圧の電圧レベ
ルを調整しているため、この内部電圧線上の電圧が基準
電圧に応じて設定されるため、内部電圧線上の電圧レベ
ルの変化に応じて基準電圧レベルを調整し、これによ
り、高速かつ安定に内部電圧線上の電圧レベルを所定の
電圧レベルに維持することができる。請求項５６に係る
半導体装置においては、第１および第２の比較回路の出
力信号に従って基準電圧伝達線の充放電を行なっている
ため、簡易な回路構成で、内部電圧線上の電圧レベルに
従って基準電圧レベルを正確に調整することができる。
請求項５７に係る半導体装置においては、複数の電圧レ
ベルの基準電圧から、内部電圧線上の電圧レベルを基準
電圧指定信号に従って選択し、この選択された基準電圧
に従って比較回路およびドライブ素子により内部電圧線
上の電圧レベルを設定しているため、この半導体装置の
使用用途に応じて最適な内部電圧レベルを設定すること
ができる。請求項５８に係る半導体装置においては、複
数の電圧レベルの基準電圧のうちリンク素子の溶断／非
溶断のプログラムにより基準電圧レベルを設定してお
り、この半導体装置の用いられる用途に応じて最適な電
圧レベルの基準電圧および内部電圧を与えることができ
る。

【００５２】請求項５９に係る半導体装置においては半
導体装置の動作状況に従って基準電圧の電圧レベルを調
整しており、この調整された基準電圧に従って内部電圧
線上の電圧レベルが設定されており、動作状況に合せて
正確に内部電圧線上の電圧レベルを所定の電圧レベルに
維持することができる。請求項６０に係る半導体装置に
おいては、負荷回路グループそれぞれに対応して配置さ
れる電圧発生素子が基準電圧から所望の電圧を発生して
対応の負荷回路へ与えており、簡易な回路構成で安定に
内部電圧を生成することができる。またこのとき電圧発
生素子が共通の内部電圧線に接続されているとき、複数
の負荷回路へは複数の電圧発生素子から内部電圧が供給
されるため、この内部電圧線上の電圧を安定に所定電圧
レベルに維持することができる。請求項６１に係る半導
体装置においては、第２の電圧発生素子が第１の基準電
圧よりも絶対値の大きな第２の基準電圧に従って内部電
圧を発生して動作タイミング信号に応答して負荷回路へ
与えており、この内部電圧が負荷回路動作時において大
きく変動する可能性があるとき、十分な電荷を供給して
この内部電圧線上の電圧の変動を抑制することができ、
内部電圧を安定に所定電圧レベルに維持することができ
る。

【００５３】請求項６２に係る半導体装置においては、
複数の電圧発生素子の各々が、対応の負荷回路上にわた
って配設される内部電圧伝達線とほぼ同じチャネル幅を
有する絶縁ゲート型電界効果トランジスタで構成されて
おり、この絶縁ゲート型電界効果トランジスタを大きな
電流供給力を備えるため（大きなチャネル幅のため）、
安定に対応の負荷回路へ所定の電圧レベルの内部電圧を
供給することができる。また、内部電圧伝達線が対応の
負荷回路に対してのみ用いられているため、負荷回路そ
れぞれに対し内部電圧が配線抵抗により内部電圧が変動
するのを抑制することができ、各負荷回路に対し所定の
電圧レベルの内部電圧を安定に供給することができる。
請求項６３に係る半導体装置においては、負荷回路に沿
う電源配線下に、絶縁ゲート型電界効果トランジスタを
形成し、この絶縁ゲート型電界効果トランジスタを介し
て対応の負荷回路へ内部電圧を伝達しており、この絶縁
ゲート型電界効果トランジスタのチャネル幅を電源配線
延在方向に沿って広くすることができ、大きな電流駆動
力を有するトランジスタにより、対応の負荷回路へ安定
に所望の電圧レベルの内部電圧を供給することができ
る。

【００５４】またトランジスタのゲートは、ゲート電極
層と基準電圧伝達線との２層構造とすれば、この基準電
圧伝達線を低抵抗とすることにより安定にトランジスタ
のゲート電極へ所定の電圧レベルの基準電圧を伝達する
ことができ、各負荷回路対応のトランジスタにおける基
準電圧レベルの変動を抑制することができる。請求項６
４に係る半導体装置においては、負荷回路上にわたって
配線される電圧配線の下にこの電圧配線延在方向に沿っ
て所定の幅を有する絶縁ゲート型電界効果トランジスタ
を形成しており、この絶縁ゲート型電界効果トランジス
タを介して対応の負荷回路へ内部電圧を供給しているた
め、内部電圧伝達のための配線を負荷回路外部の構成要
素の相互接続のための配線と同一配線層で形成すること
ができ、余分な配線層が不要とされるとともに、内部電
圧伝達のための負荷回路における配線レイアウトが容易
かつ最適化される。請求項６５に係る半導体装置におい
ては、外部端子接続に用いられるフレームリードと同程
度の幅を有するフレームリード（ダミーリード）を用い
て内部電圧を伝達するように構成しているため、この内
部電圧伝達のための配線抵抗を大幅に低減することがで
き、配線抵抗の影響を受けることなく安定に内部電圧を
伝達することができる。

【００５５】請求項６６に係る半導体装置においては、
この内部電圧は、電源電圧と異なる電圧であり、内部で
発生された電圧を所望の回路部分へ安定にその電圧レベ
ルを変化させることなく伝達することができる。請求項
６７に係る半導体装置においては、内部電圧を伝達する
ためのダミーリードが外部ピン端子に接続されるフレー
ムリードと異なる層に配置されており、このフレームリ
ードが多層構造とされるためダミーリードおよびフレー
ムリードのレイアウトが容易となる。請求項６８に係る
半導体装置においては、ダミーリードは少なくとも１つ
のループを有する形状を備えており、半導体装置が形成
されるチップ上の所望の回路部分へ安定に内部電圧を伝
達することができる。またこのループが複数個設けられ
ている場合、ダミーリード上においてその大きなインダ
クタンス成分により誘導電流が生じた場合においても、
各ループにおいて逆方向に誘導電流が流れ、このダミー
リード上のノイズを相殺することができ、安定に内部電
圧を所望の回路部分へ伝達することができる。請求項６
９に係る半導体装置においては、ダミーリードとフレー
ムリードとは、それぞれ交差する方向に配置される部分
を有しており、ダミーリードを、フレームリードの配置
形状にかかわらず任意の位置に配置することができ、か
つフレームリードと半導体装置内部のパッドとの接続の
影響を受けることなくダミーリードを半導体装置の所望
の回路部分へ接続することができる。

【００５６】請求項７０に係る半導体装置においては、
フレームリードとダミーリードとが平面図的に見てメッ
シュ形状を有するように形成されているため、半導体装
置への回路部分へこのダミーリードおよびフレームリー
ドからコンタクトを電気的に接続することができ、半導
体装置内部へ安定に外部電圧および電源電圧を伝達する
ことができる。またメッシュ形状を有するように配置さ
れているため、これらのフレームリードおよびダミーリ
ード相互間のノイズの影響を、それぞれにおいて逆方向
に流れる誘導電流により相殺することができ、各フレー
ムリードとダミーリードとの間のノイズが相互作用して
電源電圧および外部電圧が変動するのを抑制することが
でき、安定に内部電圧および電源電圧をノイズの影響を
受けることなく所望の回路部分へ伝達することができ
る。請求項７１に係る半導体装置においては、複数のサ
ブ内部電源線とメイン内部電源線との間にリンク素子を
設け、このメイン内部電源線とサブ内部電源線とを分離
可能としているため、１つのサブ内部電源線において不
良が発生した場合、この不良サブ内部電源線をメイン内
部電源線から切離すことにより、メイン内部電源線上の
電圧レベルを安定に維持することができ、応じて他のサ
ブ内部電源線上の電圧レベルを安定に一定の電圧レベル
に維持することができる。

【００５７】請求項７２に係る半導体装置においては、
この分離手段を溶断可能なリンク素子で構成しているた
めに半導体装置の不良救済工程と同一工程でこのリンク
素子を溶断することにより、不良サブ内部電源線をメイ
ン内部電源線から分離することができ、何ら追加の工程
を伴なうことなく容易に不良サブ内部電源線とメイン内
部電源線とを分離することができる。請求項７３に係る
半導体装置においては、この分離手段がメイン内部電源
線とサブ内部電源線との間のスイッチング素子と、リン
ク素子の溶断／非溶断のプログラムによりこのスイッチ
ング素子の導通／非導通を決定する信号を発生する信号
発生手段とで構成し、メイン内部電源線とサブ内部電源
線の間をスイッチング素子により電気的に分離するた
め、リンク素子溶断時における溶断切片がメイン内部電
源線とサブ内部電源との間に飛散し、短絡などが生じる
のを防止することができ、確実に不良サブ内部電源線と
メイン内部電源線とを切離すことができる。請求項７４
に係る半導体装置においては、メイン内部電源線上へは
外部電源電圧を降圧して得られる内部降圧電圧が伝達さ
れており、内部降圧電圧が不良により、変動するのを防
止することができ、安定に内部降圧電圧を正常なサブ内
部電源線上へ伝達することができ、各サブ内部電源線に
接続する負荷回路を安定に動作させることができる。

【００５８】請求項７５に係る半導体装置においては、
ワード線を選択状態に駆動するワードドライバの駆動電
圧供給ノードと駆動電圧発生手段とを選択的に切離すよ
うに構成しているため、ワード線とビット線との短絡お
よびこのワードドライバにおけるトランジスタの不良に
より大きなリーク電流が生じる場合においても、この不
良ワードドライバを駆動電圧発生手段から切離すことに
より、駆動電圧発生手段からの駆動電圧を安定に正常な
ワードドライバへ伝達することができ、安定に動作する
半導体装置を実現することができる。請求項７６に係る
半導体装置においては、切離し手段が、ワード線の各グ
ループに対応して設けられるスイッチング素子で構成
し、このスイッチング素子をグループ指定信号に従って
駆動電圧発生手段と対応のワードドライバグループとを
接続するように構成しているため、正常なワードドライ
バのグループに対してのみ駆動電圧を伝達することがで
き、不良ワードドライバグループの不良による駆動電圧
の変動を少ない素子数で実現することができる。また、
動作時において必要なときのみ駆動電圧が対応のワード
ドライバグループへ伝達されるため、駆動電圧発生手段
の負荷を軽減することができ、安定にこの駆動電圧を所
定電圧レベルに維持することができる。

【００５９】請求項７７に係る半導体装置においては、
切離し手段が、各ワードドライバそれぞれに設けられ、
駆動電圧を対応のワードドライバへ伝達するためのリン
ク素子で構成しているため、各ワードドライバ単位で不
良を救済して安定に駆動電圧を各ワードドライバへ伝達
することができる。また確実に駆動電圧発生手段と不良
ワードドライバとを分離することができる。請求項７８
に係る半導体装置においては、各ワードドライバのグル
ープに対応して設けられるスイッチング素子をリンク素
子の溶断／非溶断により導通／非導通状態を決定するよ
うにプログラムしているため、リンク素子数の増加を伴
うことなく確実に不良ワードドライバグループと駆動電
圧発生手段とを分離することができる。請求項７９に係
る半導体装置においては、複数の内部回路それぞれと内
部電圧線との間にリンク素子を設け、かつこれらの内部
回路と同じ機能を実現する冗長内部回路と内部電圧線と
の間にスイッチング素子を設け、不良発生時に不良内部
回路をリンク素子の溶断により内部電圧線から切離すと
ともに、このスイッチング素子をリンク素子のプログラ
ムにより選択的に導通状態とするように構成しているた
め、不良内部回路が内部電圧線上の電圧に悪影響を及ぼ
すのを確実に防止して内部電圧線上の電圧を安定な電圧
レベルに維持することができる。またリンク素子のプロ
グラムにより、スイッチング素子の導通／非導通を設定
しているため、確実にスイッチング素子の導通／非導通
を設定することができる。

【００６０】請求項８０の半導体装置においては、比較
手段と第１のドライブ素子により内部電圧レベルの高速
な変動に従って電流が第１の内部電圧線へ供給される。
一方、第２のドライブ素子は比較緩やかに基準電圧に従
って電圧源ノードと内部電圧線との間に電流の流れを生
じさせる。これにより、負荷回路動作時における急激な
内部電圧の変化を抑制することができるとともに、第２
のドライブ素子駆動のための比較回路が不要となり、消
費電流が低減される。請求項８１に係る発明において
は、第２のドライブ素子は第１の基準電圧よりも絶対値
の大きな第２の基準電圧レベルに内部電圧線を保持して
おり、したがって負荷回路動作時において内部電圧線上
の電位が変化しても、第１の基準電圧よりも大きく変化
するのを抑制することができ、安定に内部電圧を供給す
ることができる。請求項８２に係る発明においては、比
較回路を負荷回路動作時に合わせて選択的に駆動してい
るため、内部電圧線の電圧が大きく変化するときのみ比
較回路を動作させることにより、急激な内部電圧変化に
対応して電流をこの内部電圧線上に供給することがで
き、負荷回路に対し安定に内部電圧を供給することがで
きる。

【００６１】請求項８３に係る半導体装置においては、
第１の動作モード時には第１および第２の比較回路を介
して第１および第２のドライブ素子が動作して、高速で
内部電圧変動を補償し、第２の動作モード時には第１の
比較回路および第１のドライブ素子により内部電圧変動
が低消費電流で補償される。

【００６２】

【実施例】以下、この発明の実施例について説明する。
以下の説明において、本発明の実施例として、外部電源
電圧を降圧して内電源電圧を生成する内部降圧回路につ
いて説明するが、本発明は所定の電圧レベルに保持すべ
き内部ノードの電圧レベルを調整する回路にも適用する
ことができる。まず、本発明の内部降圧回路の特徴的構
成をブロックのレベルで模式的に説明し、最後に本発明
を具体化した半導体記憶装置における内部降圧回路の構
成について説明する。 ［実施例１］図１は、この発明に従う内部電源電圧発生
回路の第１の実施例の構成を概略的に示す図である。図
１において、内部電源電圧発生回路は、内部電源線５上
の内部電源電圧ＶＣＩと基準電圧発生回路４からの基準
電圧Ｖｒｅｆを比較する比較回路３と、外部電源ノード
１と比較回路３の出力部（ノード６）との間に接続され
る抵抗素子Ｚ１と、ノード６と接地電圧供給ノード（以
下、単に接地ノードと称す）ＶＳＳの間に接続される抵
抗素子Ｚ２と、ノード６上の電圧に従って外部電源ノー
ド１から内部電源線５上へ電流を供給するドライブトラ
ンジスタ２を含む。外部電源ノード１は、外部電源電圧
ＶＣＥを伝達する外部電源線であってもよく、また外部
からの電源電圧が印加されるパッドであってもよい。こ
の外部電源ノード１と接地ノードＶＳＳの間に直列に接
続される抵抗素子Ｚ１およびＺ２により、比較回路３の
出力信号の振幅を制限する。簡単に図１に示す構成の動
作について説明する。

【００６３】比較回路３の出力信号がローレベル側に変
化した場合、外部電源ノード１から電流が抵抗素子Ｚ１
を介してノード６に供給され、このノード６の電圧の低
下を抑制する。逆に、比較回路３の出力信号はＨレベル
に向かって変化した場合には、抵抗素子Ｚ２がこのノー
ド６から接地ノードＶＳＳに電流を流すため、ノード６
の電圧上昇が抑制される。抵抗素子Ｚ１および２による
比較回路３の出力信号の振幅制限効果は、比較回路３の
出力信号の電圧レベルが抵抗素子Ｚ１およびＺ２が抵抗
分割によりノード６に与えるバイアス電圧より大きくず
れるほど大きくなる。すなわち、比較回路３の出力信号
の振幅が大きくなるほどこの比較回路３の利得（基準電
圧Ｖｒｅｆと内部電源電圧ＶＣＩとの差に対する出力信
号の振幅の比）が小さくされる。これにより、内部電源
電圧ＶＣＩが急激に変化したときの比較回路３の出力信
号の発振現象を抑制することができる。次に、この抵抗
素子Ｚ１およびＺ２による振幅制限の作用について具体
的に説明する。今、図２に示すように、比較回路３の出
力段においては、外部電源ノード１とノード６の間にス
イッチング素子ＳＷ１と抵抗素子Ｚｕが接続され、また
ノード６と接地ノードＶＳＳの間に抵抗Ｚｄとスイッチ
ング素子ＳＷ２が接続されている構成を想定する。スイ
ッチング素子ＳＷ１およびＳＷ２は相補的にオン・オフ
状態となる。この比較回路３の出力段の構成については
後に詳細に説明する。今、ノード６の電位は、初期状態
において抵抗素子Ｚ１およびＺ２により所定電圧にバイ
アスされているとする。抵抗素子Ｚ１およびＺ２の抵抗
値をそれぞれＲ１およびＲ２とすると、ノード６の電圧
が、初期状態において、 Ｖ（初期）＝Ｒ２・ＶＣＥ／（Ｒ１＋Ｒ２） で与えられる。内部電源電圧ＶＣＩが所定の電圧レベル
（基準電圧Ｖｒｅｆ）よりも低下したとき、比較回路３
の出力信号の電圧レベルは低下し、ドライブトランジス
タ２のコンダクタンスが初期状態のそれよりも大きくさ
れ、このドライブトランジスタ２を流れる電流Ｉが大き
くされる。この状態において、比較回路３においては、
スイッチング素子ＳＷ２がオン状態となり、ノード６を
接地ノードＶＳＳへ放電する。このとき、ノード６の最
終到達電位は、 Ｖ＝（Ｒ２／／Ｒｄ）・ＶＣＥ／（Ｒ１＋（Ｒ２／／Ｒ
ｄ）） で与えられる。ただし、Ｒ２／／Ｒｄは並列に接続され
た抵抗素子Ｚ２およびＺｄの合成抵抗値を示す。ただ
し、抵抗素子Ｚｄの抵抗値はＲｄとしている。すなわ
ち、 （Ｒ２／／Ｒｄ）＝Ｒ２・Ｒｄ／（Ｒ２＋Ｒｄ） で与えられる。したがって、抵抗素子Ｚ１およびＺ２が
設けられていない場合には、このノード６の最低到達電
位は接地電圧ＶＳＳである。

【００６４】また、ノード６の電圧レベルが上昇する場
合、比較回路３においては、スイッチング素子ＳＷ１が
オン状態とされ、ノード６は、抵抗素子Ｚｕを介して電
流を供給されてその電位が上昇する。このとき、ノード
６の最高到達電位は、 Ｖ＝Ｒ２・ＶＣＥ／（（Ｒ１／／Ｒｕ）＋Ｒ２） で与えられる。ただし、Ｒ１／／Ｒｕは抵抗素子Ｚ１お
よびＺｕの合成抵抗を示す。抵抗素子Ｚ１およびＺ２が
設けられていないとき、ノード６の最終到達電位は外部
電源電圧ＶＣＥとなる。したがって、ノード６の電圧レ
ベルは上限が抵抗素子Ｚ１、Ｚ２およびＺｕにより決定
され、その下限が抵抗素子Ｚ１、Ｚ２およびＺｄにより
決定される範囲内で変動する。ノード６の電圧のリンギ
ングは、Ｌ・ｄｉ／ｄｔに比例する。ただし、Ｌは、ノ
ード６に付随する寄生インダクタンスを示し、ｄｉ／ｄ
ｔは、ノード６における電流の変化率（時間について
の）を示す。したがってノード６の電圧振幅を小さくす
ることによりｄｉ／ｄｔを小さくすることができ、比較
回路３の出力信号のリンギングすなわち発振現象を抑制
することができる。この抵抗素子による振幅制限はまた
以下の効果をもたらす。今、図３に示すように抵抗素子
Ｚ１およびＺ２が設けられていない場合には、比較回路
３は、スタンバイ時には外部電源電圧ＶＣＥレベルの出
力信号を出力すると想定する（後に説明するように比較
回路３をカレントミラー型増幅回路で構成し、定電流源
をスタンバイ時には遮断状態とすることによりこの条件
が実現される）。一方、抵抗素子Ｚ１およびＺ２により
ノード６の電圧をＶＣＥ−Ｖｔｐの電圧レベルに設定す
る。ただしＶｔｐはドライブトランジスタ２のしきい値
電圧の絶対値を示す。この状態においては、ドライブト
ランジスタ２はオフ状態であり、外部電源ノード１から
内部電源線５へは電流は供給しない。

【００６５】スタンバイサイクルが完了し、アクティブ
サイクルに入り、負荷回路７が動作し、内部電源電圧Ｖ
ＣＩを使用した状態を考える。この負荷回路７の動作に
より、内部電源線から負荷回路７へ電流が流入し、内部
電源電圧ＶＣＩの電圧レベルが低下する。この内部電源
電圧ＶＣＩの電圧レベルの低下に従って比較回路３の出
力信号の電圧レベルが低下する。ノード６の電圧レベル
がＶＣＩ−Ｖｔｐ以下の電圧レベルに到達するとドライ
ブトランジスタ２がオン状態となり、外部電源ノード１
から内部電源線５へ電流を供給する。このとき、従来の
構成においては、比較回路３の出力信号がＶＣＥ−Ｖｔ
ｐ以下となったときにドライブトランジスタ２が電流を
供給する。しかしながら、本発明の場合、抵抗素子Ｚ１
およびＺ２によりこのノード６の電圧レベルはＶＣＥ−
Ｖｔｐの電圧レベルに設定されており、したがって、比
較回路３の出力信号の電圧レベルが低下すれば即座にド
ライブトランジスタ２がオン状態となり、外部電源ノー
ド１から内部電源線５へ電流を供給する。したがって、
内部電源電圧ＶＣＩの変化量が少ないときにドライブト
ランジスタ２を介して電流を内部電源線５上へ供給する
ことができ、高速で内部電源電圧ＶＣＩを所定の電圧レ
ベル（基準電圧Ｖｒｅｆレベル）に復帰させることがで
きる。

【００６６】一方、従来の構成の場合、ドライブトラン
ジスタ２が電流を供給する時点において、既に内部電源
電圧ＶＣＩは大きく変化しており、したがってこの大き
く変化した内部電源電圧ＶＣＩをもとの電圧レベルに復
帰させるために、大きな電流をドライブトランジスタ２
を介して外部電源ノード１から内部電源線５へ供給する
必要がある。またこの期間も長くなる。このとき、大き
な電流をドライブトランジスタ２を介して内部電源線５
へ供給するため、内部電源線５における電流変化率が大
きくなり、内部電源線５上でのリンギングが生じる。応
じて、比較回路３の出力信号においても大きなリンギン
グが生じ、比較回路３の出力信号の発振現象が発生す
る。一方、本発明においては、内部電源電圧ＶＣＩの変
化が小さいときにドライブトランジスタ２を介して内部
電源線５上へ電流を供給しており、この内部電源電圧Ｖ
ＣＩの変化速度は小さくすなわち内部電源線上の電流変
化率は小さく、したがって小さなリンギングしか生じな
い。これにより、ドライブトランジスタ２がオン状態と
なる期間における外部電源ノード１から内部電源線５へ
の供給電流量は本発明の場合、従来の構成に比べて大幅
に小さくされるとともに、内部電源電圧のリンギングが
小さいため、ドライブトランジスタ２を介して内部電源
線５へ電流を供給する期間および回数を少なくすること
ができ、従来の構成に比べて大幅に、内部電源電圧ＶＣ
Ｉを安定化するために外部電源ノード１から内部電源線
５へ供給する電流量を小さくすることができる。すなわ
ち、半導体装置の消費電流を大幅に低減することができ
ることになり、低消費電流で安定に内部電源ＶＣＩを生
成することができる。

【００６７】また、図３に示す信号波形図においては、
内部電源電圧ＶＣＩが変化してからノード６の電位が変
化するまでの応答に遅れが生じているが、図４に示すよ
うに、本発明の場合、この応答の遅れを大幅に低減する
ことができる。すなわち、図４に示すように、従来の場
合、ノード６の電位が所定の電圧レベル（ＶＣＥ−Ｖｔ
ｐ）以下に低下してからドライブトランジスタ２がオン
状態となり、外部電源ノード１から内部電源線へ電流が
供給される。一方、本発明の場合、比較回路３の出力信
号の電圧レベルが低下すれば、即座にノード６の電圧レ
ベルが低下し、このノード６の電圧の低下に伴って即座
にドライブトランジスタ２を介して外部電源ノード１か
ら内部電源線５へ電流を供給することができる。これに
より、内部電源電圧ＶＣＩの変化に応答して高速でドラ
イブトランジスタ２をオン状態として外部電源ノード１
から内部電源線５へ電流を供給することができ、応答特
性が大幅に改善される。 ［抵抗素子Ｚ１、Ｚ２、Ｚｕ、およびＺｄの抵抗値の関
係］図５は、抵抗素子Ｚ１、Ｚ２、Ｚｕ、およびＺｄの
抵抗値の関係を模式的に示す図である。図５において、
２つの負荷回路７Ａおよび７Ｂが設けられる。負荷回路
７Ａに対しては、外部電源ノード１からドライブトラン
ジスタ２Ａを介して電流が供給される。負荷回路７Ｂ
は、外部電源ノード１からドライブトランジスタ２Ｂを
介して電流が供給される。ドライブトランジスタ２Ａの
ゲート（制御電極）には、抵抗素子Ｚ１Ａ、Ｚ２Ａ、Ｚ
ｕＡ、およびＺｄＡが設けられる。ドライブトランジス
タ２Ｂのゲートには、抵抗素子Ｚ１Ｂ、Ｚ２Ｂ、Ｚｕ
Ｂ、およびＺｄＢが設けられる。

【００６８】負荷回路７Ａおよび７Ｂがその動作内容が
異なり、応じてその動作特性も異なる。今、一例とし
て、負荷回路７Ａとしてダイナミック型半導体装置にお
ける周辺回路などの論理動作を行なう回路を考え、負荷
回路７Ｂとして、メモリセルアレイ駆動回路（ビット線
の充放電を行なう回路（センスアンプ））を考える。こ
のような負荷回路７Ａおよび７Ｂに対して供給されるべ
き内部電源電圧ＶＣＩは、図６に示すような条件が要求
される。図６は、ダイナミック型半導体記憶装置の内部
電源電圧に対して要求される条件を例示的に示す図であ
る。図６において、ダイナミック型半導体記憶装置（Ｄ
ＲＡＭ）においてよく知られているロウアドレスストロ
ーブ信号／ＲＡＳが活性状態のＬレベルとされると、こ
のＤＲＡＭのアクティブ動作が開始される。まず最初に
信号／ＲＡＳが活性化されると、周辺回路（デコーダ、
バッファ回路、および内部制御信号発生回路）が動作す
る（ただし行選択動作に関係する回路部分）。これらの
回路すなわち負荷回路７Ａは、高速に動作し、その出力
信号を高速で安定状態に設定する必要がある。この場
合、負荷回路７Ａに対する電源電圧ＶＣＩとしては、負
荷回路７Ａが動作時に消費する電流量は小さいものの、
その内部電源電圧ＶＣＩの電圧レベルは高速でもとの電
圧レベルに回復することが要求される（負荷回路７Ａの
出力信号の電圧レベルが内部電源電圧ＶＣＩの電圧レベ
ルにより決定されるため）。この場合、内部電源電圧Ｖ
ＣＩが低下した場合高速で所定の電圧レベルに復帰させ
る必要があり、抵抗素子ＺｕＡおよびＺｄＡの影響を抵
抗素子Ｚ１ＡおよびＺ２Ａの振幅制限機能よりも大きく
する必要がある。高速で比較回路３の出力信号の電圧レ
ベルに従ってドライブトランジスタ２Ａをオン・オフ状
態とする必要があるためである。

【００６９】一方、センスアンプなどのビット線を充放
電する負荷回路７Ｂの場合、充電すべきビット線の数は
多く、そのため消費電流が多くなる。しかしながら、セ
ンスアンプの動作時において、ビット線の充電電位は、
所定の時間内に一定電圧レベルに到達すればよい（列選
択動作が開始する前）。したがって、大きな消費電流を
補償する必要があるものの、その内部電源電圧ＶＣＩは
高速で所定電圧レベルに回復する必要はない。したがっ
てこの場合、負荷回路７Ｂに対しては、抵抗素子Ｚ１Ｂ
およびＺ２Ｂの影響が抵抗素子ＺｕＢおよびＺｄＢの影
響よりも大きくされる。比較回路３の出力信号の電圧レ
ベルの振幅が大きくなるのを抑制する。しかしながら、
負荷回路７Ａおよび７Ｂいずれに対しても、抵抗素子Ｚ
１ＡおよびＺ２Ａならびに抵抗素子Ｚ１ＢおよびＺ２Ｂ
の振幅制限機能は作用しており、高速応答性および消費
電流低減および比較回路３の出力信号の発振現象の抑制
は確実に実現することができる。負荷回路７ａおよび７
ｂの消費電流の大小に応じてドライブトランジスタ２Ａ
および２Ｂの電流駆動力が併せて調整される。また、抵
抗素子Ｚ１、Ｚ２、ＺｕおよびＺｄの抵抗値は、対応の
ドライブトランジスタ２が生成する内部電源電圧ＶＣＩ
を使用する負荷回路の動作特性に応じて決定される。

【００７０】以上のように、ドライブトランジスタ２の
供給電流量を制御する比較回路３の出力信号の振幅を制
限する抵抗素子を設けることにより、比較回路３の出力
信号の発振現象を抑制し、安定に所望の電圧レベルの内
部電源電圧ＶＣＩを生成することができる。 ［抵抗素子の具体的構成１］図７は、図１に示す抵抗素
子の具体的構成を示す図である。図７においては、抵抗
素子Ｚ１として、ポリシリコンまたは活性層（半導体基
板表面に形成される不純物領域）で形成される抵抗Ｒａ
が用いられ、抵抗素子Ｚ２として、同様にポリシリコン
または活性層で形成される抵抗Ｒｂが用いられる。抵抗
素子Ｚ１およびＺ２を実現する構成としては最も単純で
あるが、ノード６の電圧レベルの上昇時に抵抗Ｒｂを介
して電流が接地ノードＶＳＳへ流れ、ノード６の電圧上
昇は抑制される。一方、ノード６の電圧レベルの低下時
には、抵抗Ｒａによりノード６の電圧下降が抑制され
る。単純な形態であるが、十分にこの比較回路３の出力
信号の振幅を抑制することができる。 ［抵抗素子Ｚ１およびＺ２の具体的構成２］図８は、図
１に示す抵抗素子Ｚ１およびＺ２の第２の具体的構成を
示す図である。図８において、抵抗素子Ｚ１は、そのソ
ースが外部電源ノード１に接続され、ゲートおよびドレ
インがノード６に接続されるｐチャネルＭＯＳトランジ
スタＰＴにより構成され、抵抗素子Ｚ２は、そのゲート
およびドレインがノード６に接続され、そのソースが接
地ノードＶＳＳに接続されるｎチャネルＭＯＳトランジ
スタＮＴで構成される。ＭＯＳトランジスタＰＴおよび
ＮＴはほぼ同じサイズを備えており、抵抗素子として機
能する。ＭＯＳトランジスタは、一般に、そのゲート−
ソース間電圧をＶｇｓとし、しきい値電圧の絶対値をＶ
ｔｈとするとβ（Ｖｇｓ−Ｖｔｈ）² のドレイン電流を
供給する。ただし、βは、ＭＯＳトランジスタのゲート
幅（チャネル幅）Ｗとゲート長（チャネル長）Ｌの比Ｗ
／Ｌに比例する定数である。したがってノード６の電圧
レベルの変化が大きくなると、ＭＯＳトランジスタＰＴ
およびＮＴを介して流れる電流が前述の自乗特性に従っ
て変化し、より高速で、比較回路３の出力信号の振幅制
限を行なうことができる。すなわち、ノード６の電圧レ
ベルが比較回路３の出力信号に従って上昇すると、ｐチ
ャネルＭＯＳトランジスタＰＴのゲート−ソース間電圧
が低下し、このｐチャネルＭＯＳトランジスタＰＴを介
して外部電源ノード１からノード６へ流れる電流量が上
述の自乗特性を示す式に従って低下し、一方、ｎチャネ
ルＭＯＳトランジスタＮＴのゲート−ソース間電圧が上
昇し、このｎチャネルＭＯＳトランジスタＮＴを介して
ノード６から接地ノードＶＳＳへ流れる電流が自乗特性
に従って増加する。これにより、ノード６の電圧上昇を
より高速で抑制することができる。ノード６の電圧降下
時には逆の動作が行なわれ電圧降下が制限される。

【００７１】［抵抗素子Ｚ１およびＺ２の構成３］図９
は、図１に示す抵抗素子Ｚ１およびＺ２の第３の具体的
構成を示す図である。図９において、抵抗素子Ｚ１は、
ゲートおよびドレインが外部電源ノード１に接続され、
そのソースがノード６に接続されるｎチャネルＭＯＳト
ランジスタＮ１で構成され、抵抗素子Ｚ２は、そのソー
スがノード６に接続され、ゲートおよびドレインが接地
ノードＶＳＳに接続されるｐチャネルＭＯＳトランジス
タＰ１で構成される。ノード６の電圧上昇時には、ＭＯ
ＳトランジスタＰ１のゲート−ソース間電圧がより負と
なり、ＭＯＳトランジスタＰ１がより強くオン状態とな
って多くの電流を流す。ノード６の電圧降下時にはＭＯ
ＳトランジスタＮ１がより強くオン状態となって電流を
ノード６へ供給する。図９に示す構成においても、図８
に示す構成と同様、ノード６の電圧レベルの変化に応じ
てＭＯＳトランジスタＮ１およびＰ１を流れる電流が自
乗特性に従って変化し、いわゆる「可変抵抗素子」とし
て作用し、高速で比較回路３の出力信号の振幅を抑制す
ることができる。 ［抵抗素子Ｚ１およびＺ２の具体的構成４］図１０は、
図１に示す抵抗素子Ｚ１およびＺ２の第４の具体的構成
を示す図である。図１０に示す構成においては、抵抗素
子Ｚ１は、ソースが外部電源ノード１に接続され、ドレ
インがノード６に接続され、そのゲートが一定の電圧Ｖ
ｃｐを受けるように接続されるｐチャネルＭＯＳトラン
ジスタＰ２で構成され、抵抗素子Ｚ２は、ドレインがノ
ード６に接続され、ソースが接地ノードＶＳＳに接続さ
れ、そのゲートが一定の電圧Ｖｃｎを受けるように接続
されるｎチャネルＭＯＳトランジスタＭ２により構成さ
れる。ｐチャネルＭＯＳトランジスタＴ２のゲート−ソ
ース間電圧はＶｃｐ−ＶＣＥで一定であり、したがって
ｐチャネルＭＯＳトランジスタＴ２はそのゲート電圧Ｖ
ｃｐにより決定されるオン抵抗（チャネルコンダクタン
ス）を有する抵抗素子として機能する。同様に、ｎチャ
ネルＭＯＳトランジスタＮ２のゲート−ソース間電圧は
Ｖｃｎ−ＶＳＳで一定であり、ｎチャネルＭＯＳトラン
ジスタはそのゲート電圧Ｖｃｎで決定されるオン抵抗
（チャネルコンダクタンス）を有する抵抗素子として機
能する。このＭＯＳトランジスタＰ２およびＮ２を用い
る構成の場合、ポリシリコンまたは活性層を利用する抵
抗に比べて占有面積を小さくすることができるととも
に、ゲート電圧ＶｃｐおよびＶｃｎによりＭＯＳトラン
ジスタＰ２およびＮ２の抵抗値を最適値に設定すること
ができる。

【００７２】［抵抗素子Ｚ１およびＺ２の具体例５］図
１１は、図１に示す抵抗素子Ｚ１およびＺ２の第５の具
体的構成を示す図である。図１１において、抵抗素子Ｚ
１は、そのドレインが外部電源ノード１に接続され、そ
のゲートが一定の電圧Ｖｃｎｎを受けるように接続され
かつそのソースがノード６に接続されるｎチャネルＭＯ
ＳトランジスタＮ３で構成され、抵抗素子Ｚ２は、その
ソースがノード６に接続され、そのドレインが接地ノー
ドＶＳＳに接続され、そのゲートが一定の電圧Ｖｃｐｐ
を受けるように接続されるｐチャネルＭＯＳトランジス
タＰ３で構成される。ＭＯＳトランジスタのドレイン電
流Ｉｄｓが、飽和領域においては、Ｉｄｓ＝β（Ｖｇｓ
−Ｖｔｈ）² で与えられる。すなわち、ドレイン電流Ｉ
ｇｓは、ゲート−ソース間電圧Ｖｇｓがしきい値電圧Ｖ
ｔｈより高くなると流れる。したがって、図１１に示す
構成の場合、ＭＯＳトランジスタＮ３は、ノード６の電
圧がＶｃｎｎ−Ｖｔｈよりも低くなると電流を供給す
る。同様に、ｐチャネルＭＯＳトランジスタＰ３は、ノ
ード６の電圧レベルがＶｃｔｐ＋Ｖｔｐよりも高くなっ
たときにノード６から接地ノードＶＳＳへ電流を流す。

【００７３】したがって、図１２に示すように、ＶＣＥ
＞Ｖｃｐｐ＋Ｖｔｐ＞Ｖｃｎｎ−Ｖｔｎ＞ＶＳＳという
関係を満たすように電圧ＶｃｎｎおよびＶｃｐｐを設定
すれば、振幅制限が行なわれない領域と振幅制限が行な
われる領域を設けることができる。すなわち、ノード６
の電圧がＶｃｐｐ＋ＶｔｐとＶｃｎｎ−Ｖｔｎの間のと
きには、ＭＯＳトランジスタＮ３およびＰ３がともにオ
フ状態となるため、ノード６の電位は比較回路３の出力
信号に従って変化する。したがって、この領域において
は、比較回路３の出力信号に対する振幅制限は行なわれ
ない。一方、ノード６の電圧がＶｃｔｐ＋Ｖｔｐ以上に
上昇した場合には、ｐチャネルＭＯＳトランジスタＰ３
がオン状態となり、ノード６から接地ノードＶＳＳへ電
流を引抜く。したがって、そのときには、比較回路３の
出力信号の電圧レベルの上昇が抑制され、振幅制限が行
なわれる。また、ノード６の電圧レベルがＶｃｎｎ−Ｖ
ｔｎよりも小さくなったときには、ＭＯＳトランジスタ
Ｎ３がオン状態となり、ノード６へ外部電源ノード１か
ら電流を供給し、ノード６の電圧レベルを上昇させるこ
とにより、比較回路３の出力信号に対する振幅制限が行
なわれる。すなわち、図１１に示す構成により、比較回
路３の出力信号が小振幅信号の場合には振幅制限は何ら
行なわれず、大振幅信号の場合にのみ振幅制限が行なわ
れる。比較回路３の出力信号が発振するのは、内部電源
線５上の内部電源電圧ＶＣＩが急激に変化し、比較回路
３からの出力信号が大きく変化したときである。したが
って、このような比較回路３の出力信号に発振現象が発
生する可能性のあるときにのみ振幅制限を行なうことに
より、急激に内部電源電圧ＶＣＩが変化しても高速でこ
の内部電源電圧を安定状態に復帰させることができる。
内部電源電圧ＶＣＩの変化が小さいかまたはその変化速
度が緩やかな場合には、ノード６の電圧レベルの変化は
小さいかまたは緩やかであり、この場合には、比較回路
３の出力信号の振幅制限を行なわないことにより、この
内部電源電圧ＶＣＩの変化に追随してドライブトランジ
スタ２のコンダクタンスを調整することができ、この変
化した内部電源電圧ＶＣＩを安定状態へ高速で復帰させ
ることができる。この構成により、高周波応答特性（内
部電源電圧ＶＣＩが急激に変化したときの応答特性）お
よび直流特性（内部電源電圧ＶＣＩが緩やかに変化する
ときの応答特性）いずれにも優れた内部降圧回路（内部
電源電圧発生回路）を実現することができる。

【００７４】なお、抵抗素子Ｚ１およびＺ２としてＭＯ
Ｓトランジスタを用いる場合、これらのＭＯＳトランジ
スタの電流駆動力と比較回路３のノード６の充放電を行
なう出力段の構成要素であるＭＯＳトランジスタの電流
駆動力との関係は、比較回路７の動作速度（または動作
特性）に応じて決定される。これは先に図５を参照して
説明した抵抗値Ｒ１，Ｒ２，ＲｕおよびＲｄの関係と同
様である。 ［変更例１］図１３は、この発明の第１の実施例の第１
の変更例の内部降圧回路の構成を示す図である。図１３
に示す構成においては、抵抗素子Ｚ１とノード６との間
に期間制御信号／ＥＮに応答してオン状態となるｐチャ
ネルＭＯＳトランジスタＰ４が設けられ、またノード６
と抵抗素子Ｚ２との間に期間前制御号ＥＮに応答してオ
ン状態となるｎチャネルＭＯＳトランジスタＮ４が設け
られる。期間制御信号／ＥＮおよびＥＮは互いに相補な
信号である。この期間制御信号／ＥＮおよびＥＮは、負
荷回路７が動作する期間を定める信号であればよい。た
とえば、この内部降圧回路が半導体記憶装置に適用され
る場合には、この期間制御信号／ＥＮとして、ロウアド
レスストローブ信号／ＲＡＳまたはチップセレクト信号
／ＣＳを利用することができる。

【００７５】また、図１３においては、比較回路３は、
期間制御信号ＥＮに応答して活性化される電流源として
のｎチャネルＭＯＳトランジスタＮ５を含むように示さ
れる。比較回路３は、外部電源ノード１に与えられる外
部電源電圧ＶＣＥを一方動作電源電圧として動作し、基
準電圧Ｖｒｅｆと内部電源電圧ＶＣＩを比較するが、こ
の比較回路３は、後にその構成は詳細に説明するが、カ
レントミラー型差動増幅回路の構成を備えており、この
カレントミラー型差動増幅回路の電流源としてＭＯＳト
ランジスタＮ５が動作する。したがって期間制御信号Ｅ
Ｎが非活性状態のＬレベルのときには、比較回路３の出
力信号は外部電源電圧ＶＣＥレベルとなる。次に図１３
に示す構成の動作についてその動作波形図である図１４
を参照して説明する。期間制御信号ＥＮおよび／ＥＮが
非活性状態のＬレベルおよびＨレベルにそれぞれあると
きには、ＭＯＳトランジスタＰ４およびＮ４はともにオ
フ状態であり、ノード６は、抵抗素子Ｚ１およびＺ２か
ら分離される。したがって、この状態においては、外部
電源ノード１から接地ノードＶＳＳへ流れる電流の経路
は遮断され、電流消費が防止される。また、比較回路３
においては、ＭＯＳトランジスタＮ５がオフ状態にさ
れ、比較回路３は非活性状態にあり、その出力信号は外
部電源電圧ＶＣＥレベルである。したがって、ノード６
の電圧レベルは外部電源電圧ＶＣＥレベルになり、ドラ
イブトランジスタ２もオフ状態になる。この期間は、ス
タンバイ期間であり、負荷回路７は動作せず、したがっ
て内部電源電圧ＶＣＩはほとんど使用されず（負荷回路
７におけるスタンバイ電流による電流消費が存在するだ
けである）、内部電源電圧ＶＣＩはほぼ一定値を維持す
る。

【００７６】アクティブサイクルが始まると、期間前記
信号ＥＮおよび／ＥＮが活性状態のＨレベルおよびＬレ
ベルにそれぞれ設定される。これによりＭＯＳトランジ
スタＰ４、Ｎ４、およびＮ５がオン状態となり、ノード
６の電圧レベルが抵抗素子Ｚ１およびＺ２の抵抗分割に
より低下する。この状態においても、ドライブトランジ
スタ２はほぼオフ状態を維持する。アクティブサイクル
において負荷回路７が動作すると、内部電源電圧ＶＣＩ
の電圧レベルが低下し、応じてノード６の電圧レベルが
低下し、ドライブトランジスタ２を介して外部電源ノー
ド１から内部電源線５へ電流が供給される。この内部電
源電圧ＶＣＩの電圧レベルの調整時における抵抗素子Ｚ
１およびＺ２の機能は、先に説明したものと同様であ
る。期間制御信号ＥＮおよび／ＥＮにより、内部電源電
圧ＶＣＩが変化する期間のみ抵抗素子Ｚ１およびＺ２を
ノード６に接続するこにとより、この経路における消費
電流を低減することができる。この期間制御信号ＥＮ、
／ＥＮは、負荷回路７が動作する期間を決定する信号で
あればよく、負荷回路７はこの期間制御信号ＥＮおよび
／ＥＮに直接応答して動作しなくてもよい。また抵抗素
子Ｚ１およびＺ２としてはし、先に図７ないし図１１に
示した具体的構成のいずれをも利用することができる。

【００７７】［変更例２］図１５は、この発明の第１の
実施例の第２の変更例を示す図である。図１５に示す構
成においては、期間制御信号／ＥＮに応答してオン状態
となるｐチャネルＭＯＳトランジスタＰ６が抵抗素子Ｚ
１の一方端と外部電源ノード１との間に設けられ、また
期間制御信号ＥＮに応答してオン状態となるｎチャネル
ＭＯＳトランジスタＮ６が抵抗素子Ｚ２の一方端と接地
ノードＶＳＳの間に設けられる。抵抗素子Ｚ１およびＺ
２のそれぞれの他方端はノード６に接続される。他の構
成は、図１３に示す構成と同じである。この図１５に示
す構成のように、抵抗素子Ｚ１およびＺ２をそれぞれ期
間制御信号／ＥＮおよびＥＮに従って外部電源ノード１
および接地ノードＶＳＳから分離する構成としても図１
３に示す構成と同様に、スタンバイ時（期間制御信号Ｅ
Ｎおよび／ＥＮの非活性時）における抵抗素子Ｚ１およ
びＺ２の電流消費を防止することができ、低消費電流の
内部降圧回路を実現することができる。以上のように、
この発明の第１の実施例に従えば、ドライブトランジス
タの電流供給量を調整する比較回路の出力信号の振幅を
抑制するように構成したため、ドライブトランジスタ２
のゲート電位が大きく変動し、ドライブトランジスタ２
を介して大きな電流が内部電源線５上へ伝達されて内部
電源電圧が大きく変動することにより発生する内部電源
電圧ＶＣＩのオーバーシュートおよびアンダーシュート
が防止され、また内部電源電圧ＶＣＩの変化に高速で応
答してこの内部電源電圧ＶＣＩを所定の電圧レベルに復
帰させることができる。

【００７８】また期間制御信号ＥＮおよび／ＥＮに従っ
て、必要な期間のみ出力制限用の抵抗素子に電流を流す
構成とすることにより、振幅制限のための消費電流を低
減することができる。 ［実施例２］図１６は、この発明に従う内部降圧回路の
第２の実施例の構成を示す図である。図１６に示す構成
においては、活性制御信号ＥＮＡに応答してノード６の
電圧レベルを降下させる電圧降下手段１０が設けられ
る。活性制御信号ＥＮＡは負荷回路７の活性タイミング
を決定する。次のこの図１６に示す内部降圧回路の動作
をその動作波形図である図１７を参照して説明する。期
間制御信号（アクティブ信号）ＥＮが活性状態のＨレベ
ルとなると比較回路３が活性化される。この状態におい
てはまだ活性制御信号ＥＮＡは非活性状態のＬレベルで
あり、電圧降下手段１０は非活性状態にあり、また負荷
回路７も動作せず、スタンバイ状態を維持している。ド
ライブトランジスタ２は、比較回路３の出力信号に従っ
て電流Ｉｓを内部電源線５へ供給する。このとき、負荷
回路７においては、スタンバイ電流が流れる。

【００７９】活性制御信号ＥＮＡが活性状態のＨレベル
となると、電圧降下手段１０が活性化され、ノード６の
電圧レベルを低下させる。これにより、ドライブトラン
ジスタ２のコンダクタンスが大きくなり、電流Ｉｓが増
加する。負荷回路７がまたこの活性制御信号ＥＮＡに応
答して活性化され、内部電源線５から電流ＩＬを消費す
る。この負荷回路７が消費する電流ＩＬは、ドライブト
ランジスタ２から供給される。ドライブトランジスタ２
が供給する電流Ｉｓが負荷回路７が消費する動作電流Ｉ
Ｌと等しい場合には、内部電源線５上の内部電源電圧Ｖ
ＣＩは変化せず一定値を保持する。ドライブトランジス
タ２が供給する電流Ｉｓが負荷回路７が消費する電流Ｉ
Ｌよりも小さくなった場合には、内部電源線５上の内部
電源電圧ＶＣＩが低下する。この場合には、比較回路３
の出力信号がＬレベルへ変化し、ドライブトランジスタ
２のコンダクタンスをより大きくし、電流Ｉｓを増加さ
せる。したがって、負荷回路７の動作開始時にこれと同
期して電圧降下手段１０を活性化させてノード６の電圧
レベルを低下させることにより、内部電源電圧ＶＣＩが
急激に低下するのを防止することができ、内部電源電圧
ＶＣＩを一定の電圧レベルに保持することができる。

【００８０】［第２の実施例の具体的構成１］図１８
は、この発明の第２の実施例の第１の具体的構成を示す
図である。図１８に示す構成においては、電圧降下手段
１０は、ノード６と接地ノードＶＳＳの間に直列に接続
されるｎチャネルＭＯＳトランジスタＮ６とｐチャネル
ＭＯＳトランジスタＰ８を含む。ｎチャネルＭＯＳトラ
ンジスタＮ７は、その一方導通端子がノード６に接続さ
れ、そのゲートに活性制御信号ＥＮＡを受ける。ｐチャ
ネルＭＯＳトランジスタＰ８は、そのソースがｎチャネ
ルＭＯＳトランジスタＮ７の他方導通端子に接続され、
そのゲートおよびドレインが接地ノードＶＳＳに接続さ
れる。次に動作について説明する。活性制御信号ＥＮＡ
が非活性のＬレベルのとき、ＭＯＳトランジスタＮ７は
オフ状態にあり、ノード６は比較回路３の出力信号の電
圧レベルにある。すなわち信号ＥＮＡがＬレベルにあれ
ば、ノード６の電圧レベルは外部電源電圧ＶＣＥレベル
であり、信号ＥＮＡがＨレベルのときには、ノード６の
電圧レベルは内部電源電圧ＶＣＩと基準電圧ＲＥＦとの
関係に従って決定される電圧レベルに設定される。

【００８１】活性制御信号ＥＮＡが活性状態のＨレベル
となると、ＭＯＳトランジスタＮ７はオン状態となり、
ノード６は、ＭＯＳトランジスタＮ７およびＰ８を介し
て放電され、電圧レベルが低下する。これにより、ドラ
イブトランジスタ２のコンダクタンスが増大し、外部電
源ノード１から内部電源線５へ供給される電流が増加す
る。負荷回路７は、また活性制御信号ＥＮＡに応答して
活性化され、内部電源線５から電流を消費する。この負
荷回路７の消費電流の急激な増大は、ドライブトランジ
スタ２を介して供給される電流により補償されるため、
内部電源線５上の内部電源電圧ＶＣＩの急激な変化は抑
制される。このとき、ドライブトランジスタ２を介して
供給される電流は、負荷回路７の消費電流の最大値より
も小さくされる。ドライブトランジスタ２が供給する電
流が負荷回路７が消費する電流よりも大きく、内部電源
線５上の内部電源電圧ＶＣＩの電圧レベルが不必要に上
昇するのを防止するためである。負荷回路７の動作に従
って、内部電源電圧ＶＣＩの電圧レベルが低下すると比
較回路３の出力信号の電圧レベルが低下する。これに応
じてドライブトランジスタ２の供給電流量も大きくされ
る。負荷回路７の動作の初期時にドライブトランジスタ
２を介して比較的大きな電流を供給しているため、内部
電源電圧ＶＣＩの急激な変化が抑制され、比較回路３の
出力信号はこの内部電源電圧ＶＣＩの変化に追随してド
ライブトランジスタ２のコンダクタンスを調整する。ノ
ード６の電圧レベルが低下すると、ＭＯＳトランジスタ
Ｐ８のゲート−ソース間電圧が小さくなり、ＭＯＳトラ
ンジスタＰ８を介して流れる電流量が低下する。これに
より、電圧降下手段１０の影響の度合が小さくされ、比
較回路３の出力信号に従ってドライブトランジスタ２の
コンダクタンスが調整される。この構成により、負荷回
路７の動作開始時における内部電源電圧ＶＣＩの急激な
低下を防止することができるのみならず、必要以上の大
きな電流が供給され、内部電源電圧ＶＣＩがオーバーシ
ュートするのを防止することができる。

【００８２】なお図１８に示す構成においては、ｐチャ
ネルＭＯＳトランジスタＰ８が用いられているが、ｎチ
ャネルＭＯＳトランジスタが用いられてもよい。 ［電圧降下手段の具体的構成２］図１９は、図１６に示
す電圧降下手段の第２の具体的構成を示す図である。図
１９において、電圧降下手段１０は、並列に接続される
キャパシタＣ１および抵抗Ｒ５と、活性制御信号ＥＮＡ
に応答してキャパシタＣ１および抵抗Ｒ５をノード６に
接続するｎチャネルＭＯＳトランジスタＮ８を含む。抵
抗Ｒ５は比較的大きな抵抗値を有しており、プルダウン
抵抗として機能する。すなわち、抵抗Ｒ５は、ＭＯＳト
ランジスタＮ８のオフ状態時において、キャパシタＣ１
の充電電位を接地電位ＶＳＳレベルに放電する機能を主
として備える。次に動作について説明する。活性制御信
号ＥＮＡが非活性状態のＬレベルのとき、ＭＯＳトラン
ジスタＮ８はオフ状態にある。この状態において、キャ
パシタＣ１の一方電極は抵抗Ｒ５を介して接地電位ＶＳ
Ｓレベルに放電される。活性制御信号ＥＮＡが活性状態
のＨレベルとなるとＭＯＳトランジスタＮ８がオン状態
となり、ノード６は接地電位レベルに放電されていたキ
ャパシタＣ１の一方電極に接続される。これにより、ノ
ード６からキャパシタＣ１へ電流が流れ込み、ノード６
の電位が低下する。このノード６の電位低下に従ってド
ライブトランジスタ２のコンダクタンスが大きくされ、
外部電源ノード１から内部電源線５への供給電流が増加
する。ノード６の低下した電位は、比較回路３の出力信
号により充電され、この比較回路３の出力信号とほぼ同
じ電圧レベルにまでキャパシタＣ１の一方電極が充電さ
れる。ここで抵抗Ｒ５の電圧降下機能はすべて無視して
いる。これにより、ドライブトランジスタ２は、負荷回
路７の動作開始時において急激に増加する電流に対応し
て大きな電流を内部電源線５へ供給することができる。
これにより、内部電源電圧ＶＣＩの急激な低下を防止す
ることができ、負荷回路７の動作時において、内部電源
電圧ＶＣＩの変化に追随して比較回路３の出力信号に従
って内部電源電圧ＶＣＩを一定の電圧レベルに高速で回
復させることができる。

【００８３】活性制御信号ＥＮＡが非活性状態となると
ＭＯＳトランジスタＮ８がオフ状態とされ、このキャパ
シタＣ１の一方電極に充電された電圧は再び抵抗Ｒ５を
介して接地電圧ＶＳＳレベルに放電される。この図１９
に示す構成によれば、負荷回路７の動作開始時において
瞬間的にノード６の電位を低下させることができ、急激
に増大する負荷回路７の消費電流を補償するようにドラ
イブトランジスタ２のコンダクタンスを調整することが
でき、内部電源電圧ＶＣＩの急激な変化を抑制すること
ができ、安定に内部電源電圧ＶＣＩを生成することがで
きる。 ［第２の実施例の具体的構成３］図２０は、図１６に示
す電圧降下手段の第３の具体的構成を示す図である。図
２０においては、電圧降下手段１０は、活性制御信号／
ＥＮＡを受ける一方電極と、ノード６に接続される他方
電極とを有するキャパシタＣ２を備える。活性制御信号
／ＥＮＡは信号ＥＮＡと相補な信号であり、活性時にＬ
レベルとされる。キャパシタＣ２は、容量結合により、
活性制御信号／ＥＮＡをノード６に伝達する。次に図２
０に示す構成の動作についてその動作波形図である図２
１を参照して説明する。

【００８４】活性制御信号／ＥＮＡがＨレベルのときに
は、ノード６は、比較回路３の出力信号のレベルに応じ
た電圧レベルになる。負荷回路７が活性制御信号ＥＮＡ
に応答して動作するとき、活性制御信号／ＥＮＡが活性
状態のＬレベルとなり、ノード６の電圧レベルを低下さ
せる。このノード６の電圧の低下量は、ノード６に付随
する寄生容量とキャパシタＣ２の容量値により決定され
る。このノード６の電圧降下に従ってドライブトランジ
スタ２のコンダクタンスが大きくなりこのドライブトラ
ンジスタ２を介して流れる電流Ｉｓが急激に増加する。
これにより、負荷回路７が動作し、この電流ＩＬも増加
し内部電源電圧ＶＣＩの急激な低下が抑制されて（図２
１において内部電源電圧ＶＣＩの変化を破線で示す）内
部電源電圧ＶＣＩは緩やかに変化する。ノード６の電圧
レベルはキャパシタＣ２の容量結合により低下した後、
比較回路３の出力信号の電圧レベルに対応する電圧レベ
ルにノード６が復帰し、ドライブトランジスタ２は、比
較回路３の出力信号に従ってそのコンダクタンスが調整
される。これにより、負荷回路７の動作開始時における
消費電流ＩＬによる内部電源電圧ＶＣＩの急激な変化を
抑制することができ、安定に内部電源電圧ＶＣＩを所定
の電圧レベルに維持することができる。

【００８５】図２０に示す構成は、さらに以下の利点を
備える。すなわち、負荷回路７の動作が完了して活性制
御信号／ＥＮＡが非活性状態のＨレベルに立上がると
き、キャパシタＣ２の容量結合によりノード６の電圧レ
ベルが上昇する。これにより、ドライブトランジスタ２
のコンダクタンスが急激に低下し、供給電流Ｉｓが低下
する。負荷回路７の動作が停止し、その消費電流ＩＬが
急激に減少した場合において、応じてドライブトランジ
スタ２が供給する電流Ｉｓを低減することができ、過剰
な電流が外部電源ノード１から内部電源線５へ供給され
るのを抑制することができ、内部電源線５上の内部電源
電圧ＶＣＩのオーバーシュートを抑制することができ
る。これにより、負荷回路７の動作完了時における内部
電源電圧ＶＣＩの電圧レベルの変動を防止することがで
きる。なお、図１８ないし図２０に示す構成において、
信号ＥＮとＥＮＡは同じ信号であってもよい。たとえば
ＤＲＡＭにおいて、信号ＥＮおよびＥＮＡとしてロウア
ドレスストローブ信号ＲＡＳまたはコラムアドレススト
ローブ信号ＣＡＳが利用されてもよい。高周波動作する
列選択回路または行選択回路に対する内部電源電圧ＶＣ
Ｉを安定に一定電圧レベルに保持することができる。

【００８６】［電圧降下手段の具体的構成４］図２２
は、図１６に示す電圧降下手段の第４の具体的構成を示
す図である。図２２においては比較回路３の具体的構成
も併せて示す。比較回路３は、その一方導通端子が外部
電源ノード１に接続され、その他方導通端子がノード１
１に接続されるｐチャネルＭＯＳトランジスタＰ１０
と、その一方導通端子が外部電源ノード１に接続され、
その他方導通端子がノード１２に接続されるｐチャネル
ＭＯＳトランジスタＰ１１と、その一方導通端子がノー
ド１１に接続され、その他方導通端子がノード１３に接
続され、そのゲートが内部電源線５に接続されるｎチャ
ネルＭＯＳトランジスタＮ１０と、その一方導通端子が
ノード１２に接続され、その他方導通端子がノード１３
に接続され、そのゲートに基準電圧Ｖｒｅｆを受けるｎ
チャネルＭＯＳトランジスタＮ１１と、ノード１３と接
地ノードＶＳＳの間に接続され、そのゲートに期間制御
信号ＥＮを受けるｎチャネルＭＯとトランジスタＮ５を
含む。ＭＯＳトランジスタＰ１０はそのゲートにｐチャ
ネルＭＯＳトランジスタＰ１１のゲートに接続されかつ
ノード１１に接続される。ＭＯＳトランジスタＰ１０お
よびＰ１１はカレントミラー回路を構成する。

【００８７】電圧降下手段１０は、ノード６とノード１
３の間に直列に接続されるｎチャネルＭＯＳトランジス
タＮ２０およびＮ２１を含む。ｎチャネルＭＯトランジ
スタＮ２０のゲートへは基準電圧Ｖｒｅｆが与えられ、
ＭＯＳトランジスタＮ２１のゲートへは活性制御信号Ｅ
ＮＡが与えられる。負荷回路７は、この活性制御信号Ｅ
ＮＡの相補な信号／ＥＮＡに応答して活性化されて所定
の動作を実行する。次に動作についてその動作波形図で
ある図２３を参照して説明する。ただし、図２３におい
ては、制御信号ＥＮは示していない。制御信号ＥＮが非
活性状態のＬレベルの場合、ＭＯＳトランジスタＮ５は
オフ状態であり、ノード６から接地ノードＶＳＳへの電
流経路および外部電源ノード１から接地ノードＶＳＳへ
の電流経路は遮断される。したがって、ノード６は、Ｍ
ＯＳトランジスタＰ１１を介して外部電源電圧ＶＣＥレ
ベルに充電される（外部電源ノード１とノード１２の間
で電流が流れないため、ノード１２の電圧レベルは外部
電源ノード１の電圧レベルに等しくなる）。信号ＥＮが
活性状態のＨレベルとなると、ＭＯＳトランジスタＮ５
がオン状態とされて比較回路３が活性化され、ノード６
上の電圧レベルが基準電圧Ｖｒｅｆと内部電源電圧ＶＣ
Ｉの関係に対応した電圧レベルに設定される。今、活性
制御信号ＥＮＡがＬレベルの状態を考える。このとき、
内部電源電圧ＶＣＩが基準電圧Ｖｒｅｆよりも高い場合
には、ＭＯＳトランジスタＮ１０のコンダクタンスがＭ
ＯＳトランジスタＮ１１のコンダクタンスよりも高くな
り、ＭＯＳトランジスタＮ１０を介して流れる電流がＭ
ＯＳトランジスタＮ１１を介して流れる電流よりも多く
なる。このＭＯＳトランジスタＮ１０へは、ＭＯＳトラ
ンジスタＰ１０から電流が供給される。ノード１１の電
圧レベルはこのＭＯＳトランジスタＰ１０が供給する電
流の増加に従って低下する（ＭＯＳトランジスタのドレ
イン電流の自乗特性に従って）。応じて、ＭＯＳトラン
ジスタＰ１１のゲート電位が低下し、ＭＯＳトランジス
タＰ１１には、ＭＯＳトランジスタＰ１０を介して流れ
る電流のミラー電流が流れる。ＭＯＳトランジスタＰ１
０およびＰ１１のサイズが等しい場合には、ＭＯＳトラ
ンジスタＰ１０およびＰ１１に同じ大きさの電流が流れ
る。これにより、ノード１２の電位が上昇し、ドライブ
トランジスタ２のコンダクタンスが小さくされる。

【００８８】逆に、内部電源電圧ＶＣＩが基準電圧Ｖｒ
ｅｆよりも低い場合には、ＭＯＳトランジスタＮ１０の
コンダクタンスがＭＯＳトランジスタＮ１１のコンダク
タンスよりも小さくなる。これにより、ＭＯＳトランジ
スタＰ１０が供給する電流が低減され、応じてＭＯＳト
ランジスタＰ１１が供給する電流が低減され、ノード１
２が、ＭＯＳトランジスタＮ１１およびＮ５を介して放
電され、その電圧レベルが低下する。これによりドライ
ブトランジスタ２のコンダクタンスが上昇する。すなわ
ちこの比較回路３は、基準電圧Ｖｒｅｆと内部電源電圧
ＶＣＩを差動的に増幅するカレントミラー型差動増幅回
路の構成を備える。次に、活性制御信号ＥＮＡが活性状
態のＨレベルとなった状態を考える。このときには、Ｍ
ＯＳトランジスタＮ２１がオン状態とされ、ＭＯＳトラ
ンジスタＮ１１およびＮ２０が並列に接続される。ＭＯ
ＳトランジスタＮ１１およびＮ２０が同じサイズを有す
る場合、等価的に、ＭＯＳトランジスタＮ１１の電流供
給量が２倍にされた状態に等しくなり、比較回路３にお
いては基準電圧Ｖｒｅｆに対してオフセットがかけられ
た状態に等しくなる。すなわち、ＭＯＳトランジスタＮ
１０を介して流れる電流Ｉは、ＭＯＳトランジスタＰ１
０を介して供給される。同じ大きさの電流ＩがＭＯＳト
ランジスタＰ１１を介してＭＯＳトランジスタＮ１１お
よびＮ２０に供給される。したがって、ＭＯＳトランジ
スタＮ１１およびＮ２０は電流Ｉ／２をそれぞれ流すだ
けである。ＭＯＳトランジスタＮ１０のコンダクタンス
がＭＯＳトランジスタＮ１１およびＮ２０のコンダクタ
ンスよりも大きくなったとき、ドライブトランジスタ２
がオフ状態となるのは、このＭＯＳトランジスタＮ１０
を介して流れる電流が、信号ＥＮＡが非活性状態のとき
に流れる電流の２倍の値に設定されたときである。した
がって、ドライブトランジスタ２がオフ状態となる内部
電源電圧ＶＣＩの電圧レベルは上昇する。これは、基準
電圧Ｖｒｅｆを上昇させたことと等価である。同様に、
ＭＯＳトランジスタＮ１０のコンダクタンスがＭＯＳト
ランジスタＮ１１およびＮ２０のコンダクタンスよりも
小さくされたときでも、ノード１２（ノード６）はＭＯ
ＳトランジスタＮ１１およびＮ２０を介して放電される
ため、信号ＥＮＡが非活性状態のときに比べて２倍の速
度でノード６の電位が低下し、内部電源５へ電流が供給
される。したがって、内部電源電圧ＶＣＩは基準電圧Ｖ
ｒｅｆよりも高い電圧レベルに維持されることになる。
これはたとえば内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆ
とが等しいときでも、ＭＯＳトランジスタＮ１０を介し
て流れる電流の大きさの１／２の電流がＭＯＳトランジ
スタＮ１１およびＮ２０それぞれを介して流れ、ＭＯＳ
トランジスタＮ１１，Ｎ２０の電流駆動力よりも小さな
電流がこれらに供給されるだけであり、ノード１２の電
圧レベルが低下するため、ドライブトランジスタ２のコ
ンダクタンスは小さくされ、内部電源線５へ電流が供給
されて内部電源電圧ＶＣＩの電圧レベルが上昇すること
からも内部電源電圧ＶＣＩが基準電圧Ｖｒｅｆよりも高
い電圧レベルに維持されることが理解できる。すなわ
ち、内部電源電圧ＶＣＩは、ＭＯＳトランジスタＮ１１
およびＮ２０がそれぞれ流すことのできる電流の２倍の
電流をＭＯＳトランジスタＮ１０を介して流す電圧レベ
ルに維持される。

【００８９】次いで、活性制御信号ＥＮＡが非活性状態
となり、一方、活性制御信号／ＥＮＡが活性状態となる
と、負荷回路７が動作し、所定の信号線の電圧レベルを
内部電源電圧ＶＣＩの電圧レベルにまで上昇させる。こ
のとき、負荷回路７は、通常よりも高い電圧レベルにプ
リチャージされ内部電源線５から電流を使用して内部信
号線を所定の電圧レベルに充電している。したがって、
内部電源電圧ＶＣＩが所定の電圧レベルよりも低下する
のが防止される。これにより、内部電源電圧ＶＣＩの電
圧レベルが急激に低下するのが防止され、内部電源電圧
ＶＣＩを安定に所定の電圧レベルに維持することができ
る。次に、この図２２に示す負荷回路の具体的構成につ
いて説明する。図２４（Ａ）は、ＤＲＡＭのセンスアン
プ部の構成を概略的に示す図である。ＤＲＡＭにおいて
は、１列のメモリセルが接続されるビット線対ＢＬおよ
び／ＢＬに対しｎチャネルＭＯＳトランジスタで構成さ
れるＮセンスアンプＮＳＡと、ｐチャネルＭＯＳトラン
ジスタで構成されるＰセンスアンプＰＳＡが設けられ
る。ＮセンスアンプＮＳＡはセンスアンプ活性信号ＳＮ
に応答して活性化され、ビット線対ＢＬおよび／ＢＬの
低電位のビット線の電位を接地電圧ＶＳＳレベルに放電
する。ＰセンスアンプＰＳＡはセンスアンプ活性化信号
ＳＰに応答して活性化され、ビット線対ＢＬおよび／Ｂ
Ｌの高電位のビット線を内部電源電圧ＶＣＩレベルに充
電する。

【００９０】図２４（Ａ）においては、さらに、ワード
線ＷＬとビット線ＢＬの交差部に対応してメモリセルＭ
Ｃが配置される状態が一例として示される。ＤＲＡＭの
メモリセルＭＣは、周知のごとく、電荷を格納するメモ
リキャパシタと、ワード線ＷＬ上の信号電位に応答して
このメモリキャパシタを対応のビット線ＢＬに接続する
アクセストランジスタとを備える。このＰセンスアンプ
ＰＳＡが図２２に示す負荷回路７に対応する。センスア
ンプ活性化信号ＳＰが活性制御信号ＥＮＡに対応する。
次にこの図２４（Ａ）に示す回路の動作をその動作波形
図である。図２４（Ｂ）を参照して説明する。ＤＲＡＭ
においては、ロウアドレスストローブ信号／ＲＡＳ（図
２０に示す信号ＥＮに対応）がＬレベルに低下すると、
メモリサイクルが始まる。信号／ＲＡＳの立下がりに応
答してＤＲＡＭ内部において行選択動作が行なわれ、選
択されたワード線ＷＬの電位が上昇する。このとき、セ
ンスアンプ活性化信号ＳＮおよびＳＰはそれぞれ非活性
状態のＬレベルおよびＨレベルである。選択されたワー
ド線ＷＬの電位が上昇すると、この選択されたワード線
ＷＬに接続されるメモリセルＭＣの記憶するデータが対
応のビット線ＢＬ（または／ＢＬ）に伝達される。

【００９１】次いで、センスアンプ活性化信号ＳＮが活
性状態のＨレベルとされ、ＮセンスアンプＮＳＡが活性
化され、ビット線ＢＬおよび／ＢＬの低電位のビット線
の電位を接地電圧ＶＳＳレベルに放電する。次いで、セ
ンスアンプ活性化信号ＳＰが活性化され、高電位のビッ
ト線の電位を内部電源電圧ＶＣＩレベルに上昇させる。
この信号／ＲＡＳの立下がりからセンスアンプ活性化信
号ＳＰの活性状態までの期間において、内部電源線５上
の電源電圧ＶＣＩが所定の電圧レベルよりも高くされ
る。これにより、ビット線ＢＬまたは／ＢＬの充電を高
速に行なうことができるとともに（内部電源電圧ＶＣＩ
の電圧レベルが昇圧されている）、このＰセンスアンプ
ＰＳＡの動作時における内部電源電圧ＶＣＩの急激な低
下を防止することができる。これにより、安定なセンス
動作を保証することができる。なお上述の説明におい
て、内部電源電圧ＶＣＩが所定の電圧レベルよりも上昇
されるプリブースト期間は、信号／ＲＡＳの活性状態か
らセンスアンプ活性化信号ＳＰの活性状態までの期間と
している。しかしながらこれは、適用される半導体記憶
装置の構成において適当に設定されればよく、ビット線
ＢＬおよび／ＢＬのイコライズ動作完了後（信号／ＲＡ
Ｓの立下がりに応答してビット線ＢＬおよび／ＢＬのイ
コライズが行なわれる場合またはメモリサイクル完了後
信号／ＲＡＳの立上がりにより発生されるイコライズ信
号によるビット線ＢＬおよび／ＢＬの電位のイコライ
ズ）からセンスアンプＰＳＡの活性化（リストア動作）
までの期間がプリブースト期間とされてもよい。センス
アンプＰＳＡが非活性状態の期間であればよい。

【００９２】以上のように、この発明の第２の実施例に
従えば、負荷回路が動作し、内部電源電圧ＶＣＩの電圧
レベルが低下すると予測される期間においてのみドライ
ブトランジスタのゲート電位を強制的に低下させてドラ
イブトランジスタのコンダクタンスを大きくしているた
め、負荷回路が動作し、その消費電流が急激に増大して
も、安定に内部電源電圧を所定の電圧レベルに保持する
ことができる。 ［実施例３］図２５は、この発明に従う内部電源電圧発
生回路の第３の実施例の構成を示す図である。図２５に
示す構成においては、内部電源線５には、ドライブトラ
ンジスタ２とは別に、活性制御信号／ＥＮに応答して内
部電源線５を所定の電圧レベルに充電する充電回路２０
が設けられる。この活性制御信号／ＥＮは、負荷回路７
へ与えられる活性制御信号ＥＮと相補な信号である。す
なわち充電回路２０は、負荷回路７が非活性状態のとき
に内部電源線５の電圧レベルを所定電圧レベル（内部電
源電圧ＶＣＩよりも高い電圧レベル）に充電する。この
内部電源線５は、実施例１および２の場合と同様、ドラ
イブトランジスタ２および比較回路３により一定の電圧
レベルに保持される。次にこの図２５に示す構成の動作
について、図２６に示す信号波形図を参照して説明す
る。

【００９３】活性前記信号ＥＮは非活性レベルのＬレベ
ルのとき、活性制御信号／ＥＮが活性状態のＨレベルに
あり、充電回路２０は、内部電源線５を所定の電圧レベ
ル（内部電源電圧ＶＣＩよりも高い電圧レベル）に充電
する。このとき、比較回路３は、また活性制御信号ＥＮ
により非活性状態に維持されてもよく、また活性状態と
されていても、内部電源線５上の電源電圧ＶＣＩが基準
電圧Ｖｒｅｆよりも高い電圧レベルであり、比較回路３
は、ドライブトランジスタ２をオフ状態に維持する。活
性制御信号ＥＮが活性状態のＨレベルとなると、負荷回
路７が所定のタイミングで動作する。このときまた充電
回路２０は、信号／ＥＮが非活性状態となり、内部電源
線５の充電動作を停止する。負荷回路７がこの活性制御
信号ＥＮに応答して所定のタイミングで動作し、駆動す
べき信号線ＳＧを内部電源電圧ＶＣＩの電圧レベルにま
で上昇させる。この信号線ＳＧの電圧上昇は、内部電源
線５から電流を信号線ＳＧへ供給することにより実現さ
れる。このとき、充電回路２０により、内部電源線５上
の電圧レベルは所定の電圧レベル（Ｖｒｅｆ）よりも高
く設定されており、負荷回路７の動作時（信号線ＳＧの
充電動作時）において内部電源線５から急激に電流が信
号線ＳＧに流出しても、内部電源線５上の電源電圧ＶＣ
Ｉはこの充電回路２０により充電された昇圧レベルから
その電圧レベルが低下するため、負荷回路７の動作時に
おける電源電圧ＶＣＩの電圧レベルの急激な低下を防止
することができる。特に、図２６において斜線で示す領
域において使用される電流量が同じであれば、内部電源
電圧ＶＣＩは、負荷回路７の動作時において所定の基準
電圧Ｖｒｅｆの電圧レベルにまで低下するだけであり、
内部電源電圧ＶＣＩの基準電圧Ｖｒｅｆ以下の低下を防
止することができる。負荷回路７の活性期間中、比較回
路３およびドライブトランジスタ２により内部電源線５
上の電源電圧ＶＣＩは一定の電圧レベル（Ｖｒｅｆ）に
維持される。

【００９４】活性制御信号ＥＮが再び非活性状態とな
り、負荷回路７の動作が完了すると、再び充電回路２０
が制御信号／ＥＮに応答して活性化され、内部電源線５
を一定の電圧レベル（Ｖｒｅｆ）よりも高い電圧レベル
に内部電源線５を充電する。上述の一連の動作により、
充電回路２０により、内部電源線５を基準電圧Ｖｒｅｆ
以上の所定の電圧レベルに充電しておけば、負荷回路７
の動作開始直後に消費される動作電流に起因する内部電
源電圧ＶＣＩの電圧レベルの急激な低下を防止すること
ができる。図２７は、図２５に示す負荷回路の具体的構
成を示す図である。図２７において、負荷回路として、
ＤＲＡＭにおけるセンスアンプおよびセンスアンプ活性
化回路を示す。ＤＲＡＭにおいては、図２４に示す構成
と同様、ビット線ＢＬおよび／ＢＬに対しｐチャネルＭ
ＯＳトランジスタＰ３１およびＰ３２で構成されるＰセ
ンスアンプＰＳＡならびにｎチャネルＭＯＳトランジス
タＮ３１およびＮ３２で構成されるＮセンスアンプＮＳ
Ａが設けられる。ＭＯＳトランジスタＰ３１およびＰ３
２はそのゲートおよびドレインが交差結合され、ＭＯＳ
トランジスタＮ３１およびＮ３２はゲートおよびドレイ
ンが交差結合される。

【００９５】ＰセンスアンプＰＳＡを活性化するため
に、信号／ＲＡＳに応答して所定のタイミングでセンス
アンプ活性化信号／ＳＯを活性状態とする（Ｌレベルと
する）Ｐセンスアンプ活性化回路３０と、このセンスア
ンプ活性化信号／ＳＯに応答してＰセンスアンプＰＳＡ
へ内部電源線５ｃ上の内部電源電圧ＶＣＩを伝達するｐ
チャネルＭＯＳトランジスタＰ３３が設けられる。Ｎセ
ンスアンプＮＳＡに対しても、信号／ＲＡＳに応答して
所定のタイミングでセンスアンプ活性化信号ＳＯを活性
状態（Ｈレベル）とするＮセンスアンプ活性化回路３１
と、センスアンプ活性化信号ＳＯに応答して接地電圧Ｖ
ＳＳをＮセンスアンプＮＳＡへ伝達するｎチャネルＭＯ
ＳトランジスタＮ３３が設けられる。Ｐセンスアンプ活
性化回路３０に対しては、内部電源線５ａを介して内部
電源電圧ＶＣＩが伝達され、Ｎセンスアンプ活性化回路
３１に対しては、内部電源線５ｂを介して内部電源電圧
ＶＣＩが伝達される。この内部電源線５ａおよび５ｂは
同じ配線であってもよく、また異なる配線であってもよ
い。次にこの図２７に示す構成の動作についてその動作
波形図である図２８を参照して説明する。信号／ＲＡＳ
がＨレベルのとき、内部電源線５ａ、５ｂおよび５ｃは
図示しない充電回路により基準電圧Ｖｒｅｆよりも高い
電圧レベルに充電される。ビット線ＢＬおよび／ＢＬは
所定の中間電圧（ＶＣＩ／２）の電圧レベルにプリチャ
ージされている。

【００９６】信号／ＲＡＳがＬレベルとなると、行選択
動作が始まる。すなわち、図示しないワード線が選択さ
れ、このワード線に接続されるメモリセルのデータがビ
ット線ＢＬまたは／ＢＬ上に伝達される。一方のビット
線の電圧がその選択されたメモリセルの記憶データに従
って変化し、他方のビット線はプリチャージ電圧ＶＣＩ
／２を維持する。所定のタイミングで、Ｎセンスアンプ
活性化回路３１がセンスアンプ活性化信号ＳＯを活性状
態のＨレベルとする。これによりＭＯＳトランジスタＮ
３３がオン状態となり、ビット線ＢＬおよび／ＢＬのう
ち低電位のビット線が接地電圧ＶＳＳレベルに放電され
る。このＮセンスアンプ活性化回路３１がセンスアンプ
活性化信号ＳＯを活性状態とするとき、内部電源線５ｂ
上の内部電源電圧ＶＣＩを使用する（すなわち、内部電
源線５ｂから電流を使用してセンスアンプ活性化信号Ｓ
Ｏを伝達する信号線上へ電流を供給する）。このとき、
内部電源線５ｂ上の電源電圧ＶＣＩは所定の電圧レベル
（Ｖｒｅｆレベル）よりも高い電圧レベルに充電されて
いるため、高速でセンスアンプ活性化信号ＳＯを立上げ
ることができるとともに、この内部電源線５ｂ上の電源
電圧ＶＣＩの電圧レベルが急激に低下するのを防止する
ことができる。

【００９７】次いで、Ｐセンスアンプ活性化回路３０が
センスアンプ活性化信号／ＳＯを活性状態のＬレベルと
する。それにより、ＭＯＳトランジスタＰ３３がオン状
態となり、内部電源線５ｃ上の内部電源電圧ＶＣＩがビ
ット線ＢＬおよび／ＢＬのうちの高電位のビット線へ伝
達される（すなわち内部電源線５ｃから高電位のビット
線へ電流が供給される）。この場合においても、内部電
源線５ｃ上の電源電圧ＶＣＩは一定の電圧レベル（Ｖｒ
ｅｆレベル）よりも高い電圧レベルに昇圧されているた
め、このビット線充電に伴う内部電源電圧ＶＣＩの電圧
レベルの基準電圧Ｖｒｅｆ以下への低下を防止すること
ができ、急激な内部電源電圧ＶＣＩの低下を防止するの
みならず、高電位のビット線をその高電圧により高速で
内部電源電圧ＶＣＩレベルにまで充電する。以後、図示
しない列選択回路が信号／ＣＡＳ（コラムアドレススト
ローブ信号）に従って動作し、選択された列上のメモリ
セルに対するデータの書込／読出が行なわれる。メモリ
サイクルが完了すると、信号／ＲＡＳが非活性状態のＨ
レベルとなり、センスアンプ活性化信号／ＳＯおよびＳ
ＯがそれぞれＬレベルおよびＨレベルの非活性状態とさ
れる。このとき、また再び内部電源線５ａ，５ｂおよび
５ｃの充電動作が開始される。内部電源線５ａ〜５ｃの
充電動作の開始および完了は、信号／ＲＡＳにより決定
されてもよく、またセンスアンプ活性化信号／ＳＯ、お
よびＳＯに従って決定されてもよい。

【００９８】なお、図２８に示す動作波形図において
は、センスアンプ活性化信号ＳＮおよびＳＰがそれぞれ
接地電圧ＶＳＳと内部電源電圧ＶＣＩの電圧レベルを維
持している。センスアンプ活性化信号ＳＰおよびＳＮ
は、これに代えて、非活性時に中間電圧ＶＣＩ／２の電
圧レベルに保持されてもよい。Ｐセンスアンプ活性化回
路３０に対する内部電源電圧ＶＣＩを昇圧するのは、セ
ンスアンプ活性化信号ＳＰを内部電源線５Ｃ上の内部電
源電圧ＶＣＩと同一の電圧レベルとし、ＭＯＳトランジ
スタＰ３３を確実にオフ状態とするためである。次に充
電回路の具体的構成について説明する。 ［充電回路の具体的構成１］図２９は、図２５に示す充
電回路２０の第１の具体的構成を示す図である。図２９
において、充電回路２０は、活性制御信号／ＥＮＡに応
答して導通し、外部電源ノード１から外部電源電圧ＶＣ
Ｅを内部電源線５へ伝達するｎチャネルＭＯＳトランジ
スタＮ３５と、内部電源線５と接地ノードＶＳＳの間に
接続されるタンク容量Ｃ１０を含む。内部電源線５上の
内部電源電圧ＶＣＩを使用する負荷回路７は、活性前記
信号ＥＮＡに応答して活性化される。負荷回路７の非活
性時には、ＭＯＳトランジスタＮ３５がオン状態とな
り、その固有のオン抵抗により内部電源線５へ電流を供
給し、タンク容量Ｃ１０を外部電源電圧ＶＣＥレベルに
充電する。負荷回路７が活性制御信号ＥＮＡに応答して
活性化されるときには、ＭＯＳトランジスタＮ３５はオ
フ状態であり、タンク容量Ｃ１０の充電は停止される。
負荷回路７は、このタンク容量Ｃ１０に充電された電荷
をその動作開始時に使用して内部回路（信号線）を所定
の電圧レベルへ駆動する。タンク容量Ｃ１０の容量値と
して、負荷回路７が駆動する信号線の寄生容量と同じ大
きさであれば、内部電源電圧ＶＣＩは比較回路３および
ドライブトランジスタ２により設定される基準電圧Ｖｒ
ｅｆの電圧レベルを維持する。なお、活性制御信号／Ｅ
ＮＡはＨレベルは外部電源電圧ＶＣＥレベルである。タ
ンク容量Ｃ１０の容量は、以下のようにして求めること
ができる。今、一例として、負荷回路７の接地電圧ＶＳ
Ｓレベルの容量Ｃａを基準電圧Ｖｒｅｆに充電させる動
作を考える。この場合には、負荷回路７において使用さ
れる電荷量は、Ｃａ・Ｖｒｅｆで与えられる。一方、タ
ンク容量Ｃ１０において消費される電荷はＣ１０・（Ｖ
ＣＥ−Ｖｒｅｆ）で与えられる。これらが等しいことか
ら、 Ｃ１０＝Ｃａ・Ｖｒｅｆ／（ＶＣＥ−Ｖｒｅｆ） が得られる。この式を満足するようにタンク容量Ｃ１０
の容量値を設定することにより、内部電源電圧ＶＣＩが
基準電圧Ｖｒｅｆ以下に低下するのを防止することがで
きる。

【００９９】［充電回路の具体的構成２］図３０は、図
２５に示す充電回路２０の第２の具体的構成を示す図で
ある。図３０において、充電回路２０は、活性制御信号
ＥＮＡに応答して外部電源ノード１から内部電源線５へ
外部電源電圧ＶＣＥを伝達するｐチャネルＭＯＳトラン
ジスタＰ３５と、内部電源線５と接地ノードＶＳＳの間
に接続されるタンク容量Ｃ１０を含む。タンク容量Ｃ１
０は、内部電源線５上の電圧レベルまで充電される。こ
の図３０に示す構成は、図２９に示す構成とｎチャネル
ＭＯＳトランジスタＮ３５に代えて、ｐチャネルＭＯＳ
トランジスタＰ３５が用いられている点においてのみ異
なっている。他の構成は同じである。この図３０に示す
構成においては、ＭＯＳトランジスタのしきい値電圧の
損失を伴うことなく、同様に内部電源線５を所定の期間
のみ基準電圧Ｖｒｅｆよりも高い電圧レベルに（外部電
源電圧ＶＣＥ）レベルにまで充電することができる。 ［充電回路の具体的構成３］図３１は、図２５に示す充
電回路２０の第３の具体的構成を示す図である。図３１
において、充電回路２０は、外部電源ノード１から電源
電圧ＶＣＥを受け、タンク容量Ｃ１０を基準電圧Ｖｒｅ
ｆよりも高い所定の電圧レベルに充電する充電部２５
と、活性制御信号／ＥＮＡに応答して、タンク容量Ｃ１
０の一方電極（ノード５ｄ）を内部電源線５に接続する
スイッチング素子２７を含む。負荷回路７は、活性制御
信号ＥＮＡに応答して活性化され、所定の動作を実行す
る。充電部２５の構成は後に説明するが、タンク容量Ｃ
１０の一方電極ノード５ｄを常時一定の電圧レベルに充
電する。スイッチング素子２７は、負荷回路７の非活性
時に導通状態となり、タンク容量Ｃ１０の一方電極ノー
ド５ｄを内部電源線５に接続する。負荷回路７の動作時
においては、スイッチング素子２７はオフ状態とされ、
内部電源線５はタンク容量Ｃ１０の一方電極ノード５ｄ
から分離される。この図３１に示す構成においても、内
部電源線５が基準電圧Ｖｒｅｆよりも高い電圧レベルに
充電されるため、負荷回路７の動作開始時において消費
される電流をこの昇圧された電圧レベルで補償すること
ができ、内部電源電圧ＶＣＩが基準電圧Ｖｒｅｆの電圧
レベルよりも低下するのを防止することができる。

【０１００】このスイッチング素子２７は、負荷回路７
の動作時にオフ状態とされるのではなく、負荷回路７の
動作開始期間を含む所定の期間のみオン状態となり、タ
ンク容量Ｃ１０から負荷回路７が動作開始時に消費する
電流を供給するように構成されてもよい。図３２は、図
３１に示す充電部２５の具体的構成を示す図である。図
３２（ａ）において、充電部２５は、外部電源ノード１
とタンク容量の一方電極ノード５ｄの間に接続される抵
抗Ｒ１０を含む。この構成の場合、タンク容量Ｃ１０の
一方電極ノード５ｄは、外部電源電圧ＶＣＥの電圧レベ
ルに充電される。抵抗素子Ｒ１０としては、ポリシリコ
ン、活性層またはＭＯＳトランジスタのいずれが利用さ
れてもよい。図３２（ｂ）に示す充電部２５は、外部電
源ノード１とタンク容量Ｃ１０の一方電極ノード５ｄの
間に直列に接続されるダイオード接続されたｐチャネル
ＭＯＳトランジスタＰ３７およびＰ３８と、タンク容量
の一方電極ノード５ｄと接地ノードＶＳＳの間に接続さ
れる抵抗Ｒ１１を含む。抵抗Ｒ１１はＭＯＳトランジス
タＰ３７およびＰ３８に微小電流を生じさせる比較的大
きな抵抗値を有しており、ＭＯＳトランジスタＰ３７お
よびＰ３８は、そのしきい値電圧の絶対値Ｖｔｐの電圧
降下をそれぞれ生じさせる。したがって図３２（ｂ）に
示す構成の場合、ノード５ｄには、ＶＣＥ−２・Ｖｔｐ
の電圧が伝達され、タンク容量Ｃ１０の一方電極ノード
５ｄはこの電圧レベルに充電される。なお、図３２
（ｂ）において、抵抗Ｒ１１はＭＯＳトランジスタで構
成されてもよく、またＭＯＳトランジスタＰ３７および
Ｐ３８は、ｎチャネルＭＯＳトランジスタにより置換え
られてもよい。さらにこの外部電源ノード１とノード５
ｄの間に接続されるＭＯＳトランジスタの数はタンク容
量Ｃ１０の一方電極ノード５ｄの充電電位に応じて適当
な数に設定される。

【０１０１】［充電回路の具体的構成４］図３３は、図
２５に示す充電回路の第４の具体的構成を示す図であ
る。図３３において、充電回路２０は、その一方導通端
子が外部電源ノード１に接続され、活性制御信号ＥＮＡ
に応答してオン状態となるｐチャネルＭＯＳトランジス
タＰ３９と、ＭＯＳトランジスタＰ３９と内部電源線５
の間に直列に接続されるダイオード接続されたｐチャネ
ルＭＯＳトランジスタＰ３７およびＰ３８と、内部電源
線５と接地ノードＶＳＳの間に接続されるタンク容量Ｃ
１０と、内部電源線５と接地ノードＶＳＳの間にタンク
容量Ｃ１０と並列に接続される抵抗Ｒ１１を含む。抵抗
Ｒ１１は大きな抵抗値を有しており、ＭＯＳトランジス
タＰ３７およびＰ３８はダイオードとして機能し、ＭＯ
ＳトランジスタＰ３９の導通時に電圧Ｖｔｐの電圧降下
をそれぞれ生じさせる。負荷回路７は、活性制御信号Ｅ
ＮＡに応答して動作する。すなわち、負荷回路７の非活
性時にＭＯＳトランジスタＰ３９が導通し、タンク容量
Ｃ１０を所定の電圧レベル（図示の例においてＶＣＥ−
２・Ｖｔｐ）の電圧レベルにタンク容量Ｃ１０を充電す
る。負荷回路７が、活性制御信号ＥＮＡに応答して活性
化されるときには、ＭＯＳトランジスタＰ３９がオフ状
態とされ、負荷回路７は、動作時にはこのタンク容量Ｃ
１０に充電された電荷を使用してこの内部の信号線を所
定の電圧レベルへ充電する。トランジスタＰ３９とタン
ク容量Ｃ１０の間に抵抗素子が接続される構成が利用さ
れてもよい。

【０１０２】［充電回路の具体的構成５］図３４は、図
２５に示す充電回路の第５の具体的構成を示す図であ
る。図３４において、充電回路２０は、信号線５ｅ上の
電圧と基準電圧Ｖｒｅｆ１よりも高い基準電圧Ｖｒｅｆ
２とを比較する比較回路４１と、比較回路４０の出力信
号に応答して外部電源ノード１から信号線５ｅへ電流を
供給するｐチャネルＭＯＳトランジスタ４０と、信号線
５ｅと接地ノードＶＳＳの間に接続されるタンク容量Ｃ
１０と、活性制御信号ＥＮＡに応答して信号線５ｅを内
部電源線５に接続するｎチャネルＭＯＳトランジスタ４
２を含む。比較回路４１は、活性制御信号／ＥＮＡに応
答して活性化され、活性化時に信号線５ｅと基準電圧Ｖ
ｒｅｆ２の比較動作を行なう。活性制御信号／ＥＮＡの
非活性時には、比較回路４１は非活性状態とされ、ＭＯ
Ｓトランジスタ４０をオフ状態とする。すなわち比較回
路４１の非活性時には、信号線５ｅの電圧調整動作は行
なわれず、また外部電源ノード１から信号線５ｅへの電
流供給動作も行なわれない。ＭＯＳトランジスタ４２
は、負荷回路７の動作時に信号線５ｅを内部電源線５に
接続する。次に動作について説明する。

【０１０３】活性制御信号ＥＮＡの非活性時には、ＭＯ
Ｓトランジスタ４２がオフ状態にあり、内部電源線５と
信号線５ｅは分離される。この状態において、信号／Ｅ
ＮＡが活性状態にあり、比較回路４１が信号線５ｅ上の
電圧と基準電圧Ｖｒｅｆ２とを比較する。信号線５ｅ上
の電圧が基準電圧Ｖｒｅｆ２よりも低い場合には、比較
回路４１の出力信号に応答してＭＯＳトランジスタ４０
がオン状態となり、外部電源ノード１から信号線５ｅへ
電流を供給し、タンク容量Ｃ１０を充電する。信号線５
ｅ上の電圧が基準電圧Ｖｒｅｆよりも高い場合には、比
較回路４１の出力信号はＨレベルとなり、ＭＯＳトラン
ジスタ４０もオフ状態とされる。これにより、タンク容
量Ｃ１０の一方電極すなわち信号線５ｅは基準電圧Ｖｒ
ｅｆ２の電圧レベル充電される。負荷回路７が、活性制
御信号ＥＮＡに応答して活性化されるとき、同様にＭＯ
Ｓトランジスタ４２がオン状態となり、内部電源線５が
信号線５ｅに接続される。これにより、負荷回路７の動
作開始時においては、タンク容量Ｃ１０に充電された電
荷が使用され、この内部電源線５上の内部電源電圧ＶＣ
Ｉの急激な電圧降下が防止される。このとき比較回路４
１は比較動作を行なっていないためまたＭＯＳトランジ
スタ４０もオフ状態のため、タンク容量Ｃ１０の一方電
極の電圧の内部電源線５上の電圧ＶＣＩと等しくなる。
負荷回路７の動作が完了すると、ＭＯＳトランジスタ４
２はオフ状態とされ、再び比較回路４１が活性状態とさ
れ、信号線５ｅの電圧レベルを基準電圧Ｖｒｅｆ２にま
で上昇させる。

【０１０４】負荷回路７の動作時においては、比較回路
３が内部電源線５上の電源電圧ＶＣＩを基準電圧Ｖｒｅ
ｆ１と比較し、その比較結果に従ってドライブトランジ
スタ２を介して外部電源ノード１から内部電源線５へ電
流を供給する。これにより電源電圧ＶＣＩは一定の基準
電圧Ｖｒｅｆ１の電圧レベルに保持されている。図３４
に示す構成に従えば、基準電圧Ｖｒｅｆ２を所定の電圧
レベルに設定することにより正確にタンク容量Ｃ１０の
充電電圧を設定することができる。なお、図３４に示す
構成において、タンク容量Ｃ１０は内部電源線５に接続
され、ＭＯＳトランジスタ４２が活性制御信号／ＥＮＡ
に応答して導通するように構成されてもよい。負荷回路
７の非活性時にタンク容量Ｃ１０をオン状態のＭＯＳト
ランジスタ４２を介して充電し、負荷回路７の活性化時
には、このタンク容量Ｃ１０を信号線５ｅから切離すよ
うにする。この構成でも同様の効果を得ることができ
る。以上のように、この発明の第３の実施例に従えば、
タンク容量を用いて、別の経路から内部電源線５を所定
の電圧レベルよりも高い電圧レベルに昇圧するように構
成したため、この昇圧電圧により蓄積された余分の電荷
（内部電源線に付随する寄生容量またはタンク容量の蓄
積電荷）を用いて負荷回路７の動作開始時に消費される
電流を供給することができ、内部電源電圧ＶＣＩの急激
な電圧降下を防止することができ、安定に内部電源電圧
ＶＣＩを供給することができる。

【０１０５】［実施例４］図３５は、この発明の第４の
実施例である半導体装置の要部の構成を示す図である。
この図３５に示す構成においては、負荷回路は特に活性
化信号を受けず、単に内部ノード上の電圧が与えられる
と活性状態とされる。図３５において、従来と同様にし
て、内部電源線５上の電圧と所定の基準電圧Ｖｒｅｆ
（基準電圧発生回路は示さず）とを比較する比較回路３
と、この比較回路３の出力信号に応答して外部電源ノー
ド１から内部電源線５へ電流を供給するｐチャネルＭＯ
Ｓトランジスタで構成されるドライブ素子２が設けられ
る。内部電源線５に対しては、さらにキャパシタ４１０
と、キャパシタ４１０の一方電極を所定期間所定電圧レ
ベルに充電する充電回路４００が設けられる。キャパシ
タ４１０の一方電極はまた内部電源線５に接続される。
充電回路４００は、図３２ないし図３４に示す構成と同
様の構成を備え、プリチャージ信号／ＰＲに応答して所
定期間キャパシタ４１０の一方電極を所定電圧レベルに
充電する。負荷回路としてのアクティブリストア回路
（Ｐセンスアンプ）４２０は、一列のメモリセルＭＣが
接続されるビット線ＢＬおよび／ＢＬの電位を差動的に
増幅する。図３５においては、ビット線対ＢＬおよび／
ＢＬにおいて、１つのメモリセルＭＣを代表的に示す。
このメモリセルＭＣは、情報を記憶するメモリキャパシ
タＭＱと、ワード線ＷＬ上の電位に応答してメモリキャ
パシタＭＱをビット線ＢＬに接続するアクセストランジ
スタＭＴを含む。アクティブリストア回路４２０は、１
対の交差結合されたｐチャネルＭＯＳトランジスタＰＱ
１およびＰＱ２を含む。ＭＯＳトランジスタＰＱ１は、
そのソースが信号線４４１に接続され、そのドレインが
ビット線ＢＬに接続され、そのゲートがビット線／ＢＬ
に接続される。ＭＯＳトランジスタＰＱ２は、そのソー
スが信号線４４１に接続され、そのドレインがビット線
／ＢＬに接続され、そのゲートがビット線ＢＬに接続さ
れる。ＭＯＳトランジスタＰＱ１およびＰＱ２の基板領
域（ウェルまたは半導体層）は外部電源ノード１から外
部電源電圧ＶＣＥを受けるように接続される。

【０１０６】ビット線ＢＬおよび／ＢＬに対しては、さ
らに、ビット線ＢＬおよび／ＢＬの電位を差動的に増幅
するセンスアンプ４３０と、スタンバイ時にビット線Ｂ
Ｌおよび／ＢＬを所定の電位ＶＢＬにプリチャージしか
つイコライズするビット線イコライズ回路４４０が設け
られる。センスアンプ４３０は、交差結合されたｎチャ
ネルＭＯＳトランジスタＮＱ１およびＮＱ２を含む。Ｍ
ＯＳトランジスタＮＱ１は、そのソースがノードＳＮに
接続され、そのドレインがビット線ＢＬに接続され、そ
のゲートがビット線／ＢＬに接続される。ＭＯＳトラン
ジスタＮＱ２は、そのソースがノードＳＮに接続され、
そのドレインがビット線／ＢＬに接続され、そのゲート
がビット線ＢＬに接続される。ビット線イコライズ回路
４４０は、イコライズ信号ＥＱに応答して導通し、ビッ
ト線ＢＬおよび／ＢＬを電気的に短絡するｎチャネルＭ
ＯＳトランジスタＮＱ３と、イコライズ信号ＥＱに応答
して所定のプリチャージ電位ＶＢＬ（内部電源電圧の１
／２）をビット線ＢＬに供給するｎチャネルＭＯＳトラ
ンジスタＮＱ４と、イコライズ信号ＥＱに応答して導通
し、プリチャージ電圧ＶＢＬをビット線／ＢＬへ伝達す
るｎチャネルＭＯＳトランジスタＮＱ５を含む。ＭＯＳ
トランジスタＮＱ１〜ＮＱ５は、その基板領域が接地電
圧を受けるように接続される。

【０１０７】センスアンプ４３０を活性化するために、
センス活性化トランジスタＮＱ６が設けられる。このセ
ンス活性化トランジスタＮＱ６は、センス活性化信号Ｓ
Ｏに応答して導通し、接地電圧ＧＮＤをノードＳＮへ伝
達する。スタンバイ時にノードＳＮおよびＳＰを中間電
圧ＶＢＬにイコライズしかつ、プリチャージするために
センスイコライズ／プリチャージ回路４５０が設けられ
る。このセンスイコライズ／プリチャージ回路４５０
は、イコライズ信号ＳＥＱに応答してノードＳＮおよび
ＳＰをプリチャージ電圧ＶＢＬの電圧レベルにプリチャ
ージしかつイコライズする。このセンスイコライズ／プ
リチャージ回路４５０は、イコライズ回路４４０と同じ
構成を備える。図３５においては、さらに、列選択ゲー
ト４４５の転送ゲートＴＧａおよびＴＧｂは、コラム選
択信号Ｙに応答してビット線ＢＬおよび／ＢＬを内部デ
ータ線ＩＯおよび／ＩＯへ接続する。このコラム選択信
号Ｙは図３５においては、１対のビット線ＢＬおよび／
ＢＬのみを選択するように示されるが、このコラム選択
信号Ｙは同時に複数の列を選択するようにされてもよ
い。またセンスアンプ４３０およびアクティブリストア
回路４２０は、２つのメモリブロックのビット線対によ
り共有されるいわゆる「シアードセンスアンプ配置」に
構成されてもよい。次にこの図３５に示す半導体装置の
動作をその動作波形図である図３６を参照して説明す
る。

【０１０８】半導体記憶装置においては、ロウアドレス
ストローブ信号／ＲＡＳがハイレベルのときには装置内
部はスタンバイ状態に維持される。この状態において
は、イコライズ信号ＥＱがハイレベルにあり、ビット線
イコライズ回路４４０はビット線ＢＬおよび／ＢＬをプ
リチャージ電圧ＶＢＬにプリチャージしかつイコライズ
している。同様に、センスイコライズ／プリチャージ回
路４５０は、ノードＳＮおよびＳＰを中間電圧ＶＢＬに
プリチャージしかつイコライズしている。充電回路４０
０は、非活性状態にあり、キャパシタ４１０の一方電極
は内部電源線５上の電圧レベルに充電されている。図３
６においては、このキャパシタ４１０のスタンバイ時の
充電電圧ＶＣＣＳが内部動作電源電圧ＶＣＣに等しい電
圧レベルであるように示される（ＶＣＩ＝ＶＣＣ）。ス
イッチング素子ＳＷａおよびセンス活性化トランジスタ
ＮＱ６はともにオフ状態にある。ロウアドレスストロー
ブ信号／ＲＡＳが活性状態のローレベルに立下がると、
メモリサイクルが始まる。この信号／ＲＡＳの活性化に
応答して所定期間の間プリチャージ信号／ＰＲが活性状
態のローレベルとされ、充電回路４００が外部電源ノー
ド１から電流をキャパシタ４１０へ供給し、これにより
キャパシタ４１０の一方電極の電圧ＶＣＣＳが内部電源
電圧ＶＣＣよりも高くなる。またイコライズ信号ＥＱお
よびＳＥＱがともに非活性状態とされ、ビット線イコラ
イズ回路４４０およびセンスイコライズ／プリチャージ
回路４５０は非活性状態とされる。これによりビット線
ＢＬおよび／ＢＬはプリチャージ電圧ＶＢＬでフローテ
ィング状態とされ、またノードＳＮおよびＳＰもプリチ
ャージ電圧ＶＢＬでフローティング状態とされる。

【０１０９】次いで信号／ＲＡＳの活性化に応答して、
図示しない回路により、アドレス信号のデコードが行な
われ、ワード線選択動作が行なわれる。選択されたワー
ド線ＷＬの電位が図示しないワード線ドライブ回路によ
りハイレベルに上昇する。図３６においては、選択ワー
ド線ＷＬの電圧レベルが内部電源電圧ＶＣＣよりも高い
高電圧Ｖｐｐにまで昇圧される場合が一例として示され
る。ワード線ＷＬが選択状態とされ、その電位がハイレ
ベルとなると、メモリセルＭＣのアクセストランジスタ
ＭＴがオン状態とされ、メモリキャパシタＭＱに格納さ
れた電荷がビット線ＢＬ（または／ＢＬ）に伝達され、
ビット線ＢＬおよび／ＢＬに電位差が生じる。図３６に
おいては、メモリキャパシタＭＱにローレベルの情報が
格納されており、ビット線ＢＬの電位がプリチャージ電
圧ＶＢＬから低下する状態が一例として示される。充電
回路４００によるキャパシタ４１０の充電動作が完了す
ると、内部電源線５の放電により、このキャパシタ４１
０の充電電圧ＶＣＣＳは徐々に低下する。ビット線ＢＬ
および／ＢＬの電位差が十分に拡大されると（信号／Ｒ
ＡＳが活性状態となってから所定時間経過後に）、セン
ス活性化信号／ＳＯおよびＳＯが活性状態とされる。こ
れらのセンス活性化信号／ＳＯおよびＳＯは信号／ＲＡ
Ｓに応答して活性状態とされる。これによりスイッチン
グ素子ＳＷａおよびセンス活性化トランジスタＮＱ６が
ともにオン状態となり、ノードＳＰの充電およびノード
ＳＮの放電が行なわれる。キャパシタ４１０の一方電極
の電圧ＶＣＣＳは内部動作電源電圧ＶＣＣよりも高い電
圧レベルにあり、スイッチングトランジスタＳＷａがオ
ン状態となったときに内部電源線５上の電圧ＶＣＩ（Ｖ
ＣＣ）の変動を抑制し、高速でノードＳＰの電位を上昇
させる。すなわち、内部電源線５上の電位低下はこのキ
ャパシタ４１０からの充電電荷により補償され、内部電
源線５上の電圧ＶＣＩの低下が抑制される。ノードＳＰ
の電圧レベルが上昇すると、アクティブリストア回路４
２０においては、低電位のビット線ＢＬの電位をゲート
に受けるＭＯＳトランジスタＰＱ２のコンダクタンスが
ＭＯＳトランジスタＰＱ１のそれよりも大きくなり、ビ
ット線／ＢＬがこのトランジスタＰＱ２を介してノード
ＳＰから電流を供給されその電位が電源電圧レベルにま
で上昇する。このとき、キャパシタ４１０の電位が内部
電源電圧ＶＣＣレベルにまで低下しても、このときには
ドライブ素子２を介して電流が内部電源線へ供給され、
ノードＳＰの電圧レベルが内部電源電圧ＶＣＣレベルに
維持される。

【０１１０】一方、センスアンプ４３０においては、ノ
ードＳＮが接地電圧ＧＮＤレベルにまで放電されると、
高電位のビット線／ＢＬの電位をゲートに受けるＭＯＳ
トランジスタをＮＱ１のコンダクタンスがＭＯＳトラン
ジスタＮＱ２のそれよりも大きくなるため、ビット線Ｂ
ＬはトランジスタＮＱ１を介して接地電圧レベルにまで
放電される。ビット線ＢＬおよび／ＢＬが内部電源電圧
ＶＣＣおよび接地電圧ＧＮＤレベルに駆動されると、列
選択信号Ｙがハイレベルの活性状態とされ、このビット
線ＢＬおよび／ＢＬが内部データ線ＩＯおよび／ＩＯに
それぞれ列選択ゲート４４５を介して接続される。その
後、図示しない回路によりメモリセルのデータの書込／
読出が行なわれる。メモリサイクルが完了すると、信号
／ＲＡＳがハイレベルとなり、ワード線ＷＬが非選択状
態とされ、センス活性化信号ＳＯおよび／ＳＯが非活性
状態とされる。この後、ビット線イコライズ信号ＥＱが
活性状態のハイレベルとされ、またセンスイコライズ／
プリチャージ回路４５０もイコライズ信号ＳＥＱにより
活性状態とされ、ノードＳＰおよびＳＮならびにビット
線ＢＬおよび／ＢＬがプリチャージ電圧ＶＢＬにプリチ
ャージされかつイコライズされる。これにより１つのメ
モリサイクルが完了する。

【０１１１】上述のように、アクティブリストア回路４
２０の動作開始時において、ノードＳＰの電圧レベルを
内部電源電圧ＶＣＣ以上に昇圧した場合、内部電源電圧
ＶＣＣを用いる場合に比べて、そのノードＳＰの電圧レ
ベルの立上がり速度を速くすることができる。この場
合、内部電源電圧ＶＣＣを用いる場合に比べてアクティ
ブリストア回路４２０において、低電位のビット線の電
位（図３６に示す場合には、ビット線ＢＬ）をゲートに
受けるＭＯＳトランジスタ（ＰＱ２）のゲート−ソース
間電圧が大きくなり、そのコンダクタンスが大きくさ
れ、一方、ＭＯＳトランジスタＰＱ１は、そのゲートと
ソースの電圧差が小さくされ、そのコンダクタンスが小
さくなる。トランジスタＰＱ１およびＰＱ２のコンダク
タンスの差が大きくされ、応じてアクティブリストア回
路動作時における充電すべきビット線へ供給する電流を
内部電源電圧ＶＣＣを用いる場合に比べて大きくするこ
とができ、高速でリストア動作を行なうことができる。
キャパシタ４１０の静電容量は、このキャパシタ４１０
が駆動すべき信号線（センスアンプ駆動信号線）に付随
する負荷容量（ビット線容量）とキャパシタ４１０の充
電電位とから決定することができる。

【０１１２】［変更例１］図３７は、この発明の第４の
実施例の第１の変更例の構成を示す図である。図３７に
おいては、内部電源線５とノードＳＰとの間にスイッチ
ング素子ＳＷｂがさらに設けられる。ノードＳＰは、ま
た図３５に示す構成と同様、スイッチング素子ＳＷａを
介してキャパシタ４１０の一方電極ノードに接続され
る。充電回路４１１は、キャパシタ４１０の一方電極を
常時充電していてもよく、また図３５に示すように、所
定の期間のみ充電を行なうように構成されてもよい。こ
の充電回路４１１の充電電位は、外部電源電圧ＶＣＥレ
ベルであってもよく、また内部電源電圧ＶＣＣレベルよ
りも低い電圧レベルであってもよい。ノードＳＰの充電
を補助する電圧レベルに充電されていればよい。次に動
作について簡単にその動作波形図である図３８を参照し
て説明する。ここで、図３８においては、単にセンス動
作時における波形図のみを示す。キャパシタ４１０の一
方電極は充電回路４１１により所定の電圧レベル（正の
電圧レベル）に充電されている。センス活性化信号／Ｓ
Ｏａが所定期間活性状態のローレベルとなると、スイッ
チ素子ＳＷａがオン状態とされ、キャパシタ４１０の一
方電極がノードＳＰに接続される。これにより、ノード
ＳＰは、そのプリチャージ電位ＶＢＬからキャパシタ４
１０の充電電位によりその電位が少し上昇し、このノー
ドＳＰの電位上昇に伴って、ビット線対ＢＬおよび／Ｂ
Ｌのうち高電位のビット線電位が少し上昇する。この
後、センス活性化信号／ＳＯｂが活性状態のローレベル
とされ、スイッチ素子ＳＷｂがオン状態とされ、内部電
源線５がノードＳＰに接続される。これにより、ノード
ＳＰはドライブ素子２および比較回路３による電流制御
経路により電源電圧ＶＣＣレベルにまで充電される。こ
のドライブ素子２からの充電動作により、ノードＳＰは
最終的に内部電源電圧ＶＣＣレベルにまで上昇する。

【０１１３】図３８に示すように、リストア回路の動作
時において、まずキャパシタ４１０の充電電位によりノ
ードＳＰを充電し、次いで内部電源線５をノードＳＰに
接続することにより、このスイッチング素子ＳＷｂのオ
ン状態移行時における内部電源線５の電圧変動を十分に
小さくすることができ、安定にリストア動作を行なうこ
とができる。このセンス活性化信号／ＳＯａおよび／Ｓ
Ｏｂは同じタイミングで活性状態とされてもよい。リス
トア動作時におけるノードＳＰの電位上昇時に内部電源
線５からの電流供給のみならずキャパシタ４１０からの
充電電荷を合わせて供給することにより、内部電源線５
上の電圧レベルの低下を抑制することができ、高速でノ
ードＳＰを所定の電圧レベルへ駆動することができ、高
速でリストア動作を行なうことができる。なお、図３６
に破線の波形図で示すように、充電回路４００の充電動
作期間はリストア回路の動作期間と重なり合うようにし
てもよい。すなわちリストア動作時においても充電回路
４００からノードＳＰが充電されるため、より高速でノ
ードＳＰの電位を所定の電圧レベルにまで上昇させるこ
とができ、応じて充電されるべきビット線に対して設け
られたＭＯＳトランジスタのゲート−ソース間電位差を
十分大きくすることができ、高速で充電すべきビット線
を充電することができる。

【０１１４】以上のように、この発明の第４の実施例に
従えば、リストア回路の動作時、そのノードをキャパシ
タの充電電荷により電位を上昇させるように構成したた
め、ドライブ素子２および比較回路３の応答に遅れが生
じる場合においても、内部電源線５上の電圧低下を十分
に抑制することができ、安定かつ高速にリストア回路の
制御ノードを所定電圧レベルへ上昇させることができ、
高速かつ安定に動作するリストア回路を実現することが
できる。 ［実施例５］図３９は、この発明の第５の実施例である
半導体装置の要部の構成を示す図である。この図３９に
示す構成においては、リストア回路４２０に含まれるｐ
チャネルＭＯＳトランジスタＰＱ１およびＰＱ２の基板
領域（ウェルまたは半導体層）は充電回路４００の出力
電圧を受けるように接続される。ノードＳＰは、スイッ
チング素子ＳＷｃを介して内部電源線５に接続される。
他の構成は、図３５に示すもの同じであり、対応する部
分には同一の参照番号を付す。次にこの図３９に示す装
置の動作をその動作波形図である図４０を参照して説明
する。スタンバイサイクルにおいては、信号／ＲＡＳは
ハイレベルの非活性状態にあり、第４の実施例と同様の
状態に各信号が設定される。この状態においては、アク
ティブリストア回路４２０のＭＯＳトランジスタＰＱ１
およびＰＱ２の基板領域は内部電源線５上の電圧ＶＣＩ
（内部電源電圧ＶＣＣ）レベルに充電される。

【０１１５】信号／ＲＡＳが活性状態のローレベルとな
り、アクティブサイクルが始まると、まず充電回路４０
０が、プリチャージ信号／ＰＲに応答して活性化され、
所定期間内部電源電圧ＶＣＣよりも高い電圧を出力す
る。これによりアクティブリストア回路４２０のＭＯＳ
トランジスタＰＱ１およびＰＱ２の基板領域が電源電圧
ＶＣＣよりも高い電圧レベルに充電され、これらＭＯＳ
トランジスタＰＱ１およびＰＱ２の基板バイアスがより
深い状態に設定される。次いでメモリセル選択動作が行
なわれ、選択ワード線ＷＬ上の電位が高電圧Ｖｐｐレベ
ルに立上がると、ビット線ＢＬおよび／ＢＬにこのメモ
リセルＭＣが記憶するデータに応じた電位差が生じる。
図４０においては、ビット線ＢＬにローレベルの電圧が
伝達される状態が一例として示される。次いでセンス活
性化信号／ＳＯが活性状態のローレベルとされ、スイッ
チング素子ＳＷｃがオン状態とされる。これにより、ノ
ードＳＵＢとＳＰが相互接続される。ＭＯＳトランジス
タＰＱ１およびＰＱ２の基板領域に格納された電荷がノ
ードＳＵＢおよびスイッチング素子ＳＷｃを介してノー
ドＳＰへ伝達される。これにより、基板領域に格納され
ていた充電電荷がノードＳＰへ伝達され、このノードＳ
Ｐは、内部電源線５からの電流供給と基板領域からの充
電電荷の供給とに従ってその電圧レベルが上昇する。こ
れにより、内部電源線５上の電圧レベルの低下を抑制す
ることができ、ドライブ素子２および比較回路３の応答
の遅れを補償することができる。このリストア回路４２
０の動作開始時においては、ノードＳＵＢから高電圧が
ノードＳＰへ伝達されるため、ノードＳＰの電圧上昇速
度は早くなり、ＭＯＳトランジスタＰＱ１，ＰＱ２のソ
ース電位が高くされたことと等価となる。したがって、
実施例４の場合と同様、ビット線を充電すべきＭＯＳト
ランジスタのコンダクタンスは他方のＭＯＳトランジス
タのそれよりも相対的に十分大きくされ、高速で充電す
べきビット線を充電することができる。

【０１１６】図４０においては、この基板ノードＳＵＢ
が、充電回路４００の充電完了後、ノードＳＰに接続さ
れ、その電位が低下する状態が示される。このように、
アクティブリストア回路のＭＯＳトランジスタＰＱ１お
よびＰＱ２の基板領域を容量として利用し、この容量の
充電電荷を用いてアクティブリストア回路のノードＳＰ
の電位上昇時に利用することにより、内部電源線５上の
電位低下を抑制して高速でノードＳＰを所定の電圧レベ
ルへ駆動することができる。また、この充電回路４００
による充電期間はプリチャージ信号／ＰＲの活性期間の
みであり、したがって充電回路４００が外部電源ノード
１から電流を供給されて充電動作を行なったとしても、
その充電動作は所定期間のみ行なわれるため、ノードＳ
Ｐが内部電源電圧ＶＣＣレベル以上に昇圧されることは
ない。また、スイッチング素子ＳＷｃのオン状態のとき
には、アクティブリストア回路においてＭＯＳトランジ
スタＰＱ１およびＰＱ２のソースおよび基板領域が同じ
電位とされるため、ＭＯＳトランジスタＰＱ１およびＰ
Ｑ２は最も低いしきい値電圧の絶対値の状態で増幅動作
を行なうことができ、高速に充電動作を行なわせること
ができる。また、基板バイアスを深くすることにより、
そのしきい値電圧の絶対値が大きくなるため、アクティ
ブリストア回路４２０のＭＯＳトランジスタＰＱ１およ
びＰＱ２のコンダクタンスは内部電源電圧ＶＣＣが基板
領域へ印加される場合に比べて大きくなり、その動作開
始時における増幅動作速度を遅くすることができ、応じ
てセンスアンプの感度を高くすることができ（微小電位
が緩やかに増幅される）、正確に動作するアクティブリ
ストア回路を実現することができる。

【０１１７】なお図４０において破線で示すように、充
電回路４００に対するプリチャージ信号／ＰＲはセンス
活性化信号ＳＯおよび／ＳＯが活性状態となった後も充
電（プリチャージ動作）が行なわれるように構成されて
もよい。この場合、より高速でノードＳＰを所定の電圧
レベルへ駆動することができる。 ［変更例１］図４１は、この発明の第５の実施例の第１
の変更例の構成および動作を示す図である。図４１
（ａ）において、充電回路４００は、プリチャージ信号
／ＰＲに応答して所定期間のみプリチャージ動作を行な
う。アクティブリストア回路に含まれるＭＯＳトランジ
スタＰＱ１およびＰＱ２（図４１（ａ）には示さず）の
基板領域ＳＵＢは内部電源ノード５に接続される。すな
わち基板領域ＳＵＢは、充電回路４００の充電動作時、
内部電源線５上の電圧ＶＣＩよりも高い電圧レベルにプ
リチャージされる。内部電源線５とアクティブリストア
回路のノードＳＰの間にスイッチング素子ＳＷｅが配置
され、ノードＳＰと基板領域ＳＵＢの間にスイッチング
素子ＳＷｆが配置される。スイッチング素子ＳＷｅはセ
ンス活性化信号／ＳＯに応答して導通し、スイッチング
素子ＳＷｆはこのセンス活性化信号／ＳＯより速いタイ
ミングで活性状態とされる信号／ＳＯａにより導通状態
とされる。次に、図４１（ｂ）に示す動作波形図を参照
して動作について簡単に説明する。

【０１１８】スタンバイ時においては、スイッチング素
子ＳＷｅおよびＳＷｆはともにオフ状態にあり、基板領
域ＳＵＢは内部電源線５上の電源電圧レベルに充電され
ている。アクティブサイクルが始まると、まずプリチャ
ージ信号／ＰＲが活性状態とされ、充電回路４００が動
作し、基板領域ＳＵＢを所定電圧レベルに充電する。次
いで、信号／ＳＯａが活性状態となり、スイッチング素
子ＳＷｆがオン状態となり、基板領域ＳＵＢがノードＳ
Ｐに接続される。これにより基板領域ＳＵＢに充電され
た電荷がノードＳＰへ伝達され、ノードＳＰの電位が上
昇する。このとき基板領域ＳＵＢとノードＳＰは相互接
続されるため、アクティブリストア回路に含まれるＭＯ
Ｓトランジスタのソースおよび基板領域は同一電位とさ
れ、基板効果がなくなり、最も小さなしきい値電圧の絶
対値でアクティブリストア回路のＭＯＳトランジスタが
動作する。次いでセンス活性化信号／ＳＯが活性状態と
され、内部電源線５がノードＳＰに接続され、ノードＳ
Ｐは内部電源線５上の電圧レベルにまでその電位が上昇
する。基板領域の静電容量がノードＳＰに付随する容量
（ビット線容量）よりも小さく、ノードＳＰの電位がこ
の基板領域ＳＵＢからの充電電荷により十分上昇しない
場合においても、内部電源線５上へドライブ素子２を介
して与えられる電流により、ノードＳＰの電圧は所定の
電圧レベルにまで上昇する。

【０１１９】基板領域にはこのアクティブリストア回路
がすべて形成されるため（複数のビット線対それぞれに
対応してアクティブリストア回路が設けられている）こ
の基板領域は比較的大きな面積となり、基板領域の容量
は十分大きな値を持つことができる。ノードＳＰをこの
アクティブリストア回路の動作時に十分にその充電電荷
を供給して電圧レベルを上昇させることができる。ノー
ドＳＰの基板領域ＳＵＢからの充電電荷により上昇する
電圧レベルはノードＳＰに付随する容量と基板領域ＳＵ
Ｂの容量とにより決定される。この図４１に示す構成に
おいても、内部電源線５上の電圧低下を抑制して確実に
内部ノードＳＰを所定電圧レベルにまで駆動することが
できる。 ［変更例２］図４２は、この第５の実施例の第２の変更
例の構成および動作を示す図である。図４２（ａ）にお
いて、この発明の第５の実施例の第２の変更例の構成に
おいては、充電回路４００の出力ノード（基板領域ＳＵ
Ｂ）と内部電源線５の間にロウアドレスストローブ信号
ＲＡＳへ非活性化時に導通状態となるスイッチング素子
ＳＷｇがさらに設けられる。他の構成は図４１（ａ）に
示す構成と同じである。スイッチング素子ＳＷｇはスタ
ンバイサイクル時においてのみオン状態とされる。充電
回路４００はプリチャージ信号／ＰＲに応答して所定期
間のみプリチャージ動作を行なう。次に動作についてそ
の動作波形図である図４２（ｂ）を参照して説明する。

【０１２０】スタンバイサイクルにおいては、信号ＲＡ
Ｓはローレベルにあり、スイッチング素子ＳＷｇがオン
状態、一方、センス活性化信号／ＳＯおよび信号／ＳＯ
ａは非活性状態のハイレベルにあり、スイッチング素子
ＳＷｅおよびＳＷｆはオフ状態にある。この状態におい
ては、基板領域ＳＵＢは内部電源線５上の電源電圧ＶＣ
Ｃレベルに充電される。アクティブサイクルが始まる
と、信号ＲＡＳが活性状態のハイレベルとなり、スイッ
チング素子ＳＷｇがオフ状態とされる。この信号ＲＡＳ
の活性化に応答してプリチャージ信号／ＰＲが活性状態
のローレベルとされ、充電回路４００が動作し、基板領
域ＳＵＢを所定の電圧レベルにまで充電する。次いで信
号／ＳＯａが活性状態のローレベルとされ、基板領域Ｓ
ＵＢとノードＳＰとが相互接続される。これにより、基
板領域ＳＵＢからノードＳＰへ充電電荷が流れ、ノード
ＳＰの電位が上昇する。次いで信号／ＳＯが活性状態の
ローレベルとされスイッチング素子ＳＷｅがオン状態と
される。これにより、ノードＳＰがドライブ素子２から
電流を供給され、その電位が高速でハイレベルへと立上
がる。この場合においても、同様の効果を得ることがで
きる。このときまた基板領域ＳＵＢの充電時において
は、内部電源線５の充電は行なわれないため、効率的に
基板領域ＳＵＢを所定電圧レベルに充電することができ
る。

【０１２１】なお充電回路４００としては、先に図２８
ないし３２に示す充電回路を利用することができ、充電
回路４００は、基板領域ＳＵＢを外部電源ノード１へ与
えられる電源電圧レベルにまで充電するように構成され
てもよい。また単に充電回路４００は外部電源ノードに
接続される抵抗素子であってもよい。以上の様に、この
実施例５においてはアクティブリストア回路に含まれる
ＭＯＳトランジスタの基板領域を容量として利用し、こ
の容量の充電電荷を用いてアクティブリストア回路の動
作時におけるノード電位を上昇させるように構成したた
め内部電源線５の電圧変動を抑制することができ、高速
かつ安定にアクティブリストア回路のノードを所定電圧
レベルへ駆動することができ、応じて高速かつ安定に動
作するアクティブリストア回路を実現することができ
る。 ［実施例６］図４３は、この発明の第６の実施例である
半導体装置の要部の構成およびその動作を示す図であ
る。図４３（ａ）において、外部電源ノード１と基板領
域（アクティブリストア回路に含まれるＭＯＳトランジ
スタの基板領域）ＳＵＢの間に、ロウアドレスストロー
ブ信号ＲＡＳに応答して導通するスイッチングトランジ
スタＳＷｈが設けられる。内部電源線５は基板領域ＳＵ
Ｂには接続されない。基板領域ＳＵＢとアクティブリス
トア回路のノードＳＰとの間には、信号／ＳＯａに応答
して導通するスイッチング素子ＳＷｆが配置され、内部
電源線５とノードＳＰの間にセンス活性化信号／ＳＯに
応答して導通するスイッチング素子ＳＷｅが配置され
る。スイッチング素子ＳＷｈは、信号ＲＡＳがハイレベ
ルのときにオン状態とされ、信号ＲＡＳがローレベルの
ときにオン状態とされる。すなわち、スイッチング素子
ＳＷｈはスタンバイサイクルにおいてオン状態とされ
る。次に動作についてその動作波形図である図４３
（ｂ）を参照して説明する。

【０１２２】スタンバイサイクル時においては信号ＲＡ
Ｓがローレベルであり、スイッチング素子ＳＷｈがオン
状態となり、基板領域ＳＵＢは外部電源ノード１へ与え
られる外部電源電圧ＶＣＥレベルに充電される。スイッ
チング素子ＳＷｅおよびＳＷｆはともにオフ状態にあ
る。アクティブサイクルが始まると、信号ＲＡＳがハイ
レベルとなり、スイッチング素子ＳＷｈがオフ状態とさ
れる。この信号ＲＡＳがハイレベルになり、アクティブ
サイクルが始まると、所定期間経過後信号／ＳＯａがロ
ーレベルの活性状態となり、スイッチング素子ＳＷｆが
オン状態となり、基板領域ＳＵＢがノードＳＰに接続さ
れ、ノードＳＰの電位がそのプリチャージ電位（中間電
位）から上昇する。これによりアクティブリストア動作
が緩やかに開始される。ノードＳＰの電位上昇に従って
基板領域ＳＵＢの電位が低下する。このノードＳＰと基
板領域ＳＵＢは相互接続されており、ほぼ同じ速度で基
板領域ＳＵＢの電位低下とノードＳＰの電位上昇とが生
じる。リストア動作開始時、アクティブリストア回路の
ＭＯＳトランジスタの基板バイアスは深くされており、
そのチャネル抵抗が基板効果により大きくなり緩やかな
増幅動作が行なわれる。

【０１２３】次いで、センス活性化信号／ＳＯがローレ
ベルの活性状態とされ、スイッチング素子／ＳＯがオン
状態となり、ノードＳＰへは内部電源線５から電流が供
給され、その電位が内部電源線５上の電源電圧ＶＣＩ
（内部動作電源電圧ＶＣＣ）レベルに復帰する。このス
イッチング素子ＳＷｅを介しての電流供給は、またスイ
ッチング素子ＳＷｆを介して基板領域ＳＵＢに対して行
なわれているため、基板領域ＳＵＢの電位は同様内部電
源ＶＣＣレベルとなる。この状態においてアクティブリ
ストア動作が行なわれる。この場合においても、先の第
２の実施例の場合と同様、高電位のビット線を充電すべ
きＭＯＳトランジスタのコンダクタンスとそうでないＭ
ＯＳトランジスタのコンダクタンスとの差が十分大きく
され、比較的高速で充電すべきビット線の電位が上昇す
る。またこのとき、アクティブリストア回路において、
ＭＯＳトランジスタＰＱ１およびＰＱ２（図３９参照）
のソースおよび基板領域は同一電位とされており、基板
効果の影響を受けることなく、小さな絶対値のしきい値
電圧によりこれらのＭＯＳトランジスタが動作してお
り、高速でリストア動作を行なうことができる。１つの
動作サイクルが完了すると、信号ＲＡＳがローレベルへ
立下がり、次いで信号／ＳＯａおよび／ＳＯがハイレベ
ルの活性状態とされる。スイッチング素子ＳＷｈがオン
状態となり、再び基板領域ＳＵＢが外部電源電圧ＶＣＥ
レベルに充電される。

【０１２４】この第６の実施例のように、アクティブリ
ストア回路のＭＯＳトランジスタの基板領域を外部電源
電圧レベルとすることにより、何ら余分の充電回路を設
けることなく容易に基板領域を充電することができ、高
速かつ安定に動作するアクティブリストア回路を実現す
ることができる。以上のように、この第６の実施例の構
成に従えば、スタンバイサイクル時にアクティブリスト
ア回路の構成要素であるＭＯＳトランジスタの基板領域
を外部電源電圧レベルにプリチャージしておき、アクテ
ィブリストア回路の動作時にはその基板領域に充電され
た電荷をアクティブリストア回路の活性化ノードへ伝達
するように構成しているため、このノード電位を高速で
かつ正確に上昇させることができ、高速かつ安定に動作
するアクティブリストア回路を得ることができる。 ［実施例７］図４４は、この発明の第７の実施例である
半導体装置の要部の構成を示す図である。図４４におい
ては、一列のメモリセルに関連する部分すなわち１つの
センスアンプに関連する部分の構成のみを示す。図４４
においてアクティブリストア回路４２０は、交差結合さ
れたｐチャネルＭＯＳトランジスタＰＱ３およびＰＱ４
を含む。これらのＭＯＳトランジスタＰＱ３およびＰＱ
４の基板領域へは外部電源ノード１から外部電源電圧Ｖ
ＣＥが供給される。

【０１２５】ビット線イコライズ回路４４０は、図３９
に示す構成と同様、ｎチャネルＭＯＳトランジスタＮＱ
３、ＮＱ４およびＮＱ５を含む。これらのＭＯＳトラン
ジスタＮＱ３〜ＮＱ５の基板領域は接地電圧ＧＮＤを受
けるように接続される。センスアンプ４３０は、ビット
線ＢＬおよび／ＢＬの間に交差結合されたｎチャネルＭ
ＯＳトランジスタＮＱ７およびＮＱ８を含む。これらＭ
ＯＳトランジスタＮＱ７およびＮＱ８の基板領域はノー
ドＶＳＷに接続される。ノードＶＳＷと接地電圧供給ノ
ードとの間にプリチャージ信号φＰの活性化時導通状態
となるスイッチング素子ＳＷｉが配置される。ノードＶ
ＳＷとノードＳＮの間には、信号ＳＯｂの活性化時に導
通状態とされるスイッチング素子ＳＷｊが配置される。
ノードＳＮと接続電圧供給ノードとの間には、信号ＳＯ
ａの活性化時に導通状態となるスイッチング素子ＳＷｋ
が配置される。またビット線対ＢＬおよび／ＢＬには、
列選択信号Ｙに応答してビット線ＢＬおよび／ＢＬを内
部データ線ＩＯおよび／ＩＯへ接続する列選択ゲート４
４５が配置される。この列選択ゲート４４５は、列選択
信号Ｙに応答して導通する転送ゲートＴＧａおよびＴＧ
ｂを含む。ビット線イコライズ回路４４０および列選択
ゲート４４５の構成は、先に図３９に示したものと同じ
である。次に、この図４４に示す構成の動作について、
その動作波形図である図４５を参照して説明する。

【０１２６】スタンバイサイクル時においては、ロウア
ドレスストローブ信号／ＲＡＳはハイレベルの非活性状
態にあり、応じてビット線イコライズ信号ＥＱはＨレベ
ル（高電圧Ｖｐｐレベル）にあり、ビット線イコライズ
回路４４０のＭＯＳトランジスタＮＱ３〜ＮＱ５がすべ
てオン状態にあり、ビット線ＢＬおよび／ＢＬは中間電
圧ＶＢＬにプリチャージされかつイコライズされてい
る。アクティブリストア回路４２０のノードＳＰおよび
センスアンプ４３０のノードＳＮは同様、図示しないイ
コライズ／プリチャージ回路により中間電圧ＶＢＬにプ
リチャージされかつイコライズされている。センスアン
プ４３０のＭＯＳトランジスタＮＱ７およびＮＱ８の基
板領域ＶＳＷは、先のサイクルにおいて接地電圧ＧＮＤ
レベルにプリチャージされている。アクティブサイクル
が始まるとき、信号／ＲＡＳがローレベルの活性状態と
される。これに応答して、信号φＰがハイレベルの活性
状態となり、スイッチング素子ＳＷｉがオン状態とされ
る。これにより基板領域ＶＳＷは接地電圧ＧＮＤレベル
に確実にプリチャージされる。このときまたビット線イ
コライズ信号ＥＱがローレベルの非活性状態となり、ビ
ット線イコライズ回路４４０のＭＯＳトランジスタＮＱ
３〜ＮＱ５がすべてオフ状態とされる。

【０１２７】図示しない経路により、ワード線選択動作
が行なわれ、選択ワード線ＷＬが高電圧Ｖｐｐレベルに
まで昇圧される。これにより、ワード線ＷＬに接続され
るメモリセルＭＣの記憶する情報に従ってビット線ＢＬ
および／ＢＬに電位差が生じる。図４５においては、ビ
ット線ＢＬへは、ローレベルの情報が読出された状態が
一例として示される。次いで、センス活性化信号ＳＯｂ
がまずハイレベルの活性状態とされ、スイッチング素子
ＳＷｊがオン状態とされる。これにより基板領域ＶＳＷ
がセンスアンプ４３０のノードＳＮに接続されノードＳ
Ｎの電圧レベルがプリチャージレベルのＶＢＬから徐々
に低下する。このノードＳＮの電位低下は、基板領域Ｖ
ＳＷからの電荷（電子）の供給により行なわれており、
応じて基板領域ＶＳＷの電位が上昇する。次いで、第２
のセンス活性化信号ＳＯａがハイレベルの活性状態とな
り、スイッチング素子ＳＷｋがオン状態とされ、接地電
圧ＧＮＤがノードＳＮへ与えられる。これにより、セン
スアンプ４３０のノードＳＮの電圧レベルが急速に低下
する。スイッチング素子ＳＷｋのみを介して接地電圧Ｇ
ＮＤを供給する構成と比べて、キャパシタとして、ＭＯ
ＳトランジスタＮＱ７およびＮＱ８の基板領域を用い、
そこに格納された電荷を利用してノードＳＮを接地電圧
レベルへ駆動しているため、高速でセンスアンプ４３０
のノードＳＮを所定の接地電圧レベルへ駆動することが
できる。このとき、センスアンプ４３０において、スイ
ッチング素子ＳＷｊを介して基板領域ＶＳＷとソース
（ノードＳＮ）とが相互接続され、同一電位となるた
め、これらＭＯＳトランジスタＮＱ７およびＮＱ８のし
きい値電圧は、基板効果の影響がなくなり、最小値とな
り、高速で放電すべきビット線を接地電圧レベルへ放電
することができる。ノードＳＮは、基板領域ＶＳＷの容
量がこのノードＳＮに付随する容量（ビット線容量）よ
りも小さい場合においても、スイッチング素子ＳＷｋを
介して接地電圧ＧＮＤレベルへ確実に放電される。これ
により、接地電圧のセンス動作開始時における浮き上が
りを防止し、確実にセンス動作を行なうことができる。

【０１２８】メモリサイクルが完了すると、信号／ＲＡ
Ｓがハイレベルへ立上がり、ワード線ＷＬの電位が非選
択状態の接地電圧レベルへ低下する。次いで、まず信号
ＳＯｂがローレベルとされ、スイッチング素子ＳＷｊが
オフ状態とされる。基板領域ＶＳＷは、既に接地電圧Ｇ
ＮＤレベルに充電されている。次いで活性化信号ＳＯａ
がローレベルの非活性状態となり、スイッチング素子Ｓ
Ｗｋがオフ状態とされる。なお図４５に示す波形図にお
いては、プリチャージ信号φＰは、センス動作時におい
てもハイレベルの活性状態とされている。このとき、充
電信号φＰがローレベルの活性状態となった後にセンス
活性化信号ＳＯｂおよびＳＯａが活性状態とされる構成
が利用されてもよい。なお、アクティブリストア回路の
ノードＳＰの電位は、先の実施例２において説明したも
のと同様であり、図示しない経路によりセンス活性化信
号が発生され、このノードＳＰは内部電源電圧ＶＣＣレ
ベルにまで上昇する。 ［変更例１］図４６は、この発明の第７の実施例の第１
の変更例の構成を示す図である。図４６に示す構成にお
いては、センスアンプ４３０のＭＯＳトランジスタＮＱ
７およびＮＱ８の基板領域ＶＳＷへは、スイッチング素
子ＳＷｍを介してＶｂｂ発生回路４６０からの負電圧Ｖ
ｂｂが供給される。スイッチング素子ＳＷｍは、そのゲ
ートにプリチャージ信号φＰＲを受ける。このプリチャ
ージ信号φＰＲは、そのハイレベルが内部電源電圧ＶＣ
Ｃレベル、そのローレベルが負電圧Ｖｂｂレベルであ
る。他の構成は図４４に示す構成と同じであり、対応す
る部分には同じ参照番号を付す。次に、図４６に示す構
成の動作を、その動作波形図である図４７を参照して説
明する。

【０１２９】スタンバイサイクルにおいては、信号ＳＯ
ａ、ＳＯｂおよびφＰＲはすべてローレベルの非活性状
態にあり、スイッチング素子ＳＷｋ、ＳＷｊおよびＳＷ
ｍはオフ状態にある。基板領域ＶＳＷは、先のサイクル
において接地電圧ＧＮＤレベルにプリチャージされてい
る。ビット線イコライズ回路４４０は、ハイレベルのイ
コライズ信号ＥＱに応答して活性化されてビット線ＢＬ
および／ＢＬを中間電圧ＶＢＬにプリチャージしかつイ
コライズしている。またアクティブリストア回路４２０
においては、ノードＳＰは中間電圧ＶＢＬにプリチャー
ジされ、またセンスアンプ４３０のノードＳＮも中間電
圧ＶＢＬにプリチャージされている。信号／ＲＡＳがロ
ーレベルの活性状態となると、アクティブサイクルが始
まる。この信号／ＲＡＳの立下がりに応答して、プリチ
ャージ信号φＰＲがローレベルからハイレベルへ立上が
り、Ｖｂｂ発生回路４６０の発生する負電圧Ｖｂｂがセ
ンスアンプ４３０の基板領域ＶＳＷへ供給される。これ
により、基板領域ＶＳＷは接地電圧ＧＮＤレベルから負
電圧Ｖｂｂレベルに充電される。またこのときイコライ
ズ信号ＥＱが非活性状態のローレベルとされ、ビット線
イコライズ回路４４０が非活性状態とされ、ビット線Ｂ
Ｌおよび／ＢＬはプリチャージ電圧ＶＢＬでフローティ
ング状態とされる。

【０１３０】選択ワード線ＷＬの電位が高電圧Ｖｐｐレ
ベルにまで上昇し、ビット線ＢＬおよび／ＢＬの電位差
が拡大されると、センス活性化信号ＳＯｂおよびＳＯａ
が順次活性状態のハイレベルとされる（信号／ＲＡＳに
応答して所定期間経過後に活性状態とされる）。これに
よりまずスイッチング素子ＳＷｊがオン状態とされ、基
板領域ＶＳＷの負電圧ＶｂｂがノードＳＮへ伝達され、
ノードＳＮの電圧レベルはその中間電圧ＶＢＬから接地
電位レベル方向へ低下する。センスノードＳＮへは基板
領域ＶＳＷから負電圧が供給されるため、通常の接地電
圧ＧＮＤが供給される場合に比べて高速でセンスアンプ
４３０のＭＯＳトランジスタＮＱ７およびＮＱ８のソー
ス電圧が低下し、高電位のビット線の電位とそのノード
ＳＮの電位との差が大きくされ、低電位のビット線を放
電すべきＭＯＳトランジスタのゲート−ソース間電圧が
拡大され、高速で放電すべきビット線の放電が行なわれ
る。このとき、ＭＯＳトランジスタＮＱ７およびＮＱ８
の基板領域ＶＳＷへは負電圧Ｖｂｂが印加されており、
接地電圧を印加する場合よりもそのバイアスが深くされ
る。したがってこの場合には、基板バイアス効果によ
り、ＭＯＳトランジスタＮＱ７およびＮＱ８のしきい値
電圧が高くなり、ソース電位が等価的に低下する。この
状態においては、比較的緩やかに放電動作が行なわれ
る。したがってセンス動作開始時においてスイッチング
素子ＳＷｊがオフ状態のときにおいては、緩やかにセン
ス動作が行なわれ、次いでスイッチング素子ＳＷｊがオ
ン状態となり、基板領域ＶＳＷとノードＳＮとが相互接
続されて基板効果が排除された後に高速で放電が行なわ
れることになり、センス動作開始時における緩やかな増
幅およびその後の高速の増幅動作という２段階のセンス
動作が実現され、正確にビット線ＢＬおよび／ＢＬの微
小電位差を増幅することができる。

【０１３１】１つのメモリサイクルが完了すると、信号
／ＲＡＳがハイレベルへ立上がり、応じてワード線ＷＬ
がローレベル、センス活性化信号ＳＯｂおよびＳＯａが
ローレベルとなり、イコライズ信号ＥＱが高電圧Ｖｐｐ
レベルのハイレベルとされる。これにより、各回路がス
タンバイ状態に復帰する。なお、図４５および４７に示
す動作波形図においては、スイッチング素子ＳＷｊがオ
フ状態とされた後にスイッチング素子ＳＷｋがオフ状態
とされている。これは同じタイミングでスイッチング素
子ＳＷｋおよびＳＷｊがオフ状態とされてもよい。また
スイッチング素子ＳＷｋが先にオフ状態とされ、次いで
スイッチング素子ＳＷｊがオフ状態とされてもよい。 ［変更例２］図４８は、この発明の第７の実施例の第２
の変更例の構成を示す図である。図４８に示す構成にお
いては、基板領域ＶＳＷに対し、さらに、信号／ＲＡＳ
の非活性化時導通して接地電圧ＧＮＤを伝達するスイッ
チング素子ＳＷｎが配置される。すなわち図４８に示す
構成においては、信号／ＲＡＳがハイレベルのスタンバ
イサイクルにおいては、スイッチング素子ＳＷｎがオン
状態とされ、センスアンプ４３０のＭＯＳトランジスタ
ＮＱ７およびＮＱ８の基板領域ＶＳＷへは接地電圧ＧＮ
Ｄが与えられる。これによりスタンバイサイクル時にお
いて、基板領域ＶＳＷがフローティング状態となるのが
防止され、確実に基板領域ＶＳＷを接地電圧ＧＮＤレベ
ルに維持することができる。

【０１３２】この図４６および図４８に示す構成におい
て、スイッチング素子ＳＷｍは所定期間のみオン状態と
されているため、Ｖｂｂ発生回路４６０から負電圧Ｖｂ
ｂが与えられても、その負電圧Ｖｂｂが基板領域ＶＳＷ
へ印加される期間は限定されており、したがって基板領
域ＶＳＷは、ノードＳＮの充電の後、スイッチング素子
ＳＷｋおよびＳＷｊにより接地電圧ＧＮＤレベルにまで
駆動され、ノードＳＮが負電圧Ｖｂｂレベルにまで変化
するのは防止される。以上のように、この第７の実施例
の構成に従えば、センスアンプのＭＯＳトランジスタＮ
Ｑ７およびＮＱ８の基板領域を所定電圧に充電し、セン
ス動作開始時にはこの基板領域に充電された電荷を用い
てセンスアンプの活性化用のノードを充電しているた
め、高速かつ安定にセンス動作を行なうことができる。 ［実施例８］図４９は、この発明の第８の実施例である
内部電源電圧発生回路の構成を示す図である。図４９に
おいて、内部電源電圧発生回路（内部降圧回路）は、外
部電源ノード１に与えられた外部電源電圧ＶＣＥが所定
の電圧レベルに上昇したとき、外部電源電圧ＶＣＥが投
入されたと判断し、電源投入検出信号ＰＯＲ（図４９に
は示さず）およびその反転信号／ＰＯＲを出力する電源
投入検出回路４５と、外部電源ノード１上の外部電源電
圧ＶＣＥから所定の電圧レベルの基準電圧Ｖｒｅｆを生
成し、信号線９上に出力する基準電圧発生回路４と、電
源投入検出回路４５からの電源投入検出信号／ＰＯＲに
応答して導通し、外部電源ノード１と信号線９を電気的
に接続するｐチャネルＭＯＳトランジスタ４６を含む。
ドライブトランジスタ２および比較回路３は、従来の内
部構成回路と同様であり、比較回路３は、内部電源線５
上の内部電源電圧ＶＣＩと信号線９上の電圧とを比較
し、その比較結果に従ってドライブトランジスタ２の電
流供給量すなわちコンダクタンスを調整する。負荷回路
７は、この内部電源線５上の内部電源電圧ＶＣＩを使用
する。次にこの図４９に示す内部電源電圧発生回路の動
作をその動作波形図である図５０を参照して説明する。

【０１３３】外部電源ノード１に外部電源電圧ＶＣＥが
与えられ、この外部電源ノード１上の電圧レベルが所定
の電圧レベル以上となると、電源投入検出回路４５は外
部電源電圧ＶＣＥが投入されたと判断し、電源投入検出
信号ＰＯＲをＨレベルに立上げる。この電源投入検出信
号ＰＯＲのＨレベルのパルス幅は適当な大きさに設定さ
れる。図５０において、外部電源電圧ＶＣＥが所定の電
圧レベルで一定となった時刻の後にこの電源投入検出信
号ＰＯＲはＬレベルに立下がるように示される。この電
源投入検出信号ＰＯＲの期間がもう少し長くされてもよ
い。一方、電源投入検出信号／ＰＯＲはＬレベルを維持
する（外部電源電圧ＶＣＥの投入時この外部電源電圧Ｖ
ＣＥに従って少し電圧レベルは上昇するが、信号ＰＯＲ
により即座にＬレベルに設定される。このＬレベルの信
号／ＰＯＲに応答してＭＯＳトランジスタ４６がオン状
態となり、信号線９上に外部電源電圧ＶＣＥを伝達す
る。基準電圧発生回路４は、この構成は後に一例を示す
が、外部電源電圧ＶＣＥが一定の電圧レベル以上となっ
たときに動作し、この基準電圧Ｖｒｅｆの電圧レベルを
徐々に上昇させて最終的に所定の一定電圧レベルに設定
する。比較回路３は、この信号線９上の電圧と内部電源
線５上の内部電源電圧ＶＣＩとを比較し、その比較結果
に従ってドライブトランジスタ２を駆動している。内部
電源線５には比較的大きな寄生容量が付随し、この内部
電源電圧ＶＣＩの上昇は基準電圧Ｖｒｅｆの電圧レベル
の上昇よりも緩やかである。このとき、ＭＯＳトランジ
スタ４６がオン状態であり、信号線９上の電圧は外部電
源電圧ＶＣＥレベルに設定されているため、比較回路３
は、この内部電源電圧ＶＣＩと外部電源電圧ＶＣＥの差
に従ってドライブトランジスタ２のコンダクタンスを調
整する。したがって、ドライブトランジスタ２は基準電
圧発生回路４からの基準電圧Ｖｒｅｆと内部電源電圧Ｖ
ＣＩとを比較する場合に比べてより大きな電流を内部電
源線５へ供給する。これにより、内部電源線５上の内部
電源電圧ＶＣＩの立上が早くされ、内部電源電圧ＶＣＩ
が高速で安定状態とされる。

【０１３４】なお電源投入検出回路４５の出力する信号
／ＰＯＲのＨレベルへの立上がり期間は、この内部電源
線５上の電源電圧ＶＣＩが一定の基準電圧のレベルに到
達するまでの期間に設定されればよい。この信号／ＰＯ
Ｒの立上がり期間および信号ＰＯＲのＨレベルの持続期
間は、したがって、内部電源電圧ＶＣＩが目標となる一
定の電圧レベル（基準電圧Ｖｒｅｆの最終到達レベル）
以上となるときまでに、比較回路３が基準電圧発生回路
４からの基準電圧Ｖｒｅｆと内部電源電圧ＶＣＩとを比
較する動作を行なうように設定される。上述のように、
内部電源電圧ＶＣＩが安定化される期間を早くすること
により、たとえばＤＲＡＭにおいて、電源投入後内部回
路をリセットするために実行されるダミーサイクル（信
号／ＲＡＳを所定回数トグルさせて信号線および内部ノ
ードを所定電圧レベルに設定する）を行なう際に確実
に、内部電源電圧ＶＣＩを所定の電圧レベルに設定する
ことができ、確実に内部回路および内部ノードを所定の
電圧レベルに初期設定することができる。 ［変更例１］図５１は、この発明の第８の実施例の内部
電源電圧発生回路の第１の変更例を示す図である。図３
７に示す構成においては、比較回路３の出力ノード６す
なわちドライブトランジスタ２のゲートに、電源投入検
出信号ＰＯＲに応答してオン状態となり、ノード６を接
地ノードＶＳＳに電気的に接続するｎチャネルＭＯＳト
ランジスタ４７が設けられる。他の構成は、従来の内部
降圧回路と同じである。次に図３７に示す構成の動作に
ついてその動作波形図である図５２を参照して説明す
る。

【０１３５】外部電源電圧ＶＣＥが外部電源ノード１へ
与えられ、所定のレベルに達すると、電源投入検出信号
ＰＯＲが所定期間Ｈレベルとされる。これによりＭＯＳ
トランジスタ４７がオン状態となり、ノード６は接地電
圧ＶＳＳレベルに設定される。ドライブトランジスタ２
は、このノード６上の接地電圧ＶＳＳに従って大きなコ
ンダクタンスを有し、外部電源ノード１から内部電源線
５へ大きな電流を供給し、内部電源電圧ＶＣＥの電圧レ
ベルを上昇させる。電源投入検出信号ＰＯＲがＨレベル
のとき、基準電圧Ｖｒｅｆは所定の電圧レベルに到達し
ていないため、より高速で内部電源電圧ＶＣＩを上昇さ
せることができる。電源投入検出信号ＰＯＲがＬレベル
となると、ＭＯＳトランジスタ４７がオフ状態となり、
ノード６の電圧レベルは、比較回路３の出力信号に応じ
て変化し、そのときの基準電圧Ｖｒｅｆの電圧レベルと
内部電源電圧ＶＣＩの電圧レベルに従ってドライブトラ
ンジスタ２のコンダクタンス（電流駆動力）が調整さ
れ、内部電源電圧ＶＣＩが最終の電圧レベルにまで上昇
する。この図５１に示す構成においても、外部電源電圧
ＶＣＥの印加時に、ドライブトランジスタ２は、大きな
電流駆動力をもって外部電源ノード１から内部電源線５
へ電流を供給するため、高速で内部電源電圧ＶＣＩを上
昇させることができ、応じて高速で内部電源電圧ＶＣＩ
を所定の電圧レベルに安定化させることができる。

【０１３６】［変更例２］図５３は、この発明の第８の
実施例である内部電源電圧発生回路の第２の変更例の構
成を示す図である。図５３に示す構成においては、ドラ
イブトランジスタ２とは別に、内部電源線５と外部電源
ノード１の間に、電源投入検出信号／ＰＯＲに応答して
導通するｐチャネルＭＯＳトランジスタ４８が設けられ
る。図５３に示す構成の動作をその動作波形図である図
５４を参照して説明する。この図５３に示す構成におい
ては、図５１に示す構成と同様、外部電源電圧ＶＣＥが
外部電源ノード１印加されると、所定期間ｐチャネルＭ
ＯＳトランジスタ４８がオン状態となり、外部電源ノー
ド１から内部電源線５へ電流が供給される。比較回路３
の出力信号の電圧レベルが過渡状態にあり、ドライブト
ランジスタ２のコンダクタンスが不安定な場合において
も、内部電源線５はＭＯＳトランジスタ４８を介して外
部電源ノード１から電流を供給され、内部電源電圧ＶＣ
Ｉの電圧レベルが上昇する。信号／ＰＯＲがＨレベルに
立上がると、ＭＯＳトランジスタ４８がオフ状態とされ
る（信号／ＰＯＲのＨレベルは外部電源電圧ＶＣＥレベ
ル）。内部電源線５は、比較回路３の出力信号に従って
ドライブトランジスタ２を介して外部電源ノード１から
電流を供給され、その内部電源電圧ＶＣＩの電圧レベル
は所定の電圧レベルに上昇する。

【０１３７】この図５３に示す構成においても、内部電
源電圧ＶＣＥが内部電源ノード１へ印加されたとき、内
部電源線５が外部電源ノード１に電気的に接続されるた
め、内部電源電圧ＶＣＩの電圧レベルの上昇を早くする
ことができ、内部電源電圧ＶＣＩを高速で安定状態に設
定することができる。 ［実施例９］図５５は、この発明の第９の実施例である
内部電源電圧発生回路の構成を示す図である。図５５に
おいて、内部電源電圧発生回路は、基準電圧Ｖｒｅｆと
内部電源線５上の内部電源電圧ＶＣＩを比較する比較回
路３と、比較回路３の出力信号に応答して外部電源ノー
ド１から内部電源線５へ電流を供給するドライブトラン
ジスタ２と、比較回路３の出力信号を増幅する増幅回路
５０と、この増幅回路５０の出力信号に応答してオン・
オフし、外部電源ノード１から内部電源線５へ電流を供
給するｐチャネルＭＯＳトランジスタ６０を含む。増幅
回路５０は、比較回路３の出力信号を増幅する２段の縦
続接続されたＣＭＯＳインバータ５２および５３と、Ｃ
ＭＯＳインバータ５２および５３の出力信号のＬレベル
の振幅を制限する振幅制限回路５１を含む。ＣＭＯＳイ
ンバータ５２および５３は、外部電源ノード１に与えら
れる外部電源電圧ＶＣＥを一方導通電源電圧として動作
する。次にこの図５５に示す内部電源電圧発生回路の動
作をその動作波形図である図５６を参照して説明する。

【０１３８】内部電源線５上の内部電源電圧ＶＣＩが緩
やかに低下した場合、比較回路３の出力信号も同様にこ
の内部電源電圧ＶＣＩの変化に追随して低下する。比較
回路３の出力信号すなわちノード６の電圧レベルが低下
すると、ドライブトランジスタ２は、そのコンダクタン
スが大きくなり、外部電源ノード１から内部電源線５へ
電流を供給し、この低下した内部電源電圧ＶＣＩの電圧
レベルをもとのレベルへ復帰させる。このとき、また、
増幅回路５０においては、ＣＭＯＳインバータ５２がこ
のノード６上の信号を反転増幅し、次いでＣＭＯＳイン
バータ５３がこのＣＭＯＳインバータ５２の出力信号を
反転して増幅する。これにより増幅回路５０の出力信号
が高速でＬレベルとなり、ＭＯＳトランジスタ６０がオ
ン状態とされ、外部電源ノード１から電流を内部電源線
５上へ供給する。このとき、負荷電流が大きい場合に
は、ＭＯＳトランジスタ６０の電流駆動力がドライブト
ランジスタ２の電流駆動能力を助け、また、負荷電流が
小さい場合には、ドライブトランジスタ２の電流駆動力
のみで十分に負荷電流を供給することができるので、こ
の内部電源線５上の内部電源電圧ＶＣＩのオーバーシュ
ートは防止される。また、ノード６の信号電圧が低下し
たとき、ＣＭＯＳインバータ５２において、ｐチャネル
ＭＯＳトランジスタがオン状態となり、その出力信号を
Ｈレベルに上昇させるが、振幅制限回路５１により、そ
の内部のｎチャネルＭＯＳトランジスタのソース電位は
接地電圧ＶＳＳよりも高くされており、ｎチャネルＭＯ
Ｓトランジスタのゲート−ソース間電圧は十分小さくさ
れ、これによりＣＭＯＳインバータ５２における貫通電
流が抑制される。この振幅制限回路５１の構成について
は後に詳細に説明する。このとき、ＣＭＯＳインバータ
５３の出力信号がＬレベルに低下するが、そのＬレベル
の電圧レベルは、振幅制限回路５１が実現する電圧レベ
ルに設定されており、ＭＯＳトランジスタ６０のゲート
電位が接地電圧ＶＳＳレベルに低下するのが防止され、
これにより内部電源線５へこのＭＯＳトランジスタ６０
から大きな電流が供給されて内部電源線５がオーバード
ライブされるのが防止される。

【０１３９】内部電源線５上の電源電圧ＶＣＩが負荷回
路７の動作により急激に低下した場合、比較回路３の出
力信号はこの急激な内部電源電圧ＶＣＩの変化に追随で
きず、緩やかに変化する。しかしながら、この場合にお
いても、増幅回路５０が比較回路３の出力信号すなわち
ノード６の電圧を増幅するため、ＭＯＳトランジスタ６
０が高速でオン状態となり、外部電源ノード１から内部
電源線５へ電流を供給し、この内部電源電圧ＶＣＩの急
激な変化を抑制する。したがって、ＭＯＳトランジスタ
６０をオン状態とすることにより、急激な内部電源電圧
ＶＣＩの変化を緩和または補償することができ、内部電
源電圧ＶＣＩを安定に所定の電圧レベルに保持すること
ができる。 ［具体的構成１］図５７は、この発明の第９の実施例の
内部電源電圧発生回路の具体的構成を示す図である。図
５７において、比較回路３は、ノードＪ２と接地ノード
ＶＳＳの間に接続され、そのゲートに内部電源電圧ＶＣ
Ｉを受けるｎチャネルＭＯＳトランジスタＮ４１と、ノ
ード６ｂと接地ノードＶＳＳの間に接続され、そのゲー
トに基準電圧Ｖｒｅｆを受けるｎチャネルＭＯＳトラン
ジスタＮ４２と、外部電源ノード１とノードＪ２の間に
接続され、そのゲートがノードＪ１を介してノードＪ２
に接続されるｐチャネルＭＯＳトランジスタＰ４１と、
外部電源ノード１とノード６ｂの間に接続され、そのゲ
ートがノードＪ１に接続されるｐチャネルＭＯＳトラン
ジスタＰ４２と、外部電源ノード１とノード６ａの間に
接続され、そのゲートがノードＪ１に接続されるｐチャ
ネルＭＯＳトランジスタＰ４３と、ノード６ａと接地ノ
ードＶＳＳの間に接続され、そのゲートに基準電圧Ｖｒ
ｅｆを受けるｎチャネルＭＯＳトランジスタＮ４３を含
む。

【０１４０】ｐチャネルＭＯＳトランジスタＰ４１とｐ
チャネルＭＯＳトランジスタＰ４２およびＰ４３とはカ
レントミラー回路を構成する。すなわちｐチャネルＭＯ
ＳトランジスタＰ４１を流れる電流のミラー電流がｐチ
ャネルＭＯＳトランジスタＰ４２およびＰ４３を流れ
る。電流の比がこれらのＭＯＳトランジスタＰ４１とＭ
ＯＳトランジスタＰ４２およびＰ４３とのサイズの比
（ゲート幅とゲート長との比Ｗ／Ｌ）により決定され
る。ノード６ａはドライブトランジスタ２のゲートに接
続される。ノード６ｂは、増幅回路５０の入力部に接続
される。増幅回路５０は、ＣＭＯＳインバータ５２およ
び５３を含む。ＣＭＯＳインバータ５２は、外部電源ノ
ード１とノードＧ３の間に接続されるｐチャネルＭＯＳ
トランジスタＰ４４およびｎチャネルＭＯＳトランジス
タＮ４４を含む。ＣＭＯＳインバータ５３は、外部電源
ノード１とノードＪ３の間に接続されるｐチャネルＭＯ
ＳトランジスタＰ４５およびｎチャネルＭＯＳトランジ
スタＮ４５を含む。ノード６ｂがＭＯＳトランジスタＰ
４４およびＮ４４のゲートに接続される。ＣＭＯＳイン
バータ５２の出力ノードはＭＯＳトランジスタＰ４５お
よびＮ４５のゲートに接続される。

【０１４１】振幅制限回路５１は、ノード５３と接地ノ
ードとの間に接続され、かつ振幅制限信号ＬＭをそのゲ
ートに受けるｐチャネルＭＯＳトランジスタＰ４６を含
む。ＭＯＳトランジスタＰ４６は、ノードＪ３の電位
を、ＬＭ＋Ｖｔｐの電圧レベルに設定する。次に動作に
ついて説明する。比較回路３は、図２２に示す比較回路
と同様、カレントミラー型増幅回路の構成を備える。す
なわち、内部電源電圧ＶＣＩが基準電圧Ｖｒｅｆよりも
高いときには、ＭＯＳトランジスタＮ４１のコンダクタ
ンスがＭＯＳトランジスタＮ４２およびＮ４３のコンダ
クタンスよりも高くなり、ＭＯＳトランジスタＰ４１を
介して流れる電流が増加する。このＭＯＳトランジスタ
Ｐ４１を流れる電流のミラー電流がＭＯＳトランジスタ
Ｐ４２およびＰ４３にそれぞれ流れる。ＭＯＳトランジ
スタＮ４２およびＮ４３のコンダクタンスはＭＯＳトラ
ンジスタＮ４１のそれよりも小さいため、ノード６ａお
よび６ｂの電圧レベルが上昇する。これにより、ドライ
ブトランジスタ２のコンダクタンスは小さくされ、外部
電源ノード１からドライブトランジスタ２を介して内部
電源線５へ流れる電流量が抑制される（遮断される）。

【０１４２】一方、ノード６ｂ上の電圧はＣＭＯＳイン
バータ５２により反転増幅される。このとき、ＣＭＯＳ
インバータ５２において、ＭＯＳトランジスタＰ４４が
オフ状態に移行し、ＭＯＳトランジスタＮ４４がオン状
態へ移行する。これにより、ＣＭＯＳインバータ５２の
出力信号がＬレベルへ移行し、ＣＭＯＳインバータ５３
においてＭＯＳトランジスタＰ４５がオン状態、ＭＯＳ
トランジスタＮ４５がオフ状態へ移行する。これにより
ノード５５の電圧レベルが上昇し、ドライブ用ＭＯＳト
ランジスタ６０がオフ状態とされる。ＣＭＯＳインバー
タ５２の出力信号がＬレベルに低下したとき、ノードＪ
３の電圧レベルはＬＭ＋Ｖｔｐであり、ＭＯＳトランジ
スタＮ４５がオフ状態とされ、ＣＭＯＳインバータ５３
における貫通電流が防止される。また、ＣＭＯＳインバ
ータ５２においても、ドライブトランジスタ２がほぼオ
フ状態にされる場合には、同様にＭＯＳトランジスタＰ
４４もほぼオフ状態とされ、ＣＭＯＳインバータ５２に
おける貫通電流も同様に防止される。内部電源電圧ＶＣ
Ｉが基準電圧Ｖｒｅｆよりも低い場合にはＭＯＳトラン
ジスタＮ４１のコンダクタンスがＭＯＳトランジスタＮ
４２およびＮ４３のそれよりも小さくされ、ＭＯＳトラ
ンジスタＰ４１を介して流れる電流が小さくなり、応じ
てＭＯＳトランジスタＰ４２およびＰ４３を介して流れ
る電流が減少する。これによりノード６ａおよび６ｂは
ＭＯＳトランジスタＮ４２およびＮ４３により放電さ
れ、その電圧レベルが低下する。まずドライブトランジ
スタ２がオン状態とされ、外部電源ノード１から内部電
源線５へ電流を供給する。増幅回路５０においては、Ｍ
ＯＳトランジスタＰ４４がオン状態となり、ＭＯＳトラ
ンジスタＮ４４はそのゲート−ソース間電圧（ノード６
ｂとノードＪ３の間の電圧）が小さいため、ＭＯＳトラ
ンジスタＮ４４を介して流れる電流は小さくされる。こ
れにより、ＣＭＯＳインバータ５２の出力信号がＨレベ
ルに上昇し、ＣＭＯＳインバータ５３においてＭＯＳト
ランジスタＰ４５がオフ状態、ＭＯＳトランジスタＮ４
５がオン状態とされる。

【０１４３】ノード５５の電圧レベルはほぼノードＪ３
上の電圧レベルにまで低下し、ＭＯＳトランジスタ６０
がオン状態とされる。このときノード５５の電圧レベル
がノードＪ３上の電圧ＬＮ＋Ｖｔｐレベルであり、ＭＯ
Ｓトランジスタ６０は比較的制限された電流量を外部電
源ノード１から内部電源線５へ供給する。この構成にお
いては、ドライブトランジスタ２が内部電源線５の急激
な電圧低下に追随しない場合においても、増幅回路５０
によりドライブトランジスタ６０が高速でオン状態とさ
れ、この急激な内部電源電圧ＶＣＩの変化に追随して内
部電源線５へ内部電源ノード１から電流を供給し、この
急激な内部電源電圧ＶＣＩの電圧低下を補償する。ドラ
イブトランジスタ２が内部電源電圧ＶＣＩの緩やかな電
圧変化に応答して電流を外部電源ノード１から内部電源
線５へ供給し、ＭＯＳトランジスタ６０が内部電源線５
上の電源電圧ＶＣＩの急激な変化を緩和するように内部
電源ノード１から内部電源線５へ電流を供給する。すな
わち、ドライブトランジスタ２をアナログ的に動作さ
せ、ＭＯＳトランジスタ６０をディジタル的に動作させ
ることにより、安定に内部電源電圧ＶＣＩをほぼ一定の
電圧レベルに保持することができる。

【０１４４】また比較回路３は、そのカレントミラー回
路のマスター段（ＭＯＳトランジスタＰ４１）を共通と
してノード６ａおよび６ｂから信号電圧を取出してい
る。その場合、増幅回路５０およびドライブトランジス
タそれぞれに対して比較回路を設ける構成に比べ、比較
回路の占有面積を低減することができる。またＭＯＳト
ランジスタＰ４２およびＰ４３のサイズを適当に調整す
ることによりノード６ａおよび６ｂの電圧変化の速度を
適当な値に設定することができ、すなわち増幅回路５０
およびドライブトランジスタ２それぞれに対し比較回路
３の増幅率を適当な値に設定することができ、ドライブ
トランジスタ２およびＭＯＳトランジスタ６０の応答特
性を適当な値に設定することができる。さらに、比較回
路３においては、ＭＯＳトランジスタＰ４１を介して流
れる電流のミラー電流がＭＯＳトランジスタＰ４２およ
びＰ４３を介して流れる。２つの比較回路を設けた場
合、このＭＯＳトランジスタＰ４１が２つ必要とされる
ことにより各トランジスタで電流が消費されるが、この
カレントミラー回路のマスター段を共有する構成とする
ことにより電流を流れる経路の数を低減し、応じて比較
回路の消費電流を低減することができる。

【０１４５】ＭＯＳトランジスタＰ４２およびＰ４３の
電流駆動力は、ドライブトランジスタ２のゲート容量お
よびＣＭＯＳインバータ５２の入力ゲート容量の値それ
ぞれに応じて適当な値に設定される。それにより内部電
源線５上の電源電圧ＶＣＩの急激な変化（高周波的な変
化）および緩やかな変化（直流的な変化）いずれに対し
ても内部電源電圧ＶＣＩの低下を抑制することができ、
内部電源電圧ＶＣＩの変化に追随することができる。 ［具体的構成２］図５８は、この発明の第９の実施例の
内部電源電圧発生回路の第２の具体的構成を示す図であ
る。図５８に示す構成においては、振幅制限回路５１す
なわちＭＯＳトランジスタＰ４６のゲートへ与えられる
信号ＬＭを発生するために、比較回路３の差動出力信号
をさらに差動的に増幅する差動増幅回路７０が設けられ
る。比較回路３および増幅回路５０の構成は図５７に示
すものと同じであり、対応する部分には同一の参照番号
を付す。差動増幅回路７０は、ノードＪ６と接地ノード
ＶＳＳの間に接続され、そのゲートに比較回路３のノー
ドＪ２の出力信号を受けるｎチャネルＭＯＳトランジス
タＮ４６と、ノードＪ５と接地ノードＶＳＳの間に接続
され、そのゲートに比較回路３の出力ノード６ｂ上の信
号を受けるｎチャネルＭＯＳトランジスタＮ４７と、外
部電源ノード１とノードＪ６の間に接続され、そのゲー
トがノードＪ４およびＪ５に接続されるｐチャネルＭＯ
ＳトランジスタＰ４６と、外部電源ノード１とノードＪ
５の間に接続され、そのゲートがノードＪ４およびＪ５
に接続されるｐチャネルＭＯＳトランジスタＰ４７を含
む。ｐチャネルＭＯＳトランジスタＰ４６およびＰ４７
はカレントミラー回路を構成する。ＭＯＳトランジスタ
Ｐ４７がマスターとして動作し、ＭＯＳトランジスタＰ
４７を介して流れる電流のミラー電流がＭＯＳトランジ
スタＰ４６を介して流れる。次に動作について簡単に説
明する。

【０１４６】（ｉ） ＶＣＩ＞Ｖｒｅｆのとき：ノード
Ｊ２の電圧レベルは、ＭＯＳトランジスタＰ４１を介し
て流れる電流が増加するため（Ｖｇｓ−Ｖｔｐ）² の関
係から、低下する。ＭＯＳトランジスタＰ４１のゲート
とドレインがノードＪ２の電圧レベルに等しく、ソース
電圧は外部電源電圧ＶＣＥレベルである。したがって、
このＭＯＳトランジスタＰ４１における電圧降下が高く
なるためである。一方、ノード６ｂの電圧レベルは、Ｍ
ＯＳトランジスタＰ４２を介して流れる電流が増加する
が、ＭＯＳトランジスタＮ４２は、この電流を全て通過
させることができないため、上昇する。これにより、差
動増幅回路７０においては、ＭＯＳトランジスタＮ４６
のコンダクタンスよりもＭＯＳトランジスタＮ４７のコ
ンダクタンスが高くなり、ＭＯＳトランジスタＰ４７を
介して流れる電流が増加する。これによりＭＯＳトラン
ジスタＰ４６を介して流れる電流が増加しノードＪ６か
らの出力信号すなわち振幅制限信号ＬＭの電圧レベルが
上昇する（最大ＶＣＥレベル）。これに応答して、増幅
回路５０における振幅制限回路５１のＭＯＳトランジス
タＰ４６のゲート電位が上昇し、ノードＪ３の電圧レベ
ルが上昇する。ここで、ＭＯＳトランジスタＰ４６は、
その電流供給力は十分大きくされており、常にこのゲー
ト−ソース間（ノード６ｂとノードＪ３の間）の電圧は
しきい値電圧Ｖｔｐの電圧レベルに維持する。これによ
り、ＭＯＳトランジスタＮ４４のコンダクタンスが低下
しＣＭＯＳインバータ５７の貫通電流が低減される。ノ
ード５５の電圧レベルがＭＯＳトランジスタＰ４５によ
り充電され外部電源電圧ＶＣＥに近くなり、ＭＯＳトラ
ンジスタ６０はオフ状態とされる。一方、ドライブトラ
ンジスタ２はノード６ａの電圧レベルに従ってコンダク
タンスが低下する。

【０１４７】（ii） ＶＣＩ＜Ｖｒｅｆのとき：この場
合には、ノードＪ２の電圧レベルが少し上昇し、ノード
６ｂの電圧レベルがＭＯＳトランジスタＮ４２により放
電され低下する。これにより、ＭＯＳトランジスタＮ４
６のコンダクタンスがＭＯＳトランジスタＮ４７のコン
ダクタンスよりも大きくされ、ノードＪ６の出力信号す
なわち振幅制限信号ＬＭの電圧レベルが低下する。ノー
ド６ｂの電圧レベルの低下は電圧回路５０により増幅さ
れ、ＭＯＳトランジスタ６０はオン状態となる。このと
き、増幅回路５０においてノードＪ３のクランプレベル
（ＭＯＳトランジスタＰ４６によるクランプ）が低下
し、ノード５５の電圧レベルはこのノードＪ３の電圧レ
ベルに等しくされる。これによりＭＯＳトランジスタ６
０のコンダクタンスが大きくされ、比較的大きな電流を
外部電源ノード１から内部電源線５へ伝達する。この内
部電源電圧ＶＣＩと基準電圧Ｖｒｅｆの差が小さい場合
には、振幅制限信号ＬＭの電圧レベルは比較的高く、こ
の内部電源電圧ＶＣＩは基準電圧Ｖｒｅｆよりも十分小
さい場合、この振幅制限信号ＬＭの電圧レベルが接地電
圧ＶＳＳレベルに近くなる。すなわちノード５５（増幅
回路５０の出力ノード）の電圧レベルは、ＭＯＳトラン
ジスタ６０がより多くの電流を供給すべきときにはその
電圧レベルが低くされ、それほど多くの電流を供給する
必要のない場合には振幅制限信号ＬＭの電圧レベルが少
し高くされる。これによりＭＯＳトランジスタ６０のオ
ーバードライブを抑制し、内部電源線５へ過剰な電流が
供給されるのを防止することができ、安定にオーバーシ
ュートを生じさせることなく内部電源電圧ＶＣＩの電圧
レベルをもとのレベルへ回復させることができる。もち
ろん、このとき高速応答特性が劣るもののドライブトラ
ンジスタ２もオン状態となり外部電源ノード１から内部
電源線５へ電流を供給する。

【０１４８】すなわちこの図５８に示す構成において
は、比較回路３において、基準電圧Ｖｒｅｆと内部電源
電圧ＶＣＩの差を反転増幅し、この比較回路３の出力を
更に増幅して振幅制限信号ＬＭを生成することにより、
この内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆの差に応じ
た振幅制限信号ＬＭの電圧レベルを設定することができ
る。 ［具体例３］図５９は、この発明の第９の実施例の内部
電源電圧発生回路の第３の具体的構成を示す図である。
図５９において、内部電源電圧発生回路は、内部電源電
圧ＶＣＩと基準電圧Ｖｒｅｆの差を増幅して出力する差
動増幅回路７２と、基準電圧Ｖｒｅｆと内部電源電圧Ｖ
ＣＩの差を増幅して出力する差動増幅回路７４と、差動
増幅回路７２の出力信号と差動増幅回路７４の出力信号
の差を増幅して出力する差動増幅回路７６と、この差動
増幅回路７６の出力信号をさらに増幅してドライブトラ
ンジスタ２のコンダクタンスを調整する増幅回路５０
と、この差動増幅回路７６の出力信号を振幅制限信号Ｌ
Ｍとして受けて、増幅回路５０の出力する信号のＬレベ
ルの振幅を制限する振幅制限回路５１を含む。

【０１４９】差動増幅回路７２は、ノードＪ８と接地ノ
ードＶＳＳとの間に接続され、そのゲートに基準電圧Ｖ
ｒｅｆを受けるｎチャネルＭＯＳトランジスタＮ５０
と、ノードＪ７と接地ノードＶＳＳの間に接続され、そ
のゲートに内部電源電圧ＶＣＩを受けるｎチャネルＭＯ
ＳトランジスタＮ５１と、内部電源ノード１とノードＪ
８の間に接続され、そのゲートがノードＪ７に接続され
るｐチャネルＭＯＳトランジスタＰ５０と、外部電源ノ
ード１とノードＪ７の間に接続されかつそのゲートがノ
ードＪ７に接続されるｐチャネルＭＯＳトランジスタＰ
５１を含む。ＭＯＳトランジスタＰ５０およびＰ５１は
カレントミラー回路を構成し、ＭＯＳトランジスタＰ５
１を介して流れる電流のミラー電流がＭＯＳトランジス
タＰ５０を介して流れる。この差動増幅回路７２におい
ては、内部電源電圧ＶＣＩが基準電圧Ｖｒｅｆよりも高
いときには、ノードＪ８からＨレベルの信号が出力され
る。差動増幅回路７４は、ノードＪ１０と接地ノードＶ
ＳＳの間に接続され、そのゲートに内部電源電圧ＶＣＩ
を受けるｎチャネルＭＯＳトランジスタＮ５２と、ノー
ドＪ９と接地ノードＶＳＳの間に接続され、そのゲート
に基準電圧Ｖｒｅｆを受けるｎチャネルＭＯＳトランジ
スタＮ５３と、内部電源ノード１とノードＪ１０の間に
接続され、そのゲートがノードＪ９に接続されるｐチャ
ネルＭＯＳトランジスタＰ５２と、外部電源ノード１と
ノードＪ９の間に接続され、かつそのゲートがノードＪ
９に接続されるｐチャネルＭＯＳトランジスタＰ５３を
含む。ｐチャネルＭＯＳトランジスタＰ５２およびＰ５
３はカレントミラー回路を構成し、ＭＯＳトランジスタ
Ｐ５３を介して流れる電流のミラー電流がＭＯＳトラン
ジスタＰ５２を介して流れる。この差動増幅回路７４に
おいては、内部電源電圧ＶＣＩが基準電圧Ｖｒｅｆより
も低いときにＨレベルの信号がノードＪ１０から出力さ
れる。

【０１５０】差動増幅回路７６は、ノードＪ１１と接地
ノードＶＳＳの間に接続され、そのゲートが差動増幅回
路７２の出力ノードＪ８に接続されるｎチャネルＭＯＳ
トランジスタＮ５４と、ノードＪ１２と接地ノードＶＳ
Ｓの間に接続され、そのゲートが差動増幅回路７４の出
力ノードＪ１０に接続されるｎチャネルＭＯＳトランジ
スタＮ５５と、外部電源ノード１とノードＪ１１の間に
接続されかつそのゲートがノードＪ１１に接続されるｐ
チャネルＭＯＳトランジスタＰ５４と、外部電源ノード
１とノードＪ１２の間に接続され、そのゲートがノード
Ｊ１１に接続されるｐチャネルＭＯＳトランジスタＰ５
５を含む。ｐチャネルＭＯＳトランジスタＰ５４および
Ｐ５５はカレントミラー回路を構成しＭＯＳトランジス
タＰ５４を介して流れる電流のミラー電流がＭＯＳトラ
ンジスタＰ５５を介して流れる。この差動増幅回路７６
においては、差動増幅回路７２の出力ノードＪ８におけ
る信号電圧が差動増幅回路７４の出力ノードＪ１０の信
号電圧よりも高いときには、その出力ノードＪ１２から
Ｈレベルの信号が出力される。増幅回路５０は、差動増
幅回路７６の出力ノードＪ１２の信号電圧を受けるよう
に接続される２段のＣＭＯＳインバータ５２および５３
を含む。ＣＭＯＳインバータ５２は、ｐチャネルＭＯＳ
トランジスタＰ４４とｎチャネルＭＯＳトランジスタＮ
４４を含む。ＣＭＯＳインバータ５３はｐチャネルＭＯ
ＳトランジスタＰ４５とｎチャネルＭＯＳトランジスタ
Ｎ４５を含む。ＣＭＯＳインバータ５３からドライブト
ランジスタ２のコンダクタンスを調整する信号が出力さ
れる。

【０１５１】増幅回路５０の出力信号のＬレベルの振幅
を制限する振幅制限回路５１は、差動増幅回路７６の出
力信号を振幅制限信号ＬＭとしてそのゲートに受けるｐ
チャネルＭＯＳトランジスタＰ４６を含む。このＭＯＳ
トランジスタＰ４６は、クランプ機能はなく、そのゲー
トに与えられる増幅制限信号ＬＭに従った抵抗値が決定
される抵抗素子として機能する。この図５９に示す内部
電源電圧発生回路においては、外部電源ノード１から内
部電源線５へ電流を供給するドライブトランジスタが１
つ設けられているだけである。次に動作について簡単に
説明する。差動増幅回路７２は、ｋ・（ＶＣＩ−Ｖｒｅ
ｆ）の電圧レベルの信号をその出力ノードＪ８から出力
する。ここでｋは差動増幅回路７２の増幅率を示す。同
様に差動増幅回路７４は、ｊ・（Ｖｒｅｆ−ＶＣＩ）の
電圧レベルの信号をその出力ノードＪ１０から出力す
る。ここでｊは差動増幅回路７４の増幅率を示す。差動
増幅回路７６は、それらの差動増幅回路７２および７４
の出力信号を差動的に増幅して出力する。したがって、
この差動増幅回路７６からは、ｉをその増幅率として ｉ｛ｋ・（ＶＣＩ−Ｖｒｅｆ）−ｊ・（Ｖｒｅｆ−ＶＣ
Ｉ）｝＝ｉ・（ｋ＋ｊ）（ＶＣＩ−Ｖｒｅｆ） の電圧レベルの信号が出力される。内部電源電圧ＶＣＩ
が基準電圧Ｖｒｅｆよりも高い場合には、増幅回路５０
からは内部電源電圧ＶＣＩに近い電圧レベルの信号がド
ライブトランジスタ２のゲートへ与えられる。したがっ
て、この場合には、内部電源ノード１から内部電源線５
へはほぼ電流は供給されない。

【０１５２】一方、内部電源電圧ＶＣＩが基準電圧Ｖｒ
ｅｆよりも小さい場合には、初段のＣＭＯＳインバータ
５２の増幅率をｍとすると、そこから −ｍ・ｉ・（ｋ＋ｊ）（ＶＣＩ−Ｖｒｅｆ） の電圧信号が出力される。このＣＭＯＳインバータ５２
の出力信号はさらにＣＭＯＳインバータ５３により反転
増幅されてドライブトランジスタ２のゲートへ与えられ
る。内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆの差の小さ
い場合においても比較的大きな電圧振幅を有する信号が
ドライブトランジスタ２のゲートへ与えられる。ドライ
ブトランジスタ２は１つしか設けられておらず、比較的
大きな電流駆動力を有している。このとき、振幅制限信
号ＬＭもＣＭＯＳインバータ５２の入力信号と同じ電圧
レベルであり、ＭＯＳトランジスタＰ４６の抵抗値を大
きくして、そのソース電位を上昇させ比較的高い電圧レ
ベルにこのＣＭＯＳインバータ５３の出力信号のＬレベ
ルを設定する。したがってドライブトランジスタ２から
は＋ｍ² ・ｉ・（ｋ＋ｊ）（ＶＣＩ−Ｖｒｅｆ）で規定
される電圧レベルの信号がゲートへ与えられ、比較的小
さな電源駆動力で外部電源ノード１から内部電源線５へ
ドライブトランジスタ２が電流を供給する。

【０１５３】内部電源電圧ＶＣＩが基準電圧Ｖｒｅｆよ
りも大きく低下した場合には、この増幅回路５０からド
ライブトランジスタ２のゲートへ与えられる電圧レベル
も大きく低下する。このときには、また振幅制限信号Ｌ
Ｍの電圧レベルも低下しており、ＭＯＳトランジスタＰ
６４の抵抗値は十分小さくされ、そのソース電位は十分
低くなり、応じてドライブトランジスタ２のゲート電位
は大きく低下しており、大きな電流駆動力で外部電源ノ
ード１から内部電源線５へ電流を供給する。ＭＯＳトラ
ンジスタＰ４６のソース電位はＣＭＯＳインバータ５２
の貫通電流により与えられ、ＣＭＯＳインバータ５３は
貫通電流をほとんど生じさせない。図５９に示す構成に
おいては、基準電圧Ｖｒｅｆと内部電源電圧ＶＣＩの差
が３つの差動増幅回路７２、７４、および７６により増
幅され、さらにこの差動増幅回路７６の出力信号を増幅
回路５０により増幅されている。したがってドライブト
ランジスタ２が内部電源電圧ＶＣＩの電圧レベルに応じ
て高速でオン・オフ状態とされ、内部電源線５上の内部
電源電圧ＶＣＩが急速に低下した場合においても高速で
ドライブトランジスタ２は外部電源ノード１から電流を
内部電源線５へ供給し、この急激な内部電源電圧ＶＣＩ
の低下を補償することができる。

【０１５４】なお図５９に示す構成において、振幅制限
用のｐチャネルＭＯＳトランジスタＰ４６は、ＭＯＳト
ランジスタＮ４５に対してのみ設けられ、ＣＭＯＳイン
バータ５２のｎチャネルＭＯＳトランジスタＮ４４のソ
ースは接地ノードＶＳＳに接続されるように構成されて
もよい。また、振幅制限信号ＬＭの電圧レベルは、ＣＭ
ＯＳインバータ５２を構成するＭＯＳトランジスタＰ４
４およびＮ４４のサイズがＣＭＯＳインバータ５３を構
成するＭＯＳトランジスタＰ４５およびＮ４５のそれよ
りも小さくされておれば、ＣＭＯＳインバータ５２にお
ける貫通電流は十分小さな値に設定することができる。
出力段のＣＭＯＳインバータ５３においてのみこの出力
信号の振幅制限が行なわれることにより、ＣＭＯＳイン
バータ５３における貫通電流の防止およびドライブトラ
ンジスタのオーバードライブを確実に抑制し、必要な量
の電流をドライブトランジスタ２を介して外部電源ノー
ド１から内部電源線５へ供給することができる。この構
成の場合、ＭＯＳトランジスタＰ４６は、ソース電位ク
ランプ機能（ＬＭ＋Ｖｔｐにクランプ）を持つように構
成されてもよい。以上のようにこの発明の第９の実施例
に従えば、ドライブトランジスタのゲート電位を、内部
電源電圧と基準電圧を比較する比較回路の出力信号をさ
らに増幅して設定しているため、急激な内部電源電圧Ｖ
ＣＩの低下にもまた緩やかな内部電源電圧ＶＣＩの低下
のいずれにも対応して必要な電流を外部電源ノード１か
らドライブトランジスタを介して内部電源線へ供給する
ことができ、安定に内部電源電圧ＶＣＩを所定の電圧レ
ベルに保持することができる。このとき、増幅回路の出
力信号の振幅を制限することにより、ドライブトランジ
スタのオーバードライブが抑制され、必要な電流量のみ
を外部電源ノード１から内部電源線５へ供給することが
できる。特にこの振幅制限の電圧レベルを比較回路の出
力信号を用いて生成することにより、ドライブトランジ
スタを介して内部電源線５へ供給すべき電流量に応じ振
幅制限される電圧レベルを調整することができ、内部電
源電圧ＶＣＩの変化に対応して必要な電流を外部電源ノ
ード１から内部電源線５へ供給することができ、急激な
内部電源電圧の低下および緩やかな内部電源電圧ＶＣＩ
のいずれにも柔軟に対してこの内部電源電圧ＶＣＩを所
定の電圧レベルに回復させることができる。

【０１５５】［実施例１０］図６０は、この発明の第１
０の実施例である内部電源電圧発生回路の構成を概略的
に示す図である。図６０において、内部電源電圧発生回
路は、基準電圧Ｖｒｅｆと内部電源線５上の電圧ＶＣＩ
とを比較する比較回路３と、比較回路３の出力に応答し
て、外部電源ノード１から内部電源線５へ電流を供給す
るｐチャネルＭＯＳトランジスタ２と、比較回路３の出
力を増幅（バッファ処理）する増幅回路５０と、増幅回
路５０の出力に応答して内部電源線５へ外部電源ノード
１から電流を供給するｐチャネルＭＯＳトランジスタ６
０を含む。この比較回路３は、図５７に示す比較回路と
同じ構成を備え、また増幅回路５０も、図５７に示すそ
れと同じ構成を備える。内部電源電圧発生回路は、さら
に、内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆとを受け、
この内部電源電圧のオーバシュート量とアンダシュート
量との差を検出する積分部３００と、積分部３００の出
力に応答してｐチャネルＭＯＳトランジスタ（第２のド
ライバ素子）の供給電流量を調整する調節部３１０を含
む。この調節部３１０は、ドライブ素子６０と外部電源
ノード１との間に設けられる。積分部３００は、内部電
源電圧ＶＣＩが基準電圧Ｖｒｅｆ以上のとき、この基準
電圧Ｖｒｅｆを基準とする内部電源電圧ＶＣＩの積分値
と、この内部電源電圧ＶＣＩが基準電圧Ｖｒｅｆ以下の
とき、この内部基準電圧Ｖｒｅｆを基準とする積分値と
を加算する。調節部３１０は、この積分部３００の出力
が、アンダシュート量がオーバシュート量よりも大きい
ことを示すときにはドライブ素子６０を流れる電流量を
増加し、逆に、内部電源電圧ＶＣＩのオーバシュート量
がそのアンダシュート量よりも大きい場合には、ドライ
ブ素子６０を流れる電流を減少させる。このドライブ素
子２および６０をそれぞれ比較回路３および増幅回路５
０で駆動する構成は、素４３に示す構成と同様である。
この図６０に示すように、積分部３００および調節部３
１０を用いて、内部電源電圧ＶＣＩのアンダシュート量
およびオーバシュート量に従ってドライブ素子６０の供
給電流量を調整する構成は、以下の利点を与える。

【０１５６】システム（外部処理装置および半導体記憶
装置を含むシステム）の低消費電力化のために、外部電
源電圧ＶＣＥを低くした場合、この外部電源電圧ＶＣＥ
を動作電源電圧として動作する比較回路３の応答特性が
劣化する。この場合、負荷回路７が動作して電流を消費
して内部電源電圧ＶＣＩが低下したとき、この内部電源
電圧ＶＣＩの低下を補償するのに十分な電流を第１のド
ライブ素子２を介して内部電源線５へ供給することがで
きない。この欠点を克服するために、増幅回路５０によ
り、第２のドライブ素子を高速でスイッチング動作させ
て電流を内部電源線５上へ供給している。この第２のド
ライブ素子６０の供給電流量を固定的に設定すると、以
下の問題が生じる場合がある。近年、同期型半導体記憶
装置と呼ばれる、システムクロックなどの外部クロック
信号に同期してロウアドレスストローブ信号／ＲＡＳな
どの外部制御信号、アドレス信号、および書込データを
取込む半導体記憶装置がデータ処理システムの主メモリ
として用いられてきている。このような同期型半導体記
憶装置は、複数種類の周波数のシステムクロックに対応
可能である。クロック周波数が増加すると、回路（特に
入力バッファ回路）の動作速度が高くなり、消費電流が
増加する（トランジスタのスイッチング回数が増加する
ため）。消費電流が最も高くなる最も高いクロック周波
数に対応してドライブ素子６０の供給電流量を設定する
と、逆に低周波数のシステムクロックを用いる低速シス
テムにこの半導体記憶装置が用いられた場合、ドライブ
素子６０の供給電流量が不必要に大きくなり、内部電源
電圧ＶＣＩにオーバシュートが生じる。しかしながら、
図６０に示すように、ドライブ素子２および６０を用
い、かつドライブ素子６０の供給電流量を負荷回路７の
消費する電流（負荷電流）に応じて調節することによ
り、上述の問題が解消され、最適量の電流を内部電源線
５へ供給することができ、内部電源電圧ＶＣＩのオーバ
シュートの発生を抑制し、内部電源電圧ＶＣＩを安定に
所定レベルに維持することができる。次に具体的に構成
について説明する。

【０１５７】［具体的構成１］図６１は、この発明の第
１０の実施例の第１の具体的構成を示す図である。図６
１において、増幅回路５０は、図５７に示す構成と同
様、２段のインバータ５２および５３を含む。初段のイ
ンバータ５２のトランジスタのサイズは小さくされ、比
較回路３の出力負荷を低減する。ドライブ素子６０は、
一例として、４個の互いに並列に接続されるｐチャネル
ＭＯＳトランジスタ６０ａ、６０ｂ、６０ｃ、および６
０ｄに分割される（この理由については後に説明す
る）。積分部３００は、基準電圧Ｖｒｅｆと内部電源電
圧ＶＣＩの差を増幅する差動増幅回路３０２と、内部電
源電圧ＶＣＩと基準電圧Ｖｒｅｆの差を増幅する第２の
差動増幅回路３０４と、キャパシタで構成されるループ
フィルタ３０９と、差動増幅回路３０２および３０４の
出力に従ってループフィルタ３０９を充放電するチャー
ジポンプ回路３０５を含む。チャージポンプ回路３０５
は、外部電源ノード１とノードＤの間に設けられ、差動
増幅回路３０２の出力に応答して導通するｐチャネルＭ
ＯＳトランジスタ３０６と、ノードＤと接地ノードとの
間に設けられ、差動増幅回路３０４の出力に応答して導
通するｎチャネルＭＯＳトランジスタ３０８を含む。

【０１５８】差動増幅回路３０２は、内部電源電圧ＶＣ
Ｉが基準電圧Ｖｒｅｆよりも低いときに“Ｌ”の出力を
出力し、ｐチャネルＭＯＳトランジスタ３０６をオン状
態とする。差動増幅回路３０４は、内部電源電圧ＶＣＩ
が基準電圧Ｖｒｅｆよりも高いときに“Ｈ”の信号を出
力し、ｎチャネルＭＯＳトランジスタ３０８をオン状態
とする。すなわち、積分部３００においては、内部電源
電圧ＶＣＩが基準電圧Ｖｒｅｆよりも低い場合には、ル
ープフィルタ３０９がｐチャネルＭＯＳトランジスタ３
０６を介して充電される。内部電源電圧ＶＣＩが基準電
圧Ｖｒｅｆよりも低い場合には、ＭＯＳトランジスタ３
０８がオン状態となり、ループフィルタ３０９を放電す
る。差動増幅回路３０２および３０４の出力信号はアナ
ログ的に変化し、したがってループフィルタ３０９の充
電電位は内部電源電圧ＶＣＩのオーバシュート量とアン
ダシュート量の差を示す。調節回路３１０は、ループフ
ィルタ３０９の充電電位（ノードＤの電位）を多ビット
デジタル信号（図４７においては４ビットのデジタル信
号）に変換するＡ／Ｄコンバータ３１２と、Ａ／Ｄコン
バータ３１２を多ビットデジタル信号の各ビットに対応
して設けられかつドライブトランジスタ６０ａ〜６０ｄ
の各々と直列に接続されるｐチャネルＭＯＳトランジス
タＰＢａ、ＰＢｂ、ＰＢｃ、およびＰＢｄを含む。Ａ／
Ｄコンバータ３１２の動作周波数は、任意であるが、同
期型半導体記憶装置に適用される場合には最高速度のシ
ステムクロック以上（または同程度）の速度で動作する
のが好ましい。後に説明するように、積分部３００は、
本質的に積分回路であり、低速動作回路である。したが
って、積分部３００の出力に従ってドライブトランジス
タ６０（６０ａ〜６０ｄ）の供給電流量が変化するのは
現サイクル（負荷回路の動作サイクルについて）より
も、主に次のサイクルにおいてである。しかしながら、
動作周波数が一定の状態の場合には、一度供給電流量が
安定すれば、その後はほとんどそれは変化しないので問
題はない。同期型半導体記憶装置においてこの図６１に
示す構成が適用される場合、したがって、Ａ／Ｄコンバ
ータ３１２の動作速度が最高外部クロック周波数以上
（または同程度）あればよい。

【０１５９】次に、この図６１に示す構成の動作をその
動作波形図である図６２を参照して説明する。負荷回路
７が動作すると、負荷電流Ｉｌｏａｄが流れ、ノードＡ
（内部電源線５）上の内部電源電圧ＶＣＩが低下する。
内部電源電圧ＶＣＩが基準電圧Ｖｒｅｆよりも低くなる
と、比較回路３の出力が低下し、ドライブ素子２がオン
状態となり、外部電源ノード１から内部電源線５へ電流
を供給する。ドライブ素子が２が供給する電流量は、比
較回路３の出力レベルに従ってアナログ的に変化する。
一方、増幅回路５０は、この比較回路３の出力を増幅
し、急速にその出力を低下させ、ドライブ素子６０ａ〜
６０ｄをオン状態とする。ＭＯＳトランジスタＰＢａ〜
ＰＢｄは、Ａ／Ｄコンバータ３１２の出力する多ビット
デジタル信号に従って選択的にオン状態とされる。この
Ａ／Ｄコンバータ３１２の出力する多ビットデジタル信
号は、初期電位Ｖ０に従って決定される。したがって、
このドライブトランジスタ６０ａ〜６０ｄのうち、対応
のＭＯＳトランジスタＰＢａ〜ＰＢｄがオン状態となっ
ているドライブトランジスタのみが内部電源線５（ノー
ドＡ）へ電流を供給する。

【０１６０】差動増幅回路３０２の出力は、内部電源電
圧ＶＣＩが基準電圧Ｖｒｅｆよりも低いためＨレベルで
あり、ＭＯＳトランジスタ３０６はオフ状態にある。一
方、差動増幅回路３０４の出力は、基準電圧Ｖｒｅｆと
内部電源電圧ＶＣＩとの差に応じたＨレベルとなり、Ｍ
ＯＳトランジスタ３０８がオン状態となり、ループフィ
ルタ３０９を放電する。ＭＯＳトランジスタ３０８の放
電電流量は、差動増幅回路３０４の出力に従ってアナロ
グ的に変化する。このＭＯＳトランジスタ３０８の放電
により、ループフィルタ３０９の充電電位（ノードＤの
電位）が初期電位Ｖ０から低下する。チャージポンプ回
路３０５の充放電電流は、ループフィルタ３０５の有す
る容量に対し比較的小さく、ループフィルタ３０５の充
電電位（ノードＤの電位）は緩やかに変化する。ループ
フィルタ３０５は、「ローパスフィルタ」であり、高速
応答性がない。ループフィルタ３０５の充電電位（ノー
ドＤの電位）が現実に調節回路３１０の電流調節動作に
影響を及ぼすのは次のサイクル（負荷回路７の次の動作
サイクル）においてであり、現サイクルにおいては、調
節回路３１０の制御によりドライブトランジスタ６０ａ
−６０ｄが内部電源線５（ノードＡ）に供給する電流は
ほぼ一定である。このＡ／Ｄコンバータ３１２の動作速
度を、負荷回路７とそれとほぼ同様にすれば、この動作
は確実に実現することができる。現サイクルにおいて、
ＭＯＳトランジスタＰＢａ〜ＰＢｄのオン／オフ状態を
固定的に設定することができるためである。

【０１６１】内部電源電圧ＶＣＩがそのアンダシュート
により電圧レベルが低下するにつれ、比較回路３の出力
信号がＬレベルへ移行し、ドライブ素子２が供給する電
流Ｉ２が多くなる。一方、ドライブトランジスタ６０が
供給する電流Ｉ１は、前述のごとくほぼ一定である。負
荷回路７が消費する電流（負荷電流）Ｉｌｏａｄが低下
すると、内部電源電圧ＶＣＩの電圧レベルが上昇する。
このとき、ドライブ素子２を介して流れる電流Ｉ２も応
じて低減される。しかしながらこの場合、ドライブ素子
６０がともに電流を内部電源線５（ノードＡ）へ供給し
ているため、この供給電流が多くなり、負荷回路７の動
作が完了し、負荷電流Ｉｌｏａｄが流れなくなった場合
において、内部電源線５（ノードＡ）上の内部電源電圧
ＶＣＩにオーバシュートが生じる。オーバシュートが生
じた場合、差動増幅回路３０２の出力がＬレベルへ移行
し、一方、差動増幅回路３０４の出力はＬレベルへ移行
する。これにより、ＭＯＳトランジスタ３０６がオン状
態へ移行し、ＭＯＳトランジスタ３０８がオフ状態とさ
れ、ノードＤがＭＯＳトランジスタ３０６を介して充電
される。内部電源電圧ＶＣＩにオーバシュートが生じた
場合、比較回路３の出力はＨレベルとなり、ドライブ素
子２および６０はすべてオフ状態とされる。このオーバ
シュートは、アンダシュートおよびオーバシュートを繰
返し、ほぼ基準電圧レベルへと徐々に復帰する。図６２
においては、オーバシュートからアンダシュートへの移
行時に負荷回路７の次のサイクルが始まる状態が示され
る。負荷回路７の１つの動作サイクルにおいて、ループ
フィルタ３０９が充電される電荷量は、内部電源電圧Ｖ
ＣＩのアンダシュート量に対応し（図６２においてノー
ドＣの部分の斜線で示す領域）、また内部電源電圧ＶＣ
Ｉのオーバシュート量は、このループフィルタ３０９へ
の充電電流（ノードＢの斜線領域）で表される。したが
って、１つのサイクル完了時において、ループフィルタ
３０９の充電電位（ノードＤの充電電位）は、オーバシ
ュート量とアンダシュート量の差に等しくなる。

【０１６２】次のサイクル（負荷回路７の動作サイク
ル）においては、ループフィルタ３０９はこの内部電源
電圧ＶＣＩのオーバシュートより充電されており、充電
電位はＶ１である。Ａ／Ｄコンバータ３１２により、こ
のループフィルタ３０９の充電電位をデジタル信号に変
換し、ＭＯＳトランジスタＰＢａ−ＰＢｄを選択的にオ
ン状態とする。ノードＤの電位が高ければ、Ａ／Ｄコン
バータ３１２の出力するデジタル信号は“１”を多く含
み、ノードＤの電位が低い場合にはＡ／Ｄコンバータ３
１２の出力するデジタル信号は“０”を多く含む。内部
電源電圧ＶＣＩにアンダシュートが生じるのは、比較回
路３の応答の遅れとドライブ素子２および６０の供給す
る電流の状態（アンダシュートが大きい場合には供給電
流が不十分）による。オーバシュート量よりもアンダシ
ュート量が大きい場合には、このドライブ素子２および
６０が供給する電流量が不十分な場合である。この場合
には、ＭＯＳトランジスタＰＢａ−ＰＢｄのうち数多く
のトランジスタがオン状態とされ、ドライブ素子６０を
介して内部電源線５へ与えられる供給電流量が多くさ
れ、アンダシュートの発生を抑制する。一方、オーバシ
ュート量がアンダシュート量よりも大きい場合には、ド
ライブ素子２および６０が供給する電流が負荷電流より
も大きい場合である。この場合には、ＭＯＳトランジス
タＰＢａ−ＰＢｄのうち少ないＭＯＳトランジスタがオ
ン状態とされ、ドライブ素子６０を介して供給される電
流量が低減され、オーバシュートの発生が抑制される。
図６２においては、アンダシュート量がオーバシュート
量よりも大きく、次のサイクルの開始電圧Ｖ１が初期電
位Ｖ０よりも低く、ドライブ素子６０を介して供給され
る電流が多くされる状態が示される。この場合、内部電
源電圧ＶＣＩは、比較回路３の応答の遅れによりアンダ
シュートが生じるものの、先のサイクルに比べてより高
速で元の電位に復帰する。このオーバシュート量とアン
ダシュート量とが等しい場合には、ノードＤの電位は変
化せず、オーバシュート量とアンダシュート量とのバラ
ンスが取られる。内部電源電圧ＶＣＩのオーバシュート
量とアンダシュート量との平衡状態においては、負荷回
路７が消費する負荷電流Ｉｌｏａｄとドライブ素子２お
よび６０が供給する電流とは最適化されており、比較回
路３の応答の遅れに起因する内部電源電圧ＶＣＩの小さ
なオーバシュート／アンダシュートが生じるだけであ
る。途中でたとえば動作周波数が変更され、応じて負荷
回路７の消費電流すなわち負荷電流Ｉｌｏａｄが変化し
た場合には、再び加算部３００および調節回路３１２に
よる最適化動作が行なわれ、内部電源電圧ＶＣＩのオー
バシュート量とアンダシュート量が一致するようにドラ
イブ素子６０の供給する電流量が調整される。

【０１６３】スイッチング動作（デジタル動作）を行な
うドライブ素子６０の供給電流量を調整するのは以下の
理由による。このドライブ素子６０は高周波動作時にお
ける負荷電流Ｉｌｏａｄの内部電源電圧ＶＣＩの電位低
下を補償するために用いられており、したがって、ドラ
イブ素子６０の供給電流量を調整することにより、内部
電源電圧ＶＣＩに対する内部電源電圧発生回路（特に比
較回路３）の応答の遅れを補償し、アンダシュート量を
小さくすることができ、かつアンダシュート量およびオ
ーバシュート量を等しくすることができる。図６３は、
図６１に示す積分部の構成を示す図である。図６３にお
いて、第１の差動増幅回路３０２は、基準電圧ＶＣＳｎ
をゲートに受け、定電流源として機能するｎチャネルＭ
ＯＳトランジスタ３２１と、基準電圧Ｖｒｅｆをゲート
に受けるｎチャネルＭＯＳトランジスタ３２２と、内部
電源電圧ＶＣＩをゲートに受けるｎチャネルＭＯＳトラ
ンジスタ３２３と、ノード３２７と外部電源ノード１の
間に接続されるｐチャネルＭＯＳトランジスタ３２４
と、ノードＤと外部電源ノード１の間に接続されるｐチ
ャネルＭＯＳトランジスタ３２５を含む。ＭＯＳトラン
ジスタ３２２および３２３のソースはともにＭＯＳトラ
ンジスタ３２１のドレインに接続され、ＭＯＳトランジ
スタ３２２および３２３のドレインはそれぞれノード３
２７およびノードＢに接続される。ＭＯＳトランジスタ
３２４および３２５のゲートはノード３２７に接続され
る。ＭＯＳトランジスタ３２４および３２５はカレント
ミラー回路を構成する。

【０１６４】第２の差動増幅回路３０４は、基準電圧Ｖ
ＣＳｐをゲートに受け、定電流源として機能し、外部電
源ノード１から電流を供給するｐチャネルＭＯＳトラン
ジスタ３３６と、ＭＯＳトランジスタ３３６とノード３
３７の間に接続され、そのゲートに基準電圧Ｖｒｅｆを
受けるｐチャネルＭＯＳトランジスタ３３４と、ＭＯＳ
トランジスタ３３６とノードＣの間に接続され、そのゲ
ートに内部電源電圧ＶＣＩを受けるｐチャネルＭＯＳト
ランジスタ３３５と、ノードＣとノード３３８の間に接
続され、そのゲートがノード３３７に接続されるｎチャ
ネルＭＯＳトランジスタ３３３と、ノード３３７とノー
ド３３８の間に接続され、そのゲートがノード３３７に
接続されるｎチャネルＭＯＳトランジスタ３３２とを含
む。この基準電圧ＶＣＳｎは、スタンバイサイクル時に
非活性状態とされる（接地電圧レベルとされる）電圧で
あってもよく、常時印加される一定の電圧レベルの信号
であってもよい。またＭＯＳトランジスタ３３６のゲー
トへ与えられる基準電圧ＶＣＳｐも、この動作サイクル
時（負荷回路７の動作サイクル時）において活性状態と
される（一定の基準電圧レベル）信号であってもよく、
また常時印加される一定の電圧レベルの信号であっても
よい。次に動作について簡単に説明する。

【０１６５】（ｉ） ＶＣＩ＞Ｖｒｅｆ：第１の差動増
幅回路３０２においては、ＭＯＳトランジスタ３２２の
コンダクタンスがＭＯＳトランジスタ３２３のそれより
も小さくなり、ＭＯＳトランジスタ３２３を介して流れ
る電流がＭＯＳトランジスタ３２２を介して流れる電流
よりも多くなる。ＭＯＳトランジスタ３２１は定電流源
として機能しており、したがってＭＯＳトランジスタ３
２２を介して流れる電流が減少する。応じてＭＯＳトラ
ンジスタ３２４を介して流れる電流が減少する。ＭＯＳ
トランジスタ３２４とＭＯＳトランジスタ３２５とはカ
レントミラー回路を構成しており、これらのＭＯＳトラ
ンジスタ３２４および３２５のサイズが同じ場合には、
ＭＯＳトランジスタ３２４および３２５には同じ大きさ
の電流が流れる。したがって、ＭＯＳトランジスタ３２
５を介して供給される電流が低下し、ノードＢの電位が
ＭＯＳトランジスタ３２３を介して放電され、低下す
る。これによりチャージポンプ回路３０５において、Ｍ
ＯＳトランジスタ３０６がオン状態となり、ループフィ
ルタ３０９を充電する。一方、第２の差動増幅回路３０
４においては、ＭＯＳトランジスタ３３５のコンダクタ
ンスはＭＯＳトランジスタ３３４のコンダクタンスより
も小さくなり、定電流トランジスタ３３６からの電流が
ＭＯＳトランジスタ３３４を介してより多くながれる。
これにより、ＭＯＳトランジスタ３３２を介して流れる
電流が増加する。ＭＯＳトランジスタ３３２とＭＯＳト
ランジスタ３３３とはカレントミラー回路を構成してお
り、それらのＭＯＳトランジスタ３３２および３３３の
サイズが同じ場合には、ＭＯＳトランジスタ３３２およ
び３３３に同じ大きさの電流が流れる。したがって、ノ
ードＣはＭＯＳトランジスタ３３３を介して放電されそ
の電位レベルが低下する。このとき、ノードＣの電位レ
ベルは接地電位レベルにまで放電される。これによりチ
ャージポンプ回路３０５において、ＭＯＳトランジスタ
３０８は確実にオフ状態とされ、このチャージポンプ回
路３０５における貫通電流の発生が防止される。すなわ
ちこの貫通電流の発生を防止することにより、内部電源
電圧ＶＣＩのオーバシュート量に応じた電荷量をループ
フィルタ３０９に蓄積することができる。

【０１６６】（ｉｉ） ＶＣＩ＜Ｖｒｅｆのとき：第１
の差動増幅回路３０２においてはＭＯＳトランジスタ３
２２のコンダクタンスがＭＯＳトランジスタ３２３のコ
ンダクタンスよりも大きくなり、ＭＯＳトランジスタ３
２２を介して流れる電流が増加する。応じてＭＯＳトラ
ンジスタ３２４および３２５を介して流れる電流が増加
する。ＭＯＳトランジスタ３２５が供給する電流は、Ｍ
ＯＳトランジスタ３２３が放電する電流よりも大きい。
したがってノードＢの電位が上昇し、外部電源電圧ＶＣ
Ｅレベルまで上昇する。これにチャージポンプ回路３０
５において、ＭＯＳトランジスタ３０６が確実にオフ状
態とされる。一方、第２の差動増幅回路３０４において
は、ＭＯＳトランジスタ３３５のコンダクタンスがＭＯ
Ｓトランジスタ３３４のそれよりも大きくなり、定電流
源トランジスタ３３６からの電流がＭＯＳトランジスタ
３３５を介して多く流れる。このときには、ＭＯＳトラ
ンジスタ３３４および３３２を介して流れる電流が減少
し、応じてＭＯＳトランジスタ３３３が放電する電流量
が減少する。これにより、ＭＯＳトランジスタ３３５を
介してノードＣが充電され、その電位レベルが上昇し、
ＭＯＳトランジスタ３０８がオン状態となり、ノードＣ
を放電する。チャージポンプ回路３０５におけるＭＯＳ
トランジスタ３０８が放電する電流量は、内部電源電圧
ＶＣＩのアンダシュート量を表わしている。したがっ
て、ノードＤの電位すなわちループフィルタ３０９の充
電電位はオーバシュート量とアンダシュート量の差に等
しくなる。言い換えると、基準電位Ｖｒｅｆを基準とす
る内部電源電圧ＶＣＩのアンダシュート値における積分
値とオーバシュート時における内部電源電圧ＶＣＩの積
分値の和に対応する電圧レベルとなる。

【０１６７】なお上記実施例においては、内部電源電圧
ＶＣＩが直接差動増幅回路３０２および３０４へ与えら
れ、基準電圧Ｖｒｅｆと比較されてその比較結果に従っ
た信号がチャージポンプ回路３０５へ与えられている。
また同様に内部電源電圧ＶＣＩと基準電圧Ｖｒｅｆとが
比較回路３において比較されている。これは、内部電源
電圧ＶＣＩがレベルシフトされ、比較回路３および差動
増幅回路３０２および３０４へ与えられる構成が利用さ
れてもよい。感度の最もよい領域で比較回路３、差動増
幅回路３０２および３０４を動作させることができる。
Ａ／Ｄコンバータを用いて、複数のＭＯＳトランジスタ
を選択的にオン状態とすることにより、比較的簡単に、
負荷回路７の動作サイクルごとにドライブトランジスタ
６０の供給電流量を調整することができる。 ［具体的構成２］図６４は、この発明の第１０の実施例
である内部電源電圧発生回路の第２の具体的構成を示す
図である。図６４に示す構成においては、調節回路３１
０は、外部電源ノード１とドライブ素子６０の間に設け
られたｐチャネルＭＯＳトランジスタ３１５を含む。こ
のＭＯＳトランジスタ３１５のゲートへはノードＤの電
位が与えられる。他の構成は、図４７に示すものと同様
であり、対応する部分には同一の参照番号を付す。次に
動作について説明する。

【０１６８】ループフィルタ３０９の充電電位（ノード
Ｄの電位）は、図６１に示す構成と同様、内部電源電圧
ＶＣＩの基準電圧Ｖｒｅｆを基準とする前のサイクル
（負荷回路７の動作サイクル）の積分値に対応してい
る。内部電源電圧ＶＣＩのアンダシュート量がそのオー
バシュート量よりも大きい場合には、ノードＤの電位が
低下する。逆に、内部電源電圧ＶＣＩのオーバシュート
量がそのアンダシュート量よりも大きい場合には、ルー
プフィルタ３０９の充電電位（ノードＤの電位）が上昇
する。このループフィルタ３０９の充電電位（ノードＤ
の電位）は、調節回路３１０を構成するｐチャネルＭＯ
Ｓトランジスタ３１５のゲートへ与えられる。したがっ
て、内部電源電圧ＶＣＩのオーバシュート量がそのアン
ダシュート量よりも大きい場合には、ＭＯＳトランジス
タ３１５の抵抗値が大きくなり、外部電源ノード１から
ドライブ素子６０へ与えられる電流量が低下する。逆
に、内部電源電圧ＶＣＩのアンダシュート量がそのオー
バシュート量よりも大きい場合には、ＭＯＳトランジス
タ３１５の抵抗値が小さくなり、外部電源ノード１から
ドライブ素子６０へ供給される電流量が増加する。この
ときこのドライブ素子６０の電流供給力は、ＭＯＳトラ
ンジスタ３１５の供給する電流駆動力よりも大きくされ
ている。したがって、このドライブ素子６０から内部電
源線５へ与えられる電流量を負荷回路７が消費する負荷
電流Ｉｌｏａｄに応じた値に設定することができる。

【０１６９】ループフィルタ３０９は、積分動作を行な
っており、「ローパスフィルタ」として機能する。した
がって、ループフィルタ３０９の充電電位は、１サイク
ル内においてチャージポンプ回路３０５の充放電動作に
より変化するものの、その変化は緩やかである。高周波
応答特性はなく、したがって１サイクル（負荷回路７の
動作サイクル）において、ノードＤの電位はほぼ一定と
見なすことができ、応じて１サイクル期間においてＭＯ
Ｓトランジスタ３１５が供給する電流をほぼ一定とする
ことができる。すなわち、図５４に示す動作波形図と同
様の動作をこの図６４に示す回路を用いても実現するこ
とができる。図６４に示す構成の場合、各サイクル（負
荷回路７の動作サイクル）ごとに、ノードＤの電位に従
ってアナログ的に（連続的に）外部電源ノード１がドラ
イブ素子６０へ供給される電流量を調整することができ
る。したがって調節回路の占有面積を小さくして正確に
このドライブ素子６０が供給する電流を調節することが
でき、応じて負荷回路７の消費する負荷電流Ｉｌｏａｄ
とドライブ素子２および６０が供給する電流Ｉ１および
Ｉ２とをバランスさせることができ、オーバシュートお
よびアンダシュートを抑制するとともに、負荷電流Ｉｌ
ｏａｄに対する最適な電流を内部電源線５へ供給するこ
とができる。

【０１７０】なお、第１および第２の差動増幅回路３０
２および３０４はデジタル的に動作し、ＭＯＳトランジ
スタ３０６および３０８をスイッチング動作（デジタル
動作）させるように構成してもよい。以上のように、こ
の第１０の実施例に従えば、内部電源電圧ＶＣＩのアン
ダシュート量とオーバシュート量との差に従ってドライ
ブ素子が内部電源線へ供給する電流量を調節するように
構成しているので、この内部電源線に接続する負荷回路
が消費する負荷電流に応じた最適な電流量を内部電源線
へ供給することができ、内部電源線におけるオーバシュ
ートおよびアンダシュートを抑制することができる。ま
た、上記各実施例においては、外部電源電圧を降圧して
内部電源電圧を生成しているが、本発明は、一般に、第
１の電源電位から所定の電圧レベルの第２の電源電位を
装置内部で生成する回路に適用することができる。 ［実施例１１］図６５は、この発明の第１１の実施例で
ある内部降圧回路が適用される半導体記憶装置の全体の
構成を示す図である。図６５において、半導体記憶装置
は、半導体チップ１００上に配置される４つのメモリセ
ルアレイ１０２ａ、１０２ｂ、１０２ｃ、および１０２
ｄを含む。メモリセルアレイ１０２ａ〜１０２ｄの各々
は、行および列のマトリクス状に配列された複数のメモ
リセルと、各列に対応して配置されるビット線対および
各行に対応して配置されるワード線、および各ビット線
対に対応して設けられるセンスアンプを含む。メモリセ
ルアレイ１０２ａ〜１０２ｄからのメモリセルの選択方
法は任意である。アクセス時において、メモリセルアレ
イ１０２ａ〜１０２ｄ各々において所定数（たとえば１
ビット）のメモリセルが選択される構成が利用されても
よい。またメモリセルアレイ１０２ａ〜１０２ｄのうち
所定数のアレイ（たとえばメモリセルアレイ１０２ａお
よび１０２ｃ）が選択され、残りのメモリセルアレイは
スタンバイ状態を維持する構成が利用されてもよい。

【０１７１】半導体記憶装置はさらに、メモリセルアレ
イ１０２ａおよび１０２ｃとメモリセルアレイ１０２お
よび１０２ｄの間の領域に配置され、外部からの信号に
従ってメモリセルアレイ１０２ａ〜１０２ｄに対する制
御信号を生成するマスタ周辺回路１０４と、メモリセル
アレイ１０２ａおよび１０２ｃの間に設けられ、マスタ
周辺回路１０４からの制御信号に従って、メモリセルア
レイ１０２ａおよび１０２ｃに対するアクセス動作を制
御するローカル周辺回路１０６ａと、メモリセルアレイ
１０２ｂおよび１０２ｄの間に設けられ、マスタ周辺回
路１０４からの制御信号に従ってメモリセルアレイ１０
２ｂおよび１０２ｄに対するアクセス動作を制御するロ
ーカル周辺回路１０８ａを含む。マスタ周辺回路１０４
は、外部からのロウアドレスストローブ信号／ＲＡＳ、
コラムアドレスストローブ信号／ＣＡＳ、およびライト
イネーブル信号／ＷＥなどの制御信号を受けて内部制御
信号を生成するとともに、外部からのアドレス信号を受
け、内部アドレス信号を生成するとともにブロックアド
レス（ブロック選択方式の場合選択されるメモリセルア
レイを指定する）を生成するアドレスバッファおよびブ
ロックデコーダを含む。ローカル周辺回路１０６ａおよ
び１０６ｂは、対応のメモリセルアレイにおける行およ
び列の選択を行なうロウデコーダおよびコラムデコーダ
を含む。

【０１７２】半導体記憶装置はさらに、マスタ周辺回路
１０４およびローカル周辺回路１０６ａおよび１０６ｂ
へ内部電源電圧を供給する周辺用内部降圧回路１１２
と、メモリセルアレイ１０２ａおよび１０２ｂへ内部電
源電圧を供給するアレイ用内部降圧回路１１０ａと、メ
モリセルアレイ１０２ｃおよびメモリセルアレイ１０２
ｄへ内部電源電圧を供給するアレイ用内部降圧回路１１
０ｂを含む。アレイ用内部降圧回路１１０ａおよび周辺
用内部降圧回路１１２は、チップ１００の中央部に設け
られた外部電源パッド１ａから外部電源電圧ＶＣＥを受
けて所定の内部電源電圧を生成し、アレイ用内部降圧回
路１１０ｂは、同様に別の領域に設けられた外部電源パ
ッド１ｂに与えられた外部電源電圧から内部電源電圧を
生成する。ここで、外部電源パッド１ａおよび１ｂがチ
ップ１００の中央部に配置されており、いわゆる「リー
ド・オン・チップ（ＬＯＣ）」のパッドの配置を有する
ように示されているが、この半導体記憶装置は、チップ
１００の外周部に沿って外部電源電圧を入力するための
パッドが配置される構成であってもよい。アレイ用内部
降圧回路１１０ａおよび１１０ｂは、センスアンプの動
作時におけるビット線の充電のために利用される内部電
源電圧およびビット線を中間電位に保持するための中間
電位を生成するために利用される内部電源電圧を生成す
る。ビット線の充放電動作時においては、数多くのビッ
ト線の充電が行なわれるため（選択されたワード線と交
差するビット線対においてすべて充放電が行なわれ
る）、内部電源線から大量の電流が消費されるものの、
その電圧変化は比較的緩やかである。したがってこのセ
ンス動作時におけるビット線の充電に利用される内部電
源電圧を発生する内部降圧回路は、高周波応答特性より
もむしろ比較的緩やかな電圧変化に対応する直流応答特
性と大きな電流供給力を要求される。一方、内部制御信
号などを生成する周辺回路（マスタ周辺回路１０４およ
びローカル周辺回路１０６ａ，１０６ｂ）は、早いタイ
ミングで信号を確定状態とする必要があり、高速動作を
行なうため、この内部電源電圧は急激に変化する。した
がって周辺回路に対する内部電源電圧を供給する周辺用
内部降圧回路１１２は、急激な内部電源電圧の変化に対
応する高周波応答特性が要求される。したがってこれら
要求される応答特性に従ってアレイ用内部降圧回路１１
０ａおよび１１０ｂならびに高周波応答特性に優れた周
辺用内部降圧回路１１２をそれぞれ別々に設けることに
より、各対応の内部回路の動作に応じて安定に内部電源
電圧を生成することができる。

【０１７３】しかしながら、図５９〜６４に示すように
高周波応答特性および直流応答特性いずれをも満足する
ことのできる内部降圧回路が用いられる場合には、アレ
イ用内部降圧回路と周辺用内部降圧回路が共用される構
成が利用されてもよい。次に各内部回路の具体的構成に
ついて説明する。 ［周辺回路用内部降圧回路］図６６は、図６５に示す周
辺用内部降圧回路の構成を示すブロック図である。図６
６において、周辺用内部降圧回路１１２は、所定の電圧
レベルの基準電圧ＶｒｅｆＬおよび振幅制限信号ＬＭを
生成する基準電圧発生部１２０と、基準電圧発生部１２
０からの基準電圧ＶｒｅｆＬと内部電源線１３５上の内
部電源電圧ＶＣＩとに従ってこの内部電源電圧ＶＣＩの
電圧レベルを所定レベルに保持する内部電源電圧発生部
１３０と、外部電源パッド１ａに与えられた外部電源電
圧ＶＣＥの高周波成分を除去し、基準電圧発生部１２０
および内部電源電圧発生部１３０の外部電源ノードへ伝
達するローパスフィルタ１４０を含む。ローパスフィル
タ１４０は、この半導体記憶装置の動作時に外部電源電
圧ＶＣＥか使用されたとき、外部電源パッド１ａに与え
られた外部電源電圧ＶＣＥの電圧レベルにバウンス（オ
ーバーシュートおよびアンダーシュート）が生じたとき
に、基準電圧発生部１２０が生成する基準電圧（その内
部構成については後に詳細に説明する）に対しこの外部
電源電圧ＶＣＥのバウンスが悪影響を及ぼすのを防止す
るために設けられる。

【０１７４】基準電圧発生部１２０は、一定の電流を生
成する定電流発生回路１２７と、外部電源電圧ＶＣＥの
印加時にこの定電流発生回路１２７を正常に動作させる
ためのスタートアップ回路１２３と、定電流発生回路１
２７からの定電流に従って基準電圧を発生する部分に含
まれる電流源用トランジスタに対する基準電圧ＣＳＴＬ
を発生する電流源用基準電圧発生回路１２１と、定電流
発生回路１２７からの定電流に従って通常動作時に用い
られる内部電源電圧のために用いられる基準電圧Ｖｒｅ
ｆＮＬを発生するノーマル用基準電圧発生回路１２２
と、定電流発生回路１２７からの定電流を受け、外部電
源電圧ＶＣＥ（ローパスフィルタ１４０の出力電圧）に
従って変化する基準電圧ＶｒｅｆＢＬを生成するバーイ
ン用基準電圧発生回路１２４と、定電流発生回路１２７
からの定電流に従って後に説明するドライブトランジス
タのゲート電位の振幅を制限する振幅制限信号ＬＭを発
生する振幅制限信号発生回路１２５と、電流源用基準電
圧発生回路１２１からの基準電圧ＣＳＴＬによりその電
流源を流れる電流が決定され、ノーマル用基準電圧Ｖｒ
ｅｆＮＬとバーイン用基準電圧発生回路１２４からの基
準電圧ＶｒｅｆＢＬに比較し、両者のうちの高い方の基
準電圧を選択して内部電源電圧ＶＣＩの電圧レベルを決
定する基準電圧ＶｒｅｆＬを生成する基準電圧発生回路
１２６を含む。

【０１７５】図６７はこの図６６に示す基準電圧発生部
の動作を概略的に示す図である。以下、図６６および図
６７を参照して、この基準電圧発生部の動作について簡
単に説明する。外部電源電圧ＶＣＥが上昇すると、ノー
マル用基準電圧発生回路１２２が出力する基準電圧Ｖｒ
ｅｆＮＬも応じて上昇する。外部電源電圧ＶＣＥが所定
の電圧レベルＶ０に到達すると、このノーマル用基準電
圧発生回路１２２からの基準電圧ＶｒｅｆＮＬが一定の
電圧レベルを維持する。一方、バーンイン用基準電圧発
生回路１２４は、この外部電源電圧ＶＣＥよりも一定値
低い基準電圧ＶｒｅｆＢＬを発生する。したがってこの
バーンイン用基準電圧発生回路１２４から発生される基
準電圧ＶｒｅｆＢＬは外部電源電圧ＶＣＥに比例して増
加する。基準電圧発生回路１２６は、この基準電圧Ｖｒ
ｅｆＮＬおよびＶｒｅｆＢＬのうちの高い電圧レベルを
選択して出力する。外部電源電圧ＶＣＥが電圧Ｖ１に到
達するまでは、基準電圧ＶｒｅｆＮＬが高いため、基準
電圧発生回路１２６からの基準電圧ＶｒｅｆＬは、ノー
マル用基準電圧発生回路１２２からの基準電圧Ｖｒｅｆ
ＮＬに等しくなる。一方、外部電源電圧ＶＣＥが電圧Ｖ
１を超えると、基準電圧ＶｒｅｆＢＬが基準電圧Ｖｒｅ
ｆＮＬよりも高くなるため、この基準電圧発生回路１２
６からの基準電圧ＶｒｅｆＬは、バーンイン用基準電圧
発生回路１２４からの基準電圧ＶｒｅｆＢＬに等しくな
る。

【０１７６】通常動作モード（メモリセル選択動作、デ
ータの書込／読出動作およびリフレッシュ動作等）にお
いては、外部電源電圧ＶＣＥは電圧Ｖ０−Ｖ１の間のレ
ベルに設定される。一方、半導体記憶装置の製品出荷時
において、動作特性の安定化および潜在的不良の顕在化
による不良品のスクリーニングなどの製品の信頼性を保
証するための最終試験が行なわれる。このような試験は
バーンイン試験と呼ばれ、内部電源電圧ＶＣＩを通常動
作時よりも高くし、高いストレス条件下で半導体記憶装
置を動作させる。このようなバーンイン試験を行なうバ
ーンインモードおよび、製品の寿命試験を行なう加速試
験などの場合、内部電源電圧ＶＣＩを通常動作時よりも
高くする必要がある。この必要性を満たすために、内部
電源電圧ＶＣＩの電圧レベルを決定する基準電圧Ｖｒｅ
ｆＬの電圧レベルを外部電源電圧ＶＣＥに従って高くす
る。これにより動作モードに応じて内部電源電圧を外部
電源電圧ＶＣＥに従って変化させることができる。再び
図６６を参照して、内部電源電圧発生回路１３０は、ロ
ウアドレスストローブ信号／ＲＡＳ、チップセレクト信
号／ＣＳおよびチップイネーブル信号／ＣＥなどの活性
化信号ＡＣＴに応答して活性化され、内部電源線４上の
内部電源電圧ＶＣＩの電圧レベルを低下させる活性分圧
回路１３４と、活性化信号ＡＣＴに応答して活性化さ
れ、基準電圧発生部１２０からの基準電圧ＶｒｅｆＬと
活性分圧回路１３４の出力電圧とを比較し、その比較結
果に従って内部電源線１３５への電流の供給／遮断を行
なう活性内部降圧回路１３２と、常時活性状態とされ、
内部電源線１３５上の内部電源電圧ＶＣＩの電圧レベル
を低下させる常時分圧回路１３８と、この常時分圧回路
１３８の出力電圧と基準電圧発生部１２０からの基準電
圧ＶｒｅｆＬを比較し、その比較結果に従って内部電源
線１３５上の内部電源電圧ＶＣＩの電圧レベルの調整
（電流の供給／停止）を行なう常時内部降圧回路１３６
を含む。常時内部降圧回路１３６の電流駆動力は、活性
内部降圧回路１３２のそれよりも小さくされる。これに
よりスタンバイ時（信号ＡＣＴの非活性化時）における
消費電流を低減する。

【０１７７】活性内部降圧回路１３２は、また先に実施
例８および９において説明したように、バーンインモー
ド指示信号ＢＩまたは電源投入検出信号ＰＯＲに従って
その内部電源電圧ＶＣＩの外部電源電圧ＶＣＥに等しく
する構成を備える。それにより電源投入時における内部
電源電圧ＶＣＩの立上がりの高速化および内部電源電圧
ＶＣＩをバーンインモード時に外部電源電圧ＶＣＥに従
って上昇させる構成を実現する。活性化信号ＡＣＴの活
性化時、周辺回路（図６０参照）が動作し、内部電源線
１３５から電流が周辺回路へ流れ込み（内部電源電圧Ｖ
ＣＩが消費（使用）される）、この内部電源電圧ＶＣＩ
の電圧レベルが低下する。周辺回路は高速動作してお
り、内部電源線１３５上の内部電源電圧ＶＣＩは急激に
低下する。活性分圧回路１３４によりこの内部電源電圧
ＶＣＩの電圧レベルを低下させて、後に説明するよう
に、活性内部降圧回路１３２に含まれるカレントミラー
型増幅回路で構成される比較回路を最も感度のよい領域
で動作させ、高速応答性を実現する。一般に、カレント
ミラー型（差動）増幅回路において、一方動作電源電圧
（ＶＣＥ）にその基準電圧Ｖｒｅｆの電圧レベルが近づ
いた場合、入力信号（ＶＣＩ）の変化量に対する出力信
号の変化量が低下し、感度が低下するため、高速応答性
が損なわれる。すなわち、基準電圧Ｖｒｅｆを受けるＭ
ＯＳトランジスタのコンダクタンスが、基準電圧Ｖｒｅ
ｆの電圧レベルが高い場合には大きくなり、入力信号を
受けるＭＯＳトランジスタのコンダクタンスが入力信号
の電圧レベルの変化に応じて変化しても、この入力信号
をゲートに受けるＭＯＳトランジスタのコンダクタンス
の変化が基準電圧Ｖｒｅｆをゲートに受けるＭＯＳトラ
ンジスタを介して流れる電流に及ぼす影響は小さく、大
きな電流変化は生じず、出力ノードの電圧レベルの変化
が小さくなるためである。この高速応答性の劣化を改善
するために活性分圧回路１３４により内部電源電圧ＶＣ
Ｉの電圧レベルを低下させて活性内部降圧回路１３２の
高速応答性を改善する。

【０１７８】図６８は、図６６に示す基準電圧発生部の
詳細構成を示す図である。以下、各回路の構成および動
作について順に説明する。ローパスフィルタ１４０は、
外部電源電圧ＶＣＥを受けるパッド１ａにその一方端が
接続され、その他方端が外部電源線を介して外部電源ノ
ード１に他方端が接続される抵抗素子Ｒ３０と、抵抗素
子Ｒ３０の他方端と接地ノードＶＳＳの間に接続される
容量Ｃ３０を含む。このローパスフィルタ１４０は、積
分回路としても知られている回路であり、抵抗Ｒ３０の
抵抗値と容量Ｃ３０の容量値の積により決定される周波
数領域の信号を通過させる。定電流発生回路１２７は、
その一方導通端子（ソース）が外部電源ノード１に接続
され、その他方導通端子（ドレイン）およびゲートがノ
ードＫ３に接続されるｐチャネルＭＯＳトランジスタＰ
６６と、その一方導通端子がノードＫ３に接続され、そ
のゲートが接地ノードＶＳＳに接続されるｐチャネルＭ
ＯＳトランジスタ６８と、その一方導通端子がＭＯＳト
ランジスタＰ６８の他方導通端子に接続され、そのゲー
トがノードＫ４に接続されるｎチャネルＭＯＳトランジ
スタＮ６１と、ＭＯＳトランジスタＮ６１の他方導通端
子にその一方端が接続され、その他方端が接地ノードＶ
ＳＳに接続される可変抵抗Ｒ３１と、その一方導通端子
が外部電源ノード１に接続され、そのゲートがノードＫ
３に接続されるＭＯＳトランジスタＰ６７と、その一方
端がＭＯＳトランジスタＰ６７の他方導通端子に接続さ
れ、その他方端がノードＫ４に接続される抵抗素子Ｒ３
２と、そのゲートおよび一方導通端子がノードＫ４に接
続され、その他方導通端子が接地ノードＶＳＳに接続さ
れるｎチャネルＭＯＳトランジスタＮ６２を含む。

【０１７９】ＭＯＳトランジスタＰ６６およびＰ６７は
カレントミラー回路を構成し、ＭＯＳトランジスタＰ６
６を介して流れる電流と同じ大きさの電流がＭＯＳトラ
ンジスタＰ６７を介して流れる。ＭＯＳトランジスタＮ
６０およびＮ６２はまたカレントミラー回路を構成す
る。ＭＯＳトランジスタＮ６１のチャネル幅Ｗ（または
β）はＭＯＳトランジスタＮ６２のそれよりも大きくさ
れる。ｐチャネルＭＯＳトランジスタＰ６８は、抵抗素
子として機能し、ＭＯＳトランジスタＰ６６を介して与
えられる電流を小さくする機能を備える。抵抗Ｒ３２も
同様、ＭＯＳトランジスタＰ６７を介して流れる電流を
小さくする機能を備える。スタートアップ回路１２３
は、その一方導通端子が外部電源ノード１に接続され、
そのゲートが接地ノードＶＳＳに接続されるｐチャネル
ＭＯＳトランジスタＰ６９と、その一方導通端子および
基板がＭＯＳトランジスタＰ６９の他方導通端子に接続
され、そのゲートおよび他方導通端子がノードＫ４に接
続されるｐチャネルＭＯＳトランジスタＰ７０と、その
一方導通端子がＭＯＳトランジスタＰ７０の一方導通端
子に接続され、そのゲートがノードＫ４に接続され、そ
の他方導通端子が接地ノードＶＳＳに接続されるｎチャ
ネルＭＯＳトランジスタＮ６３を含む。まず定電流発生
回路１２７およびスタートアップ回路１２３の動作につ
いて説明する。

【０１８０】外部電源電圧ＶＣＥが印加される前、外部
電源ノード１は接地電圧ＶＳＳレベルである。このと
き、定電流発生回路１２７およびスタートアップ回路１
２３の各内部ノードの電圧レベルも接地電圧ＶＳＳレベ
ルである。外部電源電圧ＶＣＥが印加されると、外部電
源ノード１の電圧レベルがこの外部電源電圧ＶＣＥに従
って上昇する。定電流発生回路１２７において電流が流
れない場合、ノードＫ３の電圧が外部電源電圧ＶＣＥに
従って上昇し、ノードＫ４の電圧が接地電圧ＶＳＳを維
持し、この定電流発生回路１２７は所望の動作を実現し
ない。一方、スタートアップ回路１２３において、外部
電源電圧ＶＣＥが上昇すると、抵抗素子として機能する
ｐチャネルＭＯＳトランジスタＰ６９により電流が外部
電源電源ノード１からＭＯＳトランジスタＰ７０へ供給
される。このＭＯＳトランジスタＰ７０の一方導通端子
の電圧レベルがこのノードＫ４の電圧レベルよりもＶｔ
ｐ（ＶｔｐはＭＯＳトランジスタＰ７０のしきい値電圧
の絶対値）以上高くなると、ＭＯＳトランジスタＰ７０
を介して電流が流れ、ＭＯＳトランジスタＮ６２および
およびＮ６１のゲート電位が上昇する。ノードＫ４の電
圧レベルがＭＯＳトランジスタＮ６２のしきい値電圧Ｖ
ｔｎ以上となると、このＭＯＳトランジスタＮ６２がオ
ン状態となり、応じて外部電源ノード１からＭＯＳトラ
ンジスタＰ６７、抵抗Ｒ３２およびＭＯＳトランジスタ
Ｎ６２を介して接地ノードＶＳＳへ電流が流れる。ＭＯ
ＳトランジスタＮ６２とＭＯＳトランジスタＮ６１はカ
レントミラー回路を構成しており、したがってこのとき
ＭＯＳトランジスタＮ６１を介して電流が流れ、同様に
内部電源ノード１からＭＯＳトランジスタＰ６６、Ｐ６
８およびＮ６１ならびに抵抗Ｒ３１を介して電流が流れ
る。これにより定電流発生回路１２７において外部電源
ノード１から接地ノードＶＳＳに電流が流れ、定電流発
生回路１２７が正常に動作し、各内部ノードの電圧が所
定の電圧レベルに設定される。

【０１８１】一方、ノードＫ４の電圧レベルがＭＯＳト
ランジスタＮ６２のしきい値電圧Ｖｔｎ以上に上昇する
と、応じてスタートアップ回路１２３においてＭＯＳト
ランジスタＮ６３がオン状態となり、ＭＯＳトランジス
タＰ７０の一方導通端子が接地電圧ＶＳＳレベルに放電
され、ＭＯＳトランジスタＰ７０がオフ状態とされ、ス
タートアップ回路１２３から定電流発生回路１２７への
電流の注入が禁止される。すなわちこのスタートアップ
回路１２３は外部電源電圧ＶＣＥの投入時に定電流発生
回路１２７に電流を供給し、この定電流発生回路１２７
の内部ノードを所定の電圧レベルに設定させる機能を備
える。定電流発生回路１２７においては、電流が流れた
とき、以下の動作が行なわれる。ＭＯＳトランジスタＰ
６６とＭＯＳトランジスタＰ６７とは同じサイズを有し
かつカレントミラー回路を構成している。したがって、
ＭＯＳトランジスタＰ６７は、ＭＯＳトランジスタＰ６
６を介して流れる電流と同じ大きさの電流を供給する。
ＭＯＳトランジスタＮ６１は、ＭＯＳトランジスタＮ６
２よりも大きなチャネル幅Ｗ（またはβ）を有する。Ｍ
ＯＳトランジスタＮ６２は、ゲートおよびドレインがノ
ードＫ４に接続されており、飽和領域で動作し、電流Ｉ
（Ｎ６２）として、 Ｉ（Ｎ６２）＝β（Ｎ６２）・（Ｖｇｓ−Ｖｔｎ）² の電流を流す。ここで、ＶｇｓはＭＯＳトランジスタＮ
６２のゲート−ソース間であり、ノードＫ４の電圧レベ
ルを示すため、以下Ｖ（Ｋ４）として示す。β（Ｎ６
２）はＭＯＳトランジスタＮ６２の係数βである。

【０１８２】ＭＯＳトランジスタＮ６２とＭＯＳトラン
ジスタＮ６１はまたカレントミラー回路を構成してい
る。ＭＯＳトランジスタＮ６１は、ＭＯＳトランジスタ
Ｎ６２よりも大きなチャネル幅Ｗ（またはβ）を有して
おり、またＭＯＳトランジスタＰ６６よりも大きな電流
駆動力を有している。したがって、このＭＯＳトランジ
スタＮ６１のゲート−ソース間電圧はほぼこのしきい値
電圧Ｖｔｎの電圧レベルとなる。一般にＭＯＳトランジ
スタにおいて、その電流駆動力より十分小さな電流しか
供給されない場合、ゲート−ソース間電圧は、Ｉｇｓ＝
β・（Ｖｇｓ−Ｖｔｈ）² の自乗特性に従い、ほぼしき
い値電圧Ｖｔｎレベルとされる。したがって抵抗Ｒ３１
の両端に印加される電圧Ｖ（Ｒ３１）は、 Ｖ（Ｒ３１）＝Ｖ（Ｋ４）−Ｖｔｎ となる。したがって、この抵抗Ｒ３１を介して流れる電
流は、抵抗Ｒ３１の抵抗値をまたＲ３１として示すと、 Ｉ＝（Ｖ（Ｋ４）−Ｖｔｎ）／Ｒ３１ で与えられる。この電流Ｉが外部電源ノード１からＭＯ
ＳトランジスタＰ６６、Ｐ６８およびＮ６１を介して抵
抗Ｒ３１へ供給される。この電流Ｉと同じ大きさの電流
がまたＭＯＳトランジスタＰ６６およびＰ６７のカレン
トミラー回路により抵抗Ｒ３２を介してＭＯＳトランジ
スタＮ６２へ供給される。これにより、ノードＫ４の電
圧レベルがＭＯＳトランジスタＮ６２の自乗特性により
決定される一定値となる。ＭＯＳトランジスタＰ６８は
ＭＯＳトランジスタＮ６１のゲート−ソース間電圧をし
きい値電圧レベルに保持するための電流制限機能を備
え、抵抗Ｒ３２は、ＭＯＳトランジスタＮ６２を抵抗モ
ードで動作させる機能を備える。ノードＫ４の電圧レベ
ルが上昇すると、抵抗Ｒ３１両端の電圧が上昇し、応じ
てＭＯＳトランジスタＮ６１を介して流れる電流がＭＯ
ＳトランジスタＰ６６を介して流れる電流が増加し、応
じてＭＯＳトランジスタＰ６７を介して流れる電流が増
加し、抵抗Ｒ３２による電圧降下が大きくなり、ノード
Ｋ４の電圧レベルも低下させる。逆にノードＫ４の電圧
レベルが低下したとき、抵抗Ｒ３１両端の電圧が小さく
なり、ＭＯＳトランジスタＰ６６を介して流れる電流が
小さくなり、応じてＭＯＳトランジスタＰ６７を介して
流れる電流が小さくなり、抵抗Ｒ３２における電圧降下
が小さくされ、ノードＫ４の電圧レベルが上昇する。こ
れにより、ノードＫ４の電圧レベルが一定とされ、ＭＯ
ＳトランジスタＮ６２を介して流れる電流は一定、すな
わちＭＯＳトランジスタＰ６６およびＰ６７がそれぞれ
供給する電流と同じ大きさに設定される。

【０１８３】この定電流発生回路１２７を利用すること
により、外部電源電圧ＶＣＥが（Ｖｔｐ＋Ｖｔｎ）以上
になったときに、安定に一定の電流を供給するための基
準電圧を生成することができる。電流源用基準電圧発生
回路１２１は、その一方導通端子が内部電源ノード１に
接続され、そのゲートがノードＫ３に接続されるｐチャ
ネルＭＯＳトランジスタＰ６０と、その一方導通端子が
ＭＯＳトランジスタＰ６０の他方導通端子に接続され、
そのゲートおよび他方導通端子がノードＫ１に接続され
るｐチャネルＭＯＳトランジスタＰ６１と、その一方導
通端子およびゲートがノードＫ１に接続され、その他方
導通端子が接地ノードＶＳＳに接続されるｎチャネルＭ
ＯＳトランジスタＮ６０を含む。ＭＯＳトランジスタＰ
６０は、定電流発生回路１２７のＭＯＳトランジスタＰ
６６とカレントミラー回路を構成し、このＭＯＳトラン
ジスタＰ６６を介して流れるミラー電流をＭＯＳトラン
ジスタＰ６１およびＮ６０へ与える。ＭＯＳトランジス
タＰ６１およびＮ６０は、そのチャネル抵抗に従って抵
抗素子として機能し、抵抗分割によりノードＫ１に、一
定の基準電圧ＣＳＴＬを生じさせる。この電流源基準電
圧発生回路１２１は、また外部電源電圧ＶＣＥがＶｔｎ
＋Ｖｔｐ以上に増加したときに動作し、外部電源電圧Ｖ
ＣＥに依存しない一定の基準電圧ＣＳＴＬを生成する。

【０１８４】ノーマル用基準電圧発生回路１２２は、そ
の一方導通端子が外部電源ノード１に接続され、そのゲ
ートがノードＫ３に接続されるｐチャネルＭＯＳトラン
ジスタＰ６２と、ＭＯＳトランジスタＰ６２の他方導通
端子と接地ノードＶＳＳの間に直列に接続される３つの
ＭＯＳトランジスタＰ６３、Ｐ６４およびＰ６５とを含
む。ＭＯＳトランジスタＰ６３〜Ｐ６５のゲートは接地
ノードＶＳＳに接続され、これらのＭＯＳトランジスタ
Ｐ６３〜Ｐ６５はそれぞれのオン抵抗（チャネルコンダ
クタンス）に従った抵抗素子として機能する。このノー
マル用基準電圧発生回路１２２においてＭＯＳトランジ
スタＰ６２が、定電流発生回路１２７のＭＯＳトランジ
スタＰ６６とカレントミラー回路を構成しており、ＭＯ
ＳトランジスタＰ６２が、ＭＯＳトランジスタＰ６６の
供給する電流のミラー電流をＭＯＳトランジスタＰ６３
〜Ｐ６５へ供給する。ＭＯＳトランジスタＰ６４は、そ
の抵抗値が変更可能である。この抵抗値が変更可能な構
成は、複数の直列または並列に接続されたＭＯＳトラン
ジスタを配線またはヒューズ素子などにより選択的に分
離または短絡することにより実現することができる。

【０１８５】このノーマル基準電圧発生回路１２２のノ
ードＫ２から出力される基準電圧ＶｒｅｆＮＬは、ＭＯ
ＳトランジスタＰ６２が供給する電流とＭＯＳトランジ
スタＰ６４およびＰ６５の抵抗値の和との積により与え
られる。ＭＯＳトランジスタＰ６２が供給する電流は、
安定時には外部電源電圧ＶＣＥと無関係に一定であり、
基準電圧ＶｒｅｆＮＬの外部電源電圧ＶＣＥと無関係の
一定値となる。ＭＯＳトランジスタＰ６２の供給する電
流が一定となるまでは、この基準電圧ＶｒｅｆＮＬは、
図６７に示すように、外部電源電圧ＶＣＥに従って上昇
する。バーンイン用基準電圧発生回路１２４は、その一
方導通端子が外部電源ノード１に接続され、かつその抵
抗値がヒューズまたは配線により変更可能なｐチャネル
ＭＯＳトランジスタＰ７１と、その一方導通端子がＭＯ
ＳトランジスタＰ７１の他方導通端子に接続され、かつ
そのゲートがＭＯＳトランジスタＰ７１のゲートに接続
されかつ自身の他方導通端子に接続されるｐチャネルＭ
ＯＳトランジスタＰ７２と、その一方導通端子がＭＯＳ
トランジスタＰ７２のゲートおよび他方導通端子に接続
され、かつそのゲートが接地ノードＶＳＳに接続され、
かつその他方導通端子がノードＫ５に接続されるｐチャ
ネルＭＯＳトランジスタＰ７３と、その一方導通端子が
ノードＫ５に接続され、そのゲートが接地ノードＶＳＳ
に接続されるｐチャネルＭＯＳトランジスタＫ５と、そ
の一方導通端子がＭＯＳトランジスタＰ７４の他方導通
端子に接続され、その他方導通端子が接地ノードＶＳＳ
に接続され、そのゲートがノードＫ４に接続されるｎチ
ャネルＭＯＳトランジスタＮ６４を含む。

【０１８６】ＭＯＳトランジスタＰ７３およびＰ７４は
そのゲート電位が接地電圧ＶＳＳに固定され、そのオン
抵抗により抵抗素子として機能する。ＭＯＳトランジス
タＰ７２は、抵抗モードで動作し、そのチャネルコンダ
クタンスに従って抵抗素子として機能する。抵抗素子と
して機能するＭＯＳトランジスタＰ７１はその抵抗値が
変更可能であるが、通常の抵抗モードにおける抵抗接続
のようにそのゲートおよびドレインが接続されるのでは
なく、ゲートがＭＯＳトランジスタＰ７２のゲートおよ
び他方導通端子（ドレイン）に接続されているのは、Ｍ
ＯＳトランジスタＰ７１およびＰ７２のゲートを同一電
圧レベルに設定し、ＭＯＳトランジスタＰ７１およびＰ
７２を同じゲート電圧にバイアスすることにより、これ
らＭＯＳトランジスタＰ７１の基板効果を無くしＭＯＳ
トランジスタＰ７１のチャネルコンダクタンスを所望の
値に確実に設定するためである。ＭＯＳトランジスタＮ
６４は、定電流発生回路１２７のＭＯＳトランジスタＮ
６２とカレントミラー回路を構成し、このＭＯＳトラン
ジスタＮ６２を介して流れる電流のミラー電流がＭＯＳ
トランジスタＮ６４を介して流れる。したがって、この
バーンイン用基準電圧発生回路１２４からは、ＭＯＳト
ランジスタＰ７１およびＰ７２がともにオン状態となっ
たときに外部電源ノード１から接地ノードＶＳＳへ一定
の電流が流れ、ノードＫ５の電圧は、ＶＣＥ−Ｉ・Ｒの
関係に従って上昇する。ここでＲはＭＯＳトランジスタ
Ｐ７１、Ｐ７２およびＰ７３の合成抵抗を示し、Ｉは、
ＭＯＳトランジスタＮ６４を介して流れる電流を示す。
このＭＯＳトランジスタＰ７１およびＰ７２のゲート電
圧をともに等しくすることにより、また、バーンイン用
基準電圧発生回路１２４におけるＭＯＳトランジスタＰ
７１およびＰ７２がともにオン状態となるタイミングを
定電流発生回路１２７において電流が流れるタイミング
とほぼ同じとすることができる（ＭＯＳトランジスタＰ
７１のゲートはＭＯＳトランジスタＰ７１のゲートおよ
びドレインに接続されており、外部電源電圧ＶＣＥがＶ
ｔｐ以上となると、ＭＯＳトランジスタＰ７１およびＰ
７２がともにオン状態となる。これはスタートアップ回
路１２３による電流注入開始とほぼ同じタイミングであ
る。） 上述のような構成により、定電流発生回路１２７が安定
に一定の電流を供給する状態となった後はノードＫから
外部電源電圧ＶＣＥに従って上昇する基準電圧Ｖｒｅｆ
ＢＬを生成することができる。

【０１８７】振幅制限信号発生回路１２５は、外部電源
ノード１とノードＫ６の間に直列に接続されるダイオー
ド接続されたｐチャネルＭＯＳトランジスタＰ７５、Ｐ
７６およびＰ７７と、ノードＫ６と接地ノードＶＳＳの
間に接続されるｎチャネルＭＯＳトランジスタＮ６５を
含む。ＭＯＳトランジスタＮ６５は定電流発生回路１２
７のＭＯＳトランジスタＮ６２とカレントミラー回路を
構成する。ＭＯＳトランジスタＰ７５〜Ｐ７７のゲート
幅ＷはＭＯＳトランジスタＮ６５のそれよりも十分大き
くされており、これらＭＯＳトランジスタＰ７５〜Ｐ７
７を、導通時にそれぞれそのしきい値電圧の絶対値Ｖｔ
ｐの電圧降下を生じさせる。したがって、外部電源電圧
ＶＣＥが所定の電圧レベル以上となったときには、振幅
制限信号ＬＭは、ＶＣＥ−３・Ｖｔｐの電圧レベルとさ
れる。振幅制限信号ＬＭのレベルを外部電源電圧ＶＣＥ
に応じて変化させることにより、バーンインモード時に
おいても外部電源電圧ＶＣＥのレベルに対応して所定の
振幅制限機能が実現される。基準電圧発生回路１２６
は、その一方導通端子が外部電源ノード１に接続され、
その他方導通端子がノードＫ７に接続されかつそのゲー
トがノードＫ７に接続されるｐチャネルＭＯＳトランジ
スタＰ７８と、その一方導通端子が外部電源ノード１に
接続され、その他方導通端子がノードＫ８に接続され、
そのゲートがノードＫ７に接続されるｐチャネルＭＯＳ
トランジスタＰ７９と、ノードＫ７とノードＫ９の間に
接続され、そのゲートに基準電圧ＶｒｅｆＮＬを受ける
ｎチャネルＭＯＳトランジスタＮ６６と、ノードＫ７と
ノードＫ９の間に設けられ、そのゲートに基準電圧Ｖｒ
ｅｆＢＬを受けるｎチャネルＭＯＳトランジスタＮ６７
と、ノードＫ８とノードＫ９の間に接続され、そのゲー
トがノードＫ８に接続されるｎチャネルＭＯＳトランジ
スタＮ６８と、ノードＫ９と接地ノードＶＳＳの間に接
続され、そのゲートに電流源用基準電圧発生回路１２１
からの基準電圧ＣＳＴＬを受けるｎチャネルＭＯＳトラ
ンジスタＮ６９を含む。ＭＯＳトランジスタＮ６９は、
電流源用基準電圧発生回路１２１のＭＯＳトランジスタ
Ｎ６０とカレントミラー回路を構成し、ＭＯＳトランジ
スタＮ６０を流れる電流のミラー電流を生じさせる。Ｍ
ＯＳトランジスタＰ７８およびＰ７９はカレントミラー
回路を構成する。ＭＯＳトランジスタＮ６９は定電流源
として機能する。今、基準電圧ＶｒｅｆＬが基準電圧Ｖ
ｒｅｆＮＬおよびＶｒｅｆＢＬの少なくとも一方よりも
低いとき、ＭＯＳトランジスタＮ６６またはＮ６７のコ
ンダクタンスはＭＯＳトランジスタＮ６８のそれよりも
大きくなり、このＭＯＳトランジスタＮ６６およびＮ６
７を介して流れる電流が増加する。この電流はＭＯＳト
ランジスタＰ７８から供給され、応じてカレントミラー
回路を構成するＭＯＳトランジスタＰ７９を介して流れ
る電流も増加する。ＭＯＳトランジスタＮ６８は、この
ＭＯＳトランジスタＰ７９を介して供給される電流をす
べて放出することはできず、したがって、ノードＫ８の
電圧レベルが上昇する。すなわち基準電圧ＶｒｅｆＮの
電圧レベルが上昇する。

【０１８８】逆に基準電圧ＶｒｅｆＬが基準電圧Ｖｒｅ
ｆＮＬおよびＶｒｅｆＢＬ両者よりも高い場合には、Ｍ
ＯＳトランジスタＮ６８のコンダクタンスがＭＯＳトラ
ンジスタＮ６６およびＮ６７のそれよりも大きくされ、
ＭＯＳトランジスタＮ６８は、ＭＯＳトランジスタＰ７
９からの供給される電流をすべてノードＫ９に放出す
る。これによりノードＫ８からの基準電圧ＶｒｅｆＬの
電圧レベルが低下する。すなわちこの基準電圧発生回路
１２６は、基準電圧ＶｒｅｆＬとして、基準電圧Ｖｒｅ
ｆＮＬおよびＶｒｅｆＢＬのうちの高い方の電圧を出力
する。以上詳細に説明したように、外部電源電圧ＶＣＥ
が所定の電圧レベルに到達すると、安定に必要な基準電
圧を発生することができる。図６９は、図６６に示す内
部電源電圧発生部１３０の具体的構成を示す図である。
以下、図６９を参照して各回路の構成および動作につい
て説明する。活性分圧回路１３４は、その一方導通端子
が外部電源線１３５に接続され、そのゲートが接地ノー
ドＶＳＳに接続されるｐチャネルＭＯＳトランジスタＰ
８８と、ＭＯＳトランジスタＰ８８の他方導通端子にそ
の一方導通端子が接続されかつそのゲートが接地ノード
ＶＳＳに接続されるｐチャネルＭＯＳトランジスタＰ８
９と、その一方導通端子がＭＯＳトランジスタＰ８９の
他方導通端子に接続され、そのゲートに活性制御信号Ａ
ＣＴを受けるｎチャネルＭＯＳトランジスタＮ８７と、
その一方導通端子がＭＯＳトランジスタＮ８７の他方導
通端子に接続され、その他方導通端子が接地ノードＶＳ
Ｓに接続され、そのゲートに基準電圧ＣＳＴＬを受ける
ｎチャネルＭＯＳトランジスタＮ８８を含む。ＭＯＳト
ランジスタＰ８８およびＰ８９はゲート電位が接地電圧
ＶＳＳレベルに固定されており、その固有のオン抵抗に
より抵抗素子として機能する。ＭＯＳトランジスタＮ８
７は、活性制御信号ＡＣＴがＨレベルとなり、半導体記
憶装置のアクティブサイクルを示すときオン状態とな
る。ＭＯＳトランジスタＭ８８は、図６８に示す電流源
用基準電圧発生回路１２１からの基準電圧ＣＳＴＬを受
けて定電流源として機能する。すなわちこのＭＯＳトラ
ンジスタＮ８８は、図６８に示すＭＯＳトランジスタＮ
６０とカレントミラー回路を構成し、一定の電流を供給
する。したがってこの活性分圧回路１３４は、活性制御
信号ＡＣＴがＨレベルとなったとき、ＭＯＳトランジス
タＰ８８およびＰ８９の抵抗値とＭＯＳトランジスタＮ
８８が供給する電流に従った電圧、すなわち、ＶＣＩ−
Ｉ（Ｎ８８）・Ｒ（Ｐ８８）の電圧を出力する。ただ
し、Ｉ（Ｎ８８）はＭＯＳトランジスタＮ８８を介して
流れる電流であり、Ｒ（Ｐ８８）はＭＯＳトランジスタ
Ｐ８８の抵抗値を示す。

【０１８９】ＭＯＳトランジスタＰ８８およびＰ８９が
直列に設けられているのは、これらのオン抵抗の値によ
りＭＯＳトランジスタＮ８８のオン抵抗をほぼ無視でき
る値に設定し、ほほこの分圧回路１３４からの出力電圧
のレベルはＭＯＳトランジスタＰ８８の抵抗値により決
定することができるようにするためである。このＭＯＳ
トランジスタＰ８８の抵抗値は変更可能である（直列ま
たは並列に接続されたＭＯＳトランジスタを選択的に配
線またはヒューズ素子により接続する）。これにより分
圧回路１３４の出力電圧のレベルを最適な値に設定する
ことができる。活性内部降圧回路１３２は、活性制御信
号ＡＣＴに応答して活性化され、図６８に示す基準電圧
発生回路１２６からの基準電圧ＶｒｅｆＬと分圧回路１
３４からの出力電圧とを比較する比較回路１５０と、こ
の比較回路１５０の第１の出力信号を増幅する増幅回路
１５２と、比較回路１５０の第２の出力信号に応答して
外部電源ノード１から内部電源線１３５へ電流を供給す
るｐチャネルＭＯＳトランジスタＰ８３と、増幅回路１
５２の出力信号に応答して外部電源ノード１から内部電
源線１３５へ電流を供給するｐチャネルＭＯＳトランジ
スタＰ８７と、この増幅回路１５２の出力信号のＬレベ
ルの振幅を制限する振幅制限回路１５４と、バーンイン
モード指定信号および電源投入検出信号ＢＩ／ＰＯＲに
応答して活性化され、ＭＯＳトランジスタＰ８３および
Ｐ８７のゲートを接地電圧ＶＳＳレベルに設定するｎチ
ャネルＭＯＳトランジスタＮ９３およびＮ９４を含む。

【０１９０】比較回路１５０は、一方導通端子が外部電
源ノード１に接続されその他方導通端子がノード１６０
ａに接続され、そのゲートがノード１６０ｃに接続され
るｐチャネルＭＯＳトランジスタＰ８０と、その一方導
通端子が外部電源ノード１に接続され、その他方導通端
子がノード１６０ｂに接続され、そのゲートがノード１
６０ｃに接続されるｐチャネルＭＯＳトランジスタＰ８
１と、その一方導通端子が外部電源ノード１に接続さ
れ、その他方導通端子およびゲートがノード１６０ｃに
接続されるｐチャネルＭＯＳトランジスタＰ８２と、ノ
ード１６０ａとノード１６０ｄの間に接続され、そのゲ
ートに基準電圧ＶｒｅｆＬを受けるｎチャネルＭＯＳト
ランジスタＮ８０と、ノード１６０ｂとノード１６０ｄ
の間に接続され、そのゲートに基準電圧ＶｒｅｆＬを受
けるｎチャネルＭＯＳトランジスタＮ８１と、ノード１
６０ｄと接地ノードＶＳＳの間に直列に接続されるｎチ
ャネルＭＯＳトランジスタＮ８３およびＮ８４を含む。
ＭＯＳトランジスタＮ８３はそのゲートに活性制御信号
ＡＣＴを受け、ＭＯＳトランジスタＮ８４はそのゲート
に基準電圧ＣＳＴＬを受ける。このＭＯＳトランジスタ
Ｎ８４の電流駆動力は変更可能であり（配線またはヒュ
ーズ素子によりＭＯＳトランジスタを並列に接続するこ
とにより電流駆動力を大きくすることができる）、比較
回路１５０の応答特性および動作電流に応じて最適な電
流を供給する定電流源が実現される。この比較回路１５
０は、実質的に図５８に示す比較回路３の構成と同じて
あり（分圧回路からのレベルシフトされた電圧が伝達さ
れることを除いて）、活性制御信号ＡＣＴが非活性状態
のＬレベルのとき、ＭＯＳトランジスタＮ８３がオフ状
態であり、この比較回路１５０においては電流が流れな
いため、ノード１６０ａおよび１６０ｂは、ほぼ外部電
源電圧ＶＣＥレベルに設定される。

【０１９１】活性制御信号ＡＣＴが活性状態のＨレベル
とされると、分圧回路１３４からの出力電圧と基準電圧
ＶｒｅｆＬの関係に従ってノード１６０ａおよび１６０
ｂの出力信号の電圧レベルが変化する。ドライブ用のＭ
ＯＳトランジスタＰ８３がこのノード１６０ａ上の信号
電圧に従って外部電源ノード１から内部電源線１３５へ
電流を供給する。この分圧回路１３４に内部電源電圧Ｖ
ＣＩの電圧レベルを低下させて比較回路１５０へ与える
ことにより、比較回路１５０は、最も感度のよい領域で
比較動作を行なうことができ、高速応答性に優れた比較
回路を実現することができる。ＭＯＳトランジスタＰ８
３のサイズは大きくされており、大きな電流供給力をも
って外部電源ノード１から内部電源線１３５へ電流を供
給する。活性制御信号ＡＣＴによりＭＯＳトランジスタ
Ｎ８３およびＮ８７をオフ状態とすることにより、活性
内部降圧回路１３２および活性分圧回路１３４における
スタンバイ時における消費電流をほぼ０とする。増幅回
路１５２は、初段のＣＭＯＳインバータを構成するｐチ
ャネルＭＯＳトランジスタＰ８４およびｎチャネルＭＯ
ＳトランジスタＮ８５と、出力段のＣＭＯＳインバータ
を構成するｐチャネルＭＯＳトランジスタＰ８５および
ｎチャネルＭＯＳトランジスタＮ８６を含む。振幅制限
回路１５４は、図６８に示す振幅制限信号発生回路１２
５からの振幅制限信号ＬＭをゲートに受けるｐチャネル
ＭＯＳトランジスタＰ８６を含む。この振幅制限信号Ｌ
Ｍは、ＶＣＥ−３・Ｖｔｐの電圧レベルであり、ｐチャ
ネルＭＯＳトランジスタＰ８６は、ＭＯＳトランジスタ
Ｎ８５およびＮ８６のソース電位をＶＣＣ−２・Ｖｔｐ
の電圧レベルに維持する。これにより、増幅回路１５２
の出力信号はＶＣＥレベルからＶＣＥ−２・Ｖｔｐの電
圧レベルの間に設定され、ＭＯＳトランジスタＰ８７が
過剰にオン状態となるのが防止される。このＭＯＳトラ
ンジスタＰ８７は、先に図５７において説明したドライ
ブトランジスタ６０に対応し、内部電源線１３５の電源
電圧ＶＣＥが高速で変化したときにこの高速の内部電源
電圧ＶＣＩの変化を抑制する。

【０１９２】ＭＯＳトランジスタＮ９３およびＮ９４は
バーンインモード時または電源投入時に活性状態のＨレ
ベルとなる信号ＢＩ／ＰＯＲに応答して導通し、ＭＯＳ
トランジスタＰ８３およびＰ８７のゲートを接地電圧Ｖ
ＳＳレベルに設定する。これによりＭＯＳトランジスタ
Ｐ８３およびＰ８７は外部電源電圧ＶＣＥを内部電源線
１３５上に伝達し、高速で電源投入時に内部電源電圧Ｖ
ＣＩを上昇させるとともにバーンインモード時には内部
電源電圧ＶＣＥを外部電源電圧ＶＣＥに等しくする。常
時分圧回路１３８は、基準電圧ＣＳＴＬをゲートに受け
るｎチャネルＭＯＳトランジスタＮ８９と、ＭＯＳトラ
ンジスタＮ８９と内部電源線１３５の間に直列に接続さ
れるｐチャネルＭＯＳトランジスタＰ９０およびＰ９１
を含む。ＭＯＳトランジスタＰ９０およびＰ９１は、そ
のゲートが接地電圧ＶＳＳレベルに設定されており、抵
抗素子として機能する。この常時分圧回路１３８も、活
性分圧回路１３４と同様、内部電源電圧ＶＣＩを所定値
シフトダウンさせる。すなわち、ＭＯＳトランジスタＮ
８９を流れる定電流に従ってＭＯＳトランジスタＰ９０
が有する抵抗値に従って内部電源電圧ＶＣＩを所定値低
下させる。

【０１９３】常時内部降圧回路１３６は、基準電圧Ｖｒ
ｅｆＬをゲートに受けるｎチャネルＭＯＳトランジスタ
Ｎ９０と、常時分圧回路１３８の出力電圧をゲートに受
けるｎチャネルＭＯＳトランジスタＮ９１と、ＭＯＳト
ランジスタＮ９０およびＮ９１の共通接続ノードと接地
ノードＶＳＳの間に設けられ、そのゲートに基準電圧Ｃ
ＳＴＬを受けるｎチャネルＭＯＳトランジスタＮ９２
と、ＭＯＳトランジスタＮ９０およびＮ９１へそれぞれ
電流を供給するｐチャネルＭＯＳトランジスタＰ９２お
よびＰ９３を含む。ＭＯＳトランジスタＰ９２およびＰ
９３はカレントミラー回路を構成し、ＭＯＳトランジス
タＰ９３を流れる電流と同じ大きさの電流ＭＯＳトラン
ジスタＰ９２を介して流れる。ＭＯＳトランジスタＮ９
２の電流駆動力は変更可能であり（配線またはヒューズ
素子のプログラムにより）、この常時比較回路１３６の
動作電流、すなわち応答特性が適当な値に設定される。
ＭＯＳトランジスタＰ９２およびＮ９０の接続ノードか
らドライブ用ｐチャネルＭＯＳトランジスタＰ９４のゲ
ートへ電圧が与えられる。このＭＯＳトランジスタＰ９
４は、そのゲート電圧に従って外部電源ノード１から内
部電源線１３５へ電流を供給する。ＭＯＳトランジスタ
Ｐ９４の電流駆動力は比較的小さくされる。スタンバイ
時においては、内部電源線１３５上の内部電源電圧ＶＣ
Ｉはほぼ一定であり、大きな電流駆動力は要求されない
ためである。スタンバイ時においては、単にリーク電流
などのスタンバイ電流が消費され、これにより内部電源
電圧ＶＣＩが低下するためこのスタンバイ電流を補償す
る能力がＭＯＳトランジスタＰ９０に要求されるだけで
ある。

【０１９４】［アレイ用内部降圧回路］図７０は、図６
０に示すアレイ用内部降圧回路１１０ａおよび１１０ｂ
の構成を概略的に示すブロック図である。図７０におい
ては、２つの内部降圧回路１１０ａおよび１１０ｂのう
ちの一方のみ構成を示す。内部降圧回路１１０ａおよび
１１０ｂは同じ構成を備える。図７０において、アレイ
用内部降圧回路１１０（１１０ａ，１１０ｂ）は、基準
電圧ＶｒｅｆＨを発生する基準電圧発生部２２０と、基
準電圧発生部２２０からの基準電圧ＶｒｅｆＨと内部電
源電圧ＶＣＩとを比較し該比較結果に従って内部電源電
圧ＶＣＥの電圧レベルの調整（電流を供給する）を行な
う内部電圧発生部２３０を含む。基準電圧発生部２２０
は、図６６に示す周辺回路用内部降圧回路の構成と同
様、一定の電流を供給する定電流発生回路２２７と、内
部電源電圧ＶＣＩの投入時に定電流源発生回路２２７を
正確に動作させるためのスタートアップ回路２２３と、
電流源用の基準電圧ＣＳＴＬを発生する電流源用基準電
圧発生回路２２１と、通常動作モード時に使用される基
準電圧ＶｒｅｆＮＨを発生するノーマル用基準電圧発生
回路２２２と、バーンインモード時に用いられる基準電
圧ＶｒｅｆＢＨを発生するバーンイン用基準電圧発生回
路２２４と、振幅制限信号ＬＭを発生する振幅制限信号
発生回路２２５と、基準電圧発生回路２２２および２２
４からの基準電圧ＶｒｅｆＮＨおよびＶｒｅｆＢＨのう
ち高い方の基準電圧を基準電圧ＶｒｅｆＨとして出力す
る基準電圧発生回路２２６を含む。

【０１９５】この基準電圧発生部２２０の詳細構成およ
び動作は図６８および図６９に示す周辺回路用内部降圧
回路に含まれる基準電圧発生部の対応のものと同じであ
る。異なっているのは、ノーマル用基準電圧発生回路２
２２およびバーンイン用基準電圧発生回路２２４が発生
する基準電圧ＶｒｅｆＮＨおよびＶｒｅｆＢＨの電圧レ
ベルが基準電圧ＶｒｅｆＮＬおよびＶｒｅｆＢＬよりも
それぞれ高くされていることである。この基準電圧Ｖｒ
ｅｆＮＨおよびＶｒｅｆＢＨをそれぞれ基準電圧Ｖｒｅ
ｆＮＬおよびＶｒｅｆＢＬよりも高くする構成は、図６
８に示す構成においてＭＯＳトランジスタＰ６４（基準
電圧１２２に含まれる）およびＭＯＳトランジスタＰ７
１（基準電圧発生回路１２４に含まれる）の抵抗値をそ
れぞれ大きくおよび小さくすることにより実現される。
この基準電圧発生部２２０の詳細構成および動作は、先
に図６８を参照して説明したものと同じであり、単に基
準電圧ＶｒｅｆＮＨおよびＶｒｅｆＢＨの電圧レベルが
高くされているのが異なるだけであり、その詳細説明は
省略する。この基準電圧ＶｒｅｆＮＨおよびＶｒｅｆＢ
Ｈが高くされる理由については後に詳細に説明する。内
部電圧発生部２３０は、２つの内部電源電圧発生系を含
む。図６５に示すように、２つのメモリセルアレイに対
して１つのアレイ用内部降圧回路が設けられ、それぞれ
のメモリセルアレイに対し別々の系統から内部電源電圧
を供給するためである。

【０１９６】すなわちこの内部電圧発生部２３０は、活
性制御信号ＡＣＴおよびバーンインモード指示信号／電
源投入検出信号ＢＩ／ＰＯＲに応答して動作する活性内
部降圧回路２３２および２３４と、スタンバイ時にそれ
ぞれ内部電源電圧ＶＣＩの電圧レベルを所定レベルに維
持するための常時内部降圧回路２３６および２３８を含
む。活性内部降圧回路２３２および常時内部降圧回路２
３６は内部電源線２３５ａ上の内部電源電圧ＶＣＩの電
圧レベルの制御を行ない、活性内部降圧回路２３４およ
び常時内部降圧回路２３８は内部電源線２３５ｂ上の内
部電源電圧ＶＣＩの電圧レベルを調整する。この内部電
圧発生部２３０においては、図６６に示す構成と異なり
内部電源電圧ＶＣＩの電圧レベルを低下するための分圧
回路は設けられていない。分圧回路の動作時においては
内部電源線から接地ノードへ電流が流れ、消費電流が大
きくなるため、この消費電流を低減するために分圧回路
は設けられない。アレイ用内部電源電圧については、先
に説明したように、ビット線の充電のために主にこの内
部電圧発生部２３０が発生する内部電源電圧が使用され
る。このビット線充電時における内部電源電圧の変化は
比較的緩やかであり、高速応答性は要求されない。した
がって比較回路（活性内部降圧回路２３２、２３４およ
び常時内部降圧回路２３６、２３８に含まれる比較回
路）の感度が少し低下しても十分この内部電源電圧ＶＣ
Ｉの低減に対応して内部電源電圧をもとのレベルへ復帰
させることができる。この分圧回路を用いないために、
基準電圧発生回路２２２および２２４からの基準電圧Ｖ
ｒｅｆＮＨおよびＶｒｅｆＢＨの電圧レベルが高くされ
る。

【０１９７】この図７０に示す活性内部降圧回路２３２
および２３４ならびに常時内部降圧回路２３６および２
３８の内部構成は図６４に示すものと同じである。単に
基準電圧ＶｒｅｆＨの電圧レベルが異なりまたそれぞれ
内部電源線２３５ａおよび２３５ｂ上の内部電源電圧Ｖ
ＣＩが直接比較回路へ与えられる点が異なっているだけ
である。構成およびその動作は図６９に示すものと実質
的に同じでありその詳細説明は省略する。図７０に示す
ようにアレイ用内部降圧回路として分圧回路を用いずに
内部電源電圧ＶＣＩの電圧レベルの調整を行なうことに
より低消費電流の内部降圧回路を実現することができ
る。なお、基準電圧発生部２２０および内部電圧発生部
２３０へは外部電源パッド１ａへ与えられた外部電源電
圧ＶＣＥがローパスフィルタ２４０によりフィルタ処理
された後動作電源電圧として伝達される。ＭＯＳトラン
ジスタＮ９３およびＮ９４が設けられており、バーンイ
ンモード時トランジスタＰ８３，Ｐ８７がオン状態とさ
れ、比較回路１５０の出力が無視されるにもかかわら
ず、バーンイン用基準電圧発生回路１２４および２２４
が設けられており、バーンインモード時にこの基準電圧
ＶｒｅｆＢＬおよびＶｒｅｆＢＨをそれぞれ外部電源電
圧ＶＣＥに従ってその電圧レベルを上昇させるのは以下
の理由による。図６９に示すように、ＭＯＳトランジス
タＰ８３およびＰ８７のゲート電圧はバーンインモード
時接地電圧ＶＳＳレベルに設定され、内部電源線１３５
上の電源電圧ＶＣＩは外部電源電圧ＶＣＥに等しくされ
る。このとき活性内部降圧回路１３２，２３２におい
て、図６９に示すノード１６０ａの電圧レベルが接地電
圧ＶＳＳのとき、内部電源電圧ＶＣＩが基準電圧Ｖｒｅ
ｆＬよりも高いときには、ＭＯＳトランジスタＰ８２を
介して大きな電流が流れ、この電流と同じ大きさの電流
がＭＯＳトランジスタＰ８０およびＰ８１を介して流れ
る。このため比較回路１５０の消費電流が増大する。こ
れを防止するために基準電圧ＶｒｅｆＬおよびＶｒｅｆ
Ｈはそれぞれ外部電源電圧ＶＣＥに応じてバーンインモ
ード時には上昇させる。このときまたはＭＯＳトランジ
スタＮ９３およびＮ９４の電流駆動力は不必要な電流消
費を防止するため十分小さくされる。また同様に、常時
内部降圧回路においては、そのドライブ用のＭＯＳトラ
ンジスタのゲート電圧は接地電圧レベルに放電されない
ため、常時内部降圧回路において正確に外部電源電圧Ｖ
ＣＥと内部電源電圧ＶＣＩを等しくする動作を実現する
ためにもこの基準電圧ＶｒｅｆＬおよびＶｒｅｆＨを外
部電源電圧ＶＣＥに応じて高くする必要がある。上述の
構成により、低消費電流で安定に内部電源電圧ＶＣＩを
発生するアレイ用内部降圧回路を実現することができ
る。

【０１９８】［変更例１］図７１は、アレイ用内部降圧
回路の第１の変更例を示す図である。図７１において、
アレイ用内部降圧回路は、活性化時、内部電源線２４５
ａおよび内部電源電圧の電圧レベルを調整する活性内部
降圧回路２４２と、活性化時内部電源線２４５ｂ上の内
部電源電圧ＶＣＩｂの電圧レベルを調整する活性内部降
圧回路２４４と、この内部電源線２４５ａおよび２４５
ｂ上の内部電源電圧ＶＣＩａおよびＶＣＩｂの電圧レベ
ルを調整する常時内部降圧回路２４７を含む。内部電源
線２４５ａおよび２４５ｂは別々の配線で構成されても
よく、また同一の配線であってもよい。すなわち内部電
源線２４５ａおよび２４５ｂはそれぞれ別々のメモリセ
ルアレイへ内部電源電圧ＶＣＩａおよびＶＣＩｂを供給
する構成であればよい。常時内部降圧回路２４７が基準
電圧ＶｒｅｆＨと内部電源線２４５ａおよび２４５ｂの
共通接続ノード２４９上の電圧とを比較することにより
内部電源電圧ＶＣＩａおよびＶＣＩｂの電圧レベルを調
整する。活性内部降圧回路２４２は、活性制御信号ＡＣ
Ｔ、振幅制限信号ＬＮおよびバーンインモード指示信号
／電源投入検出信号ＢＩ／ＰＯＲに応答して所定の上で
説明した電圧調整動作を実行する。活性内部ワード回路
４４４も同様、活性制御信号ＡＣＴ、振幅制限信号ＬＮ
およびバーンインモード指示信号／電源投入検出信号Ｂ
Ｉ／ＰＯＲに従って上で説明した電源電圧調整動作を実
行する。

【０１９９】活性制御信号ＡＣＴが活性状態のときに
は、活性内部降圧回路２４２および２４４をそれぞれを
互いに独立に内部電源線２４５ａおよび２４５ｂ上の内
部電源電圧ＶＣＩａおよびＶＣＩｂの電圧調整を実行す
る。内部電源線２４５ａおよび２４５ｂが異なる配線で
構成されている場合では、この内部電源電圧ＶＣＩａお
よびＶＣＩｂの電圧変動レベルが異なる場合が生じる。
したがってこれらの内部電源電圧ＶＣＩａおよびＶＣＩ
ｂの動作時における変化に対応して正確に内部電源電圧
ＶＣＩａおよびＶＣＩＢを所定の電圧レベルに維持する
ことができる。スタンバイ時においては、活性内部降圧
回路２４２および活性内部降圧回路２４４は非活性状態
とされる。このときには、常時内部降圧回路２４７によ
り内部電源電圧ＶＣＩａおよびＶＣＩｂの電圧レベルの
調整が行なわれる。スタンバイ時においては、内部電源
線２４５ａおよび２４５ｂに接続される内部回路はスタ
ンバイ状態にあり、その消費電流はリーク電流などにお
いてのみ生じるだけであり、内部電源電圧ＶＣＩａおよ
びＶＣＩｂの変動はごくわずかであり、小さな電流駆動
力を有する常時内部構成回路２４７であっても正確に内
部電源電圧ＶＣＩａおよびＶＣＩｂを所定の電圧レベル
に維持することができる。

【０２００】図７１に示す構成の場合、常時内降圧回路
２４７は活性内部降圧回路２４２および２４４で共用さ
れる（内部電源線２４５ａおよび２４５ｂで共用され
る）。したがって、この常時内部降圧回路２４７の占有
面積を低減することができ、また消費電流を低減するこ
とができ、低占有面積で低消費電流のアレイ用内部降圧
回路を実現することができる。 ［変更例２］図７２は、この発明に従った内部電源電圧
発生回路の第２の変更例の構成を示す図である。図７２
に示す構成においては、内部電源線２４５ａおよび２４
５ｂがそれぞれ、活性制御信号／ＡＣＴに応答して導通
するｎチャネルＭＯＳトランジスタでたとえば構成され
るスイッチング素子２５０ａおよび２５０ｂにより常時
内部降圧回路２４７から分離される。すなわち、このス
イッチング素子２５０ａおよび２５０ｂは活性化時（信
号／ＡＣＴが活性状態のＬレベル）のときには内部電源
線２４５ａおよび２４５ｂは常時内部降圧回路２４７か
ら分離される。内部電源線２４５ａおよび２４５ｂ上の
内部電源電圧ＶＣＩａおよびＶＣＩｂはそれぞれ活性内
部降圧回路２４２および２４４によりそれぞれの電圧レ
ベルが調整される。常時内部降圧回路２４７は、基準電
圧ＶｒｅｆＨとノード２４９上の電圧とを比較し、該比
較結果に従ってノード２４９上の電源電圧のレベルを基
準電圧ＶｒｅｆＨの電圧レベルに維持する。

【０２０１】活性制御信号／ＡＣＴがＨレベルとなる
と、スイッチング素子２５５ａおよび２５５ｂがオン状
態状態となり、内部電源線ＶＣＩａおよびＶＣＩｂがノ
ード２４９に接続される。この状態において、活性制御
信号ＡＣＴはＬレベルの非活性状態にあり、活性内部降
圧回路２４２および２４４は非活性状態とされ、電源電
圧調整動作は停止される。この状態すなわちスタンバイ
時においては、常時内部構成回路２４７がノード２４９
を介して内部電源線２４５ａおよび２４５ｂ上の内部電
源電圧ＶＣＩａおよびＶＣＩｂの電圧レベルを一定の基
準電圧ＶｒｅｆＨの電圧レベルに調整する。この図７２
に示す構成においても、同様に常時内部降圧回路２４７
が２つの活性内部降圧回路２４２および２４４に共用さ
れるため、内部降圧回路の占有面積および消費電力を低
減することができる。またこの図７２に示す構成の場
合、ノード２４９は内部電源線２４５ａおよび２４５ｂ
から分離されており、ノード２４９の電圧レベルの変動
はほぼ０とすることができ、常時内部降圧回路２４７に
おける消費電流はほぼ０とすることができる（外部電源
ノード１からのし２４９への電流供給動作はほとんど行
なわれないため）。ただし比較回路における動作電流は
流れる。

【０２０２】なお、図７２に示す構成において、スイッ
チング素子２５０ａおよび２５０ｂの一方のみが設けら
れる構成が用いられてもよい。すなわち常時内部降圧回
路２４７は常時内部電源線２４５ａおよび２４５ｂの一
方に接続されており、スタンバイ時においてのみ内部電
源線２４５ａおよび２４５ｂがノード２４９に接続され
る構成が利用されてもよい。この変更例１および２の構
成に従えば、常時内部降圧回路を２つの活性内部降圧回
路により共有することができ、低消費電力で低占有面積
の内部降圧回路を実現することができる。なお、アレイ
用内部降圧回路および周辺用内部降圧回路を共用する場
合、高周波応答特性および直流応答特性（アレイ充電動
作時おける緩やかな変化に対応する特性）を両者実現す
る必要がある。この場合には、図５９に示す回路構成を
利用することができ、この図５９に示す回路構成を利用
する場合には、図７１および図７２に示す構成を利用す
るこにとより、より内部降圧回路の占有面積を低減する
ことができる。この場合には、活性内部降圧回路が、ア
レイ用および周辺用両者を兼用するため、その区別は設
けられない。

【０２０３】なお、第１１の実施例において、半導体記
憶装置を一例として示しているがこれは、所定の内部ノ
ードの電圧レベルが比較回路の出力信号により一定の電
圧レベルに保持される構成を備える半導体装置であれば
すべて本発明を適用することができる。 ［実施例１２］図７３は、この発明の第１２の実施例で
ある半導体装置の要部の構成を示す図である。図７３に
おいて、３つの内部電圧発生回路が設けられる。第１の
内部電圧発生回路は、内部電源線５上の内部電源電圧Ｖ
ＣＩと第１の基準電圧Ｖｒｅｆ１とを比較する、差動増
幅器で構成される比較器３ａと、外部電源電圧が供給さ
れるノード（以下、電圧源ノードと称す）１と内部電源
線５の間に接続され、比較器３ａの出力信号に従ってそ
のコンダクタンスが変化し、電圧源ノード１と内部電源
線５の間に流れる電流量を調整する可変コンダクタンス
素子としてのドライブ素子２ａで構成される。第２の内
部電圧発生回路は、動作タイミング信号ＥＮに応答して
活性化され、活性化時に内部電源線５上の内部電源電圧
ＶＣＩと基準電圧Ｖｒｅｆ１とを比較する比較器３ｂ
と、電圧源ノード１と内部電源線５の間に接続されて、
比較器３ｂの出力信号に従って電圧源ノード１と内部電
源線５の間を流れる電流量を調整するドライブ素子２ｂ
で構成される。

【０２０４】第３の内部電圧発生回路は、第１の基準電
圧Ｖｒｅｆ１よりも高い第２の基準電圧Ｖｒｅｆ２と内
部電源線５上の内部電源電圧ＶＣＩとを比較する比較器
３ｃと、この比較器３ｃの出力信号に従って電圧源ノー
ド１と内部電源線５の間を流れる電流量を調整するドラ
イブ素子２ｃで構成される。ドライブ素子２ａ〜２ｃが
接続する電圧源ノード１は、単に外部電源電圧が伝達さ
れるノードであればよく、共通のノードである必要はな
く、別々のノードであってもよい。ドライブ素子２ａの
電流供給力および比較器３ａの駆動力（応答速度）は比
較的小さくされる。比較器３ａは、常時動作するため、
その消費電流を低減するためである。比較器３ｂは、負
荷回路７が動作する期間を設定する動作タイミング信号
ＥＮに応答してトランジスタ２３００が導通して電流経
路が形成され、これにより活性化される。この比較器３
ｂは、負荷回路７の動作による内部電源線５上の電源電
圧変動を補償するため、その応答速度は比較的大きくさ
れ、またドライブ素子２ｂの電流供給力も比較的大きく
される。ドライブ素子２ｃの電流駆動力および比較回路
３ｃの応答速度は、消費電流を低減するため、ともに小
さくされる。次にこの図７３に示す内部電源電圧発生回
路の動作をその動作波形図である図７４を参照して説明
する。

【０２０５】動作タイミング信号ＥＮが非活性状態のロ
ーレベルのとき、比較回路３ｂは非活性状態にあり（電
流源トランジスタ２３００オフ）、ドライブ素子２ｂは
ほぼオフ状態を維持している。この動作タイミング信号
ＥＮの非活性化時においては、負荷回路７は動作せず、
半導体装置がスタンバイ状態にある。この状態において
は、比較回路３ａおよび３ｃが動作し、ドライブ素子２
ａおよび２ｃを介して内部電源線５に対する充電動作が
行なわれる。基準電圧Ｖｒｅｆ２の電圧レベルは基準電
圧Ｖｒｅｆ１のそれよりも高い。したがってこの状態に
おいては、内部電源線５上の内部電源電圧ＶＣＩは第２
の基準電圧Ｖｒｅｆ２の電圧レベルとされる。この内部
電源線５上の充電電圧、この内部電源線５に付随する寄
生容量（図示せず）に過剰電荷として蓄積される。動作
タイミング信号ＥＮが論理ハイレベルの活性状態とされ
ると、比較回路３ｂが活性状態とされ、比較動作を行な
う。負荷回路７の動作前においては、内部電源線５上の
電源電圧ＶＣＩは、第２の基準電圧Ｖｒｅｆ２の電圧レ
ベルにされる。次いで、負荷回路７が動作し、内部電源
線５上の電圧（電流）を消費し、この内部電源線５上の
電源電圧ＶＣＩの電圧レベルが低下する。このとき、内
部電源線５の寄生容量に蓄積された過剰電荷から負荷回
路７へ電流が供給されるため、内部電源線５上の電源電
圧ＶＣＩは、第２の基準電圧Ｖｒｅｆ２の電圧レベルか
ら低下する。したがって、この内部電源線５上の電源電
圧ＶＣＩが第１の基準電圧Ｖｒｅｆ１以下に低下するの
を抑制することができる。比較回路３ｂは、この内部電
源線５上の電源電圧ＶＣＩの低下に応答して高速で追随
して、ドライブ素子２ｂを介してこの内部電源線５上の
電源電圧ＶＣＩを第１の基準電圧Ｖｒｅｆ１の電圧レベ
ルに復帰させる。比較回路３ｃは、単にスタンバイ時に
おいてこの内部電源線５上に過剰電荷を蓄積するために
用いられるだけであり、この負荷回路７の動作時におけ
る高速追随性は何ら要求されない。高速追随性は、単に
比較回路３ｂに対してのみ要求されるだけである。

【０２０６】比較回路３ａおよび３ｃは、常時動作して
いる。比較回路３ｃおよびドライブ素子２ｃは、比較回
路３ａおよびドライブ素子２ａにより充電された内部電
源線５上の電圧をさらに上昇させるだけである。したが
って、第１の基準電圧Ｖｒｅｆ１までの充電は２つの比
較回路３ａおよび３ｃ（およびドライブ素子２ａおよび
２ｃ）により実行され、第２の基準電圧Ｖｒｅｆ２まで
の充電が比較回路３ｃおよびドライブ素子２ｃにより実
行されるため、これらの構成要素の電流駆動力は十分小
さくすることができる。しかしながら、この比較回路３
ａおよびドライブ素子２ａは省略されてもよい。構成要
素の数が低減されるため、回路の占有面積が低減され、
また消費電流を低減することができる（ドライブ素子２
ａがほぼオフ状態される状態においても、比較回路３ａ
においては動作電流が常時流れており、この動作電流を
削減することができるためである）。以上のように、こ
の第１２の実施例に従えば、負荷回路の動作前に、内部
電源線の電圧レベルをより高い電圧レベルに充電し、内
部電源線に過剰電荷を蓄積するように構成したために、
負荷回路動作時において、この内部電源線上の電圧レベ
ルが所定値レベル以下に低下するのを抑制することがで
き、安定に内部電源電圧を供給することができる。

【０２０７】［実施例１３］図７５は、この発明の第１
３の実施例である半導体装置の要部の構成を示す図であ
る。この図７５に示す構成においては、内部電源線５の
電圧ＶＣＩを第２の基準電圧Ｖｒｅｆ２のレベルへ充電
するための比較器２３０１が、活性化信号ＥＱａに応答
して導通する活性化トランジスタ２３０２により活性状
態とされる。他の構成は、図７３に示す構成と同じであ
り、対応する部分には同一の参照番号を付し、その詳細
説明は省略する。活性化信号ＥＱａは、動作タイミング
信号ＥＮの非活性化時に所定期間活性状態（図示の例で
は論理ハイレベル）とされる。内部電源線５上の電圧レ
ベルを第２の基準電圧Ｖｒｅｆ２の電圧レベルにまで上
昇させるための比較器２３０１の動作期間（活性化期
間）を低減することにより、電流消費の低減を図る。次
に、この図７５に示す構成の動作をその動作波形図であ
る図７６を参照して説明する。動作タイミング信号ＥＮ
の非活性化時、活性化トランジスタ２３００が非導通状
態であり、比較器３ｂは非活性状態とされる。この動作
タイミング信号ＥＮの非活性期間の所定の期間、活性化
信号ＥＱａが活性状態の論理ハイレベルとされる。活性
化トランジスタ２３０２が導通し、比較器２３０１にお
いて動作電流が流れる経路が形成され、比較器２３０１
が動作し、内部電源線５上の電圧ＶＣＩを第２の基準電
圧Ｖｒｅｆ２のレベルまで上昇させる。この内部電源線
５の充電電圧は、先の実施例１２と同様、内部電源線５
に付随する寄生容量に充電される。この活性化信号ＥＱ
ａが非活性状態の論理ローレベルとされると、比較器２
３０１が非活性状態とされ、ドライブ素子２ｃを介して
の内部電源線５の充電動作が停止される。

【０２０８】次いで、動作タイミング信号ＥＮが活性状
態とされ、活性化トランジスタ２３００により、比較器
３ｂが活性状態とされ、内部電源線５上の電圧レベルの
調整動作を実行する。この動作タイミング信号ＥＮに従
って負荷回路７が所定のタイミングで動作し、内部電源
線５上の電圧ＶＣＩを消費する。このとき、負荷回路７
は、内部電源線５に付随する図示しない寄生容量に充電
された過剰電荷から電流を供給されるため、負荷回路７
の動作時に大きな電流が消費される場合においても、こ
の内部電源線５上の電圧ＶＣＩが大幅に低下するのを防
止することができる。すなわち、内部電源線５上の電圧
レベルの低下時においてその低下速度が内部電源線５に
格納された過剰電荷により緩和され、その緩和された電
圧低下に比較器３ｂが追随して、ドライブ素子２ｂを介
して電流を供給するためである。比較器３ｂにおける消
費電流を低減するために、その応答速度がそれほど早く
ない場合においても、過剰電荷により、この内部電源線
５上の電圧変化速度を低下させることにより、比較器３
ｂによりこの内部電源線５上の電圧変化に追随して内部
電源電圧ＶＣＩを安定に供給することができる。動作タ
イミング信号ＥＮは、半導体記憶装置において、たとえ
ばチップイネーブル信号または内部ロウアドレスストロ
ーブ信号ＲＡＳであってもよい。活性制御信号ＥＱａ
は、この動作タイミング信号ＥＮの非活性化に応答して
所定期間活性状態とされる。

【０２０９】［変更例］図７７は、この発明の第１３の
実施例の変更例を示す図である。図７７に示す動作波形
図は、図７５の回路の動作を示す。この図７７に示す動
作波形図においては、半導体装置は、半導体記憶装置で
ある場合が示される。図７７において、動作タイミング
信号ＥＮとして、ロウアドレスストローブ信号ＲＡＳが
用いられる。ロウアドレスストローブ信号ＲＡＳが非活
性状態の論理ローレベルのときには、この半導体装置は
スタンバイ状態にあり、内部回路は動作をしていない。
この状態においては、図７５に示す比較器３ａのみが動
作し、内部電源線５上の電源電圧ＶＣＩを第１の基準電
圧Ｖｒｅｆ１の電圧レベルに維持している。ロウアドレ
スストローブ信号ＲＡＳが活性状態とされると、この半
導体装置が動作状態とされる。これにより、比較器３ｂ
が活性状態とされ、内部回路（負荷回路および他の図示
しない回路）が動作し、内部電源線５上の電源電圧ＶＣ
Ｉの電圧レベルが変動する。しかしながらこの場合にお
いては、内部回路による電流消費は少なく、その電流変
化も小さいため、比較器３ｂの応答の遅れがあっても、
十分その電源電圧ＶＣＩの変化に追随してもとの電源電
圧レベルへ復帰させることができる。

【０２１０】この内部ロウアドレスストローブ信号ＲＡ
Ｓの活性化に応答して所定期間動作制御信号ＥＱａが活
性状態とされる。これにより比較器２３０１が活性状態
とされ、ドライブ素子２ｃを介して内部電源線５上の電
源電圧ＶＣＩが第２の基準電圧Ｖｒｅｆ２レベルにまで
充電される。この動作タイミング信号ＥＱａの活性期間
が経過した後、負荷回路駆動信号が活性状態とされる。
この負荷回路駆動信号により負荷回路７が動作し、大電
流を消費する。この負荷回路駆動信号としては、半導体
記憶装置におけるセンスアンプ駆動信号がたとえば相当
する。この場合、負荷回路７はセンスアンプであり、ビ
ット線の充放電を行なう。この場合には、内部電源線５
上に大きな電流変化が生じる。しかしながら、既に比較
器２３０１により、内部電源線５上の電圧レベルが第２
の基準電圧Ｖｒｅｆ２の電圧レベルにまで上昇している
ため、この電流変化を等価的に小さな電流変化とするこ
とができ、低速応答性の比較器３ｂを用いても十分にこ
の変化に追随して内部電源線５上の電源電圧ＶＣＩの電
圧レベルを所定電圧レベルに復帰させることができる。
活性制御信号ＥＱａは、したがって、負荷回路７が動作
し、大電流変化が生じる可能性がある場合においてのみ
予め活性状態とされればよい。通常、半導体記憶装置に
おいては、このような大電流消費が行なわれる状態は、
たとえばセンスアンプ動作時のように予め予測すること
ができ、動作タイミング信号ＥＮに従って、所定期間必
要なときのみこの動作制御信号ＥＱａを活性状態とする
ことができる。

【０２１１】なお、図７７において、この動作制御信号
ＥＱａは、破線で示すように、動作制御信号ＥＱａが負
荷回路駆動信号の活性状態においても活性状態とされる
タイミング関係が用いられてもよい。以上のように、こ
の発明の第１３の実施例の構成に従えば、動作タイミン
グ信号に従って、所定期間のみ内部電源線５上の第２の
基準電圧Ｖｒｅｆ２の電圧レベルにまで充電する比較器
を活性状態としているため、第１２の実施例の効果に加
えて、さらに低消費電流化を実現することができる。 ［実施例１４］図７８は、この発明の第１４の実施例で
ある半導体装置の要部の構成を示す図である。図７８に
おいて、この半導体装置は、基準電圧発生回路２３１０
からの基準電圧Ｖｒｅｆと内部電源線５上の電源電圧Ｖ
ＣＩとを比較する比較器２３３０ａと、比較器２３３０
ａの出力信号に従って電圧源ノード１と内部電源線５の
間を流れる電流量を調整するドライブ素子２３２０ａ
と、基準電圧発生回路２３１０からの基準電圧Ｖｒｅｆ
と内部電源線５上のＶＣＩとを比較する比較器２３３０
ｂと、比較器２３３０ｂの出力信号に従って電圧源ノー
ド１から内部電源線５へ流れる電流量を調整するドライ
ブ素子２３２０ｂを含む。比較器２３３０ａは、半導体
装置（負荷回路７）の活性化時に活性状態とされる動作
タイミング信号ＥＮａに応答して導通する活性化トラン
ジスタ２３０５ａにより、動作電流が供給されて作動状
態とされる。比較器２３３０ｂは、特定の動作モードを
除く通常動作モード時における負荷回路７の活性時（す
なわち動作時）においてのみ活性状態とされる動作制御
信号ＥＮｂに応答して導通する活性制御トランジスタ３
０５ｂにより、動作電流が供給されて作動状態とされ
る。

【０２１２】基準電圧発生回路２３１０は、一例とし
て、電圧源ノードに結合されて一定の基準電流を供給す
る定電流源２３１２と、定電流源２３１２と接地ノード
（他方電圧源ノード）の間に直列に接続される抵抗素子
２３１３ａおよび２３１３ｂを含む。基準電圧Ｖｒｅｆ
は、抵抗素子２３１３ａおよび２３１３ｂの抵抗値と定
電流源２３１２が与える定電流により決定される。次に
この図７８に示す内部電源電圧発生回路の動作について
説明する。以下の説明において、この半導体装置は、半
導体記憶装置であると仮定する。半導体装置に対する外
部アクセスが行なわれる場合には、内部回路（負荷回路
７）は高速動作が要求される（高速アクセスを実現する
ため）。この場合、負荷回路７の動作タイミングに併せ
て、活性制御信号ＥＱａおよびＥＱｂがともに活性状態
とされ、比較器２３３０ａおよび２３３０ｂがともに作
動状態とされる。２つの比較器２３３０ａおよび２３３
０ｂの制御のもとに、ドライブ素子２３２０ａおよび２
３２０ｂにより、内部電源線５上に電流が供給され、負
荷回路７（内部回路）の動作時における電源電圧ＶＣＩ
の変動を抑制する。２つのドライブ素子２３２０ａおよ
び２３２０ｂにより内部電源線５へ電流が供給されるた
め、負荷回路７の動作時において内部電源線５の電圧が
急激に変動しても、十分その変化に追随して高速でこの
内部電源電圧ＶＣＩの低下を補償し、所定の基準電圧Ｖ
ｒｅｆの電圧レベルに電源電圧ＶＣＩを復帰させること
ができる。

【０２１３】リフレッシュサイクルまたはデータ保持モ
ードなどの特定の動作時においては、活性制御信号ＥＮ
ｂは常時非活性状態とされ、比較器２３３０ｂの比較動
作が禁止される。活性制御信号ＥＮａのみが負荷回路７
の動作タイミングに併せて活性状態とされる。この場合
においては、内部電源線５は、１つのドライブ素子２３
２０ａを介してのみ電流が供給される。このため、内部
電源線５上の電圧ＶＣＩの電圧レベルへの復帰は、通常
動作サイクル時におけるよりも遅れる。しかしながら、
リフレッシュサイクルおよびデータ保持モードなどにお
いては、外部アクセスは何ら行なわれず、高速アクセス
は要求されない。したがって、負荷回路７の動作開始タ
イミングは、この内部電源線５上の電源電圧ＶＣＩが安
定化した後に行なわれるように構成されても、何ら外部
においては問題は生じない。リフレッシュサイクルおよ
びデータ保持モードなどにおいて１つの比較器のみを駆
動することにより、消費電流を低減することが可能とな
る。図７９は、図７８に示す活性制御信号ＥＮａおよび
ＥＮｂを発生するための回路構成の一例を概略的に示す
図である。図７９において、制御信号発生系は、外部か
ら与えられるロウアドレスストローブ信号ｅｘｔＲＡＳ
を受けて内部ロウアドレスストローブ信号を出力するＲ
ＡＳバッファ２３４０と、内部ロウアドレスストローブ
信号ｅｘｔＲＡＳ、外部コラムアドレスストローブ信号
ｅｘｔＣＡＳおよび外部ライトイネーブル信号ｅｘｔＷ
Ｅを受けて、特定の動作モードであるリフレッシュモー
ドおよびスリープモード（データ保持モード）が指定さ
れたか否かを検出する動作モード検出器２３４２と、動
作モード検出器２３４２の出力信号とＲＡＳバッファ２
３４０の出力信号に従って内部ロウアドレスストレージ
信号ｉｎｔＲＡＳを出力するゲート回路２３４４と、動
作モード検出器２３４２からの出力信号に従って、デー
タのリフレッシュに必要な動作を所定のタイミングで実
行するリフレッシュ制御回路２３４６と、ゲート回路２
３４４の出力する内部ロウアドレスストローブ信号ｉｎ
ｔＲＡＳとリフレッシュ制御回路２３４６が出力する活
性化信号とに応答して、内部のロウ系回路（行選択動作
に関連する回路：ロウアドレスデコーダ、およびセンス
アンプ、およびプリチャージ／イコライズ回路等）を活
性化するための内部活性化信号ＥＮａ（φＲＡＳ）を出
力する内部活性化回路２３４８を含む。

【０２１４】動作モード検出器２３４２は、たとえば外
部ロウアドレスストローブ信号ｅｘｔＲＡＳの活性化
（立下がり）よりも先に外部コラムアドレスストローブ
信号ｅｘｔＣＡＳおよび外部ライトイネーブル信号ｅｘ
ｔＷＥが活性状態（ローレベル）とされたときに、リフ
レッシュサイクルが指定されたことを検出する。この動
作モード検出器２３４２は、また加えて、特定のアドレ
スキーを用いて特定の動作モードが指定されたか否かを
検出する構成とされてもよい。この動作モード検出器２
３４２が検出する動作モードは外部アクセスが行なわれ
ないリフレッシュサイクルまたはデータ保持のみを行な
うデータ保持モードである。ゲート回路２３４４は、動
作モード検出器２３４２が特定の動作モードが指定され
たことを検出したときには、ＲＡＳバッファ２３４０の
出力信号の伝達を禁止する。それ以外の通常動作モード
時においては、このゲート回路２３４４は、ＲＡＳバッ
ファ２３４０の出力信号を伝達する。ゲート回路２３４
４として、ＲＡＳバッファ２３４０および動作モード検
出器２３４２の出力する信号が活性状態となるときの論
理レベルおよび内部ロウアドレスストローブ信号ｉｎｔ
ＲＡＳの活性時の論理レベルに併せて、２入力のゲート
回路を用いて実現することができる。

【０２１５】リフレッシュ制御回路２３４６は、動作モ
ード検出器２３４２により特定の動作モードが指定され
たとき、所定のタイミングでリフレッシュを行なうため
の制御信号を発生する。このリフレッシュ制御回路２３
４６は、内部ロウアドレスストローブ信号ｉｎｔＲＡＳ
に対応するロウ系回路活性化信号を所定のタイミングで
出力する。セルフリフレッシュサイクル時およびデータ
保持モード時においては、所定の時間間隔で、この内部
ロウ系回路活性化信号が活性状態とされる。内部活性化
回路２３４８は、ゲート回路２３４４およびリフレッシ
ュ制御回路２３４６からの信号の一方が活性状態とされ
たときに、その活性制御信号ＥＮａを活性状態とする。
内部活性化回路２３４８も、内部ロウアドレスストロー
ブ信号ｉｎｔＲＡＳの活性時における論理レベルおよび
リフレッシュ制御回路２３４６から出力されるロウ系回
路制御信号の活性化時における論理レベルに併せて２入
力ゲート回路で構成することができる。このゲート回路
２３４４から出力される内部アドレスストローブ信号ｉ
ｎｔＲＡＳが活性制御信号ＥＮｂとして用いられる。内
部活性化回路２３４８からの内部活性化制御信号φＲＡ
Ｓが活性化制御信号ＥＮａとして用いられる。これによ
り、通常動作モード時においては、ゲート回路２３４４
からの内部ロウアドレスストローブ信号ｉｎｔＲＡＳに
従って活性制御信号ＥＮａおよびＥＮｂがともに活性状
態とされ、図７８に示す比較器２３３０ａおよび２３３
０ｂが作動状態とされる。リフレッシュサイクルおよび
データ保持モード時においては、活性制御信号ＥＮａが
リフレッシュ制御回路２３４６からの内部ロウ系回路活
性化制御信号に従って活性状態とされる。活性制御信号
ＥＮｂは、ゲート回路２３４４により、非活性状態に固
定される。したがって、この場合においては、比較器２
３３０ａのみ作動状態とされる。

【０２１６】なお、この図７８に示す構成において、負
荷回路７の動作サイクルおよびスタンバイサイクルにか
かわらず常時動作する比較器およびその常時動作する比
較器出力に応答して電流を内部電源線５へ伝達するドラ
イブ素子が設けられてもよい。以上のように、この第１
４の実施例の構成に従えば、通常動作サイクルにおいて
内部回路（負荷回路）が動作する場合には、複数の比較
器を作動状態として、大きな電流供給力を持って高速で
内部電源線５上の電源電圧の変動を補償し、リフレッシ
ュサイクルおよびデータ保持モードなどの特定の動作モ
ードにおいては、１つの比較器に従って内部電源線上の
電源電圧の変動を補償している。したがって、高速アク
セスおよび特定モード時における低消費電流を実現する
ことができる。 ［実施例１５］図８０は、この発明の第１５の実施例で
ある内部電源電圧発生回路の構成を概略的に示す図であ
る。図８０に示す構成においては、電圧源ノード１と内
部電源線５の間に、基準電圧発生回路２３１０からの基
準電圧Ｖｒｅｆをゲートに受けるｎチャネルＭＯＳトラ
ンジスタが電流ドライブ素子２３５０として設けられ
る。この電流ドライブ素子２３５０は、そのしきい値電
圧が０Ｖまたはほぼ０Ｖに近い小さなしきい値電圧を備
える。

【０２１７】この内部電源電圧発生回路は、さらに、通
常動作モード時において、内部回路の動作タイミングに
併せて活性状態とされる制御信号ＥＮｂに応答して導通
する活性制御トランジスタ２３０５ｂにより作動状態と
される比較器２３３０ｂと、比較器２３３０ｂの出力信
号に従って電圧源ノード１から内部電源線５へ電流を供
給するドライブ素子２３２０ｂを含む。基準電圧発生回
路２３１０は、図７８に示す構成と同様、定電流源２３
１２および抵抗素子２３１３ａおよび２３１３ｂを含
む。この図８０に示す内部電圧発生回路の構成において
は、常時電流ドライブ素子２３５０が導通し、そのゲー
ト電極に与えられる基準電圧Ｖｒｅｆに従って電圧源ノ
ード１から内部電源線５へ電流が供給される。この電流
ドライブ素子２３５０のしきい値電圧はほぼ０Ｖであ
り、内部電源線５上の電源電圧ＶＣＩは、比較器２３３
０ｂの非活性化時ほぼ基準電圧Ｖｒｅｆの電圧レベルに
固定される。通常動作時においては、内部回路（図８０
には示さず）の動作タイミングに併せて、活性制御信号
ＥＮｂが活性状態とされ、比較器２３３０ｂが動作し、
ドライブ素子２３２０ｂを介して内部電源線５上の電源
電圧ＶＣＩを基準電圧Ｖｒｅｆの電圧レベルに調整す
る。活性制御信号ＥＮｂが活性状態とされるのは、通常
動作サイクルにおける外部アクセスが行なわれ、高速ア
クセス動作が要求されるときである。すなわち、電源ド
ライブ素子２３５０およびドライブ素子２３２０ｂをと
もに動作させることにより、内部電源線５へ供給される
電流量が増加し、この内部電源線５上の電源電圧の変動
に対し高速で追随して内部電源電圧ＶＣＩを所定の電圧
Ｖｒｅｆレベルに調整することができる。外部アクセス
が行なわれない場合には、単に電流ドライブ素子２３５
０のみが内部電源線５上で電流を供給しており、消費電
流が低減される。

【０２１８】［変更例］図８１は、この発明の第１５の
実施例である内部電源電圧発生回路の変更例を示す図で
ある。この図８１に示す構成においては、基準電圧発生
回路２３１０は、定電流源２３１２と抵抗素子２３１３
ａの間に配置される、ダイオード接続されたｎチャネル
ＭＯＳトランジスタ２３１４を備える。ＭＯＳトランジ
スタ２３１４のチャネル抵抗は、抵抗素子２３１３ａお
よび２３１３ｂの抵抗値よりも十分小さく、また大きな
電流駆動力を有しており、定電流源２３１２から与えら
れる電流をすべて抵抗素子２３１３ａおよび２３１３ｂ
へ供給する。この場合、ＭＯＳトランジスタ２３１４は
ダイオードモードで動作し、そのゲートおよびドレイン
とソースの間にしきい値電圧Ｖｔｈの電圧降下をもたら
す。すなわちこの基準電圧発生回路２３１０は、２つの
基準電圧ＶＲＥＦおよびＶｒｅｆを発生する。基準電圧
ＶＲＥＦ＝Ｖｒｅｆ＋Ｖｔｈである。電圧源ノード１と
内部電源線５の間に接続されるｎチャネルＭＯＳトラン
ジスタで構成される電流ドライブ素子２３５２は、その
ゲートに基準電圧ＶＲＥＦを受ける。比較器２３３０
ｂ、ドライブ素子２３２０ｂは、図８０で示す構成と同
じであり、基準電圧Ｖｒｅｆを受ける。電流ドライブ素
子２３５２が、基準電圧発生回路２３１０に含まれるト
ランジスタ２３１４と同じしきい値電圧Ｖｔｈを有する
場合、この電流ドライブ素子２３５２は、ソースホロワ
で動作し、内部電源線５上の電源電圧ＶＣＩを基準電圧
ＶＲＥＦの電圧レベルに維持する。内部電源線５上の電
源電圧ＶＣＩの電圧レベルが低下したとき、電流ドライ
ブ素子２３５２はそのゲート−ソース間電圧が大きくな
り、この電流ドライブ素子２３５２を介して流れるドレ
イン電流が増加する。内部電源線５上の電源電圧ＶＣＩ
の電圧レベルが上昇したとき、電流ドライブ素子２３５
２のゲート−ソース間電圧が小さくなり、この電流ドラ
イブ素子２３５２の供給するドレイン電流が低下する。
これにより、比較器を用いる電圧発生回路と同様に、内
部電源線５上の電源電圧ＶＣＩの電圧レベルに応じた電
流を供給し、この電源電圧ＶＣＩの電圧レベル調整を実
行する。すなわち、この電源ドライブ素子２３５２は、
内部電源線５上の電源電圧ＶＣＩを基準電圧ＶＲＥＦ−
Ｖｔｈの電圧レベルにクランプする機能を備える。

【０２１９】この図８１に示す構成においては、基準電
圧発生回路２３１０において、しきい値電圧Ｖｔｈのシ
フトを実現するＭＯＳトランジスタ２３１４が用いられ
ている。したがって電流ドライブ素子２３５２として、
しきい値電圧が０Ｖまたはそれに近い低しきい値電圧の
ｎチャネルＭＯＳトランジスタを用いる必要がなく、し
きい値電圧調整のための余分の製造工程は何ら必要とさ
れず、製造工程が簡略化される。基準電圧発生回路２３
１０は、電圧源ノード１ｘから電流を供給される。この
場合、電圧源ノード１ｘに与えられる電源電圧と基準電
圧Ｖｒｅｆの差が小さい場合、定電流源２３１２に電流
が流れず、またＭＯＳトランジスタ１４がオン状態とな
らない場合が生じることが考えられる。したがって、こ
の基準電圧発生回路２３１０を確実に動作させるため、
電圧源ノード１ｘへは、電圧源ノード１へ与えられる電
圧レベルよりも高い昇圧電圧を与える。半導体装置が半
導体記憶装置である場合には、内部にワード線駆動のた
めの昇圧電圧を発生する回路が設けられており、この昇
圧電圧を電圧源ノード１ｘへ与える構成を利用すること
ができる。

【０２２０】外部アクセスが行なわれない場合には、ｎ
チャネルＭＯＳトランジスタで構成される電流ドライブ
素子のみを用いて内部電源電圧を発生し、外部アクセス
が行なわれる場合には、比較器およびドライブ素子を用
いて内部電源電圧レベルの調整を行なっているため、高
速応答特性が要求されるときのみ比較器を動作させるだ
けであり、消費電流を低減することができるとともに、
高速アクセスを実現することができる。 ［実施例１６］図８２は、この発明の第１６の実施例で
ある内部電源電圧発生回路の構成を示す図である。図８
２において、内部電源電圧発生回路は、内部電源線５上
の電源電圧ＶＣＩと基準電圧Ｖｒｅｆとを比較する比較
器２３３０と、電圧源ノード１と内部電源線５の間を流
れる電流量を比較器２３３０の出力信号に従って調節す
るドライブ素子２３２０ｃと、比較器２３３０の出力信
号に従ってそのコンダクタンスが変化する可変コンダク
タンス素子としてのドライブ素子２３２０ｄと、ドライ
ブ素子２３２０ｄと直列に接続され、動作モード指定信
号φＭＤに従って導通／非導通状態とされるｐチャネル
ＭＯＳトランジスタで構成されるドライブ素子２３６０
を含む。

【０２２１】この動作モード指定信号φＭＤは、２値信
号であり、この半導体装置の動作モードに応じて論理ハ
イレベルまたは論理ローレベルに設定される。この動作
モードとしては、以下の動作モードがある。 （１） リフレッシュ動作時において、選択状態とされ
るワード線の数を、通常動作時における選択ワード線の
数よりも増加させる。 （２） テストモード時において、マージン試験などお
よび多ビットデータのテストを行なうために、選択ワー
ド線の数を通常動作時における選択ワード線の数よりも
増加させる。 （３） テスト動作時において、多ビットのデータを同
時に良不良を検証するために、選択されるコラム選択線
（ビット線対を選択するためのコラム選択信号を伝達す
るコラムデコーダの出力信号線）の数を、通常動作時に
おけるそれよりも増加させる。 これらの動作モードにおいては、通常動作時におけるよ
りも、内部電源線５上に接続される負荷回路７（または
内部回路）の消費する電流が増加し、電源電圧ＶＣＩの
変動が大きくなる。この大きな消費電流を補償するため
に、動作モード指定信号φＭＤをローレベルに設定し、
ドライブ素子２３６０を導通状態とする。この状態にお
いては、内部電源線５はドライブ素子２３２０ｃおよび
２３２０ｄを介して比較器２３３０の制御のもとに内部
電源線５上の電源電圧ＶＣＩの電圧レベルを調整する。
２つのドライブ素子２３２０ｃおよび２３２０ｄが並列
に動作するため、電圧源ノード１から内部電源線５へ大
きな電流を供給することができ、内部電源電圧ＶＣＩの
低下を高速で補償することができる。

【０２２２】また動作モード指定信号φＭＤが指定する
動作モードとしては、さらに半導体装置が、動作時に消
費する電流のマージンを検証するために、内部電源線５
へ供給することの可能な電流量を減少させる動作電流マ
ージンテストがある。この場合には、動作モード指定信
号φＭＤは論理ハイレベルに設定され、ドライブ素子２
３６０は非導通状態とされる。この場合には、通常動作
時においては、２つのドライブ素子２３２０ｃおよび２
３２０ｄにより内部電源線５上の電圧調整が行なわれ、
テストモード時においては、ドライブ素子２３２０ｃに
よってのみ内部電源線５への電流供給が行なわれる。内
部回路（負荷回路）の消費電流量に応じてその内部電源
電圧の電流供給能力を切換えることにより、動作モード
に応じて安定に必要とされる電流を供給して内部電源線
５上の電源電圧ＶＣＩを安定化させることができる。ま
た半導体装置ごとに、リフレッシュサイクルにおいて選
択されるワード線の数が異なる構成が用いられることが
ある（リフレッシュサイクルを装置用途に応じて切換え
る）。この場合においても、そのリフレッシュサイクル
に応じて動作モード指定信号φＭＤを論理ハイレベルま
たは論理ローレベルに設定することにより、必要とされ
る電流供給能力を内部電源電圧発生回路へ与えることが
でき、安定に内部電源電圧ＶＣＩを発生することができ
る。

【０２２３】図８３は、動作モード指定信号φＭＤを発
生するための回路構成を示す図である。図８３（Ａ）に
おいては、動作モード指定信号発生回路は、外部から与
えられる制御信号をデコードするデコーダ２３６２で構
成される。デコーダ２３６２を用いることにより、複数
種類の動作モードに対応して必要な電流供給能力を内部
電源電圧発生回路へ与えることができる。またデコーダ
２３６２を用いることにより、この内部電源電圧発生回
路の電流供給能力の増加および減少いずれをも実現する
ことができる。図８３（Ｂ）に示す動作モード指定信号
発生回路は、信号線２３６３と電圧源ノード１との間に
接続される高抵抗の抵抗素子２３６５を含む。信号線２
３６３はパッド２３６４に接続される。このパッド２３
６４を、選択的にフレーム２３６７へボンディングワイ
ヤ２３６６を介して接続される。フレーム２３６７へ
は、外部から接地電圧Ｖｓｓが与えられる。パッド２３
６４とフレーム２３６７とがボンディングワイヤ２３６
６により接続されたとき、信号線２３６３からの動作モ
ード指定信号φＭＤは接地電圧Ｖｓｓレベルの論理ロー
レベルとされる。抵抗素子２３６５は高抵抗であり、そ
の消費電流は無視することのできる値である。パッド２
３６４とフレーム２３６７の間にボンディングワイヤ２
３６６が接続されない場合には、信号線２３６３は抵抗
素子２３６５により内部電源電圧レベルの論理ハイレベ
ルとされる。

【０２２４】ボンディングワイヤ２３６６の有無により
動作モード指定信号φＭＤを発生する構成とすることに
より、この半導体装置が用いられる用途に応じて内部電
源電圧発生回路の供給する電流供給能力を適切にプログ
ラムすることができる。図８４は図８２に示す動作モー
ド指定信号を発生するためのさらに他の構成を示す図で
ある。図８４（ａ）に示す構成においては、電圧源ノー
ド１と出力ノード２３７２の間に溶断可能なリンク素子
２３７０が設けられ、出力ノード２３７２と接地電圧供
給ノードとの間に高抵抗の抵抗素子２３７１が設けられ
る。出力ノード２３７２から動作モード指定信号φＭＤ
が出力される。リンク素子２３７０の導通時において
は、出力ノード２３７２の電圧レベルは電圧源１へ与え
られる電圧レベルである。リンク素子２３７０を溶断す
ると、この出力ノード２３７２の電圧レベルは抵抗素子
２３７１により接地電圧Ｖｓｓレベルに設定される。図
８４（Ｂ）に示す構成においては、信号線２３７４と電
圧源ノード１または接地電圧Ｖｓｓ供給ノードの間に、
選択的に配線２３７３ａおよび２３７３ｂの一方が配設
される。この配線２３７３ａまたは配線２３７３ｂを選
択的に接続することにより、動作モード指定信号φＭＤ
を所望の論理レベルに設定することができる。

【０２２５】以上のように、この発明の第１６の実施例
の構成に従えば、動作モードに従って内部電源電圧発生
回路の電源供給能力を切換えるように構成したため、動
作モードによる内部回路（負荷回路）の消費する電流量
に併せて内部電源電圧発生回路の電流供給能力を調整す
ることができ、安定に内部電源電圧ＶＣＩを生成するこ
とができる。すなわち、大きな電流供給能力による、必
要以上の電流供給に伴う内部電源電圧ＶＣＩのリンギン
グの発生および小さな電流供給力による内部電源電圧Ｖ
ＣＩの変動に対する非追随性をなくし、安定に内部電源
電圧ＶＣＩを供給することができる。 ［実施例１７］図８５は、この発明の第１７の実施例で
ある内部電源電圧発生回路の構成を示す図である。図８
５において、内部電源電圧発生回路は、内部電源線５上
の電圧ＶＣＩと基準電圧Ｖｒｅｆとを比較する比較器２
３３０、比較器２３３０の出力信号に従ってそのコンダ
クタンスが変化し、応じて電流供給量が変化するドライ
ブ素子２３２０と、ドライブ素子２３２０と電圧源ノー
ド１との間に接続され、そのゲートに動作モード指定信
号φＭＡを受けるドライブ素子２３６０を含む。このド
ライブ素子２３６０はｐチャネルＭＯＳトランジスタで
構成され、そのゲートへ与えられる動作モード指定信号
φＭＡは、電圧源ノード１へ与えられる電圧と接地電圧
Ｖｓｓの間での中間電位レベルを有する。ドライブ素子
２３６０は、この中間電位レベルの動作モード指定信号
φＭＡに従って、そのチャネル抵抗が変化する。動作モ
ードに応じてこのドライブ素子２３６０のコンダクタン
スが変更され、動作モードに応じた電流供給力を内部電
源電圧発生回路へ与えることができ、負荷回路７の消費
電流に応じた最適な電流供給力を内部電源電圧発生回路
へ与えることができる。

【０２２６】この動作モード指定信号φＭＡが指定する
動作モードは、先の実施例１６における動作モードと同
様である。動作モード指定信号φＭＡの電圧レベルが高
くなれば、ドライブ素子２３６０のコンダクタンスが小
さくされ、そこを流れる電流量が制限され、内部電源電
圧発生回路の電源供給力が小さくされる。一方、動作モ
ード指定信号φＭＡの電圧レベルが低くされた場合に
は、ドライブ素子２３６０のコンダクタンスが大きくな
り、このドライブ素子２３２０へ供給される電流量が増
加し、応じて内部電源電圧発生回路の電流供給力が大き
くされる。ドライブ素子２３２０は、この可変コンダク
タンス素子としてのドライブ素子２３６０を電流源とし
て、比較器２３３０の出力信号に従って内部電源線５へ
電流を供給し、内部電源電圧ＶＣＩの変動を調整する。
図８６は、図８５に示す動作モード指定信号φＭＡを発
生するための構成の一例を示す図である。図８６（Ａ）
においては、動作モード指定信号発生回路は、電圧源ノ
ード１と信号線２３８０の間に接続される一定電流を供
給するための定電流源２３８２と、定電流源２３８２と
接地電圧Ｖｓｓ供給ノードとの間で直列に接続される抵
抗素子２３８２ａ〜２３８２ｄと、抵抗素子２３８２ｂ
〜２３８２ｄ各々と並列に接続される溶断可能なリンク
素子２３８３ａ〜２３８３ｃを含む。抵抗素子２３８２
ａ〜２３８２ｄの数は任意であり、また同様にリンク素
子２３８３ａ〜２３８３ｃの数も任意である。リンク素
子２３８３ａ〜２３８３ｃのすべてが導通状態のときに
は、信号線２３８０上の動作モード指定信号φＭＡの電
圧レベルは定電流源２３８２が供給する電流と抵抗素子
２３８２ａが有する抵抗値とにより決定される電圧レベ
ルとされる。リンク素子２３８３ａ〜２３８３ｃを選択
的に溶断することにより、信号線２３８０と接地電圧供
給ノードとの間の抵抗の値が大きくなり、動作モード指
定信号φＭＡの電圧レベルが増加する。これにより、動
作モードに応じてリンク素子２３８３ａ〜２３８３ｃを
選択的に溶断する（プログラムする）ことにより、動作
モード指定信号φＭＡの電圧レベルを所望の中間電位レ
ベルに設定することができる。

【０２２７】図８６（Ｂ）においては、複数ビットのモ
ード設定信号を受けてデジタル−アナログ変換するＤ／
Ａコンバータ２３８５が動作モード指定信号発生回路と
して用いられる。モード設定信号のビットの組合せによ
り、この動作モード指定信号φＭＡの電圧レベルを設定
することができる。モード設定信号としては、たとえば
ＷＣＢＲ条件下において動作モード指定信号電圧レベル
設定動作が指定され、この動作モード指定信号φＭＡの
設定する電圧レベルが、そのときに与えられるアドレス
信号ビットの組合せにより決められる構成が用いられて
もよい。また後に説明するような、半導体記憶装置にお
いて通常用いられているコマンドレジスタにモード設定
信号が設定される構成が用いられてもよい。半導体記憶
装置の初期動作時に動作モード指定信号φＭＡの電圧レ
ベルを容易の所望の電圧レベルに設定することができ
る。図８６（Ｃ）に示す動作モード指定信号発生回路
は、電圧源ノード１に結合され、この電圧源ノード１か
ら所定の値の一定の電流を供給する定電流源２３９０
と、定電流源２３９０と接地電圧供給ノードとの間に直
列に接続される抵抗素子２３９２ａ〜２３９３ｃと、信
号線２３９７を介して与えられる選択信号に従ってノー
ド２３９４ａおよびノード２３９４ｂの一方の電圧を選
択するセレクタ２３９５を備える。セレクタ２３９５
は、信号線２３９７上の信号電位に従って抵抗素子２３
９２ａおよび２３９３ｂの間のノード２３９４ａ上の電
圧レベルを選択するｐチャネルＭＯＳトランジスタ２３
９５ａと、信号線２３９７上の電位が論理ハイレベルの
ときに抵抗素子２３９３ｂおよび２３９３ｃの間のノー
ド２３９４ｂ上の電圧を選択するｎチャネルＭＯＳトラ
ンジスタ２３９５ｂを含む。セレクタ２３９５から動作
モード指定信号φＭＡが出力される。

【０２２８】信号線２３９７はパッド２３９９ａに接続
され、かつ高抵抗の抵抗素子２３９８を介して電圧源ノ
ード１に接続される。パッド２３９９ａは、接地電圧Ｖ
ｓｓを供給するフレーム２３９９ｃにボンディングワイ
ヤ２３９９ｄを介して選択的に接続される。ボンディン
グワイヤ２３９９ｄが設けられない場合、信号線２３９
７上の電位は抵抗素子２３９８により電圧源ノード１上
の電圧レベルとされ、セレクタ２３９５においては、Ｍ
ＯＳトランジスタ２３９５ｂが導通状態となり、ＭＯＳ
トランジスタ２３９５ａが非導通状態とされる。この状
態においては、ノード２３９４ｂ上の電圧が選択され、
動作モード指定信号φＭＡとして出力される。一方ボン
ディングワイヤ２３９９ｄがパッド２３９０ａとフレー
ム２３９９ｃの間に接続された場合には、信号線２３９
７上の電圧レベルは接地電圧Ｖｓｓレベルとなる。この
状態においては、ＭＯＳトランジスタ２３９５ａが導通
状態、ＭＯＳトランジスタ２３９５ｂが非導通状態とさ
れる。したがってこの場合には、動作モード指定信号φ
ＭＡとして、ノード２３９４ａ上の電圧が選択されて出
力される。パッドに対するボンディングワイヤの有無に
より、２つの電圧レベルのうちの一方の電圧レベルを有
する動作モード指定信号φＭＡを生成することができ
る。

【０２２９】以上のように、この発明の第１７の実施例
に従えば、比較器の出力信号に従って内部電源線５上の
電源電圧レベルを調整するドライブ素子と直列にそのコ
ンダクタンスが変更可能な可変コンダクタンス素子を接
続したため、半導体装置の使用状況に応じた電流供給能
力を備える半導体装置を実現することができる。またこ
のとき、可変コンダクタンス素子１つが用いられるだけ
であり内部電源電圧発生回路の規模が低減される。 ［実施例１８］図８７は、この発明の第１８の実施例に
従う内部電源電圧発生回路の構成を概略的に示す図であ
る。図８７において、内部電源電圧発生回路は、基準電
圧発生回路２３１０から基準電圧伝達線２４０２上に伝
達された基準電圧Ｖｒｅｆと内部電源線５上の電源電圧
ＶＣＩを比較する比較器２３３０と、この比較器２３３
０の出力信号に従って電圧源ノード１から内部電源線５
へ流れる電流量を調整するドライブ素子２３０２と、こ
の内部電源線上の電源電圧ＶＣＩと基準電圧伝達線２４
０２上の基準電圧Ｖｒｅｆに従って基準電圧Ｖｒｅｆの
電圧レベルを調整するレベル調整回路２４０１を含む。

【０２３０】基準電圧発生回路２３１０は、電圧源ノー
ド１と接地電圧供給ノードとの間に直列に接続される抵
抗素子２４００ａおよび２４００ｂで構成されるように
示される。抵抗素子２４００ａに代えて定電流源が用い
られてもよい。レベル調整器２４０１は、電源線５上の
電源電圧ＶＣＩを正入力に受け、基準電圧伝達線２４０
２上の基準電圧Ｖｒｅｆを負入力に受ける差動増幅器で
構成される比較器２４１０と、この比較器２４１０の出
力信号に従って電圧源ノード１から基準電圧伝達線２４
０２へ電流を供給する電流ドライブ素子２４１１と、内
部電源線５上の電源電圧ＶＣＩを正入力に受け、かつ基
準電圧伝達線上の基準電圧Ｖｒｅｆを負入力に受ける差
動増幅器で構成される比較器２４１２と、この比較器２
４１２の出力信号に従って基準電圧伝達線２４０２から
接地電圧供給ノードへ電流を放電する電流ドライブ素子
２４１３とを含む。基準電圧伝達線２４０２には、安定
化のための容量２４０５が設けられる。この容量２４０
５は、基準電圧伝達線２４０２の寄生容量で構成されて
もよい。次に動作について説明する。基準電圧発生回路
２３１０からは、抵抗素子２４００ａおよび２４００ｂ
の有する抵抗値で決定される基準電圧Ｖｒｅｆが出力さ
れる。比較器２３３０は、内部電源線５上の電源電圧Ｖ
ＣＩとこの基準電圧伝達線２４０２上の基準電圧Ｖｒｅ
ｆとを比較する。電源電圧ＶＣＩが基準電圧Ｖｒｅｆよ
りも低い場合には、比較器２３３０の出力が電圧レベル
が低下し、ドライブ素子２３２０のコンダクタンスが増
加する。レベル調整器２４０１においても、比較器２４
１０および２４１２が比較器２３３０と同様の態様で比
較動作を行なっており、電流ドライブ素子２４１１のコ
ンダクタンスが大きくなり、一方電流ドライブ素子２４
１３のコンダクタンスが低下する。これにより、基準電
圧伝達線２４０２上に、電流ドライブ素子２４１１を介
して電圧源ノード１から電流が供給され、この基準電圧
Ｖｒｅｆの電圧レベルが増加し、応じて比較器２３３０
の出力信号の電圧レベルがさらによく低下し、ドライブ
素子２３２０のコンダクタンスがより小さくされ、高速
で電源電圧ＶＣＩの電圧レベルを上昇させる。

【０２３１】一方、電源電圧ＶＣＩが基準電圧Ｖｒｅｆ
よりも高い場合には、比較器２３３０の出力信号の電圧
レベルが上昇し、電流ドライブ素子２３２０のコンダク
タンスは低下する。これにより、電圧源ノード１から内
部電源線５への電流供給がほぼ停止される。この状態に
おいては、レベル調整器２４０１において、比較器２４
１０および２４１２の出力信号の電圧レベルが上昇し、
電流ドライブ素子２４１１がほぼ非導通状態とされ、電
流ドライブ素子２４１３のコンダクタンスが大きくな
り、基準電圧伝達線２４０２（安定化容量２４０５）の
電圧レベルを低下させる。これにより、比較器２３３０
の出力信号の電圧レベルがより高くされ、ドライブ素子
２３２０がほぼ完全に非導通状態とされる。レベル調整
器２４０１による基準電圧Ｖｒｅｆの電圧レベル調整に
より、比較器２３３０により、ドライブ素子２３２０が
大きな電流量を供給する必要がある場合には、基準電圧
Ｖｒｅｆの電圧レベルが上昇し、比較器２３３０の出力
の電圧レベルが上昇し、一方ドライブ素子２３２０が大
きな電流を供給する必要がない場合には、基準電圧Ｖｒ
ｅｆの電圧レベルを低下させ、比較器２３３０の出力信
号をよりその電圧レベルを上昇させる。レベル調整器２
４０１により、基準電圧Ｖｒｅｆの電圧レベルを調整
し、応じて比較器２３３０の応答速度が改善され、高速
で、この内部電源線５上の電源電圧ＶＣＩが負荷回路７
の動作により変動する場合においても、安定に一定の電
圧レベルの電源電圧ＶＣＩを供給することができる。

【０２３２】また、この基準電圧Ｖｒｅｆのレベルは、
基準電圧発生回路２３１０に含まれる抵抗素子２４００
ａおよび２４００ｂと、電流ドライブ素子２４１１およ
び２４１３のコンダクタンスにより決定される。基準電
圧発生回路２３１０においては、正確な一定電流レベル
の基準電流を発生する定電流源を用いる必要がない。し
たがって基準電圧発生回路２３１０の回路構成を簡略化
することができる。以上のように、この第１８の実施例
の構成に従えば、レベル調整器により、内部電源電圧Ｖ
ＣＩの電圧レベルに応じて基準電圧Ｖｒｅｆの電圧レベ
ルを調整し、比較器３３０の応答速度を等価的に早くし
ているため、負荷回路７の動作状況に応じて高速でドラ
イブ素子２３２０の電流供給力を調整することができ、
安定に内部電源電圧ＶＣＩを出力することができる。 ［実施例１９］図８８は、この発明の第１９の実施例の
内部電源電圧発生回路の構成を概略的に示す図である。
図８８において、内部電源電圧発生回路は、複数の互い
に電圧レベルの異なる基準電圧Ｖｒｅｆａ、Ｖｒｅｆ
ｂ、Ｖｒｅｆｃ、およびＶｒｅｆｄを発生する基準電圧
発生回路２４２０と、この基準電圧発生回路２４２０の
出力する基準電圧Ｖｒｅｆａ〜Ｖｒｅｆｄのうちの１つ
を選択する信号を発生する選択信号発生回路２４３０
と、選択信号発生回路２４３０からの基準電圧選択信号
に応答して、基準電圧発生回路２４２０からの基準電圧
Ｖｒｅｆａ〜Ｖｒｅｆｄの１つを選択して出力する選択
回路２４４０と、選択回路２４４０からの基準電圧Ｖｒ
ｅｆと内部電源線５上の内部電源電圧ＶＣＩとを比較す
る比較器２３３０と、比較器２３３０の出力信号に従っ
て電圧源ノード１から内部電源線５へ電流を供給するド
ライブ素子２３２０を含む。

【０２３３】基準電圧発生回路２４２０は、電圧源ノー
ド１に結合され、一定の電流を供給する定電流源２４２
１と、定電流源２４２１と接地電圧供給ノードとの間に
直列に接続される抵抗素子２４２２ａ、２４２２ｂ、２
４２２ｃ、および２４２２ｄを含む。定電流源２４２１
と抵抗素子２４２２ａの間の接続ノード２４２４ａ、お
よび抵抗素子２４２２ａ〜２４２２ｄの各接続ノード２
４２４ｂ、２４２４ｃおよび２４２４ｄからそれぞれ基
準電圧Ｖｒｅｆａ、Ｖｒｅｆｂ、ＶｒｅｆｃおよびＶｒ
ｅｆｄが出力される。選択回路２４４０は、基準電圧Ｖ
ｒｅｆａ〜Ｖｒｅｆｄそれぞれに対応して設けられ、選
択信号発生回路２４３０（この構成については後に詳細
に説明する）からの選択信号に従って導通し、対応の基
準電圧を通過させる選択ゲート２４４２ａ〜２４４２ｄ
を含む。図８８において、選択ゲート２４４２ａ〜２４
４２ｄは、ｎチャネルＭＯＳトランジスタで構成される
ように示される。しかしながら、選択ゲート２４４２ａ
〜２４４２ｄは、ＣＭＯＳトランスミションゲートであ
ってもよい。次に動作について説明する。

【０２３４】基準電圧発生回路２４２０は、定電流源２
４２１が供給する電流と抵抗素子２４２２ａ〜２４２２
ｄの各抵抗値とに従ってそれぞれ互いに電圧レベルの異
なる基準電圧Ｖｒｅｆａ〜Ｖｒｅｆｄを出力する。選択
回路２４４０は、この選択信号発生回路２４３０からの
選択信号に従って１つの基準電圧を選択して出力する。
負荷回路７の高速動作性が要求されない場合、選択信号
発生回路２４３０は、比較的低い電圧レベルの基準電圧
を選択する信号を発生する。比較器２３３０およびドラ
イブ素子２３２０により、内部電源線５上の電源電圧Ｖ
ＣＩが、選択回路２４４０により選択された基準電圧Ｖ
ｒｅｆの電圧レベルに電源電圧ＶＣＩの電圧レベルを設
定する。負荷回路７が構成要素としてＭＯＳトランジス
タを含む場合、そのＭＯＳトランジスタの動作速度は、
電源電圧ＶＣＩにより決定される。ＭＯＳトランジスタ
の内部ノードの充放電速度は、ゲート電位および電源電
圧を受けるドレインまたはソースの電位により決定され
るためである。また、基準電圧Ｖｒｅｆの電圧レベルが
低い場合、負荷回路７の動作時において電源電圧ＶＣＩ
の電圧レベルが低下しても、この負荷回路７の高速動作
は要求されていないため、負荷回路７動作時において電
源電圧ＶＣＩが仮に急激に変化した場合においても、比
較器２３３０およびドライブ素子２３２０によるフィー
ドバックループによる電源電圧ＶＣＩの復元が遅れても
何ら問題は生じない。

【０２３５】一方、負荷回路７が高速動作性を要求され
る場合、選択信号発生回路２４３０は、比較的電圧レベ
ルの高い基準電圧を選択する信号発生する。この場合、
比較器２３３０およびドライブ素子２３２０により、内
部電源線５上の電源電圧ＶＣＩは比較的高い電圧レベル
に設定される。したがって、負荷回路７が高速で動作す
ることができる。また、負荷回路７の動作時において急
激に電源電圧ＶＣＩが変動しても、この基準電圧Ｖｒｅ
ｆの電圧レベルが内部電源電圧ＶＣＩの必要最小限の電
圧レベルよりも高い電圧レベルに設定されていれば、負
荷回路７を高速動作させるために要求される電圧レベル
からの電源電圧ＶＣＩの低下を抑制することができ（先
の実施例１６および１７におけるスタンバイ時において
内部電源電圧ＶＣＩの電圧レベルを所定値よりも高くす
る状態に対応する）、安定に必要とされる電源電圧ＶＣ
Ｉを供給することができ、負荷回路７の高速動作性を保
証することができる。図８９は、図８８に示す選択信号
発生回路２４３０の構成の一例を示す図である。図８９
において、選択信号発生回路２４３０は、外部からの信
号ＺＲＡＳ、ＺＣＡＳ、ＺＷＥおよびアドレス信号Ａｂ
に従って基準電圧レベルを設定するモードが指定された
ことを検出するモード検出回路２４３２と、このモード
検出回路２４３２からのモード検出信号に従って内部か
らのアドレス信号ＡｄｍおよびＡｄｎを取込み保持する
コマンドレジスタ２４３４と、コマンドレジスタ２４３
４の保持するデータをデコードし、選択信号を発生する
デコーダ２４３６を含む。モード検出回路２４３２はい
わゆる「ＷＣＢＲ＋アドレスキー」条件に従って基準電
圧レベル設定モードが指定されたか否かを検出する。Ｗ
ＣＢＲ＋アドレスキー条件は、ロウアドレスストローブ
信号ＺＲＡＳの立下がり前に、コラムアドレスストロー
ブ信号ＺＣＡＳおよびライトイネーブル信号ＺＷＥが立
下がり、かつ特定のアドレス信号ビットＡｂが予め定め
られた値に設定される状態を示す。コマンドレジスタ２
４３４としては、通常、半導体記憶装置においては、内
部動作条件を指定するために設けられており、このコマ
ンドレジスタを利用することができる。コマンドレジス
タ２４３４は、ラッチ機能を備えており、その与えられ
たアドレス信号ＡｄｍおよびＡｄｎを取込んで持続的に
保持しかつ出力する。デコーダ２４３６は、このコマン
ドレジスタ２４３４からの２ビットのアドレス信号Ａｂ
ｍおよびＡｂｎをデコードし、図８８に示す４つの基準
電圧Ｖｒｅｆａ〜Ｖｒｅｆｄのうちのいずれかを選択す
る信号を出力する。コマンドレジスタ２４３４が、４ビ
ットのアドレス信号を受ける構成とされている場合、デ
コーダ２４３６を介することなく直接、選択信号がその
ときに与えられるアドレス信号に従って発生される構成
が用いられてもよい。

【０２３６】この図８９に示す選択信号発生回路の構成
に従えば、半導体装置の動作条件に応じて基準電圧すな
わち内部電源電圧ＶＣＩの電圧レベルを設定することが
できる。したがって、高速アクセスが要求されないリフ
レッシュサイクルおよびデータ保持モード時において、
基準電圧のレベルを低くし、高速アクセスが要求される
通常動作時においては、基準電圧Ｖｒｅｆを高い電圧レ
ベルに設定することができ、低消費電流特性が要求され
る動作モードにおいて、内部電源電圧ＶＣＩの電圧レベ
ルを低くすることにより、内部電源線５の充電電流を低
減することができる。図９０は、図８８に示す選択信号
発生回路２４３０の他の構成を示す図である。図９０に
示す構成においては、基準電圧Ｖｒｅｆａ〜Ｖｒｅｆｄ
それぞれに対応してリンク素子２４３７（２４３７ａ〜
２４３７ｄ）および抵抗素子２４３８（２４３８ａ〜２
４３８ｄ）およびインバータ２４３９（２４３９ａ〜２
４３９ｄ）が設けられる。リンク素子２４３７および抵
抗素子２４３８は電圧源ノード１と接地ノードの間に直
列に接続される。インバータ２４３９は、抵抗素子２４
３８の一方端（接地ノードに接続されないノード）上の
信号電位を受けて反転して選択信号を出力する。

【０２３７】リンク素子２４３７ａ〜２４３７ｄが導通
状態（非切断状態）の場合、インバータ２４３９ａ〜２
４３９ｄの出力信号はすべて論理ローレベルである。リ
ンク素子２４３７ａ〜２４３７ｄのいずれかを切断する
と、対応のインバータ２４３９ａ〜２４３９ｄの出力信
号が論理ハイレベルとなり、対応の基準電圧Ｖｒｅｆａ
〜Ｖｒｅｆｄが選択される。たとえば、リンク素子２４
３７ａが切断されると、インバータ２４３９ａの入力信
号は、抵抗素子２４３８ａにより論理ローレベルとな
り、インバータ２４３９ａの出力信号も論理ハイレベル
となる。それにより、基準電圧Ｖｒｅｆａが伝達され
る。なお、図９０に示す構成においては、リンク素子を
切断することにより、対応の基準電圧を選択するように
構成されている。しかしながら、リンク素子導通時にお
いて対応の基準電圧を選択する信号が発生されるように
構成されてもよい。このリンク素子の溶断／非溶断のプ
ログラムにより基準電圧レベルを設定する構成の場合、
半導体装置の用途すなわち高速動作が要求される半導体
装置および高速動作が要求されない半導体装置それぞれ
に応じて基準電圧レベルを設定することができ、同一回
路構成で、高速動作する半導体装置および低消費電力性
が強調される半導体装置いずれにも対応することが可能
となる。

【０２３８】以上のように、この発明の第１９の実施例
の構成に従えば、内部電源電圧ＶＣＩの電圧レベルを決
定する基準電圧Ｖｒｅｆの電圧レベルを選択可能として
いるため、半導体装置の動作条件および使用用途に応じ
て最適な基準電圧レベルを設定することができ、動作状
況に応じて基準電圧を介して電源電圧ＶＣＩを安定に供
給することができる。 ［実施例２０］図９１は、この発明の第２０の実施例に
従う内部電源電圧発生回路の構成を示す図である。図９
１において、ドライブ素子２３２０のゲート電位を基準
電圧Ｖｒｅｆおよび内部電源線５上の電源電圧ＶＣＩの
差に従って調節する比較器２３３０は、その応答速度が
動作モードに応じて切換えられる。すなわち、比較器２
３３０は、カレントミラー段を構成するｐチャネルＭＯ
Ｓトランジスタ２４４０および２４４１と、基準電圧Ｖ
ｒｅｆと内部電源電圧ＶＣＩとを比較する差動段を構成
するｎチャネルＭＯＳトランジスタ２４４２および２４
４３と、この比較器２３３０を流れる動作電流の量を決
定する電流源トランジスタ２４４４および２４４５を含
む。ＭＯＳトランジスタ２４４０はそのゲートおよびド
レインが接続される。ＭＯＳトランジスタ２４４０およ
びＭＯＳトランジスタ２４４２は直列に接続され、ＭＯ
Ｓトランジスタ２４４１およびＭＯＳトランジスタ２４
４３は直列に接続される。

【０２３９】電流源トランジスタ２４４４はそのゲート
に一定電圧レベルの基準電圧ＣＳＴを受ける。この基準
電圧ＣＳＴは電圧源ノード１に与えられる電源電圧であ
ってもよい。この電流源トランジスタ２４４４と並列
に、動作モード指定信号φＭに応答して選択的に導通状
態とされるスイッチング電流源トランジスタ２４４５が
設けられる。この動作モード指定信号φＭは２値の論理
信号であり、スイッチング電流源トランジスタ２４４５
は導通状態または非導通状態の一方の状態にこの動作モ
ード指定信号φＭに従って設定される。この比較器２３
３０は、通常の差動増幅器で構成されており、基準電圧
Ｖｒｅｆと内部電源電圧ＶＣＩの差を反転増幅してドラ
イブ素子２３２０のゲートへ与える。この比較器２３３
０の動作速度は、この電流源トランジスタ２４４４およ
び２４４５を流れる動作電流により決定される。すなわ
ち、ＭＯＳトランジスタ２４４３を介して流れる電流が
大きければ、このドライブ素子２３２０のゲートへ与え
られる電位は高速で変化し、一方、ＭＯＳトランジスタ
２４４３を流れる電流量が小さい場合には、このドライ
ブ素子２３２０のゲート電位は緩やかに変化する。した
がって、この電流源トランジスタ２４４４および２４４
５を流れる電流量を調整することにより、比較器２３３
０の応答速度を調整することができ、外部電源電圧ＶＣ
Ｉの急激な変化に高速で追随する場合および比較的緩や
かに追跡する場合の２つの状態を設定することができ
る。

【０２４０】すなわち、動作モード指定信号φＭが論理
ローレベルであり、スイッチング電流源トランジスタ２
４４５が非導通状態の場合には、この比較器２３３０の
動作電流は、電流源トランジスタ２４４４により決定さ
れる。この場合には、比較器２３３０の出力ノードの電
位変化は緩やかとなり、その応答速度が小さくされる。
一方、動作モード指定信号φＭが論理ハイレベルとさ
れ、スイッチング電流源トランジスタ２４４５が導通状
態とされた場合には、この比較器２３３０の動作電流は
電流源トランジスタ２４４４および２４４５に流れる電
流量により決定されるため、動作電流が増加する。した
がってこの場合には、比較器２３３０によるドライブ素
子２３２０のゲート電位変化速度が大きくされ、比較器
２３３０の応答速度が速くされる。これにより、内部電
源線５上の電源電圧ＶＣＩの急激な変化にも高速で追随
して安定に内部電源電圧を供給することができる。次に
この動作モード指定信号φＭの発生態様について説明す
る。図９２は、図９１に示す動作モード指定信号発生回
路の構成を示す図である。図９２（Ａ）において、動作
モード指定信号発生回路は、電圧源ノード１と接地ノー
ド（接地電圧供給ノード）の間に直列に接続されるリン
ク素子２４５０および抵抗素子２４５２を含む。リンク
素子２４５０と抵抗素子２４５２の間の接続ノード２４
５１から動作モード指定信号φＭが出力される。リンク
素子２４５０を溶断することにより、プルダウン抵抗２
４５２により、動作モード指定信号φＭが接地電圧レベ
ルの論理ローレベルとされる。リンク素子２４５０が導
通状態のとき（非溶断状態のとき）、動作モード指定信
号φＭは、抵抗素子２４５２が高抵抗を有するため、電
圧源ノード１へ与えられる電圧レベルは、論理ハイレベ
ルとされる。リンク素子２４５０のプログラムにより動
作モード指定信号φＭの電圧レベルを設定することによ
り、この半導体装置の使用される用途に応じて比較器の
応答速度を固定的に設定することができ、高速アクセス
が要求される装置および低消費電流特性が要求される装
置それぞれに応じて比較器の動作特性を固定的に設定す
ることができる。

【０２４１】図９２（Ｂ）に示す動作モード指定信号発
生回路は、外部から与えられるロウアドレスストローブ
信号ＺＲＡＳ、コラムアドレスストローブ信号ＺＣＡ
Ｓ、ライトイネーブル信号ＺＷＥ、およびアドレス信号
Ａｄに従って所定の動作モードが指定されたか否かを検
出し、所定の動作モードが指定されたときにこの動作モ
ード指定信号φＭを論理ハイレベルまたは論理ローレベ
ルに設定する動作モード検出器２４５４で構成される。
この動作モード指定信号φＭが論理ハイレベルとされ、
比較器２３３０の動作速度（応答速度）を速くする動作
モードとして以下のものがある：ページモード、スタテ
ィックコラムモード、周期的に与えられるクロック信号
に同期して動作するクロック同期動作、およびＥＤＯモ
ードがある。ＥＤＯモードにおいては、ニブルモードと
通常の動作が行なわれるが、データ出力をリセットする
タイミングが、ニブルモードの場合には、コラムアドレ
スストローブ信号ＺＣＡＳの立上がりタイミングである
のに対し、このコラムアドレスストローブ信号ＺＣＡＳ
の立下がりタイミングまたは信号ＺＣＡＳおよびＺＲＡ
Ｓがともにハイレベルとされるタイミングとされる。出
力データが確定状態とされる期間が長くなり、ニブルモ
ードよりも高速動作が実現される。これらの高速動作モ
ードにおいては、内部電源線５上の電源電圧を高速で所
定の電圧レベルに復帰させる必要がある。この場合に
は、動作モード指定信号φＭを論理ハイレベルとして比
較器２３３０の応答速度を速くする。

【０２４２】外部アクセスが要求されないデータ保持モ
ードまたはリフレッシュ動作時においては、この動作モ
ード指定信号φＭは論理ローレベルとされる。これらの
動作モードにおいては、高速動作性は要求されず、低消
費電流性が要求されるためである。リフレッシュサイク
ルとして、外部からのロウアドレスストローブ信号ＺＲ
ＡＳによりリフレッシュ動作を制御するＲＡＳオンリー
リフレッシュ、ライトイネーブル信号ＺＷＥ、コラムア
ドレスストローブ信号ＺＣＡＳおよびロウアドレススト
ローブ信号ＺＲＡＳのタイミング関係によりリフレッシ
ュが指定されるＣＢＲリフレッシュおよび内部で所定期
間ごとに自動的にリフレッシュが行なわれるセルフリフ
レッシュがある。この他に、アクセスされたメモリブロ
ックと別の非選択ブロックに対してリフレッシュが行な
われるヒドンリフレッシュサイクルがある。このヒドン
リフレッシュサイクルの場合、内部電源線５が各メモリ
ブロック個々に設けられている場合には、リフレッシュ
が行なわれるメモリブロックに対して設けられた内部電
源線５のみが比較器２３３０の応答速度が遅くされるよ
うに構成されればよい。内部電源線５がすべてのメモリ
ブロックに対し共通に設けられている場合には、通常ア
クセス動作とヒドンリフレッシュ動作が共通に行なわれ
るため、この場合には、動作モード指定信号φＭを論理
ハイレベルと設定することにより、内部電源線５の電流
消費による電源電圧ＶＣＩの低下を補償する。

【０２４３】またテストモードにおいては、比較器２３
３０の応答速度を意図的に遅らせる動作マージンテスト
を行なう場合には、この動作モード指定信号φＭは論理
ローレベルとされる。一方、テストモードにおいて、通
常動作時における選択メモリセルのビット数よりも、よ
り多くのメモリセルを選択状態として、複数のメモリセ
ルデータを同時に良／不良を判定する構成の場合、この
動作モード指定信号φＭを論理ハイレベルとして、比較
器２３３０の応答速度を速くし、その内部電源線５上の
電流消費による電源電圧ＶＣＩの電圧低下を補償する。
図９２（Ｃ）に示す動作モード指定信号発生回路は、電
圧源ノード１と信号線２４５６の間に接続される高抵抗
抵抗素子２４５５を含む。信号線２４５６はパッド２４
５７に接続される。パッド２４５７とフレーム２４５８
とを選択的にボンディングワイヤ２４５９により接続す
ることにより、この動作モード指定信号φＭの論理レベ
ルを固定的に設定する。図９２（Ａ）に示すリンク素子
２４５０によるプログラムと同様の目的および効果が達
成される。この図９２（Ｃ）に示す構成の場合、さら
に、入出力データビット数が装置に応じて異なる場合、
その入出力データビット数に併せてボンディングワイヤ
２４５９により、動作モード指定信号φＭの論理レベル
を設定し、比較器２３３０の応答速度を固定的に設定す
ることができる。同一の回路構成で、複数種類の入力デ
ータビット数の半導体記憶装置に対応することができ
る。

【０２４４】［変更例］図９３はこの発明の第２０の実
施例の内部電源電圧発生回路の変更例の要部の構成を示
す図である。この図９３においては、ドライブ素子２３
２０（図９１参照）のゲート電位を調整するための比較
器２３３０のみが示される。この図９３に示す比較器２
３３０においては、比較器２３３０の動作電流を決定す
る電流源トランジスタとして、それぞれのゲートが電圧
源ノード１に結合されるｎチャネルＭＯＳトランジスタ
２４６０ａ〜２４６０ｃが設けられる。これらのＭＯＳ
トランジスタ２４６０ａ〜２４６０ｃと直列に、リンク
素子２４６２ａ，２４６２ｂおよび２４６２ｃが設けら
れる。リンク素子２４６２ａ〜２４６２ｃを選択的に溶
断することにより、この比較器２３３０の動作電流を調
整することができ、目的とする応答速度を比較器２３３
０に対し与えることができる。比較器２３３０の、他の
構成、すなわちカレントミラー手段および差動段を構成
する部分は、図９１に示す構成と同じである。 ［変更例２］図９４は、この発明の第２０の実施例に従
う内部電源電圧発生回路の他の変更例の要部の構成を示
す図である。この図９４に示す構成においては、比較器
２３３０の電流減トランジスタ２４６０のゲートへ与え
られる基準電圧ＣＳＴの電圧レベルが変更される。比較
器２３３０の構成は、図９１に示す比較器の構成と同じ
である。

【０２４５】基準電圧ＣＳＴを発生する基準電圧発生回
路２４７０は、電圧源１に結合されて一定の電流を供給
する定電流源２４７１と、定電流源２４７１と接地ノー
ドの間に直接に接続される抵抗素子２４７２ａ〜２４７
２ｃと、抵抗素子２４７２ｂおよび２４７２ｃと並列に
接続されるリンク素子２４７４ａおよび２４７４ｂを含
む。定電流源２４７１と抵抗素子２４７２ａの間のノー
ドから信号線２４７３上に基準電圧ＣＳＴが出力され
る。リンク素子２４７４ａおよび２４７４ｂがともに導
通状態（非溶断状態）のとき、抵抗素子２４７２ｂおよ
び２４７２ｃがリンク素子２４７４ａおよび２４７４ｂ
により短絡され、信号線２４７３上の基準電圧ＣＳＴの
電圧レベルは、定電流源２４７１が供給する電流と抵抗
素子２４７２ａの有する抵抗値とにより決定される。リ
ンク素子２４７４ａおよび２４７４ｂを選択的に溶断す
ることにより、この信号線２４７３と接地ノードの間の
接続される抵抗素子の数が増大し、応じてこの信号線２
４７３上の基準電圧ＣＳＴの電圧レベルが上昇する。電
流源トランジスタ２４４４は、この基準電圧ＣＳＴの電
圧レベルが高い場合には、そのコンダクタンスが大きく
され、大きな動作電流を生じさせ、一方、基準電圧ＣＳ
Ｔの電圧レベルが小さい場合には、比較的小さな動作電
流を生じさせる。ＭＯＳトランジスタは、一般に、その
供給するドレイン電流は、ゲートの電位により決定され
るためである。この図９４に示すように、先の図９１な
いし図９３に示す電流源トランジスタのゲート幅（チャ
ネル幅）を等価的に変化させる構成と異なり、ゲート電
位を調整しても、比較器２３３０の動作電流量を調整す
ることができる。この場合においても、先の図９１ない
し図９３に示す構成と同様の効果を得ることができる。

【０２４６】また、この図９１および図９３に示す電流
源トランジスタの数および図９４に示す基準電圧発生回
路の抵抗素子の数は任意であり、必要に応じて適当な数
が設けられればよい。さらに、この図９４に示す構成に
おいて、基準電圧発生回路２４７０が複数の電圧レベル
の基準電圧ＣＳＴを発生し、動作モードに応じて複数の
基準電圧のうち１つの基準電圧が選択されて電流源トラ
ンジスタ２４４４のゲートへ与えられる構成が用いられ
てもよい。以上のように、この発明の第２０の実施例の
構成に従えば、動作モードまたは使用状況に応じて、こ
のドライブ素子の電流供給量を調整する比較器の応答速
度をその動作電流調整により変更するようにしたため、
高速アクセスおよび低消費電流それぞれに対応した動作
特性を備える内部電源電圧発生回路（比較器）を容易に
実現することができる。 ［実施例２１］図９５はこの発明の第２１の実施例であ
る内部電源電圧発生回路の要部の構成を示す図である。
図９５においては、内部電源線５上の電源電圧ＶＣＩの
電圧レベルを設定する基準電圧Ｖｒｅｆが、この半導体
装置が動作する動作速度を決定する外部から周期的に与
えられるクロック信号ＣＬＫの周波数に従って設定され
る。一般に、クロック同期型半導体装置（たとえばＳＤ
ＲＡＭ）においては、外部から周期的にクロック信号が
与えられ、このクロック信号に同期して、外部制御信号
の取込みおよびデータの入出力が行なわれる。このクロ
ック信号としてはシステムクロックが一般に用いられ
る。このクロック信号ＣＬＫの周波数としては、３０Ｍ
Ｈｚ、５０ＭＨｚ、および１００ＭＨｚまたはそれ以上
の周波数が用いられる。内部回路である負荷回路７は、
このクロック信号ＣＬＫに同期して動作する（内部制御
信号の発生タイミングはクロック信号ＣＬＫにより決定
される）。したがって、このクロック信号ＣＬＫの周波
数により、高速動作および低速動作が決定される。この
クロック信号ＣＬＫの周波数に従って内部電源電圧ＶＣ
Ｉの電圧レベルを調整することにより、この負荷回路７
の動作速度に応じた電圧レベルに内部電源電圧ＶＣＩを
設定することができる。

【０２４７】複数の互いに電圧レベルの異なる基準電圧
Ｖｒｅｆａ、Ｖｒｅｆｂ、Ｖｒｅｆｃ、およびＶｒｅｆ
ｄを出力する基準電圧発生回路５００から１つの基準電
圧を選択するために、外部から周期的に与えられるクロ
ック信号ＣＬＫの周波数を検出する周波数検出器５１０
と、この周波数検出器５１０で検出された周波数情報に
従って、対応の基準電圧を選択するための選択情報を発
生する選択情報発生器５２０と、選択情報発生器５２０
からの基準電圧選択情報に従って、基準電圧Ｖｒｅｆａ
〜Ｖｒｅｆｄのうちの１つを選択して基準電圧Ｖｒｅｆ
として出力する選択回路５３０が設けられる。基準電圧
発生回路５００は、電圧源ノード１から一定の電流を供
給する定電流源５０１と、この定電流源５０１と接地ノ
ードとの間に直列に接続される抵抗素子５０２ａ〜５０
２ｄを含む。抵抗素子５０２ａ〜５０２ｄの各々の一方
端から基準電圧Ｖｒｅｆａ〜Ｖｒｅｆｄが出力される。
周波数検出器５１０は、その構成については後に詳細に
説明するが、クロック信号ＣＬＫの周波数を示す情報
（パラメータ）を出力する。選択情報発生器５２０は、
この周波数検出器５１０の出力する周波数情報が高い周
波数を示す場合には、高い電圧レベルの基準電圧を選択
する選択情報を発生する。選択回路５３０は、基準電圧
Ｖｒｅｆａ〜Ｖｒｅｆｄそれぞれに対応して設けられる
選択ゲート５３１ａ〜５３１ｄを含み、選択情報発生器
５２０からの選択情報に従って１つの選択ゲートを導通
状態として、複数の基準電圧Ｖｒｅｆａ〜Ｖｒｅｆｄの
うちの１つを選択して基準電圧Ｖｒｅｆとして出力す
る。

【０２４８】この図９５に示す構成にように、外部から
周期的に与えられるこの半導体装置の動作速度を決定す
るクロック信号ＣＬＫの周波数に従って基準電圧Ｖｒｅ
ｆの電圧レベルを調整することにより、動作速度に応じ
た電圧レベルに内部電源電圧ＶＣＩを設定することがで
き、高速動作時における内部電源電圧ＶＣＩが所定の電
圧レベル以下に低下した場合、その基準電圧Ｖｒｅｆの
電圧レベルが所定電圧レベルよりも高い場合には、高速
で比較器２３３０が応答して電源電圧ＶＣＩを所定電圧
レベルに復帰させることができる。次に選択回路の具体
的構成について説明する。図９６は、図９５に示す周波
数検出器５１０および選択情報発生器５２０の具体的構
成を示す図である。図９６において、周波数検出器５１
０は、ＰＬＬで構成される。すなわち、周波数検出器５
１０は、クロック信号ＣＬＫと電圧制御発振器（ＶＣ
Ｏ）５１４の出力信号との位相を比較する位相比較器５
１１と、この位相比較器５１１からの位相誤差信号Ｄお
よびＵをアナログ変換するＤ／Ａコンバータとしてのチ
ャージポンプ回路５１２と、チャージポンプ回路５１２
の出力信号によりその充電電位が設定されるループフィ
ルタ５１３と、ループフィルタ５１３から与えられる電
圧に従ってその発振周波数が変化するＶＣＯ５１４を含
む。

【０２４９】チャージポンプ回路５１２は、位相比較器
５１１からの誤差信号Ｄをゲートに受けるｐチャネルＭ
ＯＳトランジスタ５１２ａと、位相比較器５１１からの
位相誤差信号Ｕをゲートに受けるｎチャネルＭＯＳトラ
ンジスタ５１２ｂで構成される。ループフィルタ５１３
は、ローパスフィルタとして機能し、一例として、抵抗
ＲおよびキャパシタＣを備える。チャージポンプ回路５
１２の出力信号により、キャパシタＣの充電電位が変化
する。ＶＣＯ５１４は、奇数段の縦列接続されるインバ
ータ５１５ａ〜５１５ｃと、インバータ５１５ａ〜５１
５ｃに対しそれぞれ動作電流を供給するためのｐチャネ
ルＭＯＳトランジスタ５１６ａ〜５１６ｃおよびｎチャ
ネルＭＯＳトランジスタ５１７ａ〜５１７ｃと、ｎチャ
ネルＭＯＳトランジスタ５１７ａ〜５１７ｃの動作電流
を決定するｎチャネルＭＯＳトランジスタ５１４ｂを含
む。ＭＯＳトランジスタ５１４ａおよびＭＯＳトランジ
スタ５１４ｂは電源ノード（内部電源電圧を受けるノー
ドであってもよく、また外部電源電圧を受けるノードで
あってもよい）と接地ノードとの間に直列に接続され
る。ＭＯＳトランジスタ５１４ｂは、ゲートとドレイン
とが相互接続され、ＭＯＳトランジスタ５１７ａ〜５１
７ｃに対するカレントミラー回路のマスター段を構成す
る。ＭＯＳトランジスタ５１７ａ〜５１７ｃにおいて
は、ＭＯＳトランジスタ５１４ｂに流れる電流と同じ大
きさの電流が流れる（ＭＯＳトランジスタ５１４ｂおよ
び５１７ａ〜５１７ｃが同じサイズを備えるとき）。

【０２５０】選択情報発生器５２０は、このループフィ
ルタ５１３から与えられる充電電位をデジタル信号に変
換するＡ／Ｄコンバータ５２０ａで構成される。Ａ／Ｄ
コンバータ５２０ａのステップ（各デジタル値の間のア
ナログ値の大きさ）は選択回路（図９５参照）で選択さ
れる基準電圧の数により適当に決定される。次に動作に
ついて簡単に説明する。この周波数検出器５１０は、通
常のＰＬＬの構成である。位相比較器５１１は、クロッ
ク信号ＣＬＫの位相がＶＣＯ５１４からの出力信号の位
相よりも早い場合には、信号ＤおよびＵをともにハイレ
ベルとし、クロック信号ＣＬＫの位相がＶＣＯ５１４の
出力信号の位相よりも遅れている場合には、信号Ｄおよ
びＵをともにローレベルとする。クロック信号ＣＬＫの
位相とＶＥＣＯ５１４の出力信号の位相が同じ場合に
は、位相比較器５１１は、信号Ｄをハイレベル、信号Ｕ
をローレベルとする。チャージポンプ回路５１２では、
この信号ＤおよびＵに従ってＭＯＳトランジスタ５１２
ａおよび５１２ｂが選択的に導通／非導通状態とされ
る。このチャージポンプ回路５１２により、ループフィ
ルタ５１３に含まれるキャパシタＣの充電電位が決定さ
れる。チャージポンプ回路５１２におけるＭＯＳトラン
ジスタ５１２ａおよび５１２ｂの導通／非導通は、クロ
ック信号ＣＬＫとＶＣＯの出力信号の位相差に対応して
いる。したがって、このループフィルタ５１３に含まれ
るキャパシタＣの充電電位は、クロック信号ＣＬＫとＶ
ＣＯ５１４の出力信号の位相差に応じた電圧レベルであ
る。ＶＣＯ５１４は、奇数段のインバータ５１５ａ〜５
１５ｃで構成されており、リングオシレータとして発振
動作を行なう。

【０２５１】インバータ５１５ａ〜５１５ｃの動作速度
は、ＭＯＳトランジスタ５１６ａ〜５１６ｃおよび５１
７ａ〜５１７ｃを介して与えられる動作電流により決定
される。動作電流が大きければインバータ５１５ａ〜５
１５ｃが高速で動作し、その発振周波数が高くなる。一
方、動作電流が小さくなれば、インバータ５１５ａ〜５
１５ｃの動作速度が遅くなり、発振周波数が低下する。
このＭＯＳトランジスタ５１６ａ〜５１６ｃを流れる電
流量は、ループフィルタ５１３に含まれるキャパシタＣ
の充電電圧により決定される。キャパシタＣの充電電圧
が高ければ、ＭＯＳトランジスタ５１６ａ〜５１６ｃの
ゲート電位が高くなり動作電流が低下する。一方、この
ローパスフィルタ５１３のキャパシタＣの充電電位が低
くなれば、ＭＯＳトランジスタ５１６ａ〜５１６ｃのゲ
ート電位が低下し、インバータ５１５ａ〜５１５ｃの動
作電流が増加する。ＭＯＳトランジスタ５１４ａを流れ
る電流はＭＯＳトランジスタ５１４ｂを介して流れる。
ＭＯＳトランジスタ５１４ｂは、ＭＯＳトランジスタ５
１７ａ〜５１７ｃとカレントミラー回路を構成する。し
たがって、ＭＯＳトランジスタ５１４ａおよび５１４ｂ
を流れる電流と同じ大きさの電流がＭＯＳトランジスタ
５１６ａ〜５１６ｃおよびＭＯＳトランジスタ５１７ａ
〜５１７ｃを介して流れる。この位相比較器５１１にお
ける位相比較動作に従ってループフィルタ５１３に含ま
れるキャパシタＣの電圧レベルが最終的に安定化し、Ｖ
ＣＯ５１４の出力信号がクロック信号ＣＬＫと位相同期
した状態に至る。

【０２５２】クロック信号ＣＬＫの周波数が高い場合に
は、ＶＣＯ５１４が高速で発振動作を行なうため、ロー
パスフィルタ５１３に含まれるキャパシタＣの充電電位
は低くなる。一方、クロック信号ＣＬＫの周波数が低い
場合には、ＶＣＯ５１４の発振周波数が応じて低くなる
ため、ローパスフィルタフィルタ５１３のキャパシタＣ
の充電電位が高くなる。このループフィルタ５１３のキ
ャパシタＣの充電電位をＡ／Ｄコンバータ５２０ａで選
択情報に変換する。このＡ／Ｄコンバータ５２０ａから
の選択情報に従って、図９５に示す基準電圧発生回路５
００から出力される基準電圧Ｖｒｅｆａ〜Ｖｒｅｆｄを
選択する。これにより、クロック信号ＣＬＫの周波数、
すなわち半導体装置の動作速度に応じた基準電圧を選択
することができる。なお、図９６に示す周波数検出器５
１０に含まれるチャージポンプ回路およびループフィル
タ５１３の構成は単なる一例であり、他の回路構成が用
いられてもよい。クロック信号ＣＬＫの周波数に対応す
る電圧が与えられればよい。 ［変更例］図９７は図９５に示す選択情報発生器の他の
構成を示す図である。図９７に示す構成においては、選
択情報発生回路５２０は、図９６に示すＶＣＯ５１４に
おける動作電流をモニタして選択情報を発生する。

【０２５３】すなわち、選択情報発生器５２０は、ＶＣ
Ｏ５１４に含まれるＭＯＳトランジスタ５１４ａのゲー
ト電位（図９６に示すループフィルタ５１３のキャパシ
タＣの充電電位）をゲートに受けるｐチャネルＭＯＳト
ランジスタ５２１ａと、ＭＯＳトランジスタ５２１ａを
電流源として動作するダイオード接続されたｎチャネル
ＭＯＳトランジスタ５２１ｂと、基準電圧Ｖｒｅｆａ〜
Ｖｒｅｆｄそれぞれに対応して設けられる電流源５２２
ａ〜５２２ｄと、電流源５２２ａ〜５２２ｄそれぞれに
対応して設けられるｎチャネルＭＯＳトランジスタ５２
３ａ〜４２３ｄを含む。ＭＯＳトランジスタ５２３ａ〜
５２３ｄは、各ゲートがＭＯＳトランジスタ５２１ｂの
ゲートに接続され、カレントミラー回路のスレーブ段を
構成する。電流源５２２ａ〜５２２ｄは、それぞれ互い
に異なる大きさの電流ｉａ〜ｉｄを供給する。次に動作
について説明する。今、電流源５２２ａ〜５２２ｄが供
給する定電流ｉａ〜ｉｄが、以下の条件を満足すると仮
定する。 ｉａ＞ｉｂ＞ｉｃ＞ｉｄ ＭＯＳトランジスタ５２１ａには、ＶＣＯ５１４におけ
るリングオシレータの動作電流に対応する電流が流れ
る。ＭＯＳトランジスタ５２１ｂにおいても、このＭＯ
Ｓトランジスタ５２１ａから供給される電流Ｉが流れ
る。ＭＯＳトランジスタ５２１ｂは、カレントミラー回
路のマスター段を構成しており、カレントミラー回路の
スレーブ段を構成するＭＯＳトランジスタ５２３ａ〜５
２３ｄには、この電流Ｉと同じ大きさの電流が流れる
（ＭＯＳトランジスタ５２１ｂおよびＭＯＳトランジス
タ５２３ａ〜５２３ｄは同じサイズとする）。今、この
電流Ｉが、定電流ｉａ〜ｉｄのすべてよりも大きい場
合、ＭＯＳトランジスタ５２３ａ〜５２３ｄは、対応の
電流源５２２ａ〜５２２ｄから供給される電流よりも大
きな電流を放電する。したがって、このＭＯＳトランジ
スタ５２３ａ〜５２３ｄの出力ノード（ドレイン端）の
電位はローレベルとなる。一方、電流Ｉが、一定電流ｉ
ａ〜ｉｄすべてよりも小さい場合には、ＭＯＳトランジ
スタ５２３ａ〜５２３ｄは、対応の定電流源５２２ａ〜
５２２ｄから供給される定電流ｉａ〜ｉｄをそれぞれ接
地ノードへ放電することができない。したがって、この
場合には、ＭＯＳトランジスタ５２３ａ〜５２３ｄのド
レイン端子の電位はハイレベルとなる。すなわち、ＭＯ
Ｓトランジスタ５２３ａ〜５２３ｄのドレイン端子の電
位レベルは、ＭＯＳトランジスタ５２１ｂを流れる電流
Ｉと対応の定電流源５２２ａ〜５２２ｄから与えられる
定電流ｉａ〜ｉｄの大きさにより決定される。これによ
り、その選択情報発生回路５２０からは、電流Ｉに従っ
て基準電圧を選択する情報を出力することができる。

【０２５４】なお、この図９７に示す選択情報発生回路
５２０の構成において、出力段に、さらに増幅回路が設
けられていてもよい。電流Ｉと定電流ｉａ〜ｉｄの差が
小さい場合、微小な電位差を増幅して正確に基準電圧選
択情報を出力することができる。 ［変更例］図９８は、この発明の第２１の実施例による
内部電源電圧発生回路の変更例の構成を示す図である。
この図９８に示す内部電源電圧発生回路の構成におい
て、先の図９５に示す構成と同様、外部から動作速度を
示すクロック信号ＣＬＫが与えられ、このクロック信号
ＣＬＫの周波数に従って基準電圧Ｖｒｅｆの電圧レベル
を調整する。周波数情報を検出するための構成として
は、先の図９６に示す構成と同様の構成が用いられる。
すなわち、図９８において、周波数情報を検出する周波
数情報検出手段としてのＶＣＯ５１４と、このＶＣＯ５
１４に含まれるＭＯＳトランジスタ５１４ｂを流れる電
流量を検出することにより、基準電圧レベル調整情報を
出力する基準電圧レベル調整回路５５０と、基準電圧レ
ベル調整回路５５０からの供給電流に従ってその電圧レ
ベルが設定される基準電圧Ｖｒｅｆを発生する基準電圧
発生回路５４０を含む。この基準電圧発生回路５４０か
らの基準電圧Ｖｒｅｆが、内部電源電圧ＶＣＩと基準電
圧Ｖｒｅｆとを比較する比較器２３３０へ与えられる。
比較器２３３０の出力信号は図示しないドライブ素子の
ゲートへ与えられる。

【０２５５】基準電圧発生回路５４０は、電圧源ノード
１に結合され、一定の電流を供給する定電流源５４１と
定電流源５４１に直列に接続される抵抗素子５４２を含
む。レベル調整回路５５０は、ＶＣＯ５４０に含まれる
ＭＯＳトランジスタ５１４ｂのゲートおよびドレインの
電位をゲートに受けるｎチャネルＭＯＳトランジスタ５
５３と、ｎチャネルＭＯＳトランジスタ５５３と直列に
電源ノード（外部電源ノードまたは内部電源ノードいず
れであってもよい）の間に直列に接続されるｐチャネル
ＭＯＳトランジスタ５５１と、ｐチャネルＭＯＳトラン
ジスタ５５１とカレントミラー回路を構成するｐチャネ
ルＭＯＳトランジスタ５５２を含む。ＭＯＳトランジス
タ５５１のゲートおよびドレインが相互接続される。こ
のＭＯＳトランジスタ５５２の出力ノード（ドレイン端
子）が基準電圧発生回路５４０に含まれる抵抗素子５４
２の一方端に接続される。次に動作について説明する。
クロック信号ＣＬＫの周波数が大きい場合、周波数情報
検出器５１０に含まれるＶＣＯ５１４におけるＭＯＳト
ランジスタ５１４ｂを流れる電流が大きくなり、応じて
レベル調整回路５５０に含まれるＭＯＳトランジスタ５
５３を介して流れる電流が大きくなる。ＭＯＳトランジ
スタ５５３を介して流れる電流は、ＭＯＳトランジスタ
５５１から供給される。このＭＯＳトランジスタ５５１
を介して流れる電流は、ＭＯＳトランジスタ５５２によ
り鏡映され、このレベル調整回路５５０から、ＶＣＯ５
１４とＭＯＳトランジスタ５１４ｂを流れる電流に対応
する大きさの電流が基準電圧発生回路５４０の抵抗素子
５４２へ与えられる。基準電圧Ｖｒｅｆの電圧レベル
は、定電流源５４１から与えられる電流とこのレベル調
整回路５５０から与えられる電流の合成電流値と抵抗素
子５４２における抵抗値とによって決定される。したが
って、この場合には、抵抗素子５４２を介して流れる電
流値が大きくなり、基準電圧Ｖｒｅｆの電圧レベルが増
加する。一方、クロック信号ＣＬＫが低周波数の場合、
ＭＯＳトランジスタ５１４ｂを介して流れる電流は小さ
くされ、応じてレベル調整器５５０から抵抗素子５４２
へ供給される電流量が低下する。これにより、基準電圧
Ｖｒｅｆの電圧レベルが低くなる。すなわち、クロック
信号ＣＬＫが高周波数であり、半導体装置が高速動作す
る場合には、基準電圧Ｖｒｅｆの電圧レベルが高くさ
れ、一方クロック信号ＣＬＫの周波数が低く、半導体装
置が低速動作する場合には、基準電圧Ｖｒｅｆの電圧レ
ベルが低くされる。これにより、半導体装置（半導体記
憶装置）の動作速度に応じて基準電圧Ｖｒｅｆの電圧レ
ベルを設定することができる。すなわち、高速動作時に
おいては、内部電源線上の電源電圧ＶＣＩの電圧レベル
が高くされ、半導体装置の高速動作が可能となる。

【０２５６】以上のように、この発明の第２１の実施例
の構成に従えば、半導体装置の動作速度を規定するクロ
ック信号の周波数を検出し、その検出したクロック信号
の周波数に応じて内部電源電圧の電圧レベルを決定する
基準電圧Ｖｒｅｆの電圧レベルを設定しているため、半
導体装置の動作速度に応じて適切な電圧レベルに内部電
源電圧ＶＣＩを設定することができ、安定に動作する半
導体装置（半導体記憶装置）を実現することができる。
基準電圧Ｖｒｅｆを高くした場合に高速動作が安定に実
現されるのは先の実施例の場合と同様の理由による。 ［実施例２２］図９９は、この発明の第２２の実施例で
ある半導体装置の要部の構成を示す図である。図９９に
示す構成においては、一旦、電源電圧よりも高い電圧Ｖ
ＰＰ′を生成し、この電圧ＶＰＰ′から必要とされる高
電圧ＶＰＰを生成する。すなわち、図９９において、半
導体装置は、高圧線６００上に必要とされる電圧レベル
の高電圧ＶＰＰ′を発生する昇圧電圧発生回路６１０お
よび６１５と、第２の高圧線６０２上の高電圧ＶＰＰと
基準電圧Ｖｒｅｆｈとを比較する比較器６０４と、比較
器６０４の出力信号に従って第１の高圧線６００から第
２の高圧線６０２へ流れる電流量を調整するｐチャネル
ＭＯＳトランジスタで構成されるドライブ素子６０５
と、動作タイミング信号ＥＮに応答して活性化され、活
性化時第２の高電圧線６０２上の高電圧ＶＰＰと基準電
圧Ｖｒｅｆｈとを比較する比較器６０６と、比較器６０
６の出力信号に従って第１の高電圧線６００から第２の
高電圧線６０２へ流れる電流量を調整するｐチャネルＭ
ＯＳトランジスタで構成される第２のドライブ素子６０
７と、第１の高電圧線６００上の電圧レベルを検出し、
その検出結果に従って昇圧電圧発生回路６１０の昇圧電
圧発生を選択的に停止または弱くさせるレベル検出器６
２０を含む。昇圧電圧発生器６１５は、比較器６０６の
出力信号に従ってその発振周波数が変化するリングオシ
レータ６１６と、リングオシレータ６１６からのクロッ
ク信号に従ってチャージポンプ動作を行なって高電圧Ｖ
ＰＰ′を発生するチャージポンプ６１８を含む。次に動
作について、この図９９に示す半導体装置の動作波形図
である図１００を用いて説明する。

【０２５７】基準電圧Ｖｒｅｆｈは内部電源電圧ＶＣＩ
よりも高い電圧レベルであり、定電流源と抵抗素子を高
電圧ＶＰＰ′供給ノード（第１の高電圧線６００）と接
地ノードとの間に接続することにより生成することがで
きる。この基準電圧Ｖｒｅｆｈは、第２の高電圧ＶＰＰ
の電圧レベルを設定する。動作タイミング信号ＥＮが非
活性状態のとき、第２の高電圧線６０２上の電圧ＶＰＰ
を使用する負荷回路（図示せず）はスタンバイ状態にあ
り、この第２の高電圧線６０２上の電圧ＶＰＰは利用さ
れず、ほぼ基準電圧Ｖｒｅｆｈの電圧レベルを維持す
る。このスタンバイサイクル時においては、比較器６０
４およびドライブ素子６０５により、この高電圧ＶＰＰ
の電圧レベルの調整動作が実行される。昇圧電圧発生回
路６１０はレベル検出器６２０の制御の下に昇圧動作を
実行しており、この第１の高電圧線６００上の高電圧Ｖ
ＰＰ′を所定の電圧レベルに維持する。昇圧電圧発生回
路６１５では、比較器６０６が非動作状態であり、リン
グオシレータ６１６の動作電流が極めて少なくされ、ほ
ぼ発振動作を停止しているかまたは極めて低速で動作し
ている。チャージポンプ６１８、このリングオシレータ
６１６からの出力信号に従ってチャージポンプ動作を行
なうために、この状態においてはほとんどチャージポン
プ動作は行なっていない。

【０２５８】動作タイミング信号ＥＮが活性状態とされ
ると、所定のタイミングで図示しない負荷回路が動作
し、第２の高電圧線６０２から電流がこの動作する負荷
回路により消費され、高電圧ＶＰＰの電圧レベルが低下
する。この低下時においては、比較回路６０６の出力信
号のレベルが低下し、ドライブ素子６０７を介して比較
的大きな駆動力を持って第１の高電圧線６００から第２
の高電圧線６０２へ電流が供給され、この第２の高電圧
ＶＰＰの電位低下が補償される。第２の高電圧線６０２
への電流供給により、第１の高電圧線６００上の高電圧
ＶＰＰ′の電圧レベルが低下したとき、レベル検出器６
２０の出力信号に従って昇圧電圧発生回路６１０が昇圧
動作を行ない、高速でこの第１の高電圧線６００上の高
電圧ＶＰＰ′を所定の電圧レベルに復帰させる。また比
較器６０６の出力信号に従って、昇圧電圧発生回路６１
５に含まれるリングオシレータ６１６の発振周波数が大
きくされ、チャージポンプ６１８により、またこの第１
の高電圧線６００へ電荷が供給され、第１の高電圧ＶＰ
Ｐ′が所定電圧レベルに高速で復帰する。第２の高電圧
線６０２上の高電圧ＶＰＰを使用する回路は安定に高電
圧ＶＰＰを供給されて動作する。常時動作する比較器６
０４と動作タイミング信号ＥＮの活性化時のみ動作する
比較器６０６とを設け、これらによりドライブ素子６０
５および６０７を駆動する構成とすることにより、第２
の高電圧線６０２上の高電圧ＶＰＰの電圧レベルが低下
するとき、大きな電流駆動力を有するドライブ素子６０
７を用いて第１の高電圧線６００から第２の高電圧線６
０２へ電流を供給することにより、先の実施例における
内部電源電圧ＶＣＩの電圧レベルと同様、安定な電圧レ
ベルを維持する高電圧ＶＰＰを供給することができる。
またレベル検出器６２０および昇圧電圧発生回路６１５
により、この第１の高電圧線６００から第２の高電圧線
６０２へ電流が流れ、高電圧ＶＰＰ′が低下する場合に
おいても、高電圧ＶＰＰ′が急激に変化するのは、動作
タイミング信号ＥＮの活性化時であり、２つの昇圧電圧
発生回路６１０および６１５により、高速で第１の高電
圧線６００上の高電圧ＶＰＰ′を所定電圧レベルに復帰
させることができる。

【０２５９】図１０１は、図９９に示す昇圧電圧発生回
路６１０およびレベル検出回路６２０の構成の一例を示
す図である。図１０１においてレベル検出回路６２０
は、第１の高電圧線６００とノード６２３の間に直列に
接続されるｐチャネルＭＯＳトランジスタ６２０ａ，６
２０ｂおよび６２１と、ノード６２３と接地ノードの間
に接続される抵抗素子６２２と、ノード６２３上の電位
を増幅する２段の縦続接続されたインバータ６２３ａお
よび６２３ｂを含む。ｐチャネルＭＯＳトランジスタ６
２０ａおよび６２０ｂは、ダイオード接続されており、
導通時にはしきい値電圧の絶対値Ｖｔｈｐの電圧降下を
生じささせる。ｐチャネルＭＯＳトランジスタ６２１
は、そのゲートに内部電源電圧ＶＣＩを受ける。昇圧電
圧発生回路６１０は、２段のインバータ６１１ａおよび
６１１ｂと、インバータ６１１ｂの出力信号とレベル検
出回路６２０内のインバータ６２３ｂの出力信号を受け
る２入力ＮＯＲゲート６１２と、このＮＯＲゲート６１
２の出力信号に従ってチャージポンプ動作を行なうチャ
ージポンプ６１４を含む。チャージポンプ６１４は、周
知の回路で構成され、キャパシタのチャージポンプ動作
により、高電圧ＶＰＰ′を発生する。チャージポンプ６
１４は、効率的に高電圧ＶＰＰ′を発生するように、外
部電源電圧を好ましく利用する。次に動作について説明
する。

【０２６０】レベル検出器６２０において、ｐチャネル
ＭＯＳトランジスタ６２１は、そのゲート電位がソース
電位よりもしきい値電圧の絶対値Ｖｔｈｐよりも低くな
ったときに導通する。一方、ＭＯＳトランジスタ６２０
ａおよび６２０ｂは、導通時においては、しきい値電圧
の絶対値Ｖｔｈｐの電圧降下を生じさせる。したがっ
て、高電圧線６００上の電源電圧ＶＰＰ′が、ＶＣＩ＋
３・Ｖｔｈｐ以上のときには、ＭＯＳトランジスタ６２
０ａ，６２０ｂおよび６２１が導通し、抵抗素子６２２
に電流が流れ、ノード６２３上の電位がハイレベルとさ
れ、インバータ６２３ａおよび６２３ｂにより、ハイレ
ベルの信号φＬが出力される。したがって、昇圧電圧発
生回路６１０においては、ＮＯＲゲート６１２の出力信
号がローレベルに固定され、チャージポンプ８１４はチ
ャージポンプ動作が禁止される。一方、第１の高電圧線
６００上の高電圧ＶＰＰ′がＶＣＩ＋３・Ｖｔｈｐより
も低くなると、すなわちｐチャネルＭＯＳトランジスタ
６２１が非導通状態とされ、この第１の高電圧線６００
とノード６２３の間の電流経路が遮断される。これによ
り、ノード５６２３の電位は抵抗素子６２２により、接
地電位レベルへ放電され、インバータ６２３ｂからの出
力信号φＬがローレベルとなる。これにより、昇圧電圧
発生回路６１０において、ＮＯＲゲート６１２がインバ
ータとして機能し、インバータ６１１ａ，６１１ｂおよ
びＮＯＲゲート６１２がリングオシレータを構成し、所
定の周波数およびパルス幅を有するクロック信号がチャ
ージポンプ６１４へ与えられ、昇圧電圧ＶＰＰ′を発生
する動作が行なわれる。これにより、高電圧ＶＰＰ′
は、ＶＣＩ＋３・Ｖｔｈｐの電圧レベルに維持される。

【０２６１】［昇圧電圧発生回路６１０の変更例］図１
０２は、昇圧電圧発生回路６１０の第１の変更例の構成
を示す図である。図１０２において、昇圧電圧発生回路
１０２は、クロック信号を発生するリングオシレータ６
３０と、レベル検出信号φＬＶに応答してリングオシレ
ータ６３０の出力信号を通過させるトランスファーゲー
ト６３１ａと、トランスファーゲート６３１ａから伝達
されたクロック信号を波形整形して出力するインバータ
ドライバ６３２ａと、インバータドライバ６３２ａの出
力信号に従ってチャージポンプ動作を行なうチャージポ
ンプキャパシタ６３３ａと、レベル検出信号φＬＶに応
答して、チャージポンプキャパシタ６３３ａにより供給
された電荷を伝達するためのトランスファゲート６３４
ａと、ノード６３７を、電圧源１に与えられる電圧レベ
ル（しきい値電圧レベルの低い電圧レベル）にクランプ
するダイオード接続されたｎチャネルＭＯＳトランジス
タ６３５と、ノード６３７に与えられた電荷を出力ノー
ド６３８へ伝達するためのダイオード接続されたｎチャ
ネルＭＯＳトランジスタで構成される出力ゲート６３６
を含む。ＭＯＳトランジスタ６３５および６３６は、そ
の基板領域が接地電圧レベルに固定される。ノード６３
７の電位が高くなったとき、基板領域と不純物領域との
間に形成されるＰＮ接合が順バイアス状態とされるのを
防止する。

【０２６２】昇圧電圧発生回路６１０は、さらに、レベ
ル検出信号φＬＶの相補な信号であるレベル検出信号φ
ＺＬＶに応答してリングオシレータ６３０からのクロッ
ク信号を伝達するｎチャネルＭＯＳトランジスタで構成
されるトランスファゲート６３１ｂと、トランスファゲ
ート６３１ｂから与えられたクロック信号を波形整形す
るインバータドライバ６３２ｂと、インバータドライバ
６３２ｂから与えられる信号に従ってチャージポンプ動
作を行なうチャージポンプキャパシタ６３３ｂと、レベ
ル検出信号φＺＬＶに応答してチャージポンプキャパシ
タ６３３ｂから与えられた電荷をノード６３７へ伝達す
るｎチャネルＭＯＳトランジスタで構成されるトランス
ファゲート６３４ｂを含む。ドライバ６３２ａおよびチ
ャージポンプキャパシタ６３３ａの有する電荷駆動力
は、インバータドライバ６３２ｂおよびキャパシタ６３
３ｂが有する電荷駆動力よりも大きくされる。チャージ
ポンプ動作において、クロック信号の１回の変化により
ノード６３７へ与えられる電荷量は、チャージポンプキ
ャパシタの容量、クロック信号の幅およびその電圧高さ
により決定される。これらのパラメータを適当に定めて
それぞれの電荷供給力の大きさに違いがつけられる。

【０２６３】レベル検出信号φＬＶおよびφＺＬＶは、
図１０２に示すレベル変換回路から出力される。ノード
６３７の電位が高電圧ＶＰＰ′レベルとなるためであ
る。すなわち、図１０２に示すように、信号φＬＶおよ
びφＺＬＶは、図１０１に示すレベル検出回路からのレ
ベル検出信号φＬのレベルをノード６３８と接地ノード
の間に接続されるレベル変換回路により生成する。この
レベル変換回路は、レベル検出信号φＬをゲートに受け
るｎチャネルＭＯＳトランジスタ６３９ａと、レベル検
出信号φＬを反転するインバータ６３９ｂと、インバー
タ６３９ｂの出力信号をゲートに受けるｎチャネルＭＯ
Ｓトランジスタ６３９ｃと、ノード６３８とＭＯＳトラ
ンジスタ６３９ａの間に直列に接続されるｐチャネルＭ
ＯＳトランジスタ６３９ｄと、ノード６３８とＭＯＳト
ランジスタ６３９ｃの間に直列に接続されるｐチャネル
ＭＯＳトランジスタ６３９ｅを含む。ノード６３９ｆか
らレベル検出信号φＬＶが出力されてノード６３９ｅか
らレベル検出信号φＺＬＶが出力される。このレベル変
換回路においては、レベル検出信号φＬがハイレベルの
とき、ＭＯＳトランジスタ６３９ａが導通状態、ＭＯＳ
トランジスタ６３９ｃが非導通状態とされ、ノード６３
９ｆがＭＯＳトランジスタ６３９ｅによりノード６３８
の電圧レベルまで充電され、ハイレベルとされる。一
方、ノード６３９ｅは、ＭＯＳトランジスタ６３９ａに
より放電されてローレベルとされる。これによりレベル
変換されたレベル検出信号φＬＶおよびφＺＬＶが出力
される。昇圧電圧レベルに変換して昇圧電圧発生回路の
切換の信号を生成することにより、ＭＯＳトランジスタ
におけるしきい値電圧損失を補償し、効率的に電荷を伝
達することができる。

【０２６４】レベル検出信号φＬがハイレベルにあり、
高電圧ＶＰＰ′が所定の電圧レベルよりも低い場合に
は、トランスファゲート６３１ａおよび６３４ａが導通
し、トランスファゲート６３１ｂおよび６３４ｂがとも
に非導通状態とされる。この状態においては、駆動力の
大きなインバータドライバ６３２ａおよび／または容量
の大きなチャージポンプキャパシタ６３３ａによりチャ
ージポンプ動作が行なわれ、電荷注入が効率的に行なわ
れ、ノード６３８の高電圧ＶＰＰ′が高速で所定電圧レ
ベルにまで復帰される。ノード６３８上の電圧ＶＰＰ′
が所定の電圧レベル以上のときには、レベル検知信号φ
Ｌがローレベルとなり、応じてトランスファゲート６３
１ａおよび６３４ａが非導通状態、トランスファゲート
６３１ｂおよび６３４ｂが導通状態とされる。この状態
において、インバータドライバ６３２ｂおよびチャージ
ポンプキャパシタ６３３ｂで構成される比較的小さな電
荷駆動力を有する回路部分が動作し、ノード６３７に対
するチャージポンプ動作が行なわれる。この状態におい
ては、単に出力ノード６３８から出力される高電圧ＶＰ
Ｐ′の電圧レベルを維持することが行なわれるだけであ
る。

【０２６５】上述のように、高電圧ＶＰＰ′の電圧レベ
ルに応じて昇圧電圧発生回路の電荷供給力を切換えるこ
とにより、低消費電流でかつ安定に高電圧ＶＰＰ′を供
給することができる。インバータドライバ６３２ｂの駆
動力が小さく、その消費電流が小さくされるために低消
費電流特性が実現される。なお、図１０２に示すリング
オシレータ６３０は、奇数段のインバータで構成され
る。 ［昇圧電圧発生回路の変更例２］図１０３は、図９９に
示す昇圧電圧発生回路６１０の他の変更例を示す図であ
る。この図１０３に示す構成においては、リングオシレ
ータ６３０からのクロック信号を波形整形するインバー
タドライバ６３２と、インバータドライバ６３２の出力
信号に従ってチャージポンプ動作を行なうチャージポン
プキャパシタ６３３ａと、チャージポンプ動作により与
えられたノード６３７の電荷を出力ノード６３８へ伝達
する出力トランジスタ６２６が設けられる。図１０３に
おいては、ノード６３７を所定電位にクランプするため
のクランプトランジスタ（図１０２のトランジスタ６３
５）は図面を簡略化するために示していない。この図１
０３に示す構成においては、さらに、レベル検出信号φ
ＬＶに応答して導通するトランスファゲート６４１ａお
よび６４１ｂにより、チャージポンプキャパシタ６３３
ａと並列にチャージポンプキャパシタ６３３ｂが接続さ
れる。すなわち、高電圧ＶＰＰ′が所定電圧レベルより
も低いとき、レベル検出信号φＬＶがハイレベルとな
り、トランスファゲート６４１ａおよび６４１ｂが導通
し、チャージポンプキャパシタ６３３ａと並列にチャー
ジポンプキャパシタ６３３ｂが接続される。ノード６３
７へ電荷を供給するチャージポンプキャパシタの容量が
大きくなり、ノード６３７に蓄積される電荷量が増加す
る。Ｑ＝Ｃ・Ｖであり、インバータドライバ６３２が与
える電圧変化量Ｖが一定であっても、チャージポンプキ
ャパシタの容量値Ｃが増加するため、ノード６３７に蓄
積される電荷量Ｑが増加するためである。これにより、
出力トランジスタ６３６を介して多くの電荷が出力ノー
ド６３８へ伝達され、高速で高電圧ＶＰＰ′を所定電圧
レベルへ復帰させることができる。

【０２６６】なお、図１０７に示す構成において、チャ
ージポンプキャパシタ６３３ａおよび６３３ｂの容量値
が互いに異なり、レベル検出信号φＬＶに従って、一方
のチャージポンプキャパシタのみを用いてチャージポン
プ動作が行なわれるように構成されてもよい。 ［昇圧電圧発生回路６１０の変更例３］図１０４は、図
９９に示す昇圧電圧発生回路６１０のさらに他の構成を
示す図である。図１０４に示す構成においては、チャー
ジポンプ動作を駆動するためのインバータドライバとし
て、インバータドライバ６３２ａおよび６３２ｂが用い
られる。インバータドライバ６３２ａは、その入力部が
トランスファゲート６４２ａを介してリングオシレータ
６３０の出力部（インバータドライバ６３２ａの入力
部）に接続され、かつその出力部がトランスファゲート
６４２ｂを介してインバータドライバ６３２ａの出力部
に接続される。トランスファゲート６４２ａおよび６４
２ｂは、ｎチャネルＭＯＳトランジスタで構成され、レ
ベル検出信号φＬＶに応答して導通する。この図１０４
に示す構成においても、ノード６３７を所定電圧レベル
にプリチャージするためのダイオード接続されたトラン
ジスタは図面を簡略化するために示していない。

【０２６７】この図１０４に示す構成においては、高電
圧ＶＰＰ′が所定電圧レベルよりも低いときに、レベル
検出信号φＬＶがハイレベルとなり、トランスファゲー
ト６４２ａおよび６４２ｂが導通する。リングオシレー
タ６３０からのクロック信号が２つのインバータドライ
バ６３２ａおよび６３２ｂへ与えられ、その出力信号が
チャージポンプキャパシタ６３３の一方電極へ与えられ
る。このため、チャージポンプキャパシタ６３３の一方
電極へは、２つのインバータドライバ６３２ａおよび６
３２ｂから電荷が供給されるため、応じてチャージポン
プ動作によりその２つのドライバ６３２ａおよび６３２
ｂから与えられた電荷に対応する電荷量がノード６３７
へ伝達される。したがって、この場合においても、ノー
ド６３７へ与えられる電荷量が大きくなり、出力トラン
ジスタ６３６を介して出力ノード６３８へ伝達される電
荷量が応じて大きくなり、高速で高電圧ＶＰＰ′を所定
電圧レベルへ復帰させることができる。レベル検出信号
φＬＶがローレベルとなり、高電圧ＶＰＰ′が所定電圧
レベル以上のときには、トランスファゲート６４２ａお
よび６４２ｂがともに非導通状態とされ、リングオシレ
ータ６３０の出力信号（クロック信号）はインバータド
ライバ６３２ａのみへ与えられる。したがってこの場合
においては、インバータドライバ６３２ａおよびチャー
ジポンプキャパシタ６３３のみに従ってチャージポンプ
動作が行なわれ、高電圧ＶＰＰ′の電圧レベルの保持動
作が行なわれる。

【０２６８】なおこの図１０４に示す構成においても、
インバータドライバ６３２ａおよび６３２ｂの駆動力が
互いに異なるとき、レベル検出信号φＬＶの論理レベル
に従って一方のインバータドライバのみが動作する構成
が用いられてもよい。この図１０４に示す構成において
は、高電圧ＶＰＰ′が所定電圧レベル以上のときには、
１つのインバータドライバのみが動作し、応じて消費電
流を低減することができる。また高電圧ＶＰＰ′が所定
電圧レベルよりも低くなった場合には、２つのインバー
タドライバが動作しており、高速で高電圧ＶＰＰ′を所
定電圧レベルで復帰させることができる。 ［昇圧電圧発生回路の変更例４］図１０５は、図９９に
示す昇圧電圧発生回路６１０のさらに他の構成を示す図
である。図１０５に示す構成においては、リングオシレ
ータ６３０からのクロック信号を波形整形するインバー
タドライバ６３２と、このインバータドライバ６３２の
出力信号に従ってチャージポンプ動作を行なうチャージ
ポンプキャパシタ６３３により行なわれる。ノード６３
７と出力ノード６３８の間に、２つの出力トランジスタ
６３６ａおよび６３６ｂが配置される。出力トランジス
タ６３６ｂは、レベル検出信号に従って導通するトラン
スファゲート６４３ａおよび６４３ｂによりノード６３
７および出力ノード６３８の間に接続される。

【０２６９】トランスファゲート６４３ａおよび６４３
ｂのゲートへは、レベル変換回路によりレベル変換され
たレベル検出信号φＬＶが与えられる。このレベル変換
回路は、レベル検出信号φＬＶをゲートに受けるｎチャ
ネルＭＯＳトランジスタ６４４ａと、レベル検出信号φ
ＬＶの反転信号φＺＬをゲートに受けるｎチャネルＭＯ
Ｓトランジスタ６４４ｂと、ノード６３７とノード６４
４ｅの間に接続され、かつそのゲートがノード６４４ｆ
に接続されるｐチャネルＭＯＳトランジスタ６４４ｃ
と、ノード６３７とノード６４４ｆの間に接続され、そ
のゲートがノード６４４ｅに接続されるｐチャネルＭＯ
Ｓトランジスタ６４４ｄを含む。ノード６４４ｆからト
ランスファゲート６４３ａおよび６４３ｂのゲートへ与
える信号が出力される。なお、この図１０５に示す構成
においても、ノード６３７を所定電圧レベルにクランプ
するためのダイオード接続されたトランジスタ（図１０
２のトランジスタ６３５）は図面を簡略化するために示
していない。ノード６３８から出力される高電圧ＶＰ
Ｐ′が所定電圧レベル以上のとき、レベル検出信号φＬ
はローレベル、レベル検出信号φＺＬがハイレベルであ
る。この状態においては、ノード６４４ｆは接地電圧レ
ベルのローレベルとなり、トランスファゲート６４３ａ
および６４３ｂはともにオフ状態とされる。したがっ
て、この状態においては、リングオシレータ６３０、イ
ンバータドライバ６３２およびチャージポンプキャパシ
タ６３３によりノード６３７へ伝達された電荷は、出力
トランジスタ６３６ａのみを介して出力ノード６３８へ
伝達される。したがってこの状態においては、比較的緩
やかに電荷供給動作が行なわれ、高電圧ＶＰＰ′の電圧
レベルの維持のみが行なわれる。

【０２７０】出力ノード６３８からの高電圧ＶＰＰ′が
所定電圧レベルよりも低くなったときには、レベル検出
信号φＬがハイレベル、レベル検出信号φＺＬがローレ
ベルとなる。この状態においては、レベル変換回路にお
いてノード６４４ｅの電圧レベルが接地電圧レベルのロ
ーレベルとなり、ＭＯＳトランジスタ６４４ｄが導通し
ノード６４４ｆの電位はノード６３７の電位レベルとさ
れる。ノード６３７の電位レベルは、チャージポンプキ
ャパシタ６３３のチャージポンプ動作によりその電圧レ
ベルが変化する。したがって、このトランスファゲート
６４３ａおよび６４３ｂへ与えられるゲート電圧が、こ
のノード６３７上の電位レベルに応じて変化する。チャ
ージポンプキャパシタ６３３によりチャージポンプ動作
が行なわれてノード６３７の電位が上昇したとき、ノー
ド６３７の電位レベルは出力ノード６３８の電位レベル
よりも高い（出力トランジスタ６３６ａのしきい値電圧
分ノート６３７の電位が高い）、トランスファゲート６
４３ａおよび６４３ｂがオン状態とされ、ノード６３７
および出力ノード６３８の間に出力トランジスタ６３６
ｂが接続される。これにより、ノード６３７に蓄積され
た電荷は出力トランジスタ６３６ａおよび６３６ｂを介
して出力ノード６３８へ伝達されることになり、ノード
６３７から出力ノード６３８へ高速でかつ効率的に電荷
が伝達され、高電圧ＶＰＰ′の電圧レベルが高速で変化
する。

【０２７１】インバータドライバ６３２の出力信号がロ
ーレベルとされ、ノード６３７の電位が低下するとき、
出力トランジスタ６３６ａが逆バイアス状態とされ、非
導通状態となる。このとき、またトランスファゲート６
４３ｂが、そのゲート電位が仮にトランスファゲート６
４３ａおよび６４３ｂが導通状態にあっても、出力トラ
ンジスタ６３６ｂが逆バイアス状態とされて、この出力
トランジスタ６３６ｂが非導通状態とされる。またこの
とき、トランスファゲート６４３ｂは、そのゲート電位
がドレイン（出力ノード６３８の電位）よりも低くな
り、抵抗素子として作用し、この出力ノード６３８から
出力トランジスタ６３６ｂへ電荷が流れるのを抑制す
る。以上のように、図１０５に示す構成のように、高電
圧ＶＰＰ′が所定電圧レベルよりも低い場合には、１つ
の出力トランジスタにより、内部ノード６３７から出力
ノード６３８へ電荷を供給することにより、出力ノード
６３８へ伝達される電荷量の伝達速度が速くなり、出力
ノード６３８への電荷注入効率が大きくされ、高速で高
電圧ＶＰＰ′を所定電圧レベルへ供給させることができ
る。 ［昇圧電圧発生回路６１５の構成］図１０６は、図９９
に示す昇圧電圧発生回路６１５の具体的構成を示す図で
ある。この図１０６においては、リングオシレータ６１
６の部分の構成を示し、チャージポンプ６１８の具体的
構成は示していない。このチャージポンプ６１８の構成
は、先の図１０２ないし図１０５に示したチャージポン
プと同様で、インバータドライバおよびチャージポンプ
キャパシタ、および出力用のダイオード接続されたトラ
ンジスタおよびクランプ用のダイオード接続されたトラ
ンジスタを備える。ここでは、チャージポンプ６１８の
電荷供給能力は、固定的に設定されると想定する。

【０２７２】図１０６において、リングオシレータ６１
６は、電圧源ノード１に結合され、比較器６０６の出力
信号に従って電流を供給するｐチャネルＭＯＳトランジ
スタ６１０ａと、ｐチャネルＭＯＳトランジスタ６１０
ａと接地ノードとの間に接続されるダイオード接続され
たｎチャネルＭＯＳトランジスタ６１０ｂと、電圧源ノ
ード１に結合され、それぞれが比較器６０６の出力信号
をゲートに受けるｐチャネルＭＯＳトランジスタ６５１
ａ〜６５１ｅと、ｐチャネルＭＯＳトランジスタ６５１
ａ〜６５１ｅそれぞれから動作電流を供給される奇数段
のインバータ６５２ａ〜６５２ｅと、インバータ６５２
ａ〜６５２ｅそれぞれに対応して設けられ、対応のイン
バータ６５２ａ〜６５２ｅの接地ノードへの放電電流を
供給するｎチャネルＭＯＳトランジスタ６５３ａ〜６５
３ｅを含む。ＭＯＳトランジスタ６５３ａ〜６５３ｅの
ゲートは、ＭＯＳトランジスタ６１０ｂのゲートに接続
される。すなわち、ＭＯＳトランジスタ６１０ｂおよび
６５３ａ〜６５３ｅは、ＭＯＳトランジスタ６５０ｂを
マスタ段とするカレントミラー回路を構成する。このイ
ンバータ６５２ｅから、チャージポンプ６１８へ与えら
れるクロック信号が出力される。次に動作について説明
する。

【０２７３】ｐチャネルＭＯＳトランジスタ６１０ａ
は、比較器６０６の出力信号の電圧レベルに応じた電流
をＭＯＳトランジスタ６１０ｂへ供給する。同様に、Ｍ
ＯＳトランジスタ６５１ａ〜６５１ｅも、この比較器６
０６の出力信号に応じた電流を電圧源１から対応のイン
バータ６５２ａ〜６５２ｅへ供給する。ＭＯＳトランジ
スタ６５３ａ〜６５３ｅは、ＭＯＳトランジスタ６１０
ｂを流れる電流と同じ大きさの電流の流れを生じさせる
（これらのＭＯＳトランジスタ６５０ｂおよび６５３ａ
〜６５３ｂのサイズが同じとき）。また、ＭＯＳトラン
ジスタ６５０ａおよび６５１ａ〜６５１ｅもそのサイズ
が同じであるとする。比較器６０６の出力信号がハイレ
ベルのとき、ｐチャネルＭＯＳトランジスタ６１０ａお
よび６５１ａ〜６５１ｅを流れる電流量は小さいかまた
はほとんど生じない。同様に、ＭＯＳトランジスタ６１
０ｂは、ＭＯＳトランジスタ６１０ａから電流を供給さ
れ、このＭＯＳトランジスタ６１０ａを流れる電流と同
じ大きさの電流の流れを生じさせる。したがって、ＭＯ
Ｓトランジスタ６５３ａ〜６５３ｅにおいても、ＭＯＳ
トランジスタ６５１ａ〜６５１ｅと同じ大きさの電流が
流れる。したがって、この状態においては、インバータ
６５２ａ〜６５２ｅは、その動作電流が極めて小さいか
またはほとんどなく、きわめて低速で動作し、このイン
バータ６５２ｅから出力されるクロック信号周波数はき
わめて小さいか、またはほとんど発振動作が行なわれな
い。この状態においては、チャージポンプ６１８は、ほ
とんどチャージポンプ動作を行なわないか、またはきわ
めて緩やかなチャージポンプ動作を行なっている。この
比較器６０６の出力信号がハイレベルのときは、高電圧
ＶＰＰの電圧レベルが高い状態にあり、ドライブ素子を
介して高圧線６００から別の高圧線６０２へ電流を供給
する必要のないときである。したがってこの状態におい
ては、リングオシレータ６１６の発振周波数をきわめて
低くし、昇圧電圧発生動作を停止させるかまたはきわめ
て緩やかに動作させる。この状態は、また比較器６０６
が動作タイミング信号ＥＮが非活性状態において非活性
化時においては、比較器６０６の出力信号はほぼ電圧源
レベルのハイレベルにあり、ＭＯＳトランジスタ６１０
ａおよび６５１ａ〜６５１ｂはほぼオフ状態にあり、リ
ングオシレータ６１６の発振動作は停止される（動作電
流の供給が行なわれないため）。

【０２７４】動作タイミング信号ＥＮが活性状態とさ
れ、比較器６０６が活性状態となると、高電圧ＶＰＰは
その負荷回路の動作により（急激に）変化する。この状
態において、比較器６０６の出力信号のレベルが低下
し、応じてＭＯＳトランジスタ６１０ａおよび６５１ａ
〜６５１ｅを流れる電流量が増加し、応じてＭＯＳトラ
ンジスタ６１０ｂおよび６５３ａ〜６５３ｅを流れる電
流が増加する。インバータ６５２ａ〜６５２ｅの動作電
流が増加し、インバータ６５２ａ〜６５２ｅの動作速度
が増加する。これにより、インバータ６５２ｅから出力
されるクロック信号の周波数が増加し、チャージポンプ
６１８が高速でチャージポンプ動作を行ない、高速で電
荷を生成して、第１の高電圧線６００へ電荷を供給し、
この高電圧ＶＰＰ′の電位レベルを上昇させる。この一
連の動作により、高電圧ＶＰＰ低下時における高電圧Ｖ
ＰＰ′の低下を抑制し、応じて高電圧ＶＰＰをドライブ
素子６０７（図９９参照）を介して所定電圧レベルに復
帰させる。また、リングオシレータ６１６およびチャー
ジポンプ６１８の動作電圧源として、電圧源ノード１を
用いることによって、内部電源電圧を用いる場合より
も、そのクロック信号の振幅を大きくすることができ、
またチャージポンプにおける内部ノードのクランプ電位
を高くすることができ、応じて効率的に高電圧ＶＰＰ′
を発生することができる。この昇圧電圧発生回路は、図
９９に示す昇圧電圧発生回路６１０に用いられてもよ
い。

【０２７５】［昇圧電圧発生回路の他の構成］図１０７
は、図９９に示す昇圧電圧発生回路の他の構成を示す図
である。図１０７に示す構成においては、第１の高電圧
ＶＰＰおよび第２の高電圧ＶＰＰ′のいずれの電圧レベ
ルの変動が検出されてもよい。図１０７において、昇圧
電圧発生回路は、高電圧線６６０（第１または第２の高
電圧線）の電圧レベルを検出するレベル検出器６７０
と、このレベル検出器６７０の検出信号に応答して、そ
の発振周波数が変化するリングオシレータ６８０を含
む。リングオシレータ６８０の出力信号は図示しないチ
ャージポンプへチャージポンプ動作駆動用のクロック信
号として与えられる。レベル検出器６７０は、一例とし
て、３つの電圧レベル検出部６７２，６７４および６７
６を含む。第１のレベル検出部６７２は、高電圧ノード
６６０に直列に接続される、それぞれがダイオード接続
されたｎチャネルＭＯＳトランジスタ６７２ａおよび６
７２ｂと、ＭＯＳトランジスタ６７２ｂと接地ノードと
の間に接続される電流源６７２ｃと、電圧源ノード１に
結合されて電流を供給する電流源６７２ｄと、電流源６
７２ｄからの電流を受けかつそのゲートがＭＯＳトラン
ジスタ６７２ｂのゲートに接続されるｎチャネルＭＯＳ
トランジスタ６７２ｅと、ＭＯＳトランジスタ６７２ｅ
と接地ノードとの間に接続される電流源６７２ｆを含
む。電流源６７２ｃおよび６７２ｆの電流供給量は、電
流源６７２ｄの供給する電流よりも大きくされる。

【０２７６】第２のレベル検出部６７４は、高電圧ノー
ド６６０に直列に接続される、それぞれがダイオード接
続されたｎチャネルＭＯＳトランジスタ６７４ａ〜６７
４ｃと、ＭＯＳトランジスタ６７４ｃと接地ノードの間
に接続される電流源６７４ｄと、電圧源ノード１から電
流を供給する電流源６７４ｅと、電流源６７４ｅから電
流を供給されかつそのゲートがＭＯＳトランジスタ６７
４ｃのゲートに接続されるｎチャネルＭＯＳトランジス
タ６７４ｆと、ＭＯＳトランジスタ６７４ｆと接地ノー
ドとの間に接続される電流源６７４ｅを含む。電流源６
７４ｅの電流供給量は、電流源６７４ｄおよび６７４ｆ
それぞれの電流供給量よりも小さくされる。第３のレベ
ル検出器６７６は、高電圧ノード６６０に直列に接続さ
れかつそれぞれがダイオード接続されたｎチャネルＭＯ
Ｓトランジスタ６７６ａ〜６７６ｄと、ＭＯＳトランジ
スタ６７６ｄと接地ノードとの間に接続される電流源６
７６ｅと、電圧源ノード１に結合され、電圧源ノード１
から電流を供給する電流源６７６ｆと、電流源６７６ｆ
から電流を供給されかつそのゲートがＭＯＳトランジス
タ６７６ｄのゲートに接続されるｎチャネルＭＯＳトラ
ンジスタ６７６ｇと、ＭＯＳトランジスタ６７６ｇと接
地ノードとの間に接続される電流源６７６ｈを含む。電
流源６７６ｆの供給電流量は、電流源６７６ｅおよび６
７６ｈの電流供給量よりも小さくされる。レベル検出器
６７０のレベル検出信号は、信号線６７３，６７４およ
び６７５上に伝達される。

【０２７７】リングオシレータ６８０は、電圧源ノード
１とノード６８２ｄの間に配置されるダイオード接続さ
れたｐチャネルＭＯＳトランジスタ６８１ａと、ノード
６８２ｄに互いに並列に接続され、かつそれぞれのゲー
トが信号線６７３，６７４および６７５に接続されるｎ
チャネルＭＯＳトランジスタ６８２ａ，６８２ｂおよび
６８２ｃと、ＭＯＳトランジスタ６８２ａ〜６８２ｃそ
れぞれと接地ノードとの間に直列に接続される電流源６
８３ａ，６８３ｂ，および６８３ｃを含む。リングオシ
レータ６８０は、さらに、電圧源ノード１と接地ノード
の間に直列に接合されるｐチャネルＭＯＳトランジスタ
６８４ａと、ｎチャネルＭＯＳトランジスタ６８４ｂを
含む。ＭＯＳトランジスタ６８４ａは、そのゲートがＭ
ＯＳトランジスタ６８１ａのゲートに接続される。ＭＯ
Ｓトランジスタ６８４ｂは、そのゲートおよびドレイン
が相互接続される。リングオシレータ６８０は、さら
に、奇数段の縦列接続されるインバータ６８５ａ，６８
５ｂ，６８５ｃ，６８５ｄおよび６８５ｅと、電圧源ノ
ード１に結合されかつそのゲートがＭＯＳトランジスタ
６８４ａのゲートに接続され、それぞれ対応のインバー
タ６８５ａ〜６８５ｅへ充電電流を供給するｐチャネル
ＭＯＳトランジスタ６８６ａ〜６８６ｅと、インバータ
６８５ａ〜６８５ｅそれぞれと接地ノードとの間に配置
され、かつそのゲートがＭＯＳトランジスタ６８４ｂの
ゲートに接続されるｎチャネルＭＯＳトランジスタ６８
７ａ，６８７ｂ，６８７ｃ，６８７ｄおよび６８７ｅを
含む。インバータ６８５ａ〜６８５ｅは、動作時におい
てリングオシレータを構成する。次に、動作について説
明する。

【０２７８】第１のレベル検出器６７２は、高電圧ノー
ド６６０の電圧レベルが第１の所定値（電流源６７２ｃ
の動作する電圧とＭＯＳトランジスタ６７２ａおよび６
７２ｂのしきい値電圧の和）以上となったときに導通す
る。以下の説明において、説明を簡単にするため、電流
源６７２ｃ，６７４ｄ，６７６ｅは、電圧ＶＴ以上の電
圧が与えられたときに作動状態とされるとする。またＭ
ＯＳトランジスタのしきい値電圧はすべてＶｔｈである
とする。第１のレベル検出器６７２では、高電圧ノード
６６０の電圧レベルがＶＴ＋２・Ｖｔｈ以上のときに、
ＭＯＳトランジスタ６７２ａおよび６７２ｂが導通し
て、この経路に電流が流れる。応じてＭＯＳトランジス
タ６７２ｅが導通し、電流源６７２ｄから供給される電
流を、電流源６７２ｆが駆動する電流量に従って放電す
る。電流源６７２ｆの放電電流量は、電流源６７２ａが
与える電流量よりも大きい。したがって、この場合に
は、信号線６７３上の電圧レベルはローレベルとなる。
一方、高電圧ノード６６０の電圧がＶＴ＋２・Ｖｔｈよ
りも小さい場合には、このＭＯＳトランジスタ６７２ａ
および６７２ｂは非導通状態とされ、これらのＭＯＳト
ランジスタにおいては電流は流れない。応じて、ＭＯＳ
トランジスタ６７２ｅにおいても電流は流れない（ＭＯ
Ｓトランジスタ６７２ｅのゲート電位は、ＭＯＳトラン
ジスタ６７２ｂのゲート電位と同じであり、電流が流れ
ない場合、ローレベルである）。したがって、信号線６
７３上の電位は電流源６７２ｄにより充電されてハイレ
ベルとなる。

【０２７９】第２のレベル検出器６７４においては、高
電圧ノード６６０の電圧レベルがＶＴ＋３・Ｖｔｈのと
きに、信号線６７４の電位がローレベルとなり、高電圧
ノード６６０の電位がＶＴ＋３・Ｖｔｈよりも低い場合
にはハイレベルとなる。第３のレベル検出器６７６にお
いては、高電圧ノード６６０の電圧レベルがＶＴ＋４・
Ｖｔｈ以上のときに電流の流れが生じ、信号線６７５上
の電位がローレベルとなり、高電圧ノード６６０の電位
がＶＴ＋４・Ｖｔｈよりも低い場合には、電流源６７６
ｆにより充電されてハイレベルとなる。リングオシレー
タ６８０においては、ＭＯＳトランジスタ６８２ａ〜６
８２ｃが信号線６７３〜６７５上の電位に応じて選択的
に導通状態とされる。すなわち、信号線６７３上の電位
がすべてハイレベルのとき、すなわち高電圧ノード６６
０の電圧がＶＴ＋２・Ｖｔｈよりも低い場合には、ＭＯ
Ｓトランジスタ６８２ａ〜６８２ｃがすべて導通し、電
流源６８３ａ〜６８３ｃによりＭＯＳトランジスタ６８
１ａに大きな電流が流れる。一方、信号線６７３〜６７
５上の電位がすべてローレベルのときには、すなわち高
電圧ノード６６０上の電圧がＶＴ＋４・Ｖｔｈ以上のと
きには、ＭＯＳトランジスタ６８２ａ〜６８２ｃがすべ
て非導通状態とされ、ＭＯＳトランジスタ６８１ａには
電流は流れない。

【０２８０】ＭＯＳトランジスタ６８４ａおよび６８６
ａ〜６８６ｅは、ＭＯＳトランジスタ６８１ａとカレン
トミラー回路を構成しており、このＭＯＳトランジスタ
６８１ａに流れる電流に対応する大きさの電流の流れを
生じさせる。ＭＯＳトランジスタ６８４ｂは、ＭＯＳト
ランジスタ６８４ａを流れる電流と同じ大きさの電流の
流れを生じさせる（同一サイズのとき）。応じてＭＯＳ
トランジスタ６８７ａ〜６８７ｅにおいても、ＭＯＳト
ランジスタ６８４ｂを流れる電流と同じ大きさの電流が
流れる（同一サイズのとき）。ＭＯＳトランジスタ６８
６ａ〜６８６ｅおよび６８７ａ〜６８７ｅは、インバー
タ６８５ａ〜６８５ｅの動作電流量を決定する。したが
って、ＭＯＳトランジスタ６８１ａを流れる電流が大き
いとき、すなわち高電圧ノード６６０の電圧レベルが低
いときには、インバータ６８５ａ〜６８５ｅは大きな動
作電流が供給され、高速で動作する。応じてこのリング
オシレータ６８０の出力するクロック信号の周波数が高
くなり、チャージポンプ（図示せず）が高速でチャージ
ポンプ動作を行なう。一方、ＭＯＳトランジスタ６８１
ａを流れる電流量が小さくなるかまた全く流れない場合
には、高電圧ノード６６０上の電圧が高い場合であり、
この状態においては、インバータ６８５ａ〜６８５ｅの
動作電流は小さく、インバータ６８５ａ〜６８５ｅは動
作を停止するかまたはきわめて低速で動作する。応じ
て、チャージポンプは、チャージポンプ動作による電荷
供給をきわめて緩やかに行なうかまたはその動作を停止
させる。

【０２８１】上述のような構成により、高電圧ノード６
６０の電圧レベルに応じてリングオシレータの発振周波
数を調整することにより、高速でこの高電圧ノード６６
０の電位レベルを所定電位レベルに復帰させることがで
きる。また高電圧ノード６６０の電圧レベルが高くされ
て高速動作が要求されない場合には、その動作電流を少
なくすることにより応じて消費電流も低減することがで
きる。 ［昇圧電圧発生回路の変更例２］図１０８は、図９９に
示す昇圧電圧発生回路６１０または６１５の変更例の構
成を示す図である。図１０８に示す構成においては、図
１０７に示す構成と異なり、リングオシレータを構成す
るインバータの動作電流を与える駆動電流源６９０は、
後に示すレベル検出器からのアナログ的に変化する制御
信号により、その駆動電流量をアナログ的に変化させ
る。これにより、高電圧ノードの電圧レベルに応じてア
ナログ的にリング発振器の周波数を変化させる。この図
１０８において図１０７のリング発振器と対応する部分
には同一参照番号を付し、その詳細説明は省略する。図
１０９は、図１０８に示すリングオシレータの動作電流
を調整するための信号を出力するレベル検出器７００の
構成を示す図である。図１０９において、レベル検出器
７００は、高電圧ノード６６０の電圧レベルに応じてそ
の電流値が変化する低下電流ＩＢを供給する低下電流源
７０２と、常時一定の電流を供給する一定電流源７０４
と、低下電流源７０２および一定電流源７０４の出力信
号を合成（引算）して図１０８に示す駆動電流源６９０
の流れる電流量を調整する信号ＶＴを出力する引算回路
７０６を含む。

【０２８２】低下電流源７０２は、電圧源ノード１に接
続されるカレントミラー回路を構成するｐチャネルＭＯ
Ｓトランジスタ７０２ａおよび７０２ｂと、ＭＯＳトラ
ンジスタ７０２ａから電流を供給されるｎチャネルＭＯ
Ｓトランジスタ７０２ｃと、ＭＯＳトランジスタ７０２
ｂから電流を供給される、抵抗接続されたｎチャネルＭ
ＯＳトランジスタ７０２ｄと、ＭＯＳトランジスタ７０
２ｃと接地ノードとの間に接続され、そのゲートに高電
圧ノード６６０上の信号を受けるｎチャネルＭＯＳトラ
ンジスタ７０２ｅを含む。ＭＯＳトランジスタ７０２ｄ
のゲートはＭＯＳトランジスタ７０２ｃのゲートに接続
される。ＭＯＳトランジスタ７０２ｃの電流供給力（β
またはチャネル幅）はＭＯＳトランジスタ７０２ｄのそ
れよりも十分大きくされる。また、ＭＯＳトランジスタ
７０２ａはそのゲートとドレインとが相互接続される。
一定電流源７０４は、電圧源ノード１に結合される、カ
レントミラー回路を構成するｐチャネルＭＯＳトランジ
スタ７０４ａおよびと７０４ｂと、ＭＯＳトランジスタ
７０４ａから電流を供給されるｎチャネルＭＯＳトラン
ジス７０４ｄと、ＭＯＳトランジスタ７０４ｂと接地ノ
ードとの間に接続される抵抗接続されたｎチャネルＭＯ
Ｓトランジスタ７０４ｃと、ＭＯＳトランジスタ７０４
ｄと接地ノードとの間に接続される抵抗素子７０４ｅを
含む。ＭＯＳトランジスタ７０４ａのゲートとドレイン
は相互接続される。ＭＯＳトランジスタ７０４ｄの電流
供給量は、ＭＯＳトランジスタ７０４ｃのそれよりも十
分大きくされる。

【０２８３】引算回路７０６は、電圧源ノード１に結合
され、そのゲートがＭＯＳトランジスタ７０４ａおよび
７０４ｂのゲートに接続されるｐチャネルＭＯＳトラン
ジスタ７０６ａと、ｐチャネルＭＯＳトランジスタ７０
６ａから電流を供給され、一定の電流ＩＣを引抜くｎチ
ャネルＭＯＳトランジスタ７０６ｃと、ＭＯＳトランジ
スタ７０６ａと接地ノードとの間に接続され、かつその
ゲートがＭＯＳトランジスタ７０２ｃおよび７０２ｄの
ゲートに接続されるｎチャネルＭＯＳトランジスタ７０
６ｂを含む。次に動作について説明する。一定電流源７
０４においては、ＭＯＳトランジスタ７０４ｃが飽和領
域で動作し、そのドレイン電流Ｉは、２乗特性で表わさ
れる。一方、ＭＯＳトランジスタ７０４ｄは十分大きな
電流供給力を有しており、そのゲートソース間電位がそ
のほぼしきい値電圧Ｖｔｈレベルである。したがって、
この抵抗素子７０４ｅには、ＭＯＳトランジスタ７０４
ｄのソース電位に応じた電流が流れる。ＭＯＳトランジ
スタ７０４ｄへは、ＭＯＳトランジスタ７０４ａから電
流を供給される。ＭＯＳトランジスタ７０４ａおよび７
０４ｂはカレントミラー回路を構成している。したがっ
て、このＭＯＳトランジスタ７０４ｄを流れる電流のミ
ラー電流がＭＯＳトランジスタ７０４ｂおよび７０４ｃ
を介して流れる。最終的に、ＭＯＳトランジスタ７０４
ｃへは、 Ｉｄ＝β（Ｖｇｓ（７０４）−Ｖｔｈ）² で表わされる電流が流れる。Ｖｇｓ（７０４）はＭＯＳ
トランジスタ７０４ｃのゲート−ソース間電圧である。
抵抗素子７０４ｅを介して流れる電流は、したがって、 Ｉ＝（Ｖｇｓ（７０４）−Ｖｔｈ）／Ｒ（７０４ｅ） で表わされる電流が流れる。ただし、Ｒ（７０４ｅ）は
抵抗７０４ｅの抵抗値を示す。最終的に、ＭＯＳトラン
ジスタ７０４ａおよび７０４ｂのサイズが同じであれ
ば、Ｉｄ＝Ｉとなり、ＭＯＳトランジスタ７０４ｅのゲ
ート電位が一定となり、この一定電位Ｖｇｓ（７０４）
と抵抗７０４ｅの抵抗値Ｒ（７０４ｅ）で与えられる電
流が流れる。

【０２８４】低下電流源７０２においては、この一定電
流源７０４の抵抗７０４ｅの代わりに、そのゲートが高
電圧ノード６６０に接続されるＭＯＳトランジスタ７０
２ｅが設けられる。したがって、このＭＯＳトランジス
タ７０２ｅのチャネル抵抗が高電圧ノード６６０の電圧
レベルに応じて変化する。したがって、この場合におい
ては、同様の動作から、低下電流源７０２からは、高電
圧ノード６６０の電圧レベルに応じた電圧ＩＢが流れる
（ここで、ＭＯＳトランジスタ７０２ｄとＭＯＳトラン
ジスタ７０６ｂはサイズが同じであるとする）。高電圧
ノード６６０の電圧レベルが高くなれば、ＭＯＳトラン
ジスタ７０２ｅのチャネル抵抗が低くなり、応じてこの
低下電流ＩＢが増加する。一方、高電圧ノード６６０の
電圧レベルが低下すれば、逆にＭＯＳトランジスタ７０
２ｅのチャネル抵抗が大きくなり、低下電流ＩＢが低下
する。引算回路７０６においては、ＭＯＳトランジスタ
７０６ａを介して一定電流源７０４により決定される大
きさの電流ＩＡが流れる。この電流ＩＡは、一定値であ
る。この一定電流ＩＡがＭＯＳトランジスタ７０６ｂお
よび７０６ｃを介して流れる。このＭＯＳトランジスタ
７０６ｂおよび７０６ｃを介して流れる電流ＩＢおよび
ＩＣは、ＩＡ＝ＩＢ＋ＩＣの関係を満たす。したがっ
て、低下電流ＩＢが増加すれば、定電流ＩＣが減少し
（ＶＴが低下し）、逆に低下電流ＩＢが減少すれば定電
流ＩＣが増加する（ＶＴが増加する）。この定電流ＩＣ
は、駆動電流源６９０を構成するＭＯＳトランジスタを
介して流れる。したがって、この図１０８に示す駆動電
流源６９０の流れる電流を高電圧ノード６６０の流れる
電流量を高電圧ノード６６０の電圧レベルに応じて調節
することができ、応じてリングオシレータの発振周波数
を調節することができる。

【０２８５】すなわち、図１１０に示すように、高電圧
ノード６６０の電圧が一定値以上となったとき、各ＭＯ
Ｓトランジスタが導通し、各回路部分において電流が流
れ、一定電流ＩＡが流れる。低下電流ＩＢは高電圧ノー
ド６６０の電圧（ＶＰＰまたはＶＰＰ′）の電圧レベル
が上昇するにつれて増加する。定電流ＩＥ（ＩＣ）は、
その一定電流ＩＡと低下電流ＩＢの差で表わされるた
め、この電圧ノード６６０の高電圧（ＶＰＰまたはＶＰ
Ｐ′）の電圧レベルの上昇に従って減少する。これによ
り高電圧を発生するためのリングオシレータの発振周波
数を高電圧の電圧レベルに応じて低くすることができ
る。なお、このＭＯＳトランジスタ７０２ｅのゲートへ
は、図９９に示す比較器６０６の出力信号と相補な出力
信号が与えられるように構成されてもよい。または、こ
のＭＯＳトランジスタ７０２ｅにｐチャネルＭＯＳトラ
ンジスタを用い、このｐチャネルＭＯＳトランジスタの
ゲートへ図９９に示す比較器６０６の出力信号が与えら
れるように構成されてもよい。またこの図１０８および
図１０９に示すリングオシレータの発振周波数を調整す
る構成は、一般に、動作電源電圧の低下時に、その発振
周波数が高くなるような構成に適用されてもよい。さら
に、この図１０９に示す電圧源ノード１へは、外部電源
電圧でなく、内部電源電圧が与えられてもよい。

【０２８６】以上のように、この発明の第２２の実施例
の構成に従えば、第１の高電圧から実際の負荷回路が使
用する第２の高電圧を発生する回路構成において、この
第１または第２の高電圧変動時に昇圧電圧発生回路の駆
動力を大きくするように構成しているため、安定な高電
圧を負荷回路へ供給することができ、応じて負荷回路を
安定に動作させることができる。なお、第２２の実施例
の構成においては、電源電圧から高電圧を発生し、次い
で第２の高電圧を発生する構成としている。しかしなが
ら、電源電圧から一旦、別の電圧レベルの電圧を生成
し、この別の電圧レベルの電圧から必要とされる電圧を
発生する回路に対してこの第２２の実施例の構成は、す
べて適用可能である。 ［実施例２３］図１１１は、この発明の第２３の実施例
である内部電源電圧発生回路の構成を概略的に示す図で
ある。図１１１において、内部電源電圧発生回路は、基
準電圧Ｖｒｅｆを発生する基準電圧発生回路７１０と、
複数の負荷回路７ａ〜７ｃそれぞれに対応して分散配置
され、基準電圧伝達線７２０を介して伝達される基準電
圧Ｖｒｅｆに従って内部電源線７２５へ内部電源電圧を
伝達する複数のドライブ素子７３０ａ〜７３０ｃを含
む。ドライブ素子７３０ａ〜７３０ｃの各々は、ｎチャ
ネルＭＯＳトランジスタで構成され、ソースフォロア態
様で動作し、電圧源ノード１から内部電源線７２５へ電
流を供給し、この内部電源線７２５上の電源電圧をＶｒ
ｅｆ−Ｖｔｈの電圧レベルに維持する。

【０２８７】基準電圧発生回路７１０は、電圧源ノード
１へ与えられる電圧よりも高い電圧レベルの昇圧電圧を
発生する昇圧電圧発生回路７１２と、昇圧電圧発生回路
７１２に結合されて一定の電流を供給する定電流源７１
４と、定電流源７１４と接地ノードとの間に接続される
抵抗素子７１６を含む。この基準電圧発生回路７１０に
おいて、昇圧電圧発生回路７１２が設けられているの
は、基準電圧Ｖｒｅｆとして、内部電源線７２５上の内
部電源電圧よりもドライブ素子７３０ａ〜７３０ｃが有
するしきい値電圧だけ高い電圧を発生するためである。
ドライブ素子７３０ａ〜７３０ｃは、ソースフォロア態
様で動作し、内部電源線７２５上の電源電位が低下した
場合には、電圧源ノード１から電流を供給し、この内部
電源線７２５上の電位レベルを上昇させる。負荷回路７
ａ〜７ｃそれぞれに対応してドライブ素子が設けられて
いるため、内部電源線７２５に対する電流供給力を大き
くし、応じて内部電源線７２５における配線抵抗等に起
因する電圧低下を抑制する。また負荷回路７ａ〜７ｃそ
れぞれに対応してドライブ素子７３０ａ〜７３０ｃを配
置することにより、ドライブ素子７３０ａ〜７３０ｃと
負荷回路７ａ〜７ｃの間の距離が短くなり、応じて電圧
変化の配線抵抗および配線容量による遅れを補償するこ
とができ、高速で負荷回路７ａ〜７ｃ動作時における電
圧変化に対応してドライブ素子７３０ａ〜７３０ｃによ
り内部電源線７２５へ電圧源ノード１から電流を供給す
ることができ、応答特性が改善される。なお、ドライブ
素子７３０ａ〜７３０ｃの動作については、内部電源線
７２５の電位が低下したとき、ドライブ素子７３０ａ〜
７３０ｃのゲート電位が等価的に上昇し、応じてそのド
レイン電流が増加し、内部電源線７２５の電位低下が防
止される。

【０２８８】［変更例］図１１２は、この発明の第２３
の実施例の変更例の構成を示す図である。この図１１２
に示す構成においては、基準電圧発生回路７１０は、外
部電源電圧を受ける電圧源ノード１から基準電圧Ｖｒｅ
ｆを発生する。昇圧電圧発生回路７１２は用いられてい
ない。この場合、ドライブ素子７３０ａ〜７３０ｃを構
成するｎチャネルＭＯＳトランジスタのしきい値電圧は
０Ｖとするか、または低しきい値電圧のＭＯＳトランジ
スタが用いられる。ドライブ素子７３０ａ〜７３０ｃと
してデプレーション型のＭＯＳトランジスタが用いられ
てもよい。内部電源電圧ＶＣＩとドライブ素子７３０ａ
〜７３０ｃを構成するＭＯＳトランジスタのしきい値電
圧Ｖｔｈから基準電圧Ｖｒｅｆの電位レベルが決定され
る（ＶＣＩ＋Ｖｔｈ＝Ｖｒｅｆ）。この図１１２に示す
構成においては、昇圧電圧発生回路７１２は用いられて
いないため、この基準電圧発生回路における消費電流を
大幅に低減することができる。したがって、この内部電
源電圧発生回路の構成を、たとえば半導体記憶装置に適
用した場合、ドライブ素子を駆動する比較器および昇圧
電圧発生回路の両者が用いられていないため、低消費電
流特性を備える半導体記憶装置を実現することができ
る。特に、パーソナルコンピュータなどの電池駆動型コ
ンピュータにおける記憶装置として用いられる半導体メ
モリに適用される場合、データ保持モードなどにおいて
の消費電力を大幅に低減することのできる内部電源電圧
発生回路を実現することができる。

【０２８９】なお、図１１１および図１１２の構成にお
いて、内部電源線７２５は、負荷回路７ａ〜７ｃそれぞ
れに対応して互いに分離される分割内部電源線が用いら
れてもよい。 ［実施例２４］図１１３は、この発明の第２４の実施例
である内部電源電圧発生回路の構成を示す図である。図
１１３において、内部電源電圧発生回路は、互いに電圧
レベルの異なる基準電圧ＶＲａおよびＶＲｂを発生する
基準電圧発生回路７４０を含む。この基準電圧発生回路
７４０は、電源電圧（内部および外部電源電圧両者）よ
りも高い電圧レベルの昇圧電圧を発生する昇圧電圧発生
回路７４２に結合され、一定の電流を供給する定電流源
７４４と、定電流源７４４と接地ノードとの間に直列に
接続される抵抗素子７４５および７４６を含む。定電流
源７４４と抵抗素子７４５の接続ノードから基準電圧Ｖ
Ｒａが出力され、抵抗素子７４５と抵抗素子７４６の接
続ノードから基準電圧ＶＲｂが出力される。基準電圧Ｖ
Ｒａが、定電流源７４４が供給する電流と抵抗素子７４
５および７４６の合成抵抗値とにより決定される電圧レ
ベルを有し、基準電圧ＶＲｂは、定電流源７４４が供給
する電流値と抵抗素子７４６の有する抵抗値とにより決
定される電圧レベルを有する。

【０２９０】内部電源電圧発生回路は、さらに、複数の
負荷回路７ａ〜７ｃそれぞれに対応して配置され、基準
電圧ＶＲｂに従って電圧源ノード１から内部電源線７２
５へ電流を供給するｎチャネルＭＯＳトランジスタで構
成されるドライブ素子７３０ａ〜７３０ｃと、電圧源ノ
ード１に結合される一方導通ノードを有しかつこのゲー
トに基準電圧ＶＲａを受けるｎチャネルＭＯＳトランジ
スタで構成されるドライブ素子７５０ａおよび７５０ｂ
と、ドライブ素子７５０ａおよび７５０ｂと直列に接続
され、動作タイミング信号ＥＱａに応答して導通するｎ
チャネルＭＯＳトランジスタで構成されるスイッチング
トランジスタ７５２ａおよび７５２ｂを含む。動作タイ
ミング信号ＥＱａは、図７６および図７７に示す動作タ
イミング信号ＥＱａと同様である、負荷回路７ａ〜７ｃ
の活性化前の所定期間ハイレベルの活性状態とされる。
次に動作について簡単に説明する。動作タイミング信号
ＥＱａの非活性化時、スイッチングトランジスタ７５２
ａおよび７５２ｂはともに非導通状態であり、ドライブ
素子７５０ａおよび７５０ｂと内部電源線７２５の間の
電流経路は遮断される。この状態においては、ドライブ
素子７３０ａ〜７３０ｃにより、内部電源線７２５上の
電圧レベルは、基準電圧ＶＲｂとドライブ素子７３０ａ
〜７３０ｃのしきい値電圧とで決定される電圧レベルに
設定される。負荷回路７ａ〜７ｃが動作する前の所定期
間動作タイミング信号ＥＱａが活性状態とされ、スイッ
チングトランジスタ７５２ａおよび７５２ｂがともに導
通状態とされる。この状態において、ドライブ素子７５
０ａおよび７５０ｂと内部電源線７２５との間に電流経
路が形成され、内部電源線７２５上の電圧レベルは基準
電圧ＶＲａとドライブ素子７５０ａおよび７５０ｂの有
するしきい値電圧とで決定される電圧レベルに上昇す
る。

【０２９１】負荷回路７ａ〜７ｃの動作時においては、
この電圧レベルの上昇した電圧が利用されるため、内部
電源線７２５上の電圧レベルが基準電圧ＶＲｂ以下に低
下するのを抑制することができ、この内部電源線７２５
上の電圧レベルを所定の電圧レベルに維持することがで
きる。すなわち、負荷回路７ａ〜７ｃの動作時におい
て、この内部電源線７２５上の電源電圧レベルを基準電
圧ＶＲａレベルにまで上昇させることにより、この内部
電源線７２５の蓄積電荷を用いることにより、内部電源
線７２５の電流供給能力を増加させ、応じて内部電源線
７２５における電源電圧のレベル低下を抑制する。これ
により、負荷回路７ａ〜７ｃ動作時において大きな電流
が消費される場合においても、内部電源線７２５上の電
源電圧レベルの低下を抑制する。特に、負荷回路７ａ〜
７ｃそれぞれに対応してドライブ素子７３０ａ〜７３０
ｃを配置しかつさらに内部電源線７２５に対し複数のド
ライブ素子７５０ａおよび７５０ｂを分散配置させるこ
とにより、複数のドライブ素子７５０ａおよび７５０ｂ
を介して内部電源線７２５へ電流を供給することがで
き、内部電源線７２５の配線抵抗および配線容量の影響
を受けることなく、安定に、この内部電源線７２５上の
電圧レベルを基準電圧ＶＲａレベルに維持することがで
きる。

【０２９２】なおこの動作タイミング信号ＥＱａは、負
荷回路７ａの動作前の所定期間のみ活性状態とされるの
ではなく、負荷回路７ａ〜７ｃの動作期間活性状態とさ
れてもよい。以上のように、この発明の第２４の実施例
の構成に従えば、複数の負荷回路７ａ〜７ｃの動作時に
おいて、内部電源線７２５上の電圧を高い基準電圧ＶＲ
ａの電圧レベルに充電するように構成しているため、内
部電源線７２５の電流供給力が等価的に増加し、この負
荷回路７ａ〜７ｃ動作時において内部電源線７２５にお
ける電圧低下を抑制することができ、安定に内部電源電
圧を供給することができる。なお、この第２３および２
４の実施例において内部電源線７２５へ伝達される電圧
は、動作電源電圧のみならず、一般に用いられる基準電
圧（たとえば中間電圧）または高電圧ＶＰＰであっても
よい。 ［実施例２５］ ［分散ドライブ素子のレイアウト１］図１１４は、この
発明の第２５の実施例による要部の構成を示す図であ
る。図１１４においては、図１１１ないし図１１３に示
す分散配置されたドライブ素子７３０ａ〜７３０ｃのレ
イアウトを示す。図１１４においては、１つの負荷回路
に対応して設けられるドライブ素子７３０を代表的に示
す。

【０２９３】負荷回路が、負荷回路形成領域７′に形成
される。この負荷回路形成領域７′は、ｐチャネルＭＯ
Ｓトランジスタが形成されるＮウェル７６０と、ｎチャ
ネルＭＯＳトランジスタが形成されるｎチャネルＭＯＳ
トランジスタ形成領域７６５を含む。このｎチャネルＭ
ＯＳトランジスタ形成領域７６５は、半導体基板表面の
Ｐウェル内に形成されてもよい。またこの負荷回路形成
領域７′は、トリプルウェル構造を備えていてもよい。
負荷回路形成領域７′に対応して配置されるドライブ素
子７３０は、基準電圧が伝達されるゲート電極層７５２
と、電圧源ノード１に接続される第２層アルミニウム配
線層で構成される外部電源線７５２と、コンタクト孔７
５０ａおよび７５０ｂを介して接続される一方活性領域
と、負荷回路形成領域７′のＮウェル７６０上にわたっ
て延在して配置される第２層アルミニウム配線層で構成
される内部電圧伝達線７５５にコンタクト孔７５０ｃお
よび７５０ｄを介して接続される他方活性領域を含む。
コンタクト孔７５０ａは、後に説明するが、第２層アル
ミニウム配線層よりも下に形成される第１層アルミニウ
ム配線層と内部電源配線７５０とを接続する。コンタク
ト孔７５０ｂは、この第１層アルミニウム配線層と一方
活性領域とを接続する。コンタクト孔７５０ｃは、他方
活性領域と別の第１層アルミニウム配線層とを接続す
る。コンタクト孔７５０ｄは、この別の第１層アルミニ
ウム配線層を第２層アルミニウム配線層で構成される内
部電圧伝達線７５５と接続する。ドライブ素子７３０の
ゲート幅（チャネル幅）は内部電圧伝達線７５５の延在
方向と垂直な方向の長さ、すなわち幅と同じ広さを備え
る。十分大きな電流供給力をこのドライブ素子は備え
る。

【０２９４】Ｎウェル７６０には、ｐチャネルＭＯＳト
ランジスタが構成される。図１１４においては、２つの
ｐチャネルＭＯＳトランジスタを代表的に示す。一方の
ｐチャネルＭＯＳトランジスタは、ゲート電極層７６２
ａと、内部電圧伝達線７５５にコンタクト孔７６４ａお
よび７６５を介して接続される一方活性領域と、コンタ
クト孔７６３ａを介してたとえば第１層アルミニウム配
線層で構成される、この負荷回路内の内部配線層に接続
される他方活性領域とを備える。他方のｐチャネルＭＯ
Ｓトランジスタは、ゲート電極層７６２ｂと、別の第１
層アルミニウム配線層にコンタクト孔７６４ｂを介して
接続される一方活性領域と、コンタクト孔７６３ｂを介
して図示しない内部配線層に接続する他方活性領域とを
備える。このＮウェル７６０内に形成されるｐチャネル
ＭＯＳトランジスタのゲート幅はドライブ素子７３０の
ゲート幅よりも十分小さくされている。負荷回路形成領
域７′における内部電源線の充放電を行なうことが要求
されるだけであり、設計ルールに従ってそのゲート幅
（チャネル幅）が決定される。負荷回路形成領域７′の
ｎチャネルＭＯＳトランジスタ形成領域７６５上にわた
って、内部電圧伝達線７５５と平行に第２層アルミニウ
ム配線層で形成される、接地ノードに接続される接地線
７６８が配置される。この接地線７６８の下に、ｎチャ
ネルＭＯＳトランジスタが形成される。このｎチャネル
ＭＯＳトランジスタは、一例として、ゲート電極層７７
２と、コンタクト孔７７４および７７５を介して接地線
７６８に接続される一方活性領域と、コンタクト孔７７
３を介して内部配線（図示せず）に接続される他方活性
領域とを備える。

【０２９５】図１１５は図１１４に示すラインＡ−Ａに
沿った断面構造を示す図である。図１１５において、ド
ライブ素子７３０は、Ｐ型半導体基板７６１の表面に形
成されたＰウェル７５１内に形成される。ドライブ素子
７３０は、一方活性領域として、このＰウェル７５１表
面に形成されたＮ型不純物領域７５３ａを含み、他方活
性領域として、このＮウェル７５１に形成されるＮ型不
純物領域７５３ｂを含む。不純物領域７５３ａは、コン
タクト孔７５０ｂを介して第１層アルミニウム配線層７
５４ａに接続される。第１層アルミニウム配線層７５４
ａはコンタクト孔７５０ａを介して外部電源配線７５０
に接続される。他方活性領域７５３ｂは、コンタクト孔
７５０ｃを介して第１層アルミニウム配線層７５４ｂに
接続される。この第１層アルミニウム配線層７５４ｂ
は、コンタクト孔７５０ｄを介して内部電圧伝達線７５
５に接続される。不純物領域７５３ａおよび７５３ｂの
間のチャネル領域上に図示しないゲート絶縁膜を介して
基準電圧伝達線７５２が配設される。この基準電圧伝達
線７５２は、低抵抗のポリシリコン配線で形成されても
よく、またアルミニウムで裏打ちされたポリシリコン配
線層で形成されてもよく、またモリブデンまたはタング
ステンなどの高融点金属層で構成される多層配線で構成
されてもよい。低抵抗であれば、その配線抵抗による電
位低下をなくして各所定の電圧レベルの基準電圧を伝達
することができる。

【０２９６】負荷回路形成領域７′の構成要素であるｐ
チャネルＭＯＳトランジスタは、Ｎウェル７５５の表面
に互いに離れて形成されるＰ型不純物領域７５６ａおよ
び７５６ｂを含む。一方活性領域となる不純物領域７５
６ａは、コンタクト孔７６４ａを介して第１層アルミニ
ウム配線層７５７ａに接続される。この第１層アルミニ
ウム配線層７５７ａはコンタクト孔７６５を介して内部
電圧線７５５に接続される。他方活性領域７５６ｂは、
コンタクト孔７６３ａを介して内部配線層を形成する第
１層アルミニウム配線層７５７ｂに接続される。不純物
領域７５６ａおよび７５６ｂの間のチャネル領域上にゲ
ート絶縁膜（図示せず）を介してゲート電極７６２ａが
配設される。なお、内部配線７５７ｂは第１層アルミニ
ウム配線でなく、別の配線層で形成されてもよい（たと
えば低抵抗のポリシリコン配線層）。第１層アルミニウ
ム配線層７５４ａ，７５４ｂおよび７５７ａを介在させ
て第２層アルミニウム配線層７５０および７５５と活性
領域７５３ａ，７５３ｂおよび７５６ａを接続すること
によりコンタクト領域におけるアスペクト比を低減して
良好なコンタクトを実現する。この図１１４および図１
１５に示すように、ドライブ素子７３０のチャネル幅
を、内部電圧伝達線７５５の幅とほぼ同程度とし、負荷
回路に含まれる構成要素であるｐチャネルＭＯＳトラン
ジスタのチャネル幅よりも十分大きくすることにより、
負荷回路形成領域７′に形成された構成要素であるｐチ
ャネルＭＯＳトランジスタの動作時において十分安定に
所定の電圧レベルの内部電圧を伝達することができる。
大きな電流駆動力をもっているため、この負荷回路形成
領域７′に形成された回路素子の動作時においても大き
な電流を供給することができ、この負荷回路７の動作時
における内部電圧の変動を抑制することができる。

【０２９７】なお、図１１５に示す構成においては、ド
ライブ素子７３０は、Ｐウェル７５１内に形成されてい
るが、半導体基板７６１表面に直接形成されてもよい。 ［ドライブ素子のレイアウト２］図１１６は、ドライブ
素子の第２のレイアウトを示す図である。図１１６に示
す構成においては、負荷回路形成領域７′の一方側に沿
って電圧源ノード１に接続される第２層アルミニウム配
線層で形成される外部電源線７８０が配設される。ドラ
イブ素子７３０は、この外部電源線７８０の延在方向に
沿って所定の幅に形成され、かつコンタクト孔７８５ａ
および７８６ａを介して外部電源線７８０に接続される
一方活性領域と、コンタクト孔７８３ａおよび７８３ｂ
を介して基準電圧を伝達する低抵抗のたとえば第１層ア
ルミニウム配線層で形成される基準電圧伝達線７８２に
接続されるゲート電極層５８４と、コンタクト孔７８５
ｂおよび７８６ｂを介して内部電圧伝達線７９０に接続
される他方活性領域とを備える。この内部電圧伝達線７
９０は、負荷回路形成領域７′（負荷回路形成領域７′
におけるｐチャネルＭＯＳトランジスタ形成領域）上に
わたって配設される第２層アルミニウム配線層で形成さ
れる。この第２層アルミニウム配線層で形成される内部
電圧伝達線７９０の下にｐチャネルＭＯＳトランジスタ
を形成するためのＮウェル７６０が形成される。図１１
６において、このＮウェル７６０に形成される２つのｐ
チャネルＭＯＳトランジスタを代表的に示す。この図１
１６においてＮウェル７６０に形成される構成要素とし
てのｐチャネルＭＯＳトランジスタに対しては、図１１
４におけるｐチャネルＭＯＳトランジスタの参照番号と
同じ参照番号を付し、その詳細説明は省略する。これら
のｐチャネルＭＯＳトランジスタは内部電圧伝達線７９
０に接続されて所定の電圧を受ける。

【０２９８】負荷回路形成領域７′において、この内部
電圧伝達線７９０と平行に負荷回路形成領域７′上にわ
たって第２層アルミニウム配線層で形成される接地線７
６８が形成される。この接地線７６８の下にｎチャネル
ＭＯＳトランジスタが形成される。このＭＯＳトランジ
スタに対しても、図１１４に示すｎチャネルＭＯＳトラ
ンジスタと同一の参照番号を付し、その詳細説明は省略
する。この図１１６に示す配置において、負荷回路形成
領域７′に形成される負荷回路が、たとえば半導体記憶
装置のメモリセルアレイの場合、メモリセルトランジス
タのゲート電極がポリシリコンで形成される場合に、こ
のポリシリコンゲートの抵抗を等価的に低くするため
に、いわゆる「ワード線シャント構造」が用いられる。
ワード線駆動信号を低抵抗の第１層アルミニウム配線層
を介して伝達し、所定の領域で、メモリセルトランジス
タのゲート電極を構成するポリシリコンと低抵抗のコン
タクトを介して物理的に接続する。このワード線シャン
ト構造において用いられる第１層アルミニウム配線層と
同一製造プロセスにおいて、この基準電圧伝達線７８２
を形成する。これにより、ドライブ素子７３０のゲート
電極層７８４として、ポリシリコンなどの比較的抵抗の
高い材料が用いられた場合においても、基準電圧を各ド
ライブ素子のゲートへ、配線抵抗に起因する電圧低下を
伴うことなく伝達することができる。

【０２９９】また図１１６に示す配置の場合、負荷回路
形成領域７′の一方側側部に沿って外部電源配線７８０
を延在して配置し、この外部電源線７８０に沿ってドラ
イブ素子７３０の活性領域を形成している。したがっ
て、ドライブ素子７３０のゲート幅を十分大きくするこ
とができ、安定にこの負荷回路形成領域７′に形成され
る負荷回路に対し一定の電圧レベルの外部電圧を伝達す
ることができる（負荷回路動作時における電流が消費さ
れた場合においても、ドライブ素子７３０の大きな電流
駆動力により、十分余裕をもって動作電流を供給するこ
とができる）。なお、この図１１６に示す構成におい
て、たとえば第１層アルミニウム配線層で形成される基
準電圧伝達線７８２が設けられず、ゲート電極層７８４
がアルミで裏打ちされたポリシリコン層または高融点シ
リサイド層などの低抵抗材料が用いられる場合において
は、このゲート電極層７８４が直接基準電圧を伝達する
ように構成されてもよい。 ［ドライブ素子のレイアウト３］図１１７は、ドライブ
素子のさらに他の構成を示す図である。図１１７におい
て、負荷回路形成領域７′内に形成される、ｐチャネル
ＭＯＳトランジスタ形成のためのＮウェル７６０の延在
方向に沿って、第２層アルミニウム配線層で形成される
外部電源線８００が配置される。

【０３００】ドライブ素子７３０は、このＮウェル７６
０の領域外部に、Ｎウェル７６０の延在方向に沿って外
部電源配線８００と平面図的に見て重ね合う領域に、形
成される。このドライブ素子７３０は、たとえば第１層
アルミニウム配線層で形成される基準電圧伝達線８１４
に所定の位置に形成されるコンタクト孔８１２ａおよび
８１２ｂを介して接続されるゲート電極配線８１０と、
外部電源配線８００にコンタクト孔８１５ａおよび８１
６を介して接続される一方活性領域と、コンタクト孔８
１５ｂを介してたとえば第１層アルミニウム配線層で形
成される内部電圧伝達線８２０に接続される他方活性領
域とを備える。この内部電圧伝達線８２０は、Ｎウェル
７６０内に形成されるｐチャネルＭＯＳトランジスタの
一方活性領域にコンタクト孔８２３（８２３ａ，８２３
ｂ）を介して接続される。この負荷回路の構成要素であ
るｐチャネルＭＯＳトランジスタは、それぞれゲート電
極層８２２（８２２ａ，８２２ｂ）および図示しない内
部配線にコンタクト孔８２４（８２４ａ，８２４ｂ）を
介して接続される他方活性領域を備える。この外部電源
配線８００と平行に、負荷回路形成領域７′上にわたっ
てたとえば第２層アルミニウム配線層で形成される接地
電圧を伝達する接地線７６８が配置される。この接地線
７６８は、Ｎウェル７６０の外部の領域に形成されるｎ
チャネルＭＯＳトランジスタ形成領域上に形成される。
負荷回路の構成要素であるｎチャネルＭＯＳトランジス
タは、この接地線７６８にコンタクト孔７７４および７
７５を介して接続される一方活性領域と、図示しない内
部配線にコンタクト孔７７３を介して接続される他方活
性領域を備える。図１１７においては、２つのｎチャネ
ルＭＯＳトランジスタを代表的に示す。

【０３０１】この図１１７に示すように、Ｎウェル７６
０の外部領域に、このＮウェル７６０延在方向に沿って
ドライブ素子７３０を形成することにより、十分大きな
ゲート幅（チャネル幅）を有するドライブ素子を形成す
ることができる。またＮウェル７６０に形成されたｐチ
ャネルＭＯＳトランジスタに対し、第１層アルミニウム
配線層で形成される内部電圧伝達線８２０を配置するこ
とにより、必要な領域に対してのみ内部電圧伝達線を配
置するだけでよく、内部電圧伝達線８２０のレイアウト
が容易となり、また不必要な部分に対してはこの内部電
圧伝達線を設ける必要がなく、内部電圧伝達線の占有面
積が低減されて、他の内部配線のレイアウトが容易とな
る。またドライブ素子７３０を負荷回路形成領域７′内
部に形成するため、負荷回路形成領域外部にドライブ素
子を設ける必要がなく、内部電圧を伝達するための素子
の占有面積を低減することができる。なお、この図１１
７に示す配置においても、ゲート電極配線８１０が十分
低い抵抗を有する配線層（高融点金属層を含む多層配線
構造またはアルミニウムで裏打ちされたポリシリコン配
線）が用いられる場合には、基準電圧伝達線８１４を特
に設ける必要はない。

【０３０２】以上のように、この発明の第２４の実施例
に従えば、負荷回路形成領域近傍または内部に、その構
成要素であるＭＯＳトランジスタのチャネル幅よりも十
分大きなチャネル幅を有するドライブ素子を配置し、外
部電源配線からこの大きなチャネル幅を有するドライブ
素子を介して負荷回路形成領域内へ内部電圧を伝達する
ようにしたため、大きな電流供給力をもって内部電圧を
対応の負荷回路へ供給することができ、安定に負荷回路
を動作させることができる。なお、この実施例２４にお
ける内部電圧伝達線７５５，７９０および８２０上に伝
達される電圧は動作電源電圧でなく、他の一定の電圧レ
ベルが要求される基準電圧（高電圧または中間電圧）で
あってもよい。また、負荷回路形成領域７′上に対して
のみ内部電圧伝達線が配置されるため、内部電圧が内部
配線抵抗により低下するのを抑制することができ、各負
荷回路に対し所定の電圧レベルの内部電圧を伝達するこ
とができ、各負荷回路を同じ動作条件で動作させること
ができ、装置の信頼性が改善される。 ［実施例２６］図１１８は、この発明の第２６の実施例
の構成を概略的に示す図である。図１１８において、半
導体装置が形成される半導体チップ８５０上に、外部ピ
ン端子に接続するフレームリード８５５からボンディン
グワイヤ８６１を介して外部電源電圧を受け、所定の内
部電圧を発生する電流供給回路８６０が設けられる。こ
の電流供給回路８６０は、先の実施例において示される
ドライブ素子と比較器の構成を備える。内部電源電圧を
発生してもよく、また高電圧ＶＰＰを発生する回路であ
ってもよい。

【０３０３】半導体チップ８５０には、外部装置とのイ
ンタフェースをとるための（信号の授受の行なうため
の）フレームリード８５６ａ〜８５６ｉが配置される。
これらのリード８５６ａ〜８５６ｉについては、接続先
は図面を簡略化するために示していない。半導体チップ
８５０上に、リードフレームの図１１８には示さないフ
レーム（金型）にボンディング時には支持される、内部
電圧を伝達するためのフレーム（ダミーリードと称す）
８７０が設けられる。このダミーリード８７０は、たと
えばボンディングワイヤ８６２を介して電流供給回路８
６０の出力部に接続される。このダミーリード８７０
は、半導体チップ８５０上に形成された負荷回路７近傍
領域においてその内部電圧供給ノード８６４へボンディ
ングワイヤ８６３を介して接続される。ここで、図１１
８においては、１つの負荷回路７のみを代表的に示す。
ダミーリード８７０は、外部ピン端子に接続されるフレ
ームのリードと同じ材料で構成され、ほぼ同様の幅を有
している。ダミーリード８７０は、したがって、アルミ
ニウムなどで形成される内部配線よりも、線幅が十分広
く、また材料も銅およびニッケルなどの低抵抗材料が用
いられている。したがって、半導体チップ８５０上にわ
たって配置されるダミーリード８７０を用いて電流供給
回路８６０から負荷回路７近傍にまで電圧／電流を伝達
することにより、電流供給回路８６０から負荷回路７へ
の配線抵抗を大幅に低減することができ、各負荷回路７
に対し所定の電圧レベルの内部電圧を伝達することがで
きる。またこのダミーリード８７０は、内部配線層より
もさらに上層に形成されているため、内部配線に対する
レイアウトの影響を受けることなく各負荷回路に対し所
定の電圧レベルの内部電圧を伝達することができる。ま
たこの内部電圧を伝達するための内部電圧配線が、ダミ
ーリード８７０で構成されているため、半導体チップ８
５０上の回路配置により、電流供給回路８６０を各負荷
回路に対応して分散配置させるのが困難な場合において
も、１つの電流供給回路８６０から各負荷回路に対し何
ら電圧低下をもたらすことなく一定電圧レベルの内部電
圧を各負荷回路７に対し供給することができる。またダ
ミーリード８７０はその線幅が十分広いため、大きな電
流を流すことができ、１つの電流供給回路８６０から各
負荷回路７に対し、安定に電流を供給して、応じて安定
な電圧レベルの内部電圧を供給することができる。

【０３０４】図１１９は、図１１８に示すフレームの形
態の一例を示す図である。図１１９において、半導体チ
ップ８５０はフレーム８８０に支持されるリード８８２
に接続するマウント台（図示せず）上に配置される。こ
のフレーム８８０へは、半導体チップ８５０上に形成さ
れたボンディングパッドに対応してフレームリード８５
６が設けられる。このフレーム（金型）８８０に対しさ
らに、ダミーリード８７０が固定的に保持される。この
状態で、各フレームリード８５６およびダミーリード８
７０に対する必要なワイヤリングが行なわれる。この
後、樹脂を用いて封止した後、このフレーム８８０を切
り離すための金型の打ち抜き工程が行なわれる。この状
態において、図１１９において破線で示すようにダミー
リード８７０が切断される。したがってダミーリード８
７０は装置外部に対しては（パッケージ外部）へは取出
されないため、何ら問題は生じず、パッケージ内部で必
要な電圧レベルの内部電圧をこのダミーリード８７０が
伝達するだけである。 ［内部配線とダミーリードとの接続位置］図１２０は、
内部配線とダミーリードとの接続の一例を示す図であ
る。図１２０において、電流供給回路８６０からの内部
電圧を伝達する内部電圧線８９０は、比較的幅が広くさ
れた接続領域８９０ａにおいて、ボンディングワイヤ８
９３ａによりダミーリード８７０に接続される。この内
部電圧線８９０は、第１層アルミニウム配線層であって
もよく、また第２層アルミニウム配線層であってもよ
い。この内部電圧線８９０上には、半導体装置の最終保
護膜であるパッシベーション層８９２ａが形成される。
負荷回路７においては、同様内部電圧伝達線８９４は、
比較的その幅が大きくされた接続領域８９４ａにおいて
ボンディングワイヤ８９３ｂを介してダミーリード８７
０に接続される。この内部電圧伝達線８９４ａ上には同
様パッシベーション層８９２ｂが形成される。電流供給
回路８６０と負荷回路７の間には、絶縁層８９５が配置
されるように示される。この絶縁層８９５は、単に図面
を簡略化するために示しているだけであり、この領域に
おいて他の内部回路が配置されていてもよい。

【０３０５】上述のように、内部電圧線８９０および内
部電圧伝達線８９４それぞれにおいて、比較的幅の広い
領域８９０ａおよび８９４ａを設けることにより、ボン
ディングワイヤ８９３ａおよび８９３ｂを用いて確実に
ダミーリード８７０と電流供給回路８６０および負荷回
路７とを相互接続することができる。 ［ダミーリードと内部配線との接続２］図１２１に示す
構成においては、接続領域８９０ａおよび８９４ａにお
いて、ハンダ層で形成されるバンプ球８９６ａおよび８
９６ｂがそれぞれ形成される。このバンプ球８９６ａお
よび８９６ｂとダミーリード８７０とが接続される。こ
のバンプ球８９６ａおよび８９６ｂを用いてダミーリー
ド８７０と内部電圧線８９０および内部電圧伝達線８９
４を相互接続する構成は、通常の、フリップチップをバ
ンプ球を用いて回路基板に直接接続する表面実装技術と
同様の手法を用いて行なうことができる。なおこのハン
ダで形成されるバンプ球８９６ａおよび８９６ｂに代え
て、たとえば柱状のアルミニウムなどが堆積され、この
堆積されたアルミニウムとダミーリード８７０とのコン
タクトがとられる構成が用いられてもよい。すなわち、
バンプ球８９６ａおよび８９６ｂの位置にアルミニウム
層が形成されてもよい。

【０３０６】なお、図１１８に示すフレームの配置にお
いては、信号および電源電圧／接地電圧を入出力するた
めのパッドが半導体チップ８５０の外部周辺部両側に配
置されている。しかしながら、このフレームの配置は、
半導体チップ８５０の４辺すべてにわたって配置されて
いてもよく、または半導体チップ８５０の中央部に信号
入出力用のおよび電源電圧／接地電圧入力のためのパッ
ドが配置されるいわゆるＬＯＣ（リード・オン・チッ
プ）構造でのフレームであってもよい。 ［変更例］図１２２は、この発明の第２６の実施例の変
更例を示す図である。図１２２においては、半導体チッ
プ９００に対し、信号の入出力を行なうためのフレーム
リード９０３ａ〜９０３ｊが配置される。これらのフレ
ームリード９０３ａ〜９０３ｊは、それぞれ半導体チッ
プ９００上に形成されたパッド（図において●印で示
す）にボンディングワイヤ９０４ａ〜９０４ｊを介して
それぞれ接続される。これらのフレームリード９０３ａ
〜９０３ｅを囲むように、チップ９００上にわたって電
源電圧ＶＣＣを伝達するためのコの字型に形成される一
方側電源フレームリード９０２が形成される。この電源
フレームリード９０２と対称的な形状に、フレームリー
ド９０３ｆ〜９０３ｊを囲むように、略コの字型に電源
電圧を伝達する他方電源フレームリード９０４が配置さ
れる。

【０３０７】この電源フレームリード９０２および９０
４は、半導体チップ９００上に形成された各回路部分へ
電源電圧を伝達するためにボンディングワイヤ９０２ａ
および９０４ａを介して内部電源ノード（パッド）に接
続される。電源フレームリード９０２および９０４を半
導体チップ９００上にわたって延在して配置することに
より、半導体チップ９００上に形成された回路部分に対
し安定に電源電圧を供給することができる。半導体チッ
プ９００には、さらに、その周辺部に，電源フレームリ
ード９０２から電源電圧を受けてこの電源電圧ＶＣＣよ
り高い高電圧ＶＰＰを発生するＶＰＰ発生回路９１０が
配置される。このＶＰＰ発生回路９１０からの高電圧を
半導体チップ９００上に形成された各回路部分へ伝達す
るために、電源フレームリード９０２および９０４の間
に高電圧用フレームリード（ダミーリード）９２０が配
置される。このダミーリード９２０は、先の図１１８に
示すダミーリード８７０に相当する。このダミーリード
９２０は、ＶＰＰ発生回路９１０の高電圧出力ノードに
ボンディングワイヤ９１２により接続される。このダミ
ーリード９２０は、またボンディングワイヤ９１３を介
して半導体チップ９００上に形成された高電圧ＶＰＰを
利用する負荷回路の高電圧ノードに接続される。低抵抗
のダミーリード９２０を用いることにより、電圧降下を
もたらすことなく半導体チップ９００上に形成された高
電圧を利用する負荷回路すべてに対し安定に高電圧ＶＰ
Ｐを供給することができる。

【０３０８】なお、このボンディングワイヤ９１２およ
び９１３の代わりにアルミニウム配線またはハンダなど
のバンプが用いられてもよい。またこの図１２２に示す
変更例においても、フレームの形状は任意であり、この
半導体チップ９００が収納されるパッケージの形状に応
じたフレームが用いられればよい。以上のように、この
発明の第２６の実施例の構成に従えば、所定の電圧レベ
ルの電圧を伝達するためにフレームリードを用いたた
め、低抵抗で電圧降下をもたらすことなく半導体チップ
上の回路へ所定の電圧レベルの内部電圧を伝達すること
ができ、またこのフレームリードは幅が内部配線よりも
十分広いため大きな電流供給力を維持しており、各負荷
回路に対し安定な電圧レベルの内部電圧を供給すること
ができる。 ［実施例２７］図１２３は、この発明の第２７の実施例
である半導体装置の要部の構成を示す図である。この図
１２３に示す構成においては、先の図１２２に示す構成
に代えて、高電圧ＶＰＰ発生回路９１０からの高電圧Ｖ
ＰＰを発生するために、フレームリード９０２，９０３
ａ〜９０３ｊおよび９０４よりも上層のフレームリード
９３０ａおよび９３０ｂが用いられる。他の構成は図１
２２に示す構成と同じであり、対応する部分には同一参
照番号を付す。

【０３０９】図１２３において、半導体チップ９００の
一方側のフレームリード９０２および９０３ａ〜９０３
ｅ上に形成されるフレームリード（ダミーリード）９３
０ａは、ボンディングワイヤ９３１ａを介してＶＰＰ発
生回路９１０の出力部に接続され、また半導体チップ９
００の他方端部において、ボンディングワイヤ９３２ａ
を介して高電圧ＶＰＰを利用する負荷回路近傍の高電圧
ノードに接続される。フレームリード９０２および９０
４の間の領域の上層に形成されるダミーリード９３０ｂ
は、ボンディングワイヤ９３１ｂを介してＶＰＰ発生回
路９１０の高電圧出力部に接続され、かつボンディング
ワイヤ９３２ｂを介して高電圧ＶＰＰを利用する負荷回
路の高電圧ノードに接続される。ＶＰＰ発生回路９１０
は、電源フレーム９０２から電源電圧を受けて所定の電
圧レベルの高電圧ＶＰＰを発生する。この図１２３に示
す配置においては、半導体チップ９００上の負荷回路に
対し安定に高電圧ＶＰＰを供給することができる効果に
加えて以下の効果が得られる。すなわち、フレーム９０
２、９０３ａ〜９０３ｊおよび９０４と同層のダミーリ
ードを用いた場合、このダミーリードと内部の負荷回路
との接続位置は、フレーム９０２、９０３ａ〜９０３ｊ
および９０４の形状の影響を受ける（ＬＯＣ構造の場
合）。このような場合においても、ダミーリードとフレ
ームリードとを多層構造とすることにより、半導体チッ
プ９００上の任意の位置に高電圧ＶＰＰを伝達するため
のダミーリード９３０ａおよび９３０ｂを配置すること
ができ、半導体チップ９００上の任意の位置の高電圧を
利用する回路部分へ安定に高電圧ＶＰＰを供給すること
ができる。

【０３１０】図１２４は、上層のダミーリードと下層の
フレームリードとの配置を示す図である。図１２４
（Ａ）においては、ダミーリード９３０とそのフレーム
９０３（９０２または９０４）との間は中空構造とされ
る。図示しない枠にこれらのリード９３０および９０３
（９０２または９０４）は保持されており、特に問題は
生じない。図１２４（Ｂ）においては、ダミーリード９
３０と下層のフレーム９０３（９０２または９０４）の
間にたとえばポリイミドである高分子絶縁材料またはＴ
ＡＢ（テープ・オートメティッド・ボンディング）など
において用いられる絶縁性のテープ（フィルム）で構成
される絶縁層９３５が配置される。確実にダミーリード
９３０とフレーム９０３（９０２または９０４）との絶
縁性を維持することができる。また、ダミーリード９３
０はフレームリード９０３の下層に形成されてもよい。
なおこのダミーリード９３０ａおよび９３０ｂ上を伝達
される電圧は高電圧ＶＰＰと異なり、別の一定の電圧レ
ベルを必要とされる基準電圧（内部高圧電圧または中間
電圧）であってもよい。

【０３１１】［変更例２］図１２５は、この発明の第２
７の実施例の第２の変更例の構成を示す図である。図１
２５において、半導体チップ９４０の長辺側両側に、配
置されたパッドそれぞれに対応して信号入出力のための
フレームリード９５４ａ〜９５４ｌが配置される。これ
らのフレームリード９５４ａ〜９５４ｌはそれぞれ対応
のパッドにボンディングワイヤを介して接続される。半
導体チップ９４０上全面にわたって、電源電圧ＶＣＣを
伝達するための電源フレームリード９５２が配置され
る。この電源フレームリード９５２は、複数のループを
形成するように、一方方向（図１２５の水平方向）に延
びる部分と他方方向（図１２５の垂直方向）に延在する
部分とを有する。電源フレームリード９５２の、各ルー
プ内部は何も形成されない空き領域である。この電源フ
レームリード９５２上層に、電源フレームリード９５２
から電源電圧を受けて所定の電圧レベルの内部電圧を発
生する内部電圧発生部９５０からの内部電圧を伝達する
ためのダミーリード９６０が配置される。このダミーリ
ード９６０は、電源フレームリード９５２が延在する方
向と直交する方向に延在する部分を有し、複数のループ
を有する。電源フレームリード９５２とダミーリード９
６０のループ形成領域は、互いに直交する方向であり、
平面図的に見て空き領域が存在する。この空き領域にお
いて、電源フレームリード９５２およびダミーリード９
６０からそれぞれ所定の回路へボンディングワイヤまた
はバンプまたはアルミニウムなどの接続部材９５３およ
び９６２を用いて電気的コンタクトが形成される。半導
体チップ９４０上に形成された回路部分すべてに対し安
定に電源電圧を供給することができるとともに、一定の
電圧レベルの内部電圧を伝達することができる。

【０３１２】なお、この図１２５において、ダミーリー
ド９６０および電源フレームリード９５２のループを形
成する形状は任意である。電源フレームリード９５２お
よび内部電圧伝達用のダミーリード９６０をそれぞれ複
数のループを有するように形成することにより、ノイズ
発生時において各ループにおいて流れる電流が逆方向と
なり、ノイズが相互に打ち消されることになり、ノイズ
発生時においても安定に電源電圧および内部電圧を供給
することができる。以上のように、この発明の第２７の
実施例の構成に従えば、信号入出力用および電圧入力の
ためのフレームと所定の内部電圧を伝達するフレームと
を別々の層に形成したため、半導体チップ上の内部電圧
を利用する回路部分へ安定に所定の電圧レベルの内部電
圧を伝達することができる。 ［実施例２８］図１２６は、この発明の第２８の実施例
である半導体装置の要部の構成を示す図である。図１２
６において、内部電圧線１０００上には、内部電圧発生
回路１０１０からの内部電圧が伝達される。この内部電
圧線１０００は、寄生容量を有しており、この内部電圧
発生回路１０１０からの内部電圧レベルにその電位レベ
ルが決定される。内部電圧発生回路１０１０は、電圧源
ノード１に結合され、一定の電流を供給する定電流源１
０１１と、定電流源１０１１と接地ノードとの間に接続
される抵抗素子１０１２を含む。抵抗素子１０１２は、
定電流源１０１１から与えられる電流Ｉに従って内部電
圧を発生する。この内部電圧発生回路１０１０が発生す
る内部電圧は動作電源電圧、半導体記憶装置においてプ
リチャージ時に利用される中間電圧、または必要とされ
る基準電圧いずれであってもよい。

【０３１３】内部電圧線１０００に対し、複数の互いに
分離されるサブ内部電圧線１００２ａ，１００２ｂ，１
００３ｃ，…が配置される。これらのサブ内部電圧線１
００２ａ〜１００３ｃ，…それぞれと内部電圧線１００
０との間に溶断可能なリンク素子１００４ａ，１００４
ｂ，１００４ｃ，…が配置される。このサブ内部電圧線
１００２ａ〜１００３ｃ，…は、それに接続される負荷
回路の機能に応じて配置されてもよく、また半導体チッ
プ上での負荷回路の位置に応じて配置されてもよく、ま
た後にその一例を示すが、半導体記憶装置のメモリブロ
ックのように、１つの機能単位となるブロックごとに設
けられてもよい。製造工程時においては、パーティクル
の混入などにより、サブ内部電圧線１００２ｂと接地線
１０１５の間にショート（抵抗Ｒｓで示す）が発生する
場合がある。この場合、短絡抵抗Ｒｓの抵抗値が比較的
大きく、サブ内部電圧線１００２ｂ上の電圧を所定値レ
ベル以上に保持することができる場合であっても、基準
電圧発生回路１０１０は、そのサブ内部電圧線１００２
ｂを一定電圧レベルに維持するために大きな電流を供給
する必要がある。またこの短絡抵抗Ｒｓの抵抗値が小さ
い場合には、このサブ内部電圧線１００２ｂ上の電圧レ
ベルが低下し、応じて他の内部電圧線１００２ａ，１０
０３ｃ，…上の電圧レベルが低下し、半導体装置が正常
に動作しなくなることが生じる。そこで、リンク素子１
００４ｂをたとえばレーザブローにより溶断し、このサ
ブ内部電圧線１００２ｂを内部電圧線１０００から分離
する。これにより、サブ内部電圧線１００２ａ，１００
３ｃ，…は、この短絡抵抗Ｒｓの影響を受けることな
く、安定な一定電圧レベルの電圧を内部電圧発生回路１
０１０から受けることができる。また内部電圧発生回路
１０１０は、この短絡抵抗Ｒｓによる消費電流増加を生
じることがなく、安定に一定の電圧レベルの内部電圧を
発生することができる。

【０３１４】なお、電圧源ノード１は、外部電源電圧で
はなく、内部電源電圧であってもよい。 ［変更例１］図１２７は、この発明の第２８の実施例の
変更例の構成を示す図である。図１２７に示す構成にお
いては、サブ内部電圧線１００３ａ〜１００３ｃ，…そ
れぞれに対応して導通時対応のサブ内部電圧線を内部電
圧線１０００に接続するｐチャネルＭＯＳトランジスタ
でそれぞれが構成されるスイッチング素子１０２０ａ，
１０２０ｂ，１０２０ｃ，…が設けられる。スイッチン
グ素子１０２０ａ〜１０２０ｃ，…それぞれに対応し
て、これらのスイッチング素子１０２０ａ〜１０２０
ｃ，…の導通／非導通を制御するための信号を発生する
プログラム回路１０２５ａ，１０２５ｂ，…が配置され
る。図１２７においては、２つのプログラム回路１０２
５ａおよび１０２５ｂを代表的に示す。プログラム回路
１０２５ａおよび１０２５ｂは、同じ構成を備え、各々
は、電圧源ノード１に接続される一方導通ノードと、接
地ノードに接続されるゲート電極と、リンク素子１０３
１を介して信号線１０３５に接続される他方導通ノード
とを有するｐチャネルＭＯＳトランジスタ１０３０と、
信号線１０３５に接続される一方導通ノードと接地ノー
ドに接続される他方導通ノードと接地電位に接続される
ゲート電極を有するｐチャネルＭＯＳトランジスタ１０
３２と、信号線１０３５上の電位を反転するインバータ
１０３３と、インバータ１０３３の出力信号に従って選
択的に信号線１０３５を接地ノードへ接続するｎチャネ
ルＭＯＳトランジスタ１０３４を含む。次に動作につい
て説明する。

【０３１５】短絡抵抗Ｒｓが何ら存在しない場合におい
ては、プログラム回路１０２５ａおよび１０２５ｂにお
いては、リンク素子１０３１は導通状態（非溶断状態）
とされる。この状態においては、信号線１０３５上の電
位がＭＯＳトランジスタ１０３０によりハイレベルに充
電され、応じてインバータ１０３３の出力信号がローレ
ベルとなる。ＭＯＳトランジスタ１０３４はこのときに
は非導通状態である。したがって、プログラム回路１０
２５ａ，１０２５ｂ，…からはローレベルの信号が出力
され、スイッチング素子１０２０ａ〜１０２０ｃ，…は
すべて導通状態にあり、サブ内部電圧線１００３ａ〜１
００３ｃ，…は内部電圧線１０００に接続され、内部電
圧発生回路１０１０からの内部電圧を受ける。一方、サ
ブ内部電圧線１００３ｂに短絡抵抗Ｒｓが存在する場
合、このサブ内部電圧線１００３ｂに対応するプログラ
ム回路１０２５ｂにおいて、リンク素子１０３１が溶断
される。ＭＯＳトランジスタ１０３０が信号線１０３５
から切り離され、フローティング状態とされる。ＭＯＳ
トランジスタ１０３２はそのゲート電位が接地電圧レベ
ルでありローレベルである。電源投入時の初期状態にお
いては、信号線１０３５は、したがってローレベルであ
り、電源投入にしたがって、インバータ１０３３の出力
信号はハイレベルに立上がり応じてＭＯＳトランジスタ
１０３４が導通し、このプログラム回路１０２５ｂから
の出力信号はハイレベルに固定される。プログラム回路
１０２５ａでは、リンク素子１０３１は導通状態にあ
り、したがってこのプログラム回路１０２５ａからは正
常状態時と同様のローレベルの信号が出力される。した
がって、サブ内部電圧線１００３ｂに対して設けられた
スイッチング素子１０２０ｂのみが非導通状態とされ、
短絡が生じたサブ電圧線１００３ｂが内部電圧線１００
０から切り離される。これにより短絡抵抗Ｒｓの影響を
排除し、安定に残りの正常なサブ内部電圧線１００３ａ
および１００３ｃ，…へ所定の電圧レベルの内部電圧を
供給することができる。

【０３１６】サブ内部電圧線１００３ａ〜１００３ｃ，
…および内部電圧線１０００の間にスイッチング素子を
設けることにより、この短絡発生時においてこの対応の
サブ内部電源線とメイン内部電圧線とを分離するとき、
リンク素子溶断による飛散した切片により内部電圧線と
正常なサブ内部電圧線との短絡または短絡の生じたサブ
内部電圧線と内部電圧線との短絡が生じるのを防止する
ことができ、確実に不良が発生したサブ内部電圧線を内
部電圧線から分離することができる。 ［変更例２］図１２８は、この発明の第２８の実施例の
第２の変更例の構成を示す図である。この図１２８に示
す構成は、図１２７に示す構成と、内部電圧発生回路１
０１０に代えて、ドライブ素子２と比較器３で構成され
る内部電源電圧発生回路が用いられることを除いて同じ
である。したがって図１２８において、図１２７に示す
構成と対応する部分には同一参照番号を付し、その詳細
説明は省略する。この内部電源電圧発生回路は、内部電
圧線１０００上の電圧と基準電圧Ｖｒｅｆとを比較器３
で比較し、この比較結果に従ってドライブ素子２を介し
て電圧源ノード１から内部電圧線１０００へ電流を供給
する。したがって内部電圧線１０００およびサブ内部電
圧線１００３ａ〜１００３ｃ，…は電源電圧線として機
能する。不良（短絡抵抗Ｒｓ）の発生したサブ内部電圧
線１００３ｂを内部電圧線１０００から切り離すことに
より、各回路に対し安定に一定の電圧レベルの内部電源
電圧を供給することができ、応じて半導体装置を安定に
動作させることができる。また不良が生じた内部電源線
を内部電源電圧発生回路から切り離すことにより、この
内部電源電圧発生回路の消費電流が低減される（不良
（短絡抵抗）におけるリーク電流が不要となるため）。

【０３１７】なお、この比較器３およびドライブ素子２
で構成される内部電源電圧発生回路の構成に代えて、さ
らに高電圧ＶＰＰを発生する回路が用いられてもよい。
以上のように、この発明の第２８の実施例の構成に従え
ば、不良の発生したサブ内部電圧線を内部電圧線から切
り離すように構成したため、正常なサブ内部電圧線へ安
定に一定の電圧レベルの内部電圧を供給することがで
き、サブ内部電圧線上の電圧を使用する内部回路を安定
に動作させることができる。また、この不良におけるリ
ーク電流がなくなるため、内部電圧発生回路の消費電流
が低減される。 ［実施例２９］図１２９は、この発明の第２９の実施例
である半導体装置の要部の構成を示す図である。図１２
９においては、半導体記憶装置のメモリセルアレイ部の
構成が一例として示される。図１２９において、半導体
装置は、行および列のマトリクス状に配列される複数の
メモリセルを含む。図１２９においては、一例として、
４行１列に配置されたメモリセルＭＣ０〜ＭＣ３を代表
的に示す。半導体装置は、さらにメモリセルアレイの各
行に対応して配置され、それぞれに対応の行のメモリセ
ルが接続されるワード線ＷＬ０〜ＷＬ３と、メモリセル
の各列に対応して配置され、それぞれに対応の列のメモ
リセルが接続されるビット線対ＢＬ，ＺＢＬを含む。ビ
ット線対ＢＬおよびＺＢＬは互いに相補なデータ信号を
伝達する。ここで、ワード線ＷＬ０〜ＷＬ３が、１つの
グループを構成する。

【０３１８】半導体装置は、さらに、図示しないアドレ
スバッファからの内部アドレス信号をデコードし、この
ワード線ＷＬ０〜ＷＬ３のグループを指定するワード線
グループ信号を出力するロウデコーダ１１００と、図示
しないアドレスバッファからの内部アドレス信号をプリ
デコードするプリデコーダ１１０２と、ワード線ＷＬ０
〜ＷＬ３それぞれに対応して配置され、プリデコーダ１
１０２の出力信号に従って対応のワード線上へワード線
選択信号を伝達するＸデコーダＸ０〜Ｘ３を含む。プリ
デコーダ１１０２は、たとえば２ビットのアドレス信号
をプリデコードし、ＸデコーダＸ０〜Ｘ３のいずれかを
選択状態とする信号を出力する。ＸデコーダＸ０〜Ｘ３
の各々は、直列接続されたｎチャネルＭＯＳトランジス
タで構成されるＮＡＮＤ型デコーダの構成を備える。Ｘ
デコーダＸ０〜Ｘ３それぞれに対し、ロウデコーダ１１
００からのワード線グループ指定信号に応答して導通
し、対応のＸデコーダＸ０〜Ｘ３の出力信号を伝達する
デコーダとして機能する選択ゲートＴｒＸが配置され
る。ワード線ＷＬ０〜ＷＬ３それぞれに対応して、この
選択ゲートＴｒＸから与えられる信号のレベル変換を行
なって選択されたワード線上へ高電圧ＶＰＰレベルの電
圧を伝達するワードドライバＷＤ０〜ＷＤ３が配置され
る。ワードドライバＷＤ０〜ＷＤ３の各々は、選択時、
高電圧印加ノード１１１４ａ〜１１１４ｄに与えられた
高電圧を対応のＷＬ０〜ＷＬ３へ伝達する。ワードドラ
イバＷＤ０〜ＷＤ３は、それぞれ同一構成を備え、高電
圧印加ノード１１１４（１１１４ａ〜１１１４ｄ）と接
地ノードとの間に接続されて対応の選択ゲートＴｒＸを
介して与えられた信号を反転するインバータを構成する
ｐチャネルＭＯＳトランジスタＸＰｂおよびｎチャネル
ＭＯＳトランジスタＸＮと、対応のワード線ＷＬ（ＷＬ
０〜ＷＬ３）上の電位がローレベルのとき高電圧印加ノ
ード１１１４（１１１４ａ〜１１１４ｄ）に与えられた
高電圧をＭＯＳトランジスタＸＰｂおよびＸＮのゲート
へ伝達するｐチャネルＭＯＳトランジスタＸＰａを含
む。すなわち、ワードドライバＷＤ０〜ＷＤ３は、「ハ
ーフラッチ」のレベル変換器の構成を備える。

【０３１９】ワードドライバＷＤ０〜ＷＤ３のそれぞれ
の高電圧印加ノード１１１４ａ〜１１１４ｄと高電圧発
生回路（先の実施例のいずれの高電圧発生回路であって
もよい）の高電圧が伝達される高電圧ノード１１００と
の間に、溶断可能なリンク素子１１１２ａ〜１１１２ｄ
が設けられる。次に動作について説明する。正常時にお
いては、リンク素子１１１２ａ〜１１１２ｄはすべて導
通状態にある。この状態においては、プリデコーダ１１
０２の出力信号に従ってＸデコードＸ０〜Ｘ３のいずれ
かが選択され、選択状態とされたＸデコーダがローレベ
ルの信号を出力する。ロウデコーダ１１００からのグル
ープ指定信号ＷＬＧ１が選択状態のハイレベルとされる
と、選択ゲートＴｒＸが導通状態とされる。このとき他
のワード線グループを指定するワード線グループ指定信
号ＷＬＧ２はローレベルである。選択されたＸデコーダ
がＸデコーダＸ０であるとする。この場合には、ワード
ドライバＷＤ０のｐチャネルＭＯＳトランジスタＸＰｂ
のゲート電位がローレベルとなり、ワード線ＷＬ０上に
高電圧ノード１１００へ与えられた高電圧ＶＰＰがリン
ク素子１１１２ａを介して高電圧印加ノード１１１４ａ
へ与えられ、ワード線ＷＬ０上の電位が高電圧ＶＰＰレ
ベルに上昇する。この状態では、ワードドライバＷＤ０
においてＭＯＳトランジスタＸＰａおよびＸＮは非導通
状態である。残りのワードドライバＷＤ１〜ＷＤ３にお
いては、ＭＯＳトランジスタＸＮに導通し、ワード線Ｗ
Ｌ１〜ＷＬ３は接地電圧レベルのローレベルに固定され
る。この状態においては、ワードドライバＷＤ１〜ＷＤ
３におけるＭＯＳトランジスタＸＰａが導通し、ＭＯＳ
トランジスタＸＰｂを確実に非導通状態に維持する。

【０３２０】この状態で、選択ワード線ＷＬ０に接続さ
れるメモリセルＭＣ０のデータがビット線ＢＬ上に読出
され、図示しないセンスアンプにより検知増幅された後
に、データの読出／書込が実行される。今、ワードドラ
イバＷＤ１において不良が発生した状態を考える。すな
わちワードドライバＷＤ１において、高電圧印加ノード
１１１４ｂと接地ノードとが短絡抵抗Ｒｓにより短絡さ
れた状態を考える。この場合には高電圧ノード１１００
からリンク素子１１１２ｂおよび高電圧印加ノード１１
１４ｂからさらに短絡抵抗Ｒｓを介して接地電圧供給ノ
ードへリーク電流Ｉｓが流れる。この状態では、高電圧
発生回路の消費電流が増加し、仮にワード線は正確に選
択状態へと駆動することができる場合であっても消費電
流が増加する。この場合には、ワード線ＷＬ１が不要で
あると判断し、後に説明する冗長ワード線とワード線Ｗ
Ｌ１とを置換える。この場合、リンク素子１１１２ｂを
レーザブローなどの方法により溶断する。このリンク素
子１１１２ｂを溶断することにより、高電圧ノード１１
００と高電圧印加ノード１１１４ｂとが切り離され、高
電圧ノード１１００から高電圧印加ノード１１１４ｂへ
の電流が流れる経路が遮断され、短絡抵抗Ｒｓによるリ
ーク電流Ｉｓが生じず、高電圧発生回路の消費電流を低
減することができる。

【０３２１】上述のように、不良ワードドライバ（短絡
の発生したワードドライバ）に対する高電圧印加ノード
を高電圧発生回路から切り離すことにより、高電圧発生
回路の消費電流を低減し、各ワードドライバに対し安定
に一定の電圧レベルの高電圧ＶＰＰを供給することがで
きる。 ［変更例１］図１３０は、この発明の第２９の実施例の
第１の変更例の構成を示す図である。図１３０において
も、４本のワード線ＷＬ０〜ＷＬ３が１つのグループと
してロウデコーダ１１００の出力信号により選択され
る。図１３０において、図１２９の構成と対応する構成
には同一の参照番号を付し、その詳細説明は省略する。
この図１３０に示す構成においては、１つのグループを
構成するワードドライバＷＤ０〜ＷＤ３の高電圧印加ノ
ード１１１４ａ〜１１１４ｄが低抵抗配線１１１５によ
り相互接続される。１つのワードドライバＷＤ０の高電
圧印加ノード１１１４ａがリンク素子１１１２を介して
高電圧ノード１１１０に結合される。１つのワード線グ
ループにおいて不良ワードドライバが存在する場合に
は、リンク素子１１１２が溶断される。これにより４つ
のワードドライバＷＤ０〜ＷＤ３の高電圧印加ノード１
１１４ａ〜１１１４ｄが高電圧ノード１１１０から切り
離され、これらのワードドライバＷＤ０〜ＷＤ３に対す
る高電圧供給が禁止される。図１２９に示す構成におい
ては、１本のワード線（ワードドライバ）ごとに救済が
可能であるが、この図１３０に示す構成においては、１
つのワード線グループを単位として救済（置換）が行な
われる。確実に不良ワードドライバにおけるリーク電流
を抑制することができる。

【０３２２】上述のように、ワード線不良（ワードドラ
イバ不良）が生じた場合、単にワード線の置換のみを行
なうのではなく、ワードドライバに対する高電圧供給を
も停止することにより、高電圧発生回路の負荷が軽減さ
れ、応じて安定に高電圧を各正常な回路へ供給すること
ができる。また応じて高電圧発生回路の消費電流も低減
され、低消費電流の半導体装置（半導体記憶装置）が実
現される。 ［冗長部の構成］図１３１は、図１３０に示す不良ワー
ドドライバと置換されるべき冗長回路の部分の構成を示
す図である。図１３１においては、ワード線ＷＬ０〜Ｗ
Ｌ３のグループと置換されるスペアワード線ＳＷＬ０〜
ＳＷＬ３が設けられる。スペアワード線ＳＷＬ０〜ＳＷ
Ｌ３それぞれに対応してスペアワードドライバＳＷＤ０
〜ＳＷＤ３が設けられる。スペアワードドライバＳＷＤ
０〜ＳＷＤ３の構成は、図１３０に示すワードドライバ
ＷＤ０〜ＷＤ３の構成と同じであり、対応する構成要素
に対し末尾に“ｓ”を付し、その詳細説明は省略する。
スペアワードドライバＳＷＤ０〜ＳＷＤ３の高電圧印加
ノード１１１４ａｓ〜１１１４ｄｓの各々は信号線（低
抵抗配線）１１１５ｓを介して相互接続される。スペア
ワードドライバＳＷＤ０の高電圧印加ノード１１１４ａ
ｓは、プログラム回路１１２０の出力信号に応答して導
通するｐチャネルＭＯＳトランジスタで構成されるスイ
ッチングトランジスタ１１２５を介して高電圧ノード１
１１０に結合される。

【０３２３】プログラム回路１１２０は、電圧源ノード
（外部電源電圧、内部電源電圧いずれであってもよい）
１１２１に結合される一方導通ノードと接地ノードに接
続されるゲート電極とリンク素子１１２３に接続される
他方導通ノードを有するｐチャネルＭＯＳトランジスタ
１１２２と、リンク素子に接続される一方導通ノードと
接地電位に接続されるゲート電極と接地電位に接続され
る他方導通ノードとを有するｎチャネルＭＯＳトランジ
スタ１１２４と、リンク素子１１２３とＭＯＳトランジ
スタ１１２０の接続ノードに接続される信号線１１２８
上の電位を反転するインバータ１１２６と、インバータ
１１２６の出力信号に応答して信号線１１２８を選択的
に接地電位へ結合するスイッチング素子１１２５と、イ
ンバータ１１２６の出力信号を反転するインバータ１１
２７を含む。インバータ１１２７は、ワードドライバＷ
Ｄ０〜ＷＤ３およびスペアワードドライバＳＷＤ０〜Ｓ
ＷＤ３と同様、レベル変換機能を備え、高電圧ＶＰＰレ
ベルのハイレベルの信号を出力する。このスペアワード
ドライバＳＷＤ０〜ＳＷＤ３のグループを選択するため
に不良ワード線（不良ワードドライバ）選択時に活性化
されてグループの指定信号を出力するスペアロウデコー
ダ１１０１と、不良ワード線（不良ワードドライバ）選
択時に活性状態とされ、スペアワード線ＳＷＬ０〜ＳＷ
Ｌ３のうちの１つを特定する信号を出力するためのスペ
アプリデコーダ１１０３と、スペアプリデコーダ１１０
３の出力信号をデコードする、スペアワード線ＳＷＬ０
〜ＳＷＬ３それぞれに対応して設けられるスペアＸデコ
ーダＳＸ０〜ＳＸ３と、スペアロウデコーダ１１０１の
出力信号に従ってスペアＸデコーダＸ０〜Ｘ３の出力信
号を対応のスペアワードドライバＳＷＤ０〜ＳＷＤ３へ
伝達する選択ゲートＳＴｒＸを含む。

【０３２４】プログラム回路１１２０では、このスペア
ワード線ＳＷＬ０〜ＳＷＬ３が使用されないとき（不良
ワード線または不良ワードドライバが存在しないとき）
においては、リンク素子１１２３は導通状態とされる。
この状態においては、信号線１１２８上の電位がハイレ
ベルであり、インバータ１１２６の出力信号が接地電位
レベルのローレベルとされる。この場合、インバータ１
１２７からは高電圧ＶＰＰレベルの信号が出力され、ス
イッチング素子１１３０が非導通状態とされてスペアワ
ードドライバＳＷＤ０〜ＳＷＤ３へは高電圧が供給され
ない。不良ワード線（または不良ワードドライバ）が存
在するとき、リンク素子１１２３が溶断され、信号線１
１２８上の電位が接地電位レベルとなる（ＭＯＳトラン
ジスタ１１２４が非導通状態であるが、電源投入時の信
号線１１２８上の電位はローレベルであり、インバータ
１１２６およびスイッチング素子１１２５により接地電
位レベルの電位に固定される）。応じてインバータ１１
２７の出力信号が接地電位レベルのローレベルとなり、
スイッチングトランジスタ１１３０が導通し、スペアワ
ードドライバＳＷＤ０〜ＳＷＤ３へ高電圧ノード１１１
０からの高電圧が各高電圧印加ノード１１１４ａｓ〜１
１１４ｄｓへ伝達される。この状態において、不良ワー
ドドライバが選択されたときには、スペアロウデコーダ
１１０１およびスペアプリデコーダ１１０３が活性状態
とされ、不良ワード線と置換されたスペアワード線が選
択状態とされる。

【０３２５】上述の構成において不良ワード線（または
不良ワードドライバ）が存在するときのみ冗長回路部分
へ高電圧を印加することができ、不必要な高電圧の使用
を停止することができ、高電圧発生回路の負荷が軽減さ
れる。なお、上述の半導体装置においては、不良ワード
線の救済（置換）は４本のワード線をグループ（単位）
として救済（置換）が行なわれている。しかしながら、
この不良救済は、１つのメモリブロック（たとえばワー
ド線６４本）単位で置換が行なわれる構成であっても本
実施例の構成は適用可能である。 ［実施例３０］図１３２は、この発明の第３０の実施例
である半導体装置の要部の構成を示す図である。図１３
２においては、内部電圧線１３００上には電圧発生部１
３０２からの内部電圧が伝達される。この電圧発生部１
３０２は、外部電源電圧を電圧線１３００へ与えてもよ
く、また高電圧ＶＰＰを発生してもよく、また内部降圧
された電源電圧を発生してもよい。この内部電圧線１３
００に対し並列にそれぞれが同じ機能を実現する複数の
内部回路１３０２ａ〜１３０２ｇがリンク素子１３０５
ａ〜１３０５ｇを介して相互接続される。内部回路１３
０２ａ〜１３０２ｅは、それぞれが同じ機能を実現する
回路であればよく、たとえば半導体記憶装置における１
つのメモリブロックまたはメモリアレイであってもよ
く、また１つのメモリブロックにおけるセンスアンプ、
またはワードドライバであってもよい。

【０３２６】内部回路１３０２ａ〜１３０２ｇと同一の
機能を実現する冗長内部回路１３０２ｈおよび１３０２
ｉがそれぞれ、また、並列にスイッチング素子１３１０
ａ〜１３１０ｂを介して内部電圧線１３００に接続され
る。スイッチング素子１３１０ａおよび１３１０ｂはそ
れぞれに対応して設けられるプログラム回路１３２０ａ
および１３２０ｂの出力信号によりその導通／非導通が
制御される。内部回路１３０２ａ〜１３０２ｇが正常状
態においては、リンク素子１３０５ａ〜１３０５ｇは導
通状態とされる。同様、プログラム回路１３２０ａおよ
び１３２０ｂにおいてもリンク素子１３２５は導通状態
とされる。この状態においては、プログラム回路１３２
０ａからは、先の実施例と同様にして、インバータから
ローレベルの信号が出力され、スイッチングトランジス
タ１３１０ａおよび１３１０ｂは非導通状態とされて冗
長内部回路１３０８ａおよび１３０８ｂは内部電圧伝達
線１３００から切り離される。内部回路１３０２ａ〜１
３０２ｇのいずれかにおいて不良が発生した場合、不良
が発生した内部回路の対応のリンク素子１３０５が溶断
され、内部電圧伝達線１３００から不良内部回路が切り
離される。同様、プログラム回路１３２０ａおよび１３
２０ｂの一方または双方においてリンク素子１３２５が
溶断され、プログラム回路１３２０ａおよび／または１
３２０ｂからの信号がハイレベルとされ、スイッチング
トランジスタ１３１０ａおよび／または１３１０ｂが導
通状態とされ、冗長内部回路１３０８ａおよび／または
１３０８ｂが内部電圧線１３００に接続される。これに
より、不良内部回路と冗長内部回路との置換が行なわれ
る。これにより、電圧発生部１３０２は不良内部回路か
ら切り離されるため、不必要な電流消費がなくなり、安
定に一定の電圧レベルの電圧を各内部回路および／また
は冗長内部回路へ供給することができ、安定な内部電圧
を伝達する内部電圧発生系を実現することができる。

【０３２７】

【発明の効果】請求項１に係る半導体記憶装置において
は、第２のノードから第１のノードへ電流を供給するド
ライブ素子の制御電極ノードへ与えられる比較手段の出
力信号の振幅を制限するように構成したため、ドライブ
素子のオーバードライブが抑制され、第１のノードへ大
量の電流が急激に流入するのが防止され、第１のノード
上の電圧のオーバーシュートおよびアンダーシュートの
リンギングの発生を防止することができ、高速で第１の
ノードの電圧を安定化させることができる。また比較手
段の出力信号の振幅を抑制しているため、この振幅変化
が小さくされ、応じて第１のノードの電圧の変動にした
がって高速で比較手段の出力信号の電圧レベルを変化さ
せることができ、第１のノードの電圧の高速な変化に追
随して正確にドライブ素子を介して電流を供給して第１
のノードの電圧を安定化させることができる。請求項２
に係る発明においては、電源ノードから所定の内部ノー
ドへ電流を供給するドライブ素子が制御ノードへ与えら
れる比較手段の出力信号の振幅を制限するように構成し
たため、ドライブ素子のオーバードライブが抑制され、
不必要に大きな電流が電源ノードから内部ノードへ供給
されるのを防止することができ、内部ノード上の電圧の
リンギングの発生を防止することができ、高速でこの内
部ノード上の電圧レベルを安定化させることができる。
また、比較手段の出力信号の振幅が制限されているた
め、比較手段の出力信号の電圧レベルが内部ノード上の
電圧レベルの変化に従って高速で変化することができ、
内部ノード上の電圧レベルに高速に追随してドライブ素
子を介して電流を供給し、内部ノード上の電圧レベルを
高速でもとの電圧レベルに復帰させることができ、高速
な内部ノードによる電圧の変化に追随することのできる
内部電圧発生回路を実現することができる。

【０３２８】請求項３に係る発明においては、比較手段
の振幅の制限手段として抵抗手段を用いたため、簡易な
回路構成で比較手段の出力信号の振幅を確実に抑制する
ことができる。請求項４に係る発明においては、内部電
源線上の電圧を電圧源として用いて動作する負荷回路の
動作タイミング信号に従って外部電源ノードから内部電
源線上へ電流を供給するドライブ素子の供給電流量を強
制的に増加させたため、負荷回路の動作開始時における
急激な消費電流の増加に対応してドライブ素子からの供
給電流を多くすることができ、急激な内部電源電圧の低
下を抑制することができ、内部電源電圧を安定にさせる
電圧レベルに保持することができる。請求項５に係る発
明においては、所定の内部ノード上の電圧を利用する負
荷回路の動作タイミング信号に従って電源ノードからこ
の内部ノードへ電流を供給するドライブ素子の電流供給
量を多くするように構成したため、負荷回路の動作時に
おける急激な消費電流の増大を確実に抑制することがで
き、急激な内部ノード上の電圧の低下を防止することが
でき、確実にこの内部ノード上の電圧レベルの変動に追
随して内部ノード上の電圧を所定電圧レベルに復帰させ
ることができる。

【０３２９】請求項６に係る発明においては、ドライブ
素子の供給電流量を増加させるための素子としてキャパ
シタを用いて動作タイミング信号をドライブ素子の制御
ノード（比較手段の出力部）へ伝達するため、簡易な回
路構成で確実にかつ高速で負荷回路の動作時に内部電源
電圧（または内部ノード上の電圧）の低下時にドライブ
素子を介して多くの電流を内部電源線（または内部ノー
ド）上へ供給することができ、負荷回路の消費電流の増
加をこのドライブ素子からの増加した電流により確実に
補償することができ、内部ノード上の電圧（または内部
電源電圧）の急激な低下を確実に抑制することができ、
高周波応答特性に優れた内部電圧発生回路を実現するこ
とができる。請求項７に係る発明に従えば、ドライブ素
子の制御ノードの電圧レベルの調整を、負荷回路の動作
タイミング信号に従ってスイッチング素子を介してキャ
パシタの一方電極比較手段の出力部（ドライブ素子の制
御ノード）へ接続するように構成したため、負荷回路の
動作時に高速でこの比較手段の出力信号（ドライブ素子
の制御ノード）の電圧レベルを変化させることができ、
確実にドライブ素子の電流供給量を増加させることがで
きる。また、このキャパシタと並列に抵抗素子を接続す
るように構成したため、スイッチング素子を介して比較
手段の出力部にこのキャパシタおよび抵抗素子が接続さ
れたとき、比較手段の出力信号のリップル成分を除去す
ることができ、ドライブ素子を安定動作させることがで
きる（ドライブ素子の不必要なオン／オフ動作を抑制す
ることができるためである）。

【０３３０】請求項８に係る半導体装置においては、比
較手段がカレントミラー型増幅手段の比較部のトランジ
スタと並列にトランジスタを負荷回路の動作タイミング
信号に応答して接続するように構成したため、この比較
回路の比較段のバランスが崩れ、応じて比較基準電圧レ
ベルを実効的にシフトさせることにより出力信号の電圧
レベルを応じてシフトさせることによりドライブ素子が
目標とする電圧レベルをシフトさせることができるた
め、ドライブ素子から内部電源線または内部ノードへ負
荷回路の動作時に多くの電流を供給することができ、確
実に負荷回路の消費電流を補償して内部電源電圧（また
は内部ノード上の電圧）の急激な低下を抑制することが
でき、急激な内部電源電圧または内部ノード上の電圧の
変化を抑制する高周波応答特性に優れた安定に内部電源
電圧を生成する回路を実現することができる。請求項９
に係る発明に従えば、内部電源電圧投入時に外部電源電
圧から内部電源線へ電流を供給するドライブ素子が強制
的にオン状態とされ、内部電源電圧が外部電源電圧に従
って高速に立上がることができ、外部電源電圧投入時に
高速に内部電源電圧を活性化させることができる。

【０３３１】請求項１０に係る発明に従えば、電源ノー
ドへの電圧印加時にこの電源ノードから所定の内部ノー
ドへ電流を供給するドライブ素子を強制的にオン状態と
しているため、電源電圧投入時において内部ノード上の
電圧レベルを高速で上昇させることができ、高速で内部
ノード上の電圧を安定化させることができる。請求項１
１に係る発明に従えば、内部電源線上の電圧を動作時に
使用する負荷回路の動作タイミング信号に従って内部電
源線へ外部電源ノードから内部電源線へ電流を供給する
ドライブ素子とは別の経路を介してこの内部電源線へ電
流を供給するように構成したため、負荷回路の動作時に
おいては、この別の経路から供給された電流を負荷回路
が使用するため、急激な内部電源電圧の電圧レベルの所
定電圧レベル以下の低減化を抑制することができ、内部
電源電圧を所定の電圧レベルに維持することができる。
請求項１２に係る発明に従えば、内部ノード上の電圧を
使用する負荷回路の動作タイミング信号に従って、電源
ノードから内部ノードへ電流を供給するドライブ素子と
は別の経路を介してこの内部ノードへ電流を供給するよ
うに構成しているため、負荷回路の動作開始時において
は、この別の経路から供給された電流を負荷回路が使用
するため、内部ノード上の電圧の急激な低下を抑制する
ことができ、内部ノード上の電圧を所定の電圧レベルに
安定に保持することができる。

【０３３２】請求項１３に係る発明においては、比較手
段の出力信号に応答して外部電源ノードから内部電源線
へ電流を供給する第１のドライブ素子と、この比較手段
の出力信号を増幅する増幅手段と、この増幅手段の出力
信号に応答して外部電源ノードから内部電源線へ電流を
供給する第２のドライブ素子とを設けているため、内部
電源電圧の急激な変化時においては第２のドライブ素子
が高速でオン状態となり、外部電源ノードから内部電源
ノードへ電流を供給し、この内部電源線上の内部電源電
圧の急激な電圧低下を抑制することができ、高周波応答
特性に優れた内部電源電圧発生回路を実現することがで
きる。請求項１４に係る発明においては、比較手段の出
力信号に応答して電源ノードから所定の内部ノードへ電
流を供給する第１のドライブ素子と、この比較手段の出
力信号を増幅する増幅手段と、この増幅手段の出力信号
に応答して電源ノードから所定の内部ノードへ電流を供
給する第２のドライブ素子とを設けているため、内部ノ
ード上の内部電圧が急激に変化した場合には、第２のド
ライブ素子が増幅手段の出力信号に応答して高速でオン
状態となり電源ノードから内部ノードへ電流を供給する
ため、内部ノード上の電圧の急激な低下を抑制すること
ができ、高周波応答特性に優れた内部電圧発生回路を実
現することができる。

【０３３３】請求項１５に係る発明に従えば、増幅手段
の出力信号の振幅を制限するように構成しているため、
第２のドライブ素子が過剰にオン状態となるのが防止さ
れ、過剰な電流が電源ノード（または外部電源ノード）
から内部ノード（または内部電源線）へ供給されるのを
抑制することができ、内部電圧がオーバードライブされ
て所定の電圧レベル以上にオーバーシュートするのを防
止することができ、内部電圧のリンギングの発生を抑制
することができ、高速で内部電圧を安定化させることが
できる。請求項１６に係る発明に従えば、振幅制限手段
として、比較手段の出力信号を増幅する第２の増幅手段
と、この第２の増幅手段の出力信号に応答して増幅手段
の出力信号の一方の論理の振幅を制限する手段とを備え
るように構成しているため、第２のドライブ素子が電流
を供給すべきときにおいてのみこの振幅を広くし、電流
を供給すべきでないときにはこの振幅を小さくすること
ができ、第２のドライブ素子が供給すべき電流量に応じ
てこのドライブ素子の制御ノードの電圧レベルを調整す
ることができ、必要な量の電流を確実に電源ノード（外
部電源ノード）から内部ノード（または内部電源線）へ
供給することができ、安定に必要な量の電流を第２のド
ライブ素子を介して供給することができ、高速で内部電
圧を安定化させることができる。

【０３３４】請求項１７に係る発明に従えば、内部電源
ノードまたは電源ノードから内部電源線または内部ノー
ドへ電流を供給するドライブ素子の制御ノードの電圧レ
ベルを調整する比較手段は、第１、第２、第３および第
４のトランジスタ素子によりカレントミラー型増幅回路
で構成し、かつ第１、第２、第５および第６のトランジ
スタ素子で第２のカレントミラー型差動増幅器からなる
比較回路を構成するようにしているために、別々に比較
手段を設ける構成よりも装置規模を大幅に低減すること
ができる。また、１つの比較器により２つの信号線をド
ライブする場合よりも、第１および第２の比較器がそれ
ぞれ別々に信号線を駆動するため、この信号線に付随す
る寄生容量を小さくすることができ、応じて第１および
第２の比較器の出力部に要求される電流駆動力を小さく
することができるとともに各信号線を高速で所定の電圧
レベルに駆動することができる。また、第１および第２
の比較器の出力段の構成要素のトランジスタの電流駆動
力を小さくすることができるため、応じてこれらのトラ
ンジスタのサイズを小さくすることができ、装置占有面
積を低減することができる。請求項１８に係る発明にお
いては、ローパスフィルタを介して外部電源電圧を基準
電圧発生手段へ伝達し、この基準電圧がローパスフィル
タを介して与えられた外部電源電圧から所定の電圧レベ
ルの基準電圧を発生しているため、外部電源電圧が内部
回路の動作またはノイズなどにより急激に変化するバウ
ンスが生じても、このノイズ成分（バウンス）を除去し
て安定な外部電源電圧を基準電圧発生部へ供給すること
ができ、安定に一定の電圧レベルの基準電圧を生成する
ことができる。

【０３３５】請求項１９に係る発明においては、基準電
圧発生手段は、電源電圧をローパスフィルタを介して受
けて所定の電圧レベルの基準電圧を生成しているため、
電源電圧が内部回路の動作により急激に変化しても、こ
の変化はローパスフィルタにより吸収され、外部電源電
圧の変化の影響を受けることなく安定に一定の電圧レベ
ルの基準電圧を確実に生成することができる。これによ
り、この基準電圧発生手段からの基準電圧を利用する回
路手段は電源電圧の変動の影響を受けることなく安定に
所望の動作を実行することができる。請求項２０に係る
発明に従えば、ドライブ素子の制御ノードの電圧レベル
を調整する比較手段を、内部電源線に一方端が接続され
る抵抗素子と、この抵抗素子に一定の電流を供給する電
流源と、この抵抗素子の他方端の出力電圧と基準電圧と
を差動的に増幅するカレントミラー型増幅回路とで構成
したため、このカレントミラー型増幅回路を最も感度の
よい領域で動作させることができ、内部電源電圧の変化
に正確かつ高速に追随してドライブ素子の電流供給量を
調整することができ、高速で内部電源電圧を安定化させ
ることができる。請求項２１に係る発明においては、複
数の内部電源線各々に対応して、活性制御信号に応答し
て活性化されて外部電源電圧から内部電源電圧を生成し
て対応の内部電源線上へ生成した内部電源電圧を伝達す
る複数の活性内部降圧手段と、この活性制御信号の活性
／非活性にかかわらず常時活性状態とされて外部電源電
圧から内部電源電圧を生成して複数の内部電源線へ伝達
する常時内部降圧手段とで内部降圧回路を構成したた
め、常時内部降圧手段を複数の内部電源線で共有するこ
とができ、内部降圧回路の占有面積を低減することがで
きる。

【０３３６】請求項２２の半導体装置においては、複数
の内部電源電圧発生回路が時分割態様で活性化されるた
め、半導体装置の動作状況に応じて、最適な駆動力を持
つ内部電源電圧が活性化され、安定に内部電源電圧を発
生することができる。請求項２３に係る発明に従えば、
電源線上の第２の電圧に相当する電圧と基準電圧を比較
する比較手段と、この比較手段の出力を増幅する増幅手
段と、比較手段の出力に応答して、第１の電源ノードか
ら電源線へ電流を供給する第１のドライブ素子と、この
増幅手段の出力に応答して、第１の電源ノードから電源
線へ電流を供給する第２のドライブ素子と、この電源線
上の電圧に相当する電圧を基準電圧を基準として積分す
る積分手段と、この積分手段の出力に従って第２のドラ
イブ素子が供給する電流量をその積分値に逆比例的に調
節するように構成しているため、内部電源線を流れる負
荷電流に応じて第１および第２のドライブ素子が電源線
へ第１の電源ノードから供給する電流量を最適値に設定
することができ、電源電圧のオーバシュートおよびアン
ダシュートの発生を抑制することができ、またこの電源
線上の第２の電源電圧のオーバシュートおよびアンダシ
ュートをバランスさせることができる。

【０３３７】請求項２４の発明に従えば、積分手段を基
準電圧と内部電源電圧を差動増幅する第１および第２の
差動増幅手段と、キャパシタと、この第１および第２の
差動増幅手段の出力に従ってキャパシタを充放電するチ
ャージポンプ回路とで構成することにより、簡易な構成
で正確に電源線上の第２の電源電圧のアンダシュート量
とオーバシュート量との差すなわち第２の電源電圧の基
準電圧を基準とする積分値を容易に検出することができ
る。請求項２５の発明に従えば、調節手段を、積分手段
の出力をアナログ／デジタル変換するＡ／Ｄ変換手段
と、互いに並列に設けられるＡ／Ｄ変換手段の出力に従
ってオン・オフする複数のドライブ素子とで構成し、第
２のドライブ素子をこれら複数のトランジスタ素子それ
ぞれに直列に接続する構成とすることにより、第２のド
ライバ素子の供給電流量を第２の電源電圧のオーバシュ
ート／アンダシュート量の差に応じて容易にデジタル的
に調整することができる。このとき、Ａ／Ｄ変換手段の
動作タイミングを適当に調整することにより、負荷回路
の動作サイクルごとに第２のドライブ素子の供給電流量
を調整するとともに各サイクル時においては第２のドラ
イブ素子の供給電流量を一定とすることができる。

【０３３８】請求項２６の発明に従えば、この調節手段
は、積分手段の出力値に比例して抵抗値が変化する可変
抵抗素子で構成することにより、小占有面積で内部電源
電圧のアンダシュート量およびオーバシュート量に応じ
て精密にアナログ的に第２のドライブ素子の供給電流量
を調整することができる。請求項２７の発明に従えば、
第１の電源電位供給ノードと第２の電源電位供給ノード
との間に直列に接続される第１および第２のドライブ素
子の制御電源電位を第２の電源電位のレベルに従って個
々に制御するので、より精確に第２の電源電位供給ノー
ドへの供給電流量を調整でき、第２の電源電位を安定化
できる。請求項２８に係る発明に従えば、第１および第
２の電源電位供給ノードの間に複数のドライブ素子を並
列に接続し、第２の電源電位に応じてこれら複数のドラ
イブ素子の制御電源電位を個々に調整できるため、第１
の電源電位供給ノードから第２の電源電位供給ノードへ
流れる電流を精細に調整でき、第２の電源電位をより安
定化させることができる。請求項２９に係る発明に従え
ば、キャパシタの一方電極を所定期間充電回路により充
電し、内部ノードの電圧を利用する負荷回路の動作時に
はキャパシタの一方電極を内部ノードに接続するように
構成しているため、負荷回路の消費電流を補償すること
ができ、内部ノードの電圧変動を抑制することができ、
負荷回路を安定に動作させることができる。

【０３３９】請求項３０に係る発明に従えば、内部ノー
ドの電圧を比較回路とドライブ素子で一定電圧レベルに
維持するように構成し、かつ充電回路を用いて所定期間
キャパシタの一方電極を充電し、内部ノード上の電圧を
利用する負荷回路の動作時にはこのキャパシタの一方電
極を内部ノードに接続するように構成しているため、負
荷回路動作時に生じる消費電流は、キャパシタからの充
電電荷により補償され、内部ノードの電圧変動が抑制さ
れ、比較手段およびドライブ素子の応答の遅れを補償す
ることができ、内部ノードの電圧変動を十分小さくする
ことができ、応じて負荷回路を安定に動作させることが
できる。請求項３１に係る発明に従えば、絶縁ゲート型
電界効果トランジスタを構成要素とする負荷回路に対し
この絶縁ゲート型電界効果トランジスタの基板領域を所
定電圧にバイアスし、次いでこの基板領域と負荷回路の
内部ノードとを相互接続するように構成しているため、
負荷回路動作時において生じる消費電流はこの基板領域
からの充電電荷により補償され、内部ノードの電圧変動
を抑制することができ、高速で負荷回路を動作させるこ
とができる。特に基板領域と内部ノードとが相互接続さ
れるとき、その絶縁ゲート型電界効果トランジスタのソ
ース／基板領域が相互接続されることになり基板効果の
影響を排除して高速で絶縁ゲート型電界効果トランジス
タを動作させることができる。このとき、基板領域へ印
加される電圧の絶対値を大きくすることにより、ノード
の電位変化は、そうでない場合よりも大きくなり、応じ
て絶縁ゲート型電界効果トランジスタのゲート−ソース
間電圧が大きくなり、絶縁ゲート型電界効果トランジス
タの電流駆動力が大きくされる（コンダクタンスが大き
くなる）。

【０３４０】請求項３２に係る発明に従えば、動作タイ
ミング信号に応答して基板領域と充電手段とを分離した
後に負荷回路の内部ノードへその基板領域の充電電圧よ
りも絶対値の小さい電圧を与えるように構成しているた
め、負荷回路動作時において、絶縁ゲート型電界効果ト
ランジスタの一方導通端子へ高速で所定電圧レベルへ駆
動することができる。請求項３３に係る発明に従えば、
比較手段と、この比較手段の出力信号に応答して電源ノ
ードから内部ノードへ電流を供給する外部素子と、動作
タイミング信号に応答して導通して内部ノードの電圧を
負荷回路の絶縁ゲート型電界効果トランジスタの一方導
通端子へ与えるスイッチング手段とで構成したため、所
定の電圧レベルの電圧を負荷回路の一方導通端子へ与え
ることができるとともに、負荷回路動作時における比較
手段およびドライブ素子の応答の遅れは、基板領域から
の充電電荷により補償されるため、その応答の遅れは低
減されて安定に所定の電圧レベルの電圧を負荷回路の絶
縁ゲート型電界効果トランジスタの一方導通端子へ供給
することができる。請求項３４に係る発明に従えば、負
荷回路として一列のメモリセルが接続されるビット線対
に対して設けられ、対応のビット線対のビット線電位を
相互増幅するセンスアンプとして利用したため、半導体
装置において数多くのビット線対に対して設けられる差
動増幅回路において生じる大きな消費電流を確実に基板
領域またはキャパシタの充電電荷により補償することが
でき、内部ノード上の電圧の変動を抑制することがで
き、安定にセンス動作を行なう回路を実現することがで
きる。

【０３４１】請求項３５に係る発明に従えば、内部ノー
ド上の電圧を使用する負荷回路に対し、この負荷回路の
動作開始時においてその内部ノードの電圧が負荷回路の
動作完了の電圧よりも絶対値を大きくするように構成し
ているため、負荷回路の動作開始時において高速で動作
させることができるとともに、その電圧が負荷回路の動
作により絶対値が小さくされても、所定の電圧レベルを
維持しており、安定に動作する半導体装置を実現するこ
とができる。請求項３６に係る発明に従えば、動作タイ
ミング信号に応答して活性化される第１の比較器の出力
信号に応答して内部電圧線を第１の基準電圧レベルに保
持する第１のドライブ素子に加えて、この第１の基準電
圧よりも絶対値の大きな第２の基準電圧を内部電圧と比
較する第２の比較回路と、この第２の比較回路の出力信
号に従って内部電圧線を電流を供給する第２のドライブ
素子を設けたため、内部電圧線の電圧レベルが第１の基
準電圧レベルよりも絶対値の大きな電圧レベルに維持さ
れ、負荷回路動作時における内部電圧線の電圧レベルの
低下を抑制することができ、安定に内部電圧を供給する
ことができる。請求項３７に係る発明に従えば、この第
２の比較器を所定期間のみ活性状態としているため、第
２の比較器における消費電流を低減することができる。

【０３４２】請求項３８に係る発明に従えば、内部電圧
線上の電圧と第１の基準電圧とを比較する第３の比較器
と、この比較器の出力信号に従って内部電圧線へ電流を
供給する第３の内部素子とを設けたため、第２の比較器
の電流駆動力を小さくすることができる。請求項３９に
係る発明に従えば、電圧源の供給する電圧と電圧レベル
の異なる第１の電圧を発生して第１の内部電圧線へ伝達
する電圧発生手段と、第２の内部電圧線上の電圧と基準
電圧とを比較する比較手段と、この比較手段の出力信号
に従って第１の内部電圧線と第２の内部電圧線との間に
流れる電流量を調整する電流ドライブ手段と、この第１
または第２の内部電圧線上の電圧レベルを検出しその検
出結果に従って電圧発生手段の電圧発生動作を選択的に
活性化するようにしているため、安定な第１の電圧を用
いて必要とされる電圧を第１の内部電圧線へ与えること
ができ、所定の電圧レベルの第２の内部電圧を安定に供
給することができる。また制御手段により電圧発生手段
の電圧発生動作を選択的に活性化するため、この電圧発
生手段における不必要な電圧発生動作を停止させること
ができ、消費電流を低減することができる。

【０３４３】請求項４０に係る発明に従えば、この第２
の内部電圧線上の電圧からさらに別の電圧レベルの内部
基準電圧を生成しているため、安定な第２の内部電圧を
用いて内部基準電圧を生成することができる。請求項４
１に係る発明に従えば、電圧発生手段に含まれるリング
発振器の発振周波数を、制御手段の出力信号に従ってリ
ング発振器の発振周波数をアナログ的に調整しているた
め、この第１または第２の内部電圧線上の電圧レベルに
従ってチャージポンプ動作における電荷供給力を調整し
ているため、安定に第１または第２の内部電圧レベルに
応じた電荷供給を実現することができる。請求項４２に
係る発明に従えば、第１または第２の内部電圧線上の電
圧の低下に従ってリング発振器の発振周波数を高くしか
つ内部電圧伝達線上の電圧の上昇時に発振周波数を低く
しているため、内部電圧低下時においてチャージポンプ
回路の電荷供給力を高くし、不必要なときにはこのチャ
ージポンプ動作における電荷供給量を小さくすることが
でき、発生されるべき内部電圧に応じてチャージポンプ
の電荷供給力を調整することができ、安定な内部電圧を
発生することができる。

【０３４４】請求項４３に係る発明に従えば、リング発
振器の発振周波数の制御手段として、一定電流を供給す
る定電流回路と、第２の電圧線上の電圧に従って供給電
流量が変化する可変電流源と、この定電流回路および可
変電流源の供給する電流を合成する電流合成手段と、こ
の合成手段の出力電流に対応する電流をリング発振器を
構成する奇数段のインバータへ動作電流として供給する
手段とを設けているため、内部電圧レベルの情報を電流
情報に変換し、正確にリング発振器の動作電流を調整し
てこの発振周波数を調節することができる。請求項４４
に係る発明に従えば、リング発振器の動作周波数を調整
する制御手段は、第１または第２の内部電圧線上の電圧
レベルに従ってこの奇数段のインバータへ与えられる動
作電流を調整する調整手段とを設けているため、正確に
第１または第２の内部電圧線上の電圧レベルに従ってイ
ンバータの動作電流を調整することができ、応じてリン
グ発振器の発振周波数を調節することができる。請求項
４５に係る発明に従えば、電圧発生手段において、チャ
ージポンプ動作を行なう容量手段と、この容量手段によ
り生成された電荷を出力ノードへ伝達するための第１お
よび第２の出力素子と、レベル検出手段の出力信号に従
って第２の出力素子を容量手段と出力ノードとの間に接
続するように構成しているため、第１または第２の内部
電圧の電圧レベルが低い場合には、この出力素子のコン
ダクタンスが大きくされ、高速で電荷を供給することが
でき、また第１または第２の内部電圧の電圧レベルの高
いときには、この出力素子の等価的なコンダクタンスが
小さくされ、電荷供給力が小さくされ、応じて発生され
るべき内部電圧の電圧レベルに応じた電荷供給量を調整
することができ、安定な内部電圧を発生することができ
る。

【０３４５】請求項４６に係る発明に従えば、電圧発生
手段を構成するチャージポンプ回路において、出力ノー
ドと出力素子との間に、比較手段の出力信号に従ってそ
の出力素子の電荷供給力を調整するように構成したた
め、発生するべき内部電圧の電圧レベルに応じてこの電
圧発生手段からの電荷供給量を調整することができ、安
定に内部電圧を発生することができる。請求項４７に係
る発明に従えば、内部電圧線上の電圧と基準電圧とを比
較する比較手段と、この比較手段の出力信号に従って電
圧源ノードと内部電圧線との間に流れる電流量を調整す
る第１および第２のドライブ素子と、動作モード指定信
号に従ってこの第１のドライブ素子を介しての電圧源ノ
ードと内部電圧線との間の電流経路を遮断する遮断素子
とを設けたため、この動作モードに応じて電圧源ノード
から内部電圧線へ供給される電流量を調整することがで
きて動作モードに応じた内部電圧変動に対応することが
でき、いずれの動作モードに対しても安定に内部電圧を
供給することができる。請求項４８に係る発明に従え
ば、内部電圧線と、この内部電圧線上の電圧と基準電圧
とを比較する比較手段と、この比較手段の出力に従って
コンダクタンスが変化する第１の可変コンダクタンス素
子と、動作モード指定信号に従ってコンダクタンスが変
化する第２の可変コンダクタンス素子とを設け、これら
第１および第２の可変コンダクタンス素子を電圧源ノー
ドと内部電圧線との間に直列に接続したため、動作モー
ドに応じて第１および第２の可変コンダクタンス素子を
介して電圧源ノードと内部電圧線との間を流れる電流量
を調整することができ、動作モードごとに異なる内部電
圧の変動特性に対し最適な電流供給能力を実現すること
ができ、安定な内部電圧を供給することができる。請求
項４９に係る発明に従えば、内部電圧線上の電圧と基準
電圧とを比較する比較手段とこの比較器の出力信号に従
って電圧源ノードと内部電圧線との間に流れる電流を調
整するドライブ素子と、この比較手段の応答速度を変更
する変更手段とを設けたため、内部電圧線上の電圧の変
化特性に応じた応答特性を比較手段に与えることがで
き、半導体装置の使用用途に応じた最適な応答特性を備
える内部電圧発生回路を実現することができる。

【０３４６】請求項５０に係る発明に従えば、この変更
手段は、動作モード指定信号に従って比較手段を流れる
動作電流量を変更するため、必要とされる応答特性を正
確に比較手段において実現することができる。請求項５
１に係る発明に従えば、変更手段として、特定のパッド
の電位に従って比較手段を流れる動作電流を決定するよ
うに構成しているため、半導体装置の使用用途に応じて
最適な応答特性を比較手段に容易に実現することができ
る。また同一の回路構成で複数種類の応答特性を備える
内部電圧発生回路を実現することができる。請求項５２
に係る発明に従えば、この変更手段として、複数の電流
供給素子と、これら複数の並列の電流供給素子とをそれ
ぞれと直列に設けられるリンク素子とで構成したため、
比較手段における電流経路を流れる電流量を所望の値に
容易に実現することができ、応じてこの比較手段の応答
特性を所望の状態に容易に設定することができる。請求
項５３に係る発明に従えば、外部から周期的に与えられ
るクロック信号の周波数を検出し、この検出された周波
数に従って電流供給量が変化する可変電流供給手段から
の電流に従って基準電圧を発生し、この基準電圧と内部
電圧線上の電位レベルを調整するように構成しているた
め、半導体装置の動作速度を決定するクロック信号に応
じて内部電圧レベルを調整することができ、高速動作時
において内部電圧が急激に低下するのを抑制することが
でき、応じて安定に内部電圧を供給することができる。

【０３４７】請求項５４に係る発明に従えば、半導体装
置の動作速度を決定するクロック信号の周波数に従って
複数の互いに電圧レベルの異なる基準電圧のうちの１つ
の基準電圧を選択し、この選択された基準電圧と内部電
圧線との電圧とを比較し、その比較結果に従って電圧源
ノードとが内部電圧線との間に流れる電流量を調整して
いるため、半導体装置の動作速度に応じて内部電圧線上
の電圧レベルを調整することができ、動作速度に応じた
最適な電圧レベルに内部電圧の電圧レベルを決定するこ
とができ、安定に内部回路を動作させることができる。
請求項５５に係る発明に従えば、内部電圧線上の電圧レ
ベルを決定する基準電圧と内部電圧線上の電圧レベルと
を比較し、その比較結果に従って基準電圧レベルを調整
しているため、内部電圧変動時において基準電圧レベル
を調整することにより、比較手段およびドライブ素子を
介して高速で内部電圧レベルを所定電位レベルへ復帰さ
せることができ、安定に内部電圧を供給することができ
る。請求項５６に係る発明に従えば、この基準電圧制御
手段として、基準電圧と内部電圧線上の電圧とを比較す
る第１および第２の比較回路と、これら第１および第２
の比較回路の出力信号に従って基準電圧伝達線の充放電
を行なう第１および第２のドライブ素子とで構成したた
め、簡易な回路構成で確実に基準電圧レベルを内部電圧
レベルに応じて調整することのできる電圧制御手段を実
現することができ、高速で内部電圧を所定電圧レベルに
復帰させることができる。

【０３４８】請求項５７に係る発明に従えば、複数の基
準電圧のうち基準電圧指定信号に従って１つの基準電圧
を選択し、この選択された基準電圧と内部電圧線上との
電圧を比較し、この比較結果に従って電圧源ノードと内
部電圧線との間の電流量を調整しているため、半導体装
置の動作モードまたは使用用途に応じて基準電圧を設定
することにより、動作モードまたは使用用途に応じた最
適な電圧レベルの内部電圧を供給することができ、高速
動作時における内部電圧の急激を変化を抑制することが
でき、安定に内部電圧を供給することが可能となる。請
求項５８に係る発明に従えば、複数の基準電圧のうち１
つの基準電圧をヒューズプログラム回路で選択し、この
選択された基準電圧と内部電圧線上の電圧とを比較し、
その比較結果に従って電圧源ノードから内部電圧線との
間を流れる電流量を調整しているため、半導体装置の使
用用途に応じた最適な電圧レベルの基準電圧を選択し、
応じて内部電圧線上の電圧レベルを設定することがで
き、使用用途に応じたレベルの内部電圧を供給すること
ができる。これにより、高速動作用途に用いられる場
合、内部電圧レベルを高い電圧レベルに設定すれば、内
部回路を高速動作させることができ、また高速動作時に
おける内部電圧の所定電圧レベル以下に低下するのを抑
制することができ、安定に内部電圧を供給することがで
きる。

【０３４９】請求項５９に係る発明に従えば、動作状況
を示すパラメータに従って基準電圧の電圧レベルを調整
し、このレベル調整された基準電圧と内部電圧線上の電
圧とを比較し、この比較結果に従って電圧源ノードと内
部電圧線上を流れる電流量を調整しているため、動作状
況に応じた内部電圧を実現することができ、応じて安定
に内部電圧を供給することができる。請求項６０に係る
発明に従えば、複数の負荷回路それぞれに対応して基準
電圧に従って内部電圧を生成して対応の負荷回路へ利用
のために与える複数の電圧素子を設けたため、各負荷回
路と電圧発生装置との間の配線長さを短くすることがで
き、応じて必要とされる内部電圧の配線抵抗による内部
電圧降下を抑制することができ、所定電圧レベルの内部
電圧を負荷回路それぞれに安定に供給することができ
る。また基準電圧発生回路は電圧発生素子それぞれを使
用するだけであり、負荷回路を駆動する必要はなく、そ
の負荷が軽減され、回路規模が低減される。請求項６１
に係る発明に従えば、請求項６０における第１の基準電
圧よりも高い第２の基準電圧を発生する基準電圧発生手
段と、この第２の基準電圧に従って内部電圧を発生する
複数の第２の電圧発生素子と、この複数の第２の電圧発
生素子と内部電圧伝達線との間に配置され、動作タイミ
ング信号に応答して導通する複数の制御素子をさらに設
けたため、負荷回路動作時において内部電圧線上の電圧
レベルの絶対値を大きくすることができ、負荷回路動作
時における内部電圧の電位変動を抑制することができ、
安定に内部電圧を各負荷回路に供給することができる。

【０３５０】請求項６２に係る発明に従えば、請求項６
０の装置において、複数の電圧発生素子の各々を電圧源
ノードに結合される一方活性領域と、対応の負荷回路上
にわたって配設される内部電圧伝達線に結合される他方
活性領域と、基準電圧を受ける基準電圧伝達線で構成さ
れる制御電圧を有する絶縁ゲート型電界効果トランジス
タで構成し、この絶縁ゲート型電界効果トランジスタの
チャネル幅を内部電圧伝達線の幅と実質的に同程度と
し、負荷回路の構成要素の絶縁ゲート型電界効果トラン
ジスタのチャネル幅よりも大きくしたため、大きな電流
供給力をこの電圧発生素子に与えることができ、対応の
負荷回路へ安定に一定電圧レベルの内部電圧を大きな電
流駆動力により供給することができる。請求項６３に係
る発明に従えば、請求項６０の電圧発生素子の各々は、
対応の負荷回路形成領域に平行に配設される電圧伝達線
と、この電圧伝達線と平行に対応の負荷回路上にわたっ
て配設される内部電圧伝達線と、電圧伝達線および内部
電圧伝達線の間に平行に配置される基準電圧を伝達する
基準電圧伝達線と、電圧伝達配線下にこの電圧伝達配線
延在方向に沿って延在して形成されてかつこの電圧伝達
線に結合される一方活性領域と、内部電圧伝達配線下に
内部電圧伝達配線延在方向に沿って延在して形成され
て、この内部電圧伝達配線に結合される他方活性領域
と、基準電圧を受けるゲート電極を有するＭＯＳトラン
ジスタとで構成したため、十分チャネル幅の大きい絶縁
ゲート型電界効果トランジスタを実現することができ、
大きな電流供給力をもって安定に内部電圧伝達線上に所
定の電圧レベルの内部電圧を供給することができる。

【０３５１】請求項６４に係る発明に従えば、請求項６
０の電圧発生素子は、対応の負荷回路上にわたって配線
される電圧を伝達する電圧配線と、この電圧配線下に電
圧配線と平行に所定の幅をもって形成される互いに離れ
て形成される一方および他方活性領域とこの一方および
他方活性領域の間に電源電圧配線下に形成される、基準
電圧を受けるゲート電極層とを有する絶縁ゲート型電界
効果トランジスタと、この他方活性領域に結合され、対
応の負荷回路のトランジスタ素子へ内部電圧を伝達する
電源電圧配線より下の層に形成される内部電圧配線とで
構成したため、大きなチャネル幅を有する絶縁ゲート型
電界効果トランジスタを容易に実現することができ、対
応の負荷回路へ大きな電流供給力をもって安定に内部電
圧を発生することができる。また、内部電圧配線は電圧
配線下の層で形成されるため、負荷回路上にわたって内
部電圧伝達線を配設する必要がなく、配線レイアウトが
容易となる。請求項６５に係る発明に従えば、内部電圧
を、フレームリードと別に設けられる外部端子に接続さ
れないダミーリードを用いて伝達し、半導体装置内のこ
の内部電圧を利用する負荷回路へダミーリードからの電
圧を伝達するように構成しているため、低抵抗かつ線幅
の広いダミーリードを用いて内部電圧を伝達することが
でき、半導体装置の負荷回路へ安定に内部電圧を伝達す
ることができる。

【０３５２】請求項６６に係る半導体装置においては、
所定の電圧がこのダミーリードを介して伝達されるた
め、安定に所定の電圧を所定の負荷回路へ伝達すること
ができる。請求項６７に係る半導体装置においては、ダ
ミーリードはフレームリードと異なる層に配置されるた
め、ダミーリードの配置位置をフレームリードの影響を
受けることなく決定することができ、配線自由度が増加
する。これにより、半導体装置の任意の位置の負荷回路
へ安定に内部電圧を供給することができる。請求項６８
に係る半導体装置においては、ダミーリードが少なくと
も１つのループを有する形状を備えており、半導体装置
上の任意の部分の負荷回路へ安定に内部電圧を伝達する
ことができる。また、複数のループを形成する形状とす
れば、各ループにおいて反対方向にノイズにより誘起電
流が生じ、このノイズにより誘起される電流が相殺さ
れ、ノイズの影響をキャンセルして安定に内部電圧を伝
達することができる。請求項６９に係る発明に従えば、
フレームリードとダミーリードとが互いに交差する方向
に延在する部分を有しており、ダミーリードから半導体
装置の負荷回路へフレームリードの形状を影響を受ける
ことなく容易に接続を形成することができる。

【０３５３】請求項７０に係る発明に従えば、このフレ
ームリードとダミーリードとが平面図的に見てメッシュ
形状を形成する形状を有しており、フレームリードおよ
びダミーリード両者いずれにおいても、半導体装置の任
意の内部回路へ必要とされる電圧を供給することができ
る。請求項７１に係る発明に従えば、複数のサブ内部電
圧線を分離手段を介してメイン内部電圧線に接続するよ
うに構成しているため、サブ内部電圧線において不良発
生時においてこの分離手段により不良のサブ内部電圧線
をメイン内部電圧線から分離することにより、残りのサ
ブ内部電圧線へ安定に内部電圧を伝達することができ
る。請求項７２に係る発明に従えば、請求項７１の分離
手段をリンク素子で構成したため、容易に不良サブ内部
電圧線とメイン内部電圧線とを分離することができる。
請求項７３に係る発明に従えば、請求項７１の分離手段
は、スイッチング素子と、溶断可能なリンク素子を含む
プログラム可能な信号発生手段とで構成したため、正確
に、サブ内部電圧線とメイン内部電圧線におけるヒュー
ズ遮断時における短絡などを生じさせることなく確実に
不良サブ内部電圧線をメイン内部電圧線から分離するこ
とができる。

【０３５４】請求項７４に係る発明に従えば、請求項７
１の内部電圧発生手段として、外部電源電圧を構成する
内部降圧回路で構成しているため、安定に内部降圧電圧
をサブ内部電圧線上へ伝達することができ、かつ不良サ
ブ内部電圧線を分離することにより、この内部降圧回路
における消費電流を低減することができる。請求項７５
に係る発明に従えば、駆動電圧発生手段からの駆動電圧
を対応のワード線上へ伝達する複数のワードドライバに
対し、このワードドライバの駆動電圧印加ノードと駆動
電圧発生手段とを分離するための切り離し手段とを設け
たため、ワードドライバ不良時において駆動電圧印加ノ
ードにおけるリード電流が生じてもこの切り離し手段に
より駆動電圧発生手段から不良ワードドライバを切り離
すことにより、駆動電圧発生手段の消費電流を低減する
ことができるとともに、正常ワードドライバに対し安定
に駆動電圧を供給することができる。請求項７６に係る
発明に従えば、請求項７５の半導体装置において、複数
のワードドライバグループに対応して配置され、対応の
グループのワードドライバの負電圧印加ノードへ伝達す
るスイッチング素子を設けたため、確実に不良ワードド
ライバグループを駆動電圧発生手段から切り離すことが
できる。

【０３５５】請求項７７に係る発明に従えば、請求項７
５の半導体装置において、切り離し手段は、各ワードド
ライバそれぞれに対応して設けられるリンク素子で構成
したため、不良ワードドライバのみを駆動電圧発生手段
から切り離すことができる。請求項７８に係る発明に従
えば、請求項７５の半導体装置において、ワードドライ
バグループそれぞれに対応してスイッチング素子を設
け、このスイッチング素子の導通／非導通をリンク素子
を含むプログラム回路で決定するように構成しているた
め、確実に不良ワードドライバを含むワードドライバを
駆動電圧発生手段から分離することができる。また不良
ワードドライバグループのスイッチング素子と逆の対応
でスイッチング素子を導通／非導通とすることにより、
不良ワードドライバグループを冗長ワードドライバグル
ープで容易に置換することができるとともに、冗長ワー
ドドライバグループ未使用時における駆動電圧使用が停
止され、駆動電圧の消費電流が低減される。請求項７９
に係る発明に従えば、各々が所定の機能を実現する複数
の内部回路と、これら複数の内部回路それぞれに対応し
て設けられる内部電圧伝達線へ対応の内部回路から切り
離す分離素子と、内部回路と同一の機能を実現する冗長
内部回路と、この冗長内部回路と内部電圧伝達線とを接
続するための接続手段とを設けたため、不良内部回路を
内部電圧伝達線から分離することにより、電圧発生部か
ら不良内部回路へ電流の流れが生じるのを防止すること
ができ、内部電圧発生部の消費電流を低減することがで
きる。

【０３５６】請求項８０に係る発明に従えば、動作タイ
ミング信号に応答して活性化され、この内部電圧線上の
電圧と基準電圧とを比較する比較器と、この比較器の出
力信号に従って電圧源ノードと内部電圧線上の電流の流
れを調整する第１のドライブ素子と、基準電圧に従って
電圧源ノードから内部電圧線との間の電流の流れを生じ
させる第２のドライブ素子とを設けたため、第２のドラ
イブ素子は基準電圧に従って内部電圧線を基準電圧レベ
ルに駆動することができ、比較器の数を低減することが
でき、低消費電流の内部電圧発生回路を実現することが
できる。請求項８１に係る発明に従えば、動作タイミン
グ信号に応答して活性化され、内部電圧線上の電圧と第
１の基準電圧とを比較する比較器と、この比較器の出力
信号に従って電圧源ノードから内部電圧線へ電流の流れ
を生じさせる第１のドライブ素子と、この第１の基準電
圧よりも絶対値の大きな第２の基準電圧に従って電圧源
ノードと内部電圧線との間の電流の流れを生じさせる第
２のドライブ素子とを設けたため、負荷回路の動作前に
おいて内部電圧線は第２の信号レベルに設定され、負荷
回路動作時における内部電圧線上の電圧レベル変動を簡
易な回路構成で抑制することができる。

【０３５７】請求項８２の発明については、比較手段を
選択的に駆動しているため、低消費電流で必要時にのみ
内部電圧レベルを調整することができ、安定に内部電圧
を供給できる。請求項８３に係る半導体装置において
は、動作モードに応じて動作状態とされる比較回路の数
を変更し、動作モードに応じて要求される高速応答性お
よび低消費電力性を実現することができる。

【図面の簡単な説明】

【図１】 この発明の第１の実施例である内部電源電圧
発生回路の構成を概略的に示す図である。

【図２】 この発明の第１の実施例である内部電源電圧
発生回路の動作を説明するための図である。

【図３】 図２に示す構成の動作を示す信号波形図であ
る。

【図４】 図１および図２に示す構成の負荷回路動作時
における動作を説明するための波形図である。

【図５】 図１に示す構成における抵抗素子と比較回路
の出力段の抵抗との対応関係を説明するための図であ
る。

【図６】 図５に示す構成の利点を説明するための図で
ある。

【図７】 この発明の第１の実施例である内部電源電圧
発生回路の第１の具体的構成を示す図である。

【図８】 この発明の第１の実施例である内部電源電圧
発生回路の第２の具体的構成を示す図である。

【図９】 この発明の第１の実施例である内部電源電圧
発生回路の第３の具体的構成を示す図である。

【図１０】 この発明の第１の実施例である内部電源電
圧発生回路の第４の具体的構成を示す図である。

【図１１】 この発明の第１の実施例である内部電源電
圧発生回路の第５の具体的構成を示す図である。

【図１２】 図１１に示す構成の動作を説明するための
図である。

【図１３】 この発明の第１の実施例である内部電源電
圧発生回路の第１の変更例を示す図である。

【図１４】 図１３に示す構成の動作を説明するための
波形図である。

【図１５】 この発明の第１の実施例である内部電源電
圧発生回路の第２の変更例を示す図である。

【図１６】 この発明の第２の実施例である内部電源電
圧発生回路の構成を示す図である。

【図１７】 図１６に示す回路の動作を説明するための
信号波形図である。

【図１８】 この発明の第２の実施例である内部電源電
圧発生回路の第１の具体的構成を示す図である。

【図１９】 この発明の第２の実施例である内部電源電
圧発生回路の第２の具体的構成を示す図である。

【図２０】 この発明の第２の実施例である内部電源電
圧発生回路の第３の具体的構成を示す図である。

【図２１】 図２０に示す構成の動作を示す信号波形図
である。

【図２２】 この発明の第２の実施例である内部電源電
圧発生回路の第４の具体的構成を示す図である。

【図２３】 図２２に示す動作を説明するための信号波
形図である。

【図２４】 図２２に示す回路の適用例を説明するため
の図である。

【図２５】 この発明の第３の実施例である内部電源電
圧発生回路の概念的構成を示す図である。

【図２６】 図２５に示す回路の動作を示す信号波形図
である。

【図２７】 図２５に示す構成の負荷回路の具体例を示
す図である。

【図２８】 図２７に示す回路構成の動作を示す信号波
形図である。

【図２９】 この発明の第３の実施例である内部電源電
圧発生回路の第１の具体的構成を示す図である。

【図３０】 この発明の第３の実施例である内部電源電
圧発生回路の第２の具体的構成を示す図である。

【図３１】 この発明の第３の実施例である内部電源電
圧発生回路の第３の具体的構成を示す図である。

【図３２】 図３１に示す充電部の具体的構成を示す図
である。

【図３３】 この発明の第３の実施例である内部電源電
圧発生回路の第４の具体的構成を示す図である。

【図３４】 この発明の第３の実施例である内部電源電
圧発生回路の第５の具体的構成を示す図である。

【図３５】 この発明の第４の実施例である半導体装置
の要部の構成を示す図である。

【図３６】 図３５に示す半導体装置の動作を示す信号
波形図である。

【図３７】 この発明の第４の実施例の第１の変更例の
構成を示す図である。

【図３８】 図３７に示す半導体装置の動作を示す信号
波形図である。

【図３９】 この発明の第５の実施例の構成を示す図で
ある。

【図４０】 図３９に示す半導体装置の動作を示す信号
波形図である。

【図４１】 （ａ）はこの発明の第５の実施例の第１の
変更例の構成を示し、（ｂ）は（ａ）に示す装置の動作
を示す信号波形図である。

【図４２】 この発明の第５の実施例の第２の変更例の
構成および動作を示す図である。

【図４３】 この発明の第６の実施例の半導体装置の構
成および動作を示す図である。

【図４４】 この発明の第７の実施例の半導体装置の要
部の構成を示す図である。

【図４５】 図４４に示す半導体装置の動作を示す信号
波形図である。

【図４６】 この発明の第７の実施例の第１の変更例の
構成を示す図である。

【図４７】 図４６に示す半導体装置の動作を示す信号
波形図である。

【図４８】 この発明の第７の実施例の第２の変更例の
構成を示す図である。

【図４９】 この発明の第８の実施例である内部電源電
圧発生回路の構成を示す図である。

【図５０】 図４９に示す回路の動作を示す信号波形図
である。

【図５１】 この発明の第８の実施例である内部電源電
圧発生回路の第１の変更例の構成を示す図である。

【図５２】 図５１に示す回路の動作を示す信号波形図
である。

【図５３】 この発明の第８の実施例である内部電源電
圧発生回路の第２の変更例の構成を示す図である。

【図５４】 図５３に示す回路構成の動作を示す信号波
形図である。

【図５５】 この発明の第９の実施例である内部電源電
圧発生回路の概略構成を示す図である。

【図５６】 図５５に示す回路構成の動作を示す信号波
形図である。

【図５７】 この発明の第９の実施例である内部電源電
圧発生回路の第１の具体的構成を示す図である。

【図５８】 この発明の第９の実施例である内部電源電
圧発生回路の第２の具体的構成を示す図である。

【図５９】 この発明の第９の実施例である内部電源電
圧発生回路の第３の具体的構成を示す図である。

【図６０】 この発明の第１０の実施例である内部電源
電圧発生回路の全体の構成を概略的に示す図である。

【図６１】 図６０に示す内部電源電圧発生回路の第１
の具体的構成を示す図である。

【図６２】 図６１に示す内部電源電圧発生回路の動作
を示す信号波形図である。

【図６３】 図６１に示す第１および第２の差動増幅回
路の具体的構成を示す図である。

【図６４】 図６１に示す内部電源電圧発生回路の第２
の具体的構成を示す図である。

【図６５】 この発明の第１１の実施例である半導体記
憶装置の全体の構成を示す図である。

【図６６】 図６５に示す周辺用内部降圧回路の概略構
成を示すブロック図である。

【図６７】 図６５に示す基準電圧発生部の動作を説明
するための図である。

【図６８】 図６５に示す基準電圧発生部の具体的構成
を示す図である。

【図６９】 図６５に示す内部電圧発生部の具体的構成
を示す図である。

【図７０】 図６５に示すアレイ用内部降圧発生回路の
構成を示すブロック図である。

【図７１】 図７０に示す内部電圧発生部の第１の変更
例を示す図である。

【図７２】 図７０に示す内部電圧発生部の第２の変更
例を示す図である。

【図７３】 この発明の第１２の実施例である半導体装
置の要部の構成を示す図である。

【図７４】 図７３に示す半導体装置の動作を示す信号
波形図である。

【図７５】 この発明の第１３の実施例である半導体装
置の要部の構成を概略的に示す図である。

【図７６】 図７５に示す半導体装置の動作を示す信号
波形図である。

【図７７】 図７５に示す半導体装置の動作の変更例を
示す図である。

【図７８】 この発明の第１３の実施例の変更例を示す
図である。

【図７９】 図７８に示す動作タイミング信号を発生す
るための回路構成を概略的に示す図である。

【図８０】 この発明の第１４の実施例である半導体装
置の構成を示す図である。

【図８１】 この発明の第１４の実施例の変更例を示す
図である。

【図８２】 この発明の第１５の実施例である半導体装
置の要部の構成を示す図である。

【図８３】 図８０に示す動作タイミング信号を発生す
るための構成を示す図である。

【図８４】 図８０に示す動作タイミング信号を発生す
るための他の構成を示す図である。

【図８５】 この発明の第１６の実施例である半導体装
置の要部の構成を示す図である。

【図８６】 図８５に示す動作モード指定信号を発生す
るための構成を示す図である。

【図８７】 この発明の第１７の実施例である半導体装
置の要部の構成を示す図である。

【図８８】 この発明の第１９の実施例である半導体装
置の要部の構成を示す図である。

【図８９】 図８８に示す選択信号発生回路の構成を概
略的に示す図である。

【図９０】 図８８に示す選択信号発生回路の他の構成
を示す図である。

【図９１】 この発明の第１８の実施例である半導体装
置の要部の構成を示す図である。

【図９２】 図９１に示す動作モード指定信号を発生す
る構成を示す図である。

【図９３】 この発明の第１８の実施例の第１の変更例
の構成を示す図である。

【図９４】 この発明の第１８の実施例の第２の変更例
の構成を示す図である。

【図９５】 この発明の第１９の実施例である半導体装
置の構成を概略的に示す図である。

【図９６】 図９５に示す周波数検出器および選択情報
発生器の構成を概略的に示す図である。

【図９７】 図９５に示す選択情報発生器の他の構成を
示す図である。

【図９８】 この発明の第１９の実施例の変更例の構成
を示す図である。

【図９９】 この発明の第２０の実施例である半導体装
置の要部の構成を概略的に示す図である。

【図１００】 図９９に示す半導体装置の動作を示す信
号波形図である。

【図１０１】 図９９に示す昇圧電圧発生回路およびレ
ベル検出器の構成を概略的に示す図である。

【図１０２】 図９９に示す昇圧電圧発生回路の他の構
成を示す図である。

【図１０３】 図９９に示す昇圧電圧発生回路の第２の
変更例の構成を示す図である。

【図１０４】 図９９に示す昇圧電圧発生回路の第３の
変更例の構成を示す図である。

【図１０５】 図９９に示す昇圧電圧発生回路の第４の
変更例の構成を示す図である。

【図１０６】 図９９に示すリングオシレータの構成を
示す図である。

【図１０７】 この発明の第２０の実施例の第１の変更
例の構成を示す図である。

【図１０８】 図１０７に示す構成の変更例を示す図で
ある。

【図１０９】 図１０８の負電流制御部の構成を示す図
である。

【図１１０】 図１０９に示す回路の動作を示す図であ
る。

【図１１１】 この発明の第２３の実施例である半導体
装置の構成を概略的に示す図である。

【図１１２】 この発明の第２３の実施例の変更例の構
成を示す図である。

【図１１３】 この発明の第２４の実施例の半導体装置
の構成を概略的に示す図である。

【図１１４】 この発明の第２５の実施例の半導体装置
の要部の構成を示す図である。

【図１１５】 図１１４に示す線Ａ−Ａに沿った断面構
造を概略的に示す図である。

【図１１６】 この発明の第２５の実施例の第１の変更
例を示す図である。

【図１１７】 この発明の第２５の実施例の第２の変更
例を示す図である。

【図１１８】 この発明の第２６の実施例の半導体装置
の構成を概略的に示す図である。

【図１１９】 図１１８に示すダミーリードの配置を説
明するための図である。

【図１２０】 図１１８に示すダミーリードと内部回路
との接続を示す図である。

【図１２１】 図１１８に示すダミーリードと内部回路
との接続の他の構成を示す図である。

【図１２２】 この発明の第２６の実施例の変更例を示
す図である。

【図１２３】 この発明の第２７の実施例の半導体装置
の構成を概略的に示す図である。

【図１２４】 図１２３におけるダミーリードおよびフ
レームリードの垂直方向の位置関係を示す図である。

【図１２５】 この発明の第２６の実施例の変更例の構
成を示す図である。

【図１２６】 この発明の第２８の実施例の半導体装置
の要部の構成を示す図である。

【図１２７】 この発明の第２８の実施例の第１の変更
例の構成を示す図である。

【図１２８】 この発明の第２８の実施例の第２の変更
例の構成を示す図である。

【図１２９】 この発明の第２９の実施例である半導体
装置の要部の構成を示す図である。

【図１３０】 この発明の第２９の実施例の半導体装置
の変更例の構成を示す図である。

【図１３１】 この発明の第２９の実施例の冗長部の構
成を示す図である。

【図１３２】 この発明の第３０の実施例の半導体装置
の構成を概略的に示す図である。

【図１３３】 従来の内部降圧回路の構成を示す図であ
る。

【図１３４】 図１３３に示す回路の動作を概略的に説
明するための図である。

【図１３５】 図１３３に示す従来の内部降圧回路の問
題点を説明するための信号波形図である。

【符号の説明】

１ 外部電源ノード、１ａ，１ｂ 外部電源パッド、
２，２ａ〜２ｃ ドライブトランジスタ、３，３ａ〜３
ｃ 比較回路、４ 基準電圧発生回路、５ 内部電源
線、７，７ａ〜７ｄ 負荷回路、Ｚ１，Ｚ２ 抵抗素
子、Ｎ１〜Ｎ９２ ｎチャネルＭＯＳトランジスタ、Ｐ
１〜Ｐ９４ ｐチャネルＭＯＳトランジスタ、１０ 電
圧降下手段、Ｃ１，Ｃ２ 容量、Ｒ５ 抵抗素子、２０
充電回路、Ｃ１０ タンク容量、２７ スイッチング
素子、２５ 充電部、２７ スイッチング素子、４０
ドライブ用ｎチャネルＭＯＳトランジスタ、４１ 比較
回路、４２ スイッチング用ｎチャネルＭＯＳトランジ
スタ、４５ 電源投入検出回路、４６ ｐチャネルＭＯ
Ｓトランジスタ、４７ ｎチャネルＭＯＳトランジス
タ、４８ ｐチャネルＭＯＳトランジスタ、５０ 増幅
回路、５１ 振幅制限回路、５２，５３ ＣＭＯＳイン
バータ、６０ ｐチャネルＭＯＳトランジスタ、７０増
幅回路、７２，７４，７６ カレントミラー型差動増幅
回路、１１０ａ，１１０ｂ アレイ用内部降圧回路、１
１２ 周辺用内部降圧回路、１２０ 基準電圧発生部、
１２１ 電流源用基準電圧発生回路、１２２ ノーマル
用基準電圧発生回路、１２３ スタートアップ回路、１
２４ バーンイン用基準電圧発生回路、１２５ 振幅制
限信号発生回路、１２６ 基準電圧発生回路、１２７
定電流発生回路、１３０ 内部電圧発生部、１３２ 活
性内部降圧回路、１３４ 活性分圧回路、１３６ 常時
内部降圧回路、１３８ 常時分圧回路、１４０ ローパ
スフィルタ、２２０ 基準電圧発生部、２２１ 電流源
用基準電圧発生回路、２２２ ノーマル用基準電圧発生
回路、２２３ スタートアップ回路、２２４ バーンイ
ン用基準電圧発生回路、２２５振幅制限信号発生回路、
２２６ 基準電圧発生回路、２２７ 定電流発生回路、
２３０ 内部電圧発生部、２３２ 活性内部降圧回路、
２３４ 活性内部降圧回路、２３６ 常時内部降圧回
路、２３８ 常時内部降圧回路、２３５ａ，２３５ｂ
内部電源線、２４０ ローパスフィルタ、２４２，２４
４ 活性内部降圧回路、２４５ａ，２４５ｂ 内部電源
線、２４７ 常時内部降圧回路、２５０ａ，２５０ｂ
スイッチング素子、３００ 積分部、３０２ 第１の差
動増幅回路、３０４ 第２の差動増幅回路、３０５ チ
ャージポンプ回路、３０６ ｐチャネルＭＯＳトランジ
スタ、３０８ ｎチャネルＭＯＳトランジスタ、３０９
ループフィルタ、３１０ 調節部、３１２ Ａ／Ｄコ
ンバータ、ＰＢａ〜ＰＢｄ ｐチャネルＭＯＳトランジ
スタ、６０ａ〜６０ｄ 第２のドライブ素子を構成する
ｐチャネルＭＯＳトランジスタ、３１５ ｐチャネルＭ
ＯＳトランジスタ、４００ 充電回路、４１０ キャパ
シタ、４２０ アクティブリストア回路、４３０センス
アンプ、４４０ ビット線イコライズ回路、４５０ イ
コライズ／プリチャージ回路、ＰＱ１〜ＰＱ４ ｐチャ
ネルＭＯＳトランジスタ、ＮＱ１〜ＮＱ８ ｎチャネル
ＭＯＳトランジスタ、ＳＷａ〜ＳＷｎ スイッチング素
子、５００ 基準電圧発生器、５１０ 周波数検出器、
５２０ 選択情報発生器、６００第１の高電圧線、６０
２ 第２の高電圧線、６０５ 第１のドライブ素子、６
０４，６０６ 比較器、６０７ 第２のドライブ素子、
６１０ 昇圧電圧発生回路、６２０ レベル検出器、６
１５ 昇圧電圧発生回路、６３０ リングオシレータ、
６３２ インバータドライバ、６３３，６３３ａ，６３
３ｂ キャパシタ、６３６，６３６ａ，６３６ｂ 出力
トランジスタ、６４３ａ，６４３ｂ制御用スイッチング
素子、６０６ 比較器、６０５ 第１のドライブ素子、
６０７ 第２のドライブ素子、６１０，６１５ 昇圧電
圧発生回路、６１６ リングオシレータ、６２０ レベ
ル検出器、６３０ リングオシレータ、６３２，６３２
ａ，６３２ｂ インバータドライバ、６３３，６３３
ａ，６３３ｂ チャージポンプキャパシタ、６３６，６
３６ａ，６３６ｂ 出力トランジスタ、６４３ａ，６４
３ｂ スイッチング素子、６７０ レベル検出器、６８
０ リングオシレータ、６９０ 駆動電流源、７０２
低下電流源、７０４ 低電流源、７０６引算回路、７１
２ 昇圧電圧発生回路、７１４ 低電流源、７１６ 抵
抗素子、７３０ａ〜７３０ｃ ドライブ素子、７２５，
７２０ａ，７２０ｂ 基準電圧伝達線、７４８ａ，７４
８ｂ 第２のドライブ素子、７４９ａ，７４９ｂ スイ
ッチング素子、７５０ 電圧線、７５２ ゲート電極
層、７５５ 内部電圧伝達線、７８２ 基準電圧伝達
線、７８４ ゲート電極層、７８０ 電圧伝達線、７９
０ 内部電圧伝達線、８００ 電源線、８１０ ゲート
電極層、８１４ 基準電圧伝達線、８２０ 内部電圧伝
達線、８６０ 電流供給回路、８７０ ダミーリード、
９１０ ＶＰＰ発生回路、９２０，９３０ａ，９３０
ｂ，９６０ ダミーリード、９５２ フレームリード、
１０００ メイン内部電圧線、１００２ａ〜１００３ｃ
サブ内部電圧線、１００４ａ〜１００４ｃ リンク素
子、１０１０内部電圧発生回路、１０２５ａ，１０２５
ｂ プログラム回路、１１００ 高電圧ノード、１１１
４ａ〜１１１４ｄ 高電圧印加ノード、ＷＤ０〜ＷＤ３
ワードドライバ、ＳＷＤ０〜ＳＷＤ３ 冗長ワードド
ライバ、１１１２，１１１２ａ〜１１１２ｄ リンク素
子、１１２０ プログラム回路、１１３０ スイッチン
グ素子、１３００ 内部電圧伝達線、１３０２ａ〜１３
０２ｇ 内部回路、１３０５ａ〜１３０５ｇ リンク素
子、１３０８ａ，１３０８ｂ 冗長内部回路、１３１０
ａ，１３１０ｂ スイッチング素子、１３２０ａ，１３
２０ｂ プログラム回路、１３０２ 電圧発生部、２３
０１ 比較回路、２３３０ａ，２３３０ｂ 比較回路、
２３２０ａ，２３２０ｂ ドライブ素子、２３５０，２
３５２ドライブ素子、２３６０ スイッチング素子、２
３６０ 可変コンダクタンス素子、２３１０ 基準電圧
発生回路、２３３０ 比較回路、２３２０ ドライブ素
子、２４０１ レベル調整器、２４１０，２４１２ 比
較回路、２４１１，２４１４ ドライブ素子、２４３０
選択信号発生回路、２４４０ 選択回路、２３３０
比較回路、２４５４ 動作モード検出器、２４７０ 基
準電圧発生回路、２４４４ 比較回路電流源トランジス
タ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｆ 3/45 Ｚ

Claims (83)

【特許請求の範囲】
1. 【請求項１】 第１のノード上の電圧と所定の基準電圧
   とを比較する比較手段と、 所定のレベルの電圧が印加される第２のノードと前記第
   １のノードとの間に接続され、前記比較手段の出力信号
   に従って前記第２のノードから前記第１のノードへ電流
   を供給するためのドライブ素子と、 前記比較手段の出力信号の振幅の変化を抑制するための
   振幅抑制手段を備える、半導体装置。
2. 【請求項２】 所定レベルの電圧が伝達される内部ノー
   ド上の電圧と予め定められた電圧レベルの基準電圧とを
   比較する比較手段と、 前記比較手段の出力信号に応答して、前記内部ノードへ
   電源電圧が印加される電源ノードから電流を供給するド
   ライブ素子と、 前記比較手段の出力信号の振幅変化を抑制する振幅抑制
   手段とを備える、半導体装置。
3. 【請求項３】 前記振幅抑制手段は、 前記比較手段の出力部に結合され、前記比較手段の出力
   信号に従って前記出力信号のレベル変化を小さくするよ
   うに前記比較手段の出力部への電流の注入または前記比
   較手段の出力部からの電流の引抜きを行なう抵抗手段を
   含む、請求項１または２に記載の半導体装置。
4. 【請求項４】 内部電源ノード上の電圧を電圧源として
   動作する負荷回路と、 前記内部電源ノード上の電圧と所定の電圧レベルの基準
   電圧とを比較する比較手段と、 前記比較手段の出力信号に応答して、外部電源電圧が印
   加される外部電源ノードから前記内部電源ノードへ電流
   を供給するドライブ素子と、 前記負荷回路の動作タイミングを示すタイミング信号に
   応答して、前記ドライブ素子の供給する電流量を強制的
   に増加させる電流制御手段を備える、半導体装置。
5. 【請求項５】 動作タイミング信号に応答して活性化さ
   れ、内部ノード上の電圧を使用して所定の動作を行なう
   負荷回路と、 前記内部ノード上の電圧と所定の基準電圧とを比較する
   比較手段と、 前記比較手段の出力信号に従って前記内部ノードへ電源
   ノードから電流を供給するドライブ素子と、 前記動作タイミング信号に応答して、前記ドライブ素子
   の供給する電流量を強制的に増加させる電流制御手段を
   備える、半導体装置。
6. 【請求項６】 前記電流制御手段は、 前記動作タイミング信号を受ける一方電極と、前記比較
   手段の出力部に接続される他方電極とを有するキャパシ
   タを備える、請求項４または５に記載の半導体装置。
7. 【請求項７】 前記電流制御手段は、 前記動作タイミング信号に応答して導通するスイッチン
   グ素子と、 前記スイッチング素子を介して前記比較手段を出力部に
   結合される一方電極を有するキャパシタと、 前記キャパシタの前記一方電極と他方電極との間に接続
   される抵抗素子とを備える、請求項４または５に記載の
   半導体装置。
8. 【請求項８】 前記比較手段は、第１および第２の電流
   供給ノードを有するカレントミラー回路と、 電流源と、 前記第１の電流供給ノードと前記電流源との間に設けら
   れ、前記基準電圧を制御電極に受ける第１のトランジス
   タ素子と、 前記第２の電流供給ノードと前記電流源との間に設けら
   れ、前記負荷回路の使用する電圧を制御電極に受ける第
   ２のトランジスタ素子とを備え、 前記電流制御手段は、 前記基準電圧を制御電極に受け、前記動作タイミング信
   号に応答して前記第１のトランジスタ素子と並列に前記
   第１の電流供給ノードと前記電流源との間に接続される
   第３のトランジスタ素子を備える、請求項４または５に
   記載の半導体装置。
9. 【請求項９】 内部電源線上の電圧と所定レベルの基準
   電圧とを比較する比較手段と、 前記比較手段の出力信号に応答して、外部電源電圧が印
   加される外部電源ノードから前記内部電源線へ電流を供
   給するドライブ素子と、 前記外部電源ノードへの電源電圧の投入に応答して、前
   記ドライブ素子を導通状態とする手段を備える、半導体
   装置。
10. 【請求項１０】 所定レベルの内部電圧が伝達される内
    部ノード上の電圧と基準電圧とを比較する比較手段と、 前記比較手段の出力信号に応答して電源ノードから前記
    内部ノードへ電流を供給するドライブ素子と、 前記電源ノードへの電源電圧の投入に応答して、前記ド
    ライブ素子を導通状態とする手段とを備える、半導体装
    置。
11. 【請求項１１】 タイミング信号に応答して活性化さ
    れ、内部電源線上の電圧を動作時に使用する負荷回路
    と、 前記内部電源線上の電圧と所定の基準電圧とを比較する
    比較手段と、 前記比較手段の出力信号に応答して、外部電源電圧が印
    加される外部電源ノードから前記内部電源線へ電流を供
    給するドライブ素子と、 前記動作タイミング信号に応答して、前記内部電源線へ
    電流を供給する電流供給手段とを備える、半導体装置。
12. 【請求項１２】 動作タイミング信号に応答して活性化
    され、活性化時所定のレベルの電圧が伝達される内部ノ
    ード上の電圧を使用する負荷回路と、 電源ノード上の電圧から前記所定レベルの電圧を生成し
    て前記内部ノード上へ伝達する内部電圧生成手段と、 前記内部電圧生成手段と別に設けられ、前記動作タイミ
    ング信号に応答して前記内部ノードへ電流を供給する電
    流供給手段とを備える、半導体装置。
13. 【請求項１３】 内部電源線上の内部電圧を所定の基準
    電圧と比較する比較手段と、 前記比較手段の出力信号に従って外部電源電圧が印加さ
    れる外部電源ノードから前記内部電源線へ電流を供給す
    る第１のドライブ素子と、 前記比較手段の出力信号を増幅する増幅手段と、 前記増幅手段の出力信号に応答してオン・オフし、前記
    外部電源ノードから前記内部電源線へ選択的に電流を供
    給する第２のドライブ素子とを備える、半導体装置。
14. 【請求項１４】 内部ノード上の内部電圧を所定の基準
    電圧と比較する比較手段と、 前記比較手段の出力信号に従って、前記内部ノード上へ
    電源ノードから電流を供給する第１のドライブ素子と、 前記比較手段の出力信号を増幅する増幅手段と、 前記増幅手段の出力信号に応答してオン・オフし、前記
    電源ノードから前記内部ノードへ電流を選択的に供給す
    る第２のドライブ素子とを備える、半導体装置。
15. 【請求項１５】 前記増幅手段の出力信号の振幅を制限
    する振幅制限手段をさらに備える、請求項１３または１
    ４に記載の半導体装置。
16. 【請求項１６】 前記振幅制限手段は、 前記比較手段の出力信号を増幅する第２の増幅手段と、 前記第２の増幅手段の出力信号に応答して前記増幅手段
    の出力信号の一方の論理の振幅を制限する手段とを備え
    る、請求項１３ないし１５のいずれかに記載の半導体装
    置。
17. 【請求項１７】 前記比較手段は、 前記内部電圧を制御電極に受ける第１のトランジスタ素
    子と、 前記第１のトランジスタ素子へ電流を供給する第２のト
    ランジスタ素子と、 前記第２のトランジスタ素子とカレントミラー回路を構
    成し、前記第２のトランジスタ素子を流れる電流に対応
    する第１のミラー電流を供給する第３のトランジスタ素
    子と、 前記基準電圧を制御電極に受け、前記第１のミラー電流
    と該制御電極に受けた基準電圧とに従って第１の比較結
    果信号を生成して前記第１のドライブ素子へ与える第４
    のトランジスタ素子と、 前記第２のトランジスタ素子とカレントミラー回路を構
    成し、前記第２のトランジスタ素子が供給する電流に対
    応する第２のミラー電流を供給する第５のトランジスタ
    素子と、 前記基準電圧を制御電極に受け、前記第２のミラー電流
    と前記基準電圧とに従って前記基準電圧と前記内部電圧
    との比較結果を示す第２の比較結果信号を生成して前記
    増幅手段へ与える第６のトランジスタ素子とを備える、
    請求項１３ないし１６のいずれかに記載の半導体装置。
18. 【請求項１８】 外部電源電圧が印加される外部電源ノ
    ードと、 前記外部電源ノードに印加された電圧信号の高周波成分
    を除去するローパスフィルタと、 前記ローパスフィルタの出力電圧を受け、所定の電圧レ
    ベルの基準電圧を生成する基準電圧発生手段と、 前記基準電圧発生手段の出力する基準電圧と内部電源線
    上の電圧とを比較し、該比較結果に従って前記外部電源
    ノードから前記内部電源線へ電流を供給し、前記内部電
    源線上の電圧を前記基準電圧に対応する電圧レベルに維
    持するためのフィードバック制御手段とを備える、半導
    体装置。
19. 【請求項１９】 外部からの電源電圧が印加される外部
    電源パッドと、 前記外部電源パッドに入力部を結合されるローパスフィ
    ルタと、 前記ローパスフィルタの出力電圧を一方動作電源電圧と
    して利用して動作する回路手段とを備える、半導体装
    置。
20. 【請求項２０】 前記比較手段は、 前記内部電源線に一方端が接続される抵抗素子と、 前記抵抗素子に一定の電流を流す定電流源と、 前記抵抗素子の他方端の電圧と前記基準電圧とを差動的
    に増幅するカレントミラー型増幅回路とを備える、請求
    項１、４、９および１１のいずれかに記載の半導体装
    置。
21. 【請求項２１】 複数の内部電源線と、 前記複数の内部電源線各々に対応して設けられ、各々が
    関連の活性化信号に応答して活性化され、外部から与え
    られる電源電圧を降圧して内部電源電圧を生成し、対応
    の内部電源線上へ伝達する複数の活性内部降圧手段と、 各前記関連の活性化信号の活性および非活性にかかわら
    ず常時活性状態とされ、前記外部電源電圧から内部電源
    電圧を生成して前記複数の内部電源線へ伝達する常時内
    部降圧手段とを備える、半導体装置。
22. 【請求項２２】 外部電源電位供給ノードに互いに並列
    に結合され、各々が前記外部電源電位と異なるレベルの
    内部電源電圧を発生する複数の内部電源電圧発生回路
    と、 動作タイミング信号に応答して、前記複数の内部電源電
    圧発生回路を時分割態様で活性化する活性制御手段とを
    備える、半導体装置。
23. 【請求項２３】 第１の電源ノードに与えられる第１の
    電源電圧を降圧して第２の電源電圧を電源線に発生する
    ための電源電圧発生回路であって、 前記電源線上の電圧に相当する電圧と基準電圧とを比較
    する比較手段と、 前記比較手段の出力を増幅する増幅手段と、 前記比較手段の出力に応答して、前記第１の電源ノード
    から前記電源線へ電流を供給する第１のドライブ素子
    と、 前記増幅手段の出力に応答して、前記外部電源ノードか
    ら前記電源線へ電流を供給する第２のドライブ素子と、 前記電源線上の電圧に相当する電圧が前記基準電圧以上
    のときの前記基準電圧を基準とする前記相当する電圧の
    積分値と、前記相当する電圧が前記基準電圧以下のとき
    の前記基準電圧を基準とする前記相当する電圧の積分値
    とを加算する加算手段と、 前記加算手段の加算値を示す出力に応答して、前記第２
    のドライブ素子が供給する電流量を前記加算値に逆比例
    的に調節する調節手段とを備える、電源電圧発生回路。
24. 【請求項２４】 前記加算手段は、 キャパシタと、 前記基準電圧と前記第２の電源電圧に相当する電圧との
    差を増幅する第１の差動増幅手段と、 前記第１の差動増幅手段の出力に従って前記キャパシタ
    を充電する手段と、 前記第２の電源電圧に相当する電圧と前記基準電圧との
    差を増幅する第２の差動増幅手段と、 前記第２の差動増幅手段の出力に応答して、前記キャパ
    シタを放電する手段とを備える、請求項２３に記載の電
    源電圧発生回路。
25. 【請求項２５】 前記調節手段は、 前記加算手段の出力を多ビットデジタル信号に変換する
    Ａ／Ｄ変換手段と、 前記Ａ／Ｄ変換手段からの多ビットデジタル信号の各ビ
    ットに対応してかつ互いに並列に設けられかつさらに前
    記第２のドライブ素子と直列に接続され、前記多ビット
    デジタル信号の対応のビット値に従ってオン・オフする
    複数のトランジスタ素子とを含む、請求項２２に記載の
    電源電圧発生回路。
26. 【請求項２６】 前記調節手段は、 前記第２のドライブ素子と直列に接続され、前記加算手
    段の出力に比例してその抵抗値が変化する可変抵抗素子
    を含む、請求項２３に記載の電源電圧発生回路。
27. 【請求項２７】 第１の電源電位を供給する第１の電源
    ノードと、第２の電源電位を供給する第２の電源ノード
    との間に接続される、各々が制御電極を有する第１およ
    び第２のドライブ素子、 前記第２の電源ノードの電位に応答して、前記第１のド
    ライブ素子の制御電極の電位を制御する第１の制御手
    段、および、 前記第２の電源ノードの電位に応答して、前記第２のド
    ライブ素子の制御電極の電位を制御する第２の制御手段
    を備える、電源電圧発生回路。
28. 【請求項２８】 第１の電源電位を供給する第１の電源
    ノードと、第２の電源電位を供給する第２の電源ノード
    との間に互いに並列に接続される、各々が制御電極を有
    する複数のドライブ素子、および前記第２の電源ノード
    上の電位に応答して、前記複数のドライブ素子の制御電
    位を個々独立に設定する手段とを備える、電源電圧発生
    回路。
29. 【請求項２９】 内部ノード上の電圧を一方動作電源電
    圧として動作する負荷回路と、 キャパシタと、 前記キャパシタの一方電極を所定電位に充電する充電回
    路と、 前記負荷回路の動作タイミング信号に応答して、前記キ
    ャパシタの一方電極を前記内部ノードへ接続する手段と
    を備える、半導体装置。
30. 【請求項３０】 内部ノード上の電圧を基準電圧と比較
    する比較手段と、 電源ノードと前記内部ノードとの間に接続され、前記比
    較手段の出力信号に応答して前記電源ノードから前記内
    部ノードへ電流を供給するドライブ素子と、 キャパシタと、 前記基準電圧よりも高い電圧レベルに前記キャパシタの
    一方電極を充電する充電回路と、 前記負荷回路の動作タイミング信号に応答して、前記キ
    ャパシタの一方電極を前記内部ノードへ接続する手段と
    を備える、半導体装置。
31. 【請求項３１】 活性化時、その一方導通端子へ与えら
    れた電圧をそのゲート電圧に従って他方導通端子へ伝達
    する絶縁ゲート型電界効果トランジスタを含む負荷回路
    と、 出力ノードを有し、前記負荷回路の動作タイミング信号
    に応答して、前記絶縁ゲート型電界効果トランジスタの
    基板領域へ前記出力ノードを介して所定の電圧を印加す
    る充電手段と、 前記動作タイミング信号に応答して前記基板領域と前記
    絶縁ゲート型電界効果トランジスタの一方導通端子とを
    相互接続する手段とを備える、半導体装置。
32. 【請求項３２】 前記動作タイミング信号に応答して、
    前記充電手段と前記基板領域を分離した後、前記所定電
    圧よりも絶対値の小さい電圧を前記一方導通端子へ供給
    する電圧供給手段をさらに備える、請求項３１記載の半
    導体装置。
33. 【請求項３３】 前記電圧供給手段は、 内部ノード上の電圧を基準電圧と比較する比較手段と、 前記比較手段の出力信号に応答して、前記内部ノードへ
    電源ノードから電流を供給するドライブ素子と、 前記動作タイミング信号に応答して、前記内部ノード上
    の電圧を前記一方導通端子へ与える手段とを備える、請
    求項３２記載の半導体装置。
34. 【請求項３４】 前記負荷回路は、一列のメモリセルが
    接続されるビット線対に対して設けられ、該ビット線対
    のビット線の電位を差動的に増幅するセンスアンプであ
    る、請求項２９ないし３３のいずれかに記載の半導体装
    置。
35. 【請求項３５】 入力ノードと出力ノードとを有し、前
    記入力ノードへ与えられた信号に応答して内部ノード上
    の電圧を出力ノード上へ伝達する負荷回路と、 前記負荷回路の動作タイミング信号に応答して、所定期
    間前記内部ノード上の電圧を第１の電圧レベルの絶対値
    よりも大きく昇圧する手段とを備え、前記負荷回路の非
    活性化時前記内部ノード上の電圧は前記第１の電圧レベ
    ルに維持され、前記負荷回路の活性期間の開始時におけ
    る前記内部ノードの上の電圧の絶対値は前記負荷回路の
    活性期間の終了時におけるそれよりも大きくされる、半
    導体装置。
36. 【請求項３６】内部電圧を伝達する内部電圧線、 動作タイミング信号に応答した活性化され、活性化時第
    １の基準電圧と前記内部電圧線上の電圧とを比較する第
    １の比較回路、 前記第１の比較回路の出力信号に応答して、電源電圧供
    給ノードと前記内部電圧線との間に流れる電流の量を調
    整する第１のドライブ素子、 前記第１の基準電圧より絶対値の大きな第２の基準電圧
    と前記内部電圧線上の電圧とを比較する第２の比較回
    路、および前記第２の比較回路の出力信号に応答して、
    前記電源電圧供給ノードと前記内部電圧線との間に流れ
    る電流の量を調整する第２のドライブ素子を備える、半
    導体装置。
37. 【請求項３７】前記第２の比較回路を前記動作タイミン
    グ信号に従って所定期間の間のみ活性状態とする手段を
    さらに含む、請求項３６記載の半導体装置。
38. 【請求項３８】前記第１の基準電圧を前記内部電圧線上
    の電圧と比較する第３の比較回路、および前記第３の比
    較回路の出力信号に応答して、前記電源電圧供給ノード
    と前記内部電圧線との間に流れる電流量を調整する第３
    のドライブ素子をさらに備える、請求項３６または３７
    に記載の半導体装置。
39. 【請求項３９】電源電圧源に結合され、前記電源電圧源
    の供給する電圧よりも絶対値の大きい第１の電圧を発生
    して第１の内部電圧線へ伝達する電圧発生手段、 第２の内部電圧線、 前記第２の内部電圧線上の電圧と基準電圧とを比較する
    比較回路と、 前記比較回路の出力信号に応答して、前記第１の内部電
    圧線から前記第２の内部電圧線へ流れる電流の量を調整
    する電流ドライブ手段、および前記第１または第２の内
    部電圧線上の電圧のレベルを検出し、該検出レベルに従
    って前記電圧発生手段の電圧発生動作を選択的に活性化
    する制御手段とを備える、半導体装置。
40. 【請求項４０】 前記第２の内部電圧線上の電圧を受け
    て予め定められた電圧レベルの内部基準電圧を生成する
    内部電圧発生回路をさらに備える、請求項３９に記載の
    半導体装置。
41. 【請求項４１】 前記電圧発生手段は、 リング発振器と、 前記リング発振器の出力信号に応答してチャージポンプ
    動作を行なって前記第１の電圧を発生するチャージポン
    プ回路とを含み、 前記制御手段の出力信号に従って前記リング発振器の発
    振周波数をアナログ的に調整する制御手段をさらに備え
    る、請求項３９記載の半導体装置。
42. 【請求項４２】 前記制御手段は、 前記第１または第２の内部電圧線上の電圧の低下に従っ
    て前記リング発振器の発振周波数を高くし、かつ前記内
    部電圧線上の電圧の上昇に従って前記発振周波数を低く
    する手段を含む、請求項４１記載の半導体装置。
43. 【請求項４３】 前記リング発振器は、縦続接続される
    奇数段のインバータを有し、 前記制御手段は、 一定電流を供給する定電流回路と、 前記第１または第２の電圧線上の電圧に従って供給電流
    量が変化する可変電流源と、 前記定電流回路の供給する定電流と前記可変電流源が供
    給する電流を合成する電流合成手段と、 前記電流合成手段の出力する電流に対応する電流を前記
    奇数段のインバータへ動作電流として供給する手段とを
    備える、請求項４１記載の半導体装置。
44. 【請求項４４】 前記リング発振器は、縦続接続される
    奇数段のインバータを含み、 前記制御手段は、 前記第１または第２の電圧線上の電圧のレベルを検出す
    るレベル検出手段と、 前記レベル検出手段のレベル検出信号に従って前記奇数
    段のインバータへ与えられる動作電流量を調整する調整
    手段とを備える、請求項４１記載の半導体装置。
45. 【請求項４５】 前記電圧発生手段は、 周期的に与えられるクロック信号に応答してチャージポ
    ンプ動作を行なう容量手段と、 前記容量手段により生成された電荷を出力ノードへ伝達
    して前記第１の電圧を発生するための、前記容量手段と
    前記出力ノードとの間に互いに並列に配置される第１お
    よび第２の出力素子と、 前記第１または第２の内部電圧線上の電圧レベルを検出
    するレベル検出手段と、 前記レベル検出手段のレベル検出信号に応答して、前記
    第２の出力素子を前記容量手段と前記出力ノードとの間
    に接続する接続手段とを備える、請求項３９記載の半導
    体装置。
46. 【請求項４６】 前記電圧発生手段は、 外部から周期的に与えられるクロック信号に応答してチ
    ャージポンプ動作を行なう容量素子と、 前記容量素子のチャージポンプ動作により生成された電
    荷を出力ノードへ伝達する出力素子と、 前記制御手段の出力信号に従って前記出力素子の電荷供
    給力を調整する手段を備える、請求項３９記載の半導体
    装置。
47. 【請求項４７】 内部電圧を伝達する電圧線、 前記電圧線上の電圧と基準電圧とを比較する比較回路、 前記比較回路の出力信号に従って電圧源と前記電圧線と
    の間を流れる電流の量を調整する、互いに並列に前記電
    圧源と前記電圧線の間に配置される第１および第２のド
    ライブ素子、および動作モード指定信号に応答して、前
    記第１のドライブ素子を介しての前記電圧源と前記電圧
    線との間の電流経路を遮断する遮断素子を備える、半導
    体装置。
48. 【請求項４８】 内部電圧を伝達する電圧線、 前記電圧線上の内部電圧と基準電圧とを比較する比較回
    路、 前記比較回路の出力信号に従ってそのコンダクタンスが
    変化する第１の可変コンダクタンス素子、および動作モ
    ード指定信号に応答して、そのコンダクタンスが変化す
    る第２の可変コンダクタンス素子を備え、 前記第１および第２の可変コンダクタンス素子は電圧源
    ノードと前記電圧線との間に直列に接続される、半導体
    装置。
49. 【請求項４９】 内部電圧を伝達する内部電圧線、 前記内部電圧線上の電圧と基準電圧とを比較する比較回
    路、 前記比較回路の出力信号に従って、電源電圧供給ノード
    と前記内部電圧線との間を流れる電流量を調整するドラ
    イブ素子、および前記比較回路の応答速度を変更する変
    更手段を備える、半導体装置。
50. 【請求項５０】 前記変更手段は、動作モード指定信号
    に応答して、前記比較回路を流れる動作電流量を変更す
    る手段を含む、請求項４９記載の半導体装置。
51. 【請求項５１】 前記変更手段は、 所定の電位に選択的かつ固定的に設定されるパッドと、 前記パッドの電位に応答して、前記比較回路を流れる動
    作電流量を決定する手段とを含む、請求項４９記載の半
    導体装置。
52. 【請求項５２】 前記変更手段は、 前記比較回路の動作電流供給経路に互いに並列に設けら
    れる複数の電流供給素子と、 前記複数の電流供給素子それぞれに対応して設けられ、
    対応の電流供給素子と直列に設けられる溶断可能なリン
    ク素子とを含む、請求項４９記載の半導体装置。
53. 【請求項５３】 外部から周期的に与えられるクロック
    信号の周波数に応じた信号を出力する周波数検出手段、 前記周波数検出手段の出力信号に従って、その供給電流
    量が変化する可変電流供給手段、 前記可変電流供給手段の供給する電流に従ってその電圧
    レベルが変化する基準電圧を発生する基準電圧発生手
    段、 前記基準電圧と内部電圧線上の電圧とを比較する比較手
    段、および前記比較手段の出力信号に従って電源電圧供
    給ノードと前記内部電圧線との間を流れる電流量を調整
    するドライブ素子を備える、半導体装置。
54. 【請求項５４】 外部から周期的に与えられるクロック
    信号の周波数を検出し、該検出した周波数を指定するパ
    ラメータを出力する周波数検出手段、 複数の、互いに電圧レベルの異なる基準電圧を発生する
    基準電圧発生手段、 前記パラメータをデコードし、前記複数の基準電圧のう
    ちの１つを指定する基準電圧指定信号を出力するデコー
    ド手段、 前記デコード手段の出力する基準電圧指定信号に応答し
    て、前記複数の基準電圧のうちの１つを選択する選択手
    段、 前記選択手段が選択して出力する基準電圧と内部電圧線
    上の電圧とを比較する比較手段、および前記比較手段の
    出力信号に従って電源電圧供給ノードと前記内部電圧線
    との間を流れる電流量を調整するドライブ素子を備え
    る、半導体装置。
55. 【請求項５５】 基準電圧伝達線、 前記基準電圧伝達線上の電圧と内部電圧線上の電圧とを
    比較する比較手段、 前記比較手段の出力信号に従って電源電圧ノードと前記
    内部電圧線との間を流れる電流量を調整する第１のドラ
    イブ素子、および前記内部電圧線上の電圧と前記基準電
    圧伝達線上の電圧とを比較し、該比較結果に従って前記
    基準電圧伝達線上の電圧レベルを調整する基準電圧制御
    手段を備える、半導体装置。
56. 【請求項５６】 前記基準電圧制御手段は、 前記内部電圧線上の電圧と前記基準電圧伝達線上の電圧
    とを、前記比較手段と同じ態様で比較する第１の比較回
    路と、 前記基準電圧線上の電圧よりも高い電圧が供給される第
    １の電圧ノードと前記基準電圧伝達線との間に結合さ
    れ、前記第１の比較回路の出力信号に従って前記第１の
    電圧ノードから前記基準電圧伝達線へ電流を供給する第
    ２のドライブ素子と、 前記内部電圧線上の電圧と前記基準電圧伝達線上との電
    圧を前記比較手段の比較態様と同じ態様で比較する第２
    の比較回路と、 前記基準電圧伝達線上の電圧よりも低い電圧が供給され
    る第２の電圧ノードと前記基準電圧伝達線との間に結合
    され、前記第２の比較回路の出力信号に従って前記基準
    電圧伝達線から前記第２の電圧ノードへ電流を放電する
    第３のドライブ素子とを備える、請求項５５記載の半導
    体装置。
57. 【請求項５７】 複数の互いに電圧レベルの異なる基準
    電圧を発生する基準電圧発生手段、 外部から与えられる基準電圧指定信号に従って、前記基
    準電圧発生手段が発生する複数の基準電圧のうち１つの
    基準電圧を選択する選択手段、 前記基準電圧選択手段により選択された基準電圧と内部
    電圧線上の電圧とを比較する比較手段、および前記比較
    手段の出力信号に従って前記内部電圧線と電源ノードと
    の間を流れる電流量を調整するドライブ素子を備える、
    半導体装置。
58. 【請求項５８】 複数の互いに電圧レベルの異なる基準
    電圧を発生する基準電圧発生手段、 溶断可能なリンク素子を含み、前記複数のリンク素子の
    溶断／非溶断に従って前記複数の基準電圧のうち１つを
    選択して出力するプログラム回路、 前記プログラム回路により選択された基準電圧と内部電
    圧線上の電圧とを比較する比較手段、および前記比較手
    段の出力信号に従って電源ノードと前記内部電圧線との
    間を流れる電流量を調整するドライブ素子を備える、半
    導体装置。
59. 【請求項５９】 基準電圧発生手段、 動作状況を示すパラメータ情報を抽出し、該抽出したパ
    ラメータ情報に従って前記基準電圧発生手段の発生する
    電圧レベルを調整するレベル調整手段、 前記レベル調整手段により調整された電圧と内部電圧線
    上の電圧とを比較する比較手段、および前記比較手段の
    出力信号に従って電源ノードと前記内部電圧線との間を
    流れる電流量を調整するドライブ素子を備える、半導体
    装置。
60. 【請求項６０】 第１の電圧源に結合され、前記第１の
    電圧源の供給する電圧から第１の基準電圧を生成して出
    力する基準電圧発生回路、 複数のグループに分割される負荷回路、および前記複数
    のグループ各々に対応して配置され、各々が前記基準電
    圧に従って内部電圧を生成し、対応のグループの負荷回
    路へ利用のために与える複数の電圧発生素子を備える、
    半導体装置。
61. 【請求項６１】 前記第１の電圧源に結合され、前記第
    １の基準電圧よりも絶対値の大きな第２の基準電圧を発
    生する第２の基準電圧発生手段と、 各々が前記第２の基準電圧に従って第２の内部電圧を生
    成する複数の第２の電圧発生素子と、 前記複数の第２の電圧発生素子各々に対応して設けら
    れ、動作タイミング信号に応答して対応の第２の電圧発
    生素子が生成する第２の内部電圧を前記複数の負荷回路
    に伝達する複数の制御素子をさらに備える、請求項６０
    記載の半導体装置。
62. 【請求項６２】 前記複数の電圧発生素子の各々は、前
    記基準電圧発生手段が発生する基準電圧以上の絶対値を
    有する電圧が伝達される電圧供給ノードに結合される一
    方活性領域と、対応の負荷回路上にわたって配設される
    内部電圧伝達線に結合される他方活性領域と、前記基準
    電圧を伝達する基準電圧伝達線に結合される制御電極と
    を有する絶縁ゲート型電界効果トランジスタを備え、前
    記絶縁ゲート型電界効果トランジスタのチャネル幅は、
    前記内部電圧伝達線の幅と実質的に同じでありかつ前記
    負荷回路の構成要素の絶縁ゲート型電界効果トランジス
    タのチャネル幅よりも大きくされる、請求項６０記載の
    半導体装置。
63. 【請求項６３】 前記複数の電圧発生素子の各々は、対
    応の負荷回路形成領域に平行に配設される、前記基準電
    圧よりも絶対値の大きな電圧を伝達する電圧伝達配線
    と、 前記電圧伝達配線と平行に対応の負荷回路上にわたって
    配設される内部電圧伝達配線と、 前記電圧伝達配線および前記内部電圧伝達配線の間に前
    記電圧伝達配線および前記内部電圧伝達配線と平行に配
    設される前記基準電圧を伝達する基準電圧配線と、 前記電圧伝達配線下に前記電圧伝達配線延在方向に沿っ
    て延在して形成されかつ前記電圧伝達配線に結合される
    一方導通領域と、前記内部電圧伝達配線下に前記内部電
    圧伝達配線延在方向に沿って延在して形成されかつ前記
    内部電圧伝達配線に結合される他方導通領域と、前記基
    準電圧配線下に前記一方および他方活性領域の間に前記
    基準電圧配線と平行に配設されかつ前記基準電圧配線に
    結合されるゲート電極を有するトランジスタとを備え
    る、請求項６０記載の半導体装置。
64. 【請求項６４】 前記複数の電圧発生素子の各々は、 対応の負荷回路上にわたって配設される前記基準電圧よ
    りも絶対値の大きな電圧を伝達する電圧配線と、 前記電圧配線下に前記電圧配線と平行に所定の幅を有し
    て形成されかつ前記電圧配線に結合される一方活性領域
    と、前記一方活性領域と離れて前記電圧配線下に前記所
    定の幅を有して形成される他方活性領域と、前記一方お
    よび他方活性領域の間の領域上にありかつ前記電圧配線
    下に形成されるゲート電極層とを有する絶縁ゲート型電
    界効果トランジスタと、 前記ゲート電極層と前記電圧配線との間に配設されかつ
    前記ゲート電極層と結合される、前記基準電圧を伝達す
    る基準電圧配線と、 前記他方活性領域に結合され、対応の負荷回路のトラン
    ジスタ素子へ前記内部電圧を伝達する、前記電圧配線よ
    り下の層に形成される内部電圧配線を備える、請求項６
    ０記載の半導体装置。
65. 【請求項６５】 内部端子に接続する、一方電源電圧を
    供給するフレームリード、 前記フレームリードに結合され、前記一方電源電圧を受
    けて所定の内部電圧を発生する内部電圧発生回路、 前記フレームリードと別に、かつすべての外部端子と分
    離して設けられ、かつ前記電圧発生回路の発生する電圧
    を受けるように接続されるダミーリード、 前記ダミーリードに結合され、前記ダミーリードからの
    電圧を受けて伝達する内部電圧線、および前記内部電圧
    線上の電圧を利用して所定の動作を行なう負荷回路を備
    える、半導体装置。
66. 【請求項６６】 前記内部電圧発生回路は、前記一方電
    源電圧と電圧レベルの異なる電圧を発生する、請求項６
    ５記載の半導体装置。
67. 【請求項６７】 前記ダミーリードは、前記フレームリ
    ードと異なる層に配置される、請求項６５記載の半導体
    装置。
68. 【請求項６８】 前記ダミーリードは、少なくとも１つ
    のループを有する形状を備える、請求項６５記載の半導
    体装置。
69. 【請求項６９】 前記フレームリードは一方方向に延在
    する部分を有し、かつ前記ダミーリードは前記一方方向
    と交差する他方方向に延在する部分を有する、請求項６
    ７記載の半導体装置。
70. 【請求項７０】 前記フレームリードと前記ダミーリー
    ドとは、組合せにおいて平面図的に見てメッシュ形状を
    与える形状を備える、請求項６７記載の半導体装置。
71. 【請求項７１】 電源ノードに結合され、前記電源ノー
    ドに与えられる電圧から基準電圧を発生してメイン内部
    電源線へ伝達する内部電圧発生手段、 前記メイン内部電源線に互いに並列に結合される複数の
    サブ内部電源線、および前記メイン内部電源線と各サブ
    内部電源線との間に配置され、前記メイン電源線と対応
    のサブ電源線とを固定的に分離するための複数の分離手
    段を備える、半導体装置。
72. 【請求項７２】 前記複数の分離手段の各々は、溶断可
    能なリンク素子を備える、請求項７１記載の半導体装
    置。
73. 【請求項７３】 前記複数の分離手段の各々は、 前記メイン内部電源線と対応のサブ内部電源線との間に
    配設されるスイッチング素子と、 溶断可能なリンク素子を含み、前記リンク素子の溶断／
    非溶断に従って、前記スイッチング素子の非導通／導通
    状態を決定する信号を発生して前記スイッチング素子に
    与える信号発生手段とを備える、請求項７１記載の半導
    体装置。
74. 【請求項７４】 前記内部電圧発生手段は、前記電源ノ
    ードへ与えられる外部電源電圧を降圧して内部電圧を発
    生して前記メイン内部電源線へ伝達する内部降圧回路を
    含む、請求項７１記載の半導体装置。
75. 【請求項７５】 行列状に配設される複数のメモリセ
    ル、 前記複数のメモリセルの各行に対応して配設され、各々
    に対応の行のメモリセルが接続される複数のワード線、 アドレス信号をデコードし、前記アドレス信号によりア
    ドレス指定されたワード線を選択するワード線選択信号
    を発生するデコード手段、 所定の電圧レベルの駆動電圧を発生する電圧発生手段、 各前記ワード線に対応して設けられ、各々が、前記駆動
    電圧を受ける一方ノードを有し、前記ワード線選択信号
    が対応のワード線がアドレス指定されたことを示すこと
    に応答して該一方ノードへ与えられた駆動電圧を対応の
    ワード線上へ伝達する複数のワードドライバ、および前
    記駆動電圧発生手段と前記複数のワードドライバの一方
    ノードとの間に接続されて各ワードドライバの一方ノー
    ドと前記電圧発生手段とを選択的に切離すための切離し
    手段を備える、半導体装置。
76. 【請求項７６】 前記複数のワード線は、各々が所定数
    のワード線を有する複数のグループに分割され、 前記切離し手段は、各グループに対応して配置され、グ
    ループ指定信号に応答して対応のグループのワードドラ
    イバの一方ノードへ前記駆動電圧発生手段からの駆動電
    圧を選択的に伝達するスイッチング素子を含む、請求項
    ７５記載の半導体装置。
77. 【請求項７７】 前記切離し手段は、各前記ワードドラ
    イバの一方ノードと前記駆動電圧発生手段の駆動電圧出
    力部との間に設けられる溶断可能なリンク素子を含む、
    請求項７５記載の半導体装置。
78. 【請求項７８】 前記複数のワード線が、各々が所定数
    のワード線を有する複数のグループに分割され、 前記切離し手段は、 各前記グループに対応して設けられ、導通時対応のグル
    ープの各ワードドライバの一方ノードへ前記駆動電圧を
    伝達する複数のスイッチング素子と、 前記スイッチング素子の各々に対応して設けられかつ溶
    断可能なリンク素子を含み、前記リンク素子の溶断／非
    溶断に従って対応のスイッチング素子の導通／非導通を
    決定する信号を発生して前記対応のスイッチング素子へ
    与える信号発生手段とを備える、請求項７５記載の半導
    体装置。
79. 【請求項７９】 内部電圧を伝達する内部電圧伝達線、 互いに並列に設けられかつ前記内部電圧伝達線上の電圧
    を使用して所定の機能を実現する複数の内部回路、 前記複数の内部回路と同じ機能を実現する冗長内部回
    路、 前記内部電圧伝達線と各前記内部回路との間に設けら
    れ、溶断時対応の内部回路と前記内部伝達線とを切離す
    溶断可能な複数のリンク素子、 前記内部電圧伝達線と前記冗長内部回路との間に設けら
    れ、導通時に前記内部電圧伝達線上の電圧を前記冗長内
    部回路へ伝達するスイッチング素子、および溶断可能な
    リンク素子を含み、前記リンク素子の溶断／非溶断に従
    って前記スイッチング素子の導通／非導通状態を決定す
    る信号を発生して前記スイッチング素子へ与えるプログ
    ラム回路を備える、半導体装置。
80. 【請求項８０】 基準電圧を発生する基準電圧発生手段
    と、 前記基準電圧発生手段からの基準電圧に従って電圧源ノ
    ードと内部電圧線の間の電流の流れを生じさせる第１の
    ドライブ素子と、 前記基準電圧と前記内部電圧線上の電圧とを比較する比
    較手段と、 前記比較手段の出力信号に従って前記電圧源ノードと前
    記内部電圧線との間に電流の流れを生じさせる第２のド
    ライブ素子とを備える、半導体装置。
81. 【請求項８１】 第１の基準電圧と、前記第１の基準電
    圧よりも絶対値の大きな第２の基準電圧とを発生する基
    準電圧発生手段と、 前記第１の基準電圧と内部電圧線上の電圧とを比較する
    比較手段と、 前記比較手段の出力信号に従って電圧源ノードから前記
    内部電圧線へ電流の流れを生じさせる第１のドライブ素
    子と、 前記第２の基準電圧に従って前記電圧源ノードから前記
    内部電圧線の間に電流の流れを生じさせる第２のドライ
    ブ素子とを備える、半導体装置。
82. 【請求項８２】 前記比較手段を動作タイミング信号に
    従って選択的に活性化させる手段をさらに備える、請求
    項８０または８１に記載の半導体装置。
83. 【請求項８３】 基準電圧発生手段、 内部電圧線上の電圧と前記基準電圧とを比較する第１の
    比較回路、 前記第１の比較回路の出力に応答して電圧源ノードと前
    記内部電圧線との間に電流の流れを生じさせる第１のド
    ライブ素子、 前記内部電圧線上の電圧と前記基準電圧とを比較する第
    ２の比較回路、 前記第２の比較回路の出力に応答して前記電圧源ノード
    と前記内部電圧線との間に電流の流れを生じさせる第２
    のドライブ素子、 前記内部電圧線上の電圧を消費する負荷回路、および前
    記負荷回路の第１の動作モード時、前記負荷回路の動作
    指示信号に応答して前記第１および第２の比較回路を活
    性化し、かつ第２の動作モード時、前記動作指示信号に
    応答して前記第１の比較回路のみを活性化する制御手段
    を備える、半導体装置。