KR100304707B1 - 기준전압의 전압강하를 보상할 수 있는 기준전압 레귤레이터 및 이를 구비하는 반도체 메모리장치 - Google Patents

기준전압의 전압강하를 보상할 수 있는 기준전압 레귤레이터 및 이를 구비하는 반도체 메모리장치 Download PDF

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Abstract

기준전압의 전압강하를 짧은 시간에 보상할 수 있는 기준전압 레귤레이터 및 이를 구비하는 반도체 메모리장치가 개시된다. 상기 기준전압 레귤레이터는 기준전압 발생기 및 기준전압 보상기를 구비한다. 상기 기준전압 발생기는 상기 기준전압을 발생하고, 상기 기준전압 보상기는 상기 기준전압의 강하를 보상하기 위해 출력 인에이블 신호에 응답하여 소정의 시간동안 상기 기준전압 발생기의 출력단에 전류를 공급한다. 또한 상기 반도체 메모리장치는, 상기 기준전압 발생기 및 기준전압 보상기를 포함하는 상기 기준전압 레귤레이터, 기준전압 분배기, 및 출력 드라이버를 구비한다. 상기 기준전압 분배기는 상기 기준전압을 받아 상기 출력 인에이블 신호의 활성화 동안에 복수개의 전류 구동능력 제어신호들에 응답하여 복수개의 게이트 인에이블신호들을 선택적으로 상기 기준전압 레벨로 활성화시킨다. 상기 출력 드라이버는 상기 게이트 인에이블신호들의 선택적인 활성화에 응답하여 전류 구동능력이 가변되고 출력신호를 받아 출력단으로 출력한다.

Description

기준전압의 전압강하를 보상할 수 있는 기준전압 레귤레이터 및 이를 구비하는 반도체 메모리장치{Reference voltage regulator capable of compensating drop of reference voltage and semiconductor memory device including the same}
본 발명은 반도체 메모리장치에 관한 것으로서, 특히 기준전압의 전압강하를 짧은 시간에 보상할 수 있는 기준전압 레귤레이터 및 이를 구비하는 램버스 디램에 관한 것이다.
반도체 메모리장치는 고집적화, 저전력화, 및 고속화되어 가는 추세이다. 즉 좀더 많은 데이터를 좀더 빠른 속도로 처리하고 좀더 적은 전력을 소모하는 반도체 메모리장치가 요구되고 있다. 이에 따라 반도체 메모리장치의 고속동작을 위해 시스템 클럭에 동기되어 동작하는 싱크로너스 디램이 개발되었다. 또한 근래에는 더 높은 동작주파수의 요구에 따라, 클럭의 상승에지 및 하강에지에 모두 동기되어 데이터가 입출력되는 DDR(Dual Data Rate) 싱크로너스 디램 및 램버스(Rambus) 디램이 개발되었다.
특히 램버스 디램은 800MHz 이상의 고속동작이 가능하며 따라서 램버스 디램에서는 출력 드라이버의 미세한 제어가 매우 중요하다. 또한 램버스 디램에서는 메모리셀 어레이로부터 동시에 많은 수의 데이터를 독출해야 하므로 전력소모가 많다. 따라서 램버스 디램의 출력 드라이버는 전력소모를 줄이기 위해 출력단, 즉 출력패드의 부하의 크기에 따라 전류 구동능력이 가변되는 구조를 갖는다.
도 1은 램버스 디램에서의 종래의 출력 드라이버 제어스킴을 나타내는 블락도이다.
도 1을 참조하면, 기준전압 레귤레이터(13)가 기준전압(Vgate)을 발생하여 기준전압 분배기(12)로 공급한다. 상기 기준전압 분배기(12)는 출력 인에이블 신호(Vgen)의 활성화 동안에 전류 구동능력 제어신호들(Ictl<6:0>)에 응답하여 출력신호들, 즉 게이트 인에이블 신호들(Envg<6:0>)을 선택적으로 상기 기준전압(Vgate) 레벨로 활성화시킨다. 출력 드라이버(11)는 상기 게이트 인에이블신호들(Envg<6:0>)의 선택적인 활성화에 응답하여 전류 구동능력이 가변되고 출력신호들(q, ql)을 받아 출력패드(15)로 출력한다. 상기 전류 구동능력 제어신호들(Ictl<6:0>)은 상기 출력패드(15)의 부하의 크기를 감지하여 상기 출력 드라이버(11)의 전류 구동능력을 제어하기 위해 전류 제어회로(14)에서 발생되는 신호들이다.
그런데 램버스 디램에서는 상기 게이트 인에이블신호들(Envg<6:0>)이 다수개의 출력 드라이버들에 공통인가되므로 상기 게이트 인에이블신호들(Envg<6:0>)을 전달하는 라인들의 길이가 매우 길고 이에 따라 상기 라인들의 부하가 매우 크다. 따라서 상기 게이트 인에이블신호들(Envg<6:0>)을 전달하는 라인들을 상기 기준전압(Vgate) 레벨로 활성화시킬 때 전하들이 많이 소모되고 이로 인하여 상기 기준전압 레귤레이터(13)의 출력전압, 즉 상기 기준전압(Vgate)이 전압강하된다. 결국 상기 게이트 인에이블신호들(Envg<6:0>)을 전달하는 라인들을 상기 기준전압(Vgate) 레벨로 안정화시키는 데 많은 시간이 소요되게 되며, 이로 인하여 램버스 디램의 출력 동작속도가 느려지거나 오동작이 발생될 수 있다.
한편 상기 기준전압(Vgate)의 전압강하를 짧은 시간에 회복하기 위해서는 상기 기준전압 레귤레이터(13)의 용량(Capacity)을 매우 크게 하여야 하는 데, 이럴 경우 상기 기준전압 레귤레이터(13) 자체의 전력소모가 매우 커지게 되며 결국 램버스 디램의 전력소모가 증가된다.
따라서, 본 발명이 이루고자하는 기술적 과제는 용량을 크게 하지 않고 기준전압의 전압강하를 짧은 시간에 보상할 수 있는 기준전압 레귤레이터를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 기준전압의 전압강하로 인하여 출력 동작속도가 느려지거나 오동작이 발생되는 것이 방지될 수 있는 램버스 디램을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 램버스 디램에서의 종래의 출력 드라이버 제어스킴을 나타내는 블락도이다.
도 2는 본 발명에 따른 램버스 디램의 출력 드라이버 제어스킴을 나타내는 블락도이다.
도 3은 도 2에 도시된 출력 드라이버의 회로도이다.
도 4는 도 2에 도시된 기준전압 분배기의 회로도이다.
도 5는 도 2에 도시된 전류 제어회로의 회로도이다.
도 6은 도 2에 도시된 기준전압 보상기의 제1실시예를 나타내는 회로도이다.
도 7은 도 2에 도시된 기준전압 보상기의 제2실시예를 나타내는 회로도이다.
상기 기술적 과제를 달성하기 위하여, 복수개의 게이트 인에이블신호들의 선택적인 활성화에 응답하여 전류 구동능력이 가변되고 출력신호를 받아 출력단으로 출력하는 출력 드라이버, 기준전압을 받아 출력 인에이블 신호의 활성화 동안에 복수개의 전류 구동능력 제어신호들에 응답하여 상기 게이트 인에이블신호들을 선택적으로 상기 기준전압 레벨로 활성화시키는 기준전압 분배기, 및 상기 출력단의 부하의 크기를 감지하여 상기 출력 드라이버의 전류 구동능력을 제어하기 위한 상기 전류 구동능력 제어신호들을 발생하는 전류 제어회로를 구비하는 램버스 디램에 대한 기준전압 레귤레이터에 있어서, 상기 기준전압을 발생하여 상기 기준전압 분배기로 공급하는 기준전압 발생기; 및 상기 기준전압의 강하를 보상하기 위해 상기 출력 인에이블 신호에 응답하여 소정의 시간동안 상기 기준전압 발생기의 출력단에 전류를 공급하는 기준전압 보상기를 구비하는 것을 특징으로 하는 본 발명에 따른 기준전압 레귤레이터가 제공된다.
바람직한 제1실시예에 의하면, 상기 기준전압 보상기는, 상기 출력 인에이블 신호의 활성화에 응답하여 상기 소정의 시간동안 펄스신호를 발생하는 자동펄스 발생기, 및 상기 자동펄스 발생기의 출력신호에 응답하여 상기 기준전압 발생기의 출력단에 전류를 공급하는 전류 공급수단을 구비한다.
바람직한 제2실시예에 의하면, 상기 기준전압 보상기는, 각각 상기 전류 구동능력 제어신호들중 대응되는 전류 구동능력 제어신호가 활성화된 동안에 상기 출력 인에이블 신호의 활성화에 응답하여 상기 소정의 시간동안 펄스를 발생하는 복수개의 자동펄스 발생기, 및 각각 대응되는 자동펄스 발생기의 출력신호에 응답하여 상기 기준전압 발생기의 출력단에 전류를 공급하는 복수개의 전류 공급수단을 구비한다.
상기 다른 기술적 과제를 달성하기 위하여, 복수개의 게이트 인에이블신호들의 선택적인 활성화에 응답하여, 전류 구동능력이 가변되고 출력신호를 받아 출력단으로 출력하는 출력 드라이버; 기준전압을 받아 출력 인에이블 신호의 활성화 동안에 복수개의 전류 구동능력 제어신호들에 응답하여 상기 게이트 인에이블신호들을 선택적으로 상기 기준전압 레벨로 활성화시키는 기준전압 분배기; 상기 출력단의 부하의 크기를 감지하여 상기 출력 드라이버의 전류 구동능력을 제어하기 위한 상기 전류 구동능력 제어신호들을 발생하는 전류 제어회로; 상기 기준전압을 발생하여 상기 기준전압 분배기로 공급하는 기준전압 발생기; 및 상기 기준전압의 강하를 보상하기 위해 상기 출력 인에이블 신호에 응답하여 소정의 시간동안 상기 기준전압 발생기의 출력단에 전류를 공급하는 기준전압 보상기를 구비하는 것을 특징으로 하는 본 발명에 따른 램버스 디램이 제공된다.
바람직한 제1실시예에 의하면, 상기 기준전압 보상기는, 상기 출력 인에이블 신호의 활성화에 응답하여 상기 소정의 시간동안 펄스신호를 발생하는 자동펄스 발생기, 및 상기 자동펄스 발생기의 출력신호에 응답하여 상기 기준전압 발생기의 출력단에 전류를 공급하는 전류 공급수단을 구비한다.
바람직한 제2실시예에 의하면, 상기 기준전압 보상기는, 각각 상기 전류 구동능력 제어신호들중 대응되는 전류 구동능력 제어신호가 활성화된 동안에 상기 출력 인에이블 신호의 활성화에 응답하여 상기 소정의 시간동안 펄스를 발생하는 복수개의 자동펄스 발생기, 및 각각 대응되는 자동펄스 발생기의 출력신호에 응답하여 상기 기준전압 발생기의 출력단에 전류를 공급하는 복수개의 전류 공급수단을 구비한다.
따라서 본 발명에 따른 기준전압 레귤레이터는 상기 기준전압 보상기를 구비함으로써 상기 기준전압 발생기의 용량을 크게 하지 않고 상기 기준전압의 전압강하를 짧은 시간에 보상할 수 있는 장점이 있다. 또한 본 발명에 따른 램버스 디램에서는 상기 기준전압 보상기에 의해 상기 기준전압의 전압강하가 짧은 시간에 보상되므로 상기 게이트 인에이블신호들이 상기 기준전압 레벨로 빨리 안정화된다. 따라서 출력 동작속도가 느려지거나 오동작이 발생되는 것이 방지될 수 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 램버스 디램의 출력 드라이버 제어스킴을 나타내는 블락도이다.
도 2를 참조하면, 본 발명에 따른 램버스 디램은, 출력 드라이버(21), 기준전압 분배기(Distributer)(22), 기준전압 레귤레이터(Regulator)(23), 및 전류 제어회로(24)를 구비한다.
상기 출력 드라이버(21)는 복수개의 게이트 인에이블신호들(Envg<6:0>)의 선택적인 활성화에 응답하여 전류 구동능력이 가변되고 출력신호들(q, ql)을 받아 출력단(25), 즉 출력패드로 출력한다. 상기 출력신호들(q, ql)은 메모리셀 어레이(미도시)로부터 독출된 데이터가 출력 멀티플렉서(미도시)에서 멀티플렉스되어 출력되는 신호들이며, 상기 출력신호(q)와 출력신호(ql) 사이에는 소정의 지연차가 존재한다.
상기 기준전압 분배기(22)는 기준전압(Vgate)을 받아 출력 인에이블 신호(Vgen)의 활성화 동안에 복수개의 전류 구동능력 제어신호들(Ictl<6:0>)에 응답하여 상기 게이트 인에이블신호들(Envg<6:0>)을 선택적으로 상기 기준전압(Vgate) 레벨로 활성화시킨다. 상기 전류 제어회로(24)는 상기 출력단(25)의 부하의 크기를 감지하여 상기 출력 드라이버(21)의 전류 구동능력을 제어하기 위한 상기 전류 구동능력 제어신호들(Ictl<6:0>)을 발생한다.
특히 상기 기준전압 레귤레이터(23)는 기준전압 발생기(23a)와 기준전압 보상기(23b)를 포함한다. 상기 기준전압 발생기(23a)는 제조공정, 전원전압, 온도에 무관하게 일정한 상기 기준전압(Vgate)을 발생하여 상기 기준전압 분배기(22)로 공급한다. 상기 기준전압(Vgate)은 상기 출력 드라이버(21)가 항상 포화영역에서 동작할 수 있도록 하기 위한 전압으로서 약 1.4볼트 정도이다.
한편 상술한 바와 같이 램버스 디램에서는 상기 게이트 인에이블신호들(Envg<6:0>)이 다수개의 출력 드라이버들에 공통인가되므로 상기 게이트 인에이블신호들(Envg<6:0>)을 전달하는 라인들의 길이가 매우 길다. 또한 도 3에 도시된 바와 같이 상기 게이트 인에이블신호들(Envg<6:0>)을 전달하는 라인들에는, 풀다운 회로들(31 내지 41)의 제1엔모스 트랜지스터(N1,N3,...,N21)의 커플링 량을 조절하여 상기 게이트 인에이블신호들(Envg<6:0>)을 안정하게 유지시키기 위해, 커플링 커패시터(C0 내지 C6)가 접속된다.
따라서 상기 게이트 인에이블신호들(Envg<6:0>)을 전달하는 라인들의 부하가 매우 크고, 이에 따라 상기 게이트 인에이블신호들(Envg<6:0>)을 전달하는 라인들을 상기 기준전압(Vgate) 레벨로 활성화시킬 때 전하들이 많이 소모된다. 이로 인하여 상기 기준전압(Vgate)이 전압강하될 수 있으며 결국 상기 게이트 인에이블신호들(Envg<6:0>)을 전달하는 라인들을 상기 기준전압(Vgate) 레벨로 안정화시키는 데 많은 시간이 소요될 수 있다.
따라서 본 발명에 따른 램버스 디램의 기준전압 레귤레이터(23)는 상기 기준전압(Vgate)을 발생하는 기준전압 발생기(23a)뿐만 아니라 상기 기준전압(Vgate)의전압강하를 보상하기 위해 상기 출력 인에이블 신호(Vgen)에 응답하여 소정의 시간동안 상기 기준전압 발생기(23a)의 출력단(N)에 전류를 공급하는 기준전압 보상기(23b)를 구비한다.
이하 본 발명의 구성 및 동작을 좀더 이해하기 위하여 각 요소의 구성 및 동작을 살펴보겠다.
도 3은 도 2에 도시된 출력 드라이버(21)의 회로도이다.
도 3을 참조하면, 상기 출력 드라이버(21)는 상기 출력단(25)과 접지전압(VSS) 사이에 병렬로 접속되는 복수개의 풀다운 회로들(31 내지 41)을 포함한다.
상기 풀다운 회로들(31 내지 41)은 각각 상기 출력단(25)과 접지전압(VSS) 사이에 직렬접속되는 2개의 엔모스 트랜지스터, 즉 제1엔모스 트랜지스터(N1,N3,...,N21)와 제2엔모스 트랜지스터(N2,N4,...,N22)로 구성된다. 상기 풀다운 회로들(31 내지 41)은 전류 구동능력이 서로 다르게 설계된다. 상기 제1엔모스 트랜지스터의 게이트에는 상기 게이트 인에이블신호들(Envg<6:0>)중 어느 하나가 인가되며 상기 제2엔모스 트랜지스터의 게이트에는 상기 출력신호들(q, ql)중 어느 하나가 인가된다.
또한 상기 풀다운 회로들(31 내지 41)의 제1엔모스 트랜지스터(N1,N3,...,N21)의 커플링 량을 조절하여 상기 게이트 인에이블신호들(Envg<6:0>)을 안정하게 유지시키기 위해, 상기 게이트 인에이블신호들(Envg<6:0>)을 전달하는 라인들에 커플링 커패시터(C0 내지 C6)가 접속된다.
따라서 상기 출력 드라이버(21)에서는 상기 게이트 인에이블신호들(Envg<6:0>)의 선택적인 활성화에 응답하여 상기 풀다운 회로들(31 내지 41)이 선택적으로 동작된다. 즉 상기 출력 드라이버(21)는 상기 게이트 인에이블신호들(Envg<6:0>)의 선택적인 활성화에 의해 전류 구동능력이 가변된다.
도 4는 도 2에 도시된 기준전압 분배기(22)의 회로도이다.
도 4를 참조하면, 상기 기준전압 분배기(22)는, 복수개의 낸드게이트들(ND30 내지 ND36)와 상기 기준전압(Vgate)을 전원전압으로 사용하는 복수개의 인버터들(I30 내지 I36)을 구비한다.
상기 낸드게이트들(ND30 내지 ND36)은 각각 상기 전류 구동능력 제어신호들(Ictl<6:0>)중 대응되는 전류 구동능력 제어신호와 상기 출력 인에이블 신호(Vgen)를 받아 낸드동작을 수행한다. 상기 인버터들(I30 내지 I36)은 각각 대응되는 낸드게이트의 출력이 논리'로우' 상태일 때 상기 게이트 인에이블신호들(Envg<6:0>)중 대응되는 게이트 인에이블 신호를 상기 기준전압(Vgate) 레벨로 활성화시킨다.
좀더 설명하면, 상기 출력 인에이블 신호(Vgen)가 논리'하이'로 활성화된 동안 전류 구동능력 제어신호(Ictl3)만이 논리'하이'이고 나머지 전류 구동능력 제어신호들은 모두 논리'로우'인 경우에, 낸드게이트(ND33)의 출력만이 논리'로우'가 된다. 이에 따라 인버터(I33)의 출력, 즉 게이트 인에이블신호(Envg3)만이 상기 기준전압(Vgate) 레벨로 활성화되고 나머지 게이트 인에이블신호들은 논리'로우'로 비활성화된다. 이에 따라 도 3에 도시된 풀다운 회로들(31 내지 41)중 풀다운 회로들(34,38)만이 동작되게 된다.
도 5는 도 2에 도시된 전류 제어회로(24)의 회로도이다.
도 5를 참조하면, 상기 전류 제어회로(24)는, 제1 및 제2전송부(51,53), 저항(R1,R2)로 구성되는 전압 분배기(Voltage Divider), 비교기(55), 전류제어 카운터/레지스터(57)를 구비한다.
상기 제1전송부(51)는 소정의 제어신호(C)에 응답하여 제1패드(59)의 전압(VOH)를 전송하고, 상기 제2전송부(53)는 상기 소정의 제어신호(C)에 응답하여 제2패드(25)의 전압(VOL)을 전송한다. 상기 제2패드(25)는 도 2 및 도 3에 도시된 출력단(25)에 해당된다. 상기 저항(R1,R2)로 구성되는 전압 분배기는 상기 제1전송부(51)의 출력과 상기 제2전송부(53)의 출력 사이의 전압을 분배하여 분배전압(Vcmp)를 출력한다. 상기 비교기(55)는 상기 분배전압(Vcmp)과 기준전압(Vref)를 비교한다. 상기 전류제어 카운터/레지스터(57)는 상기 비교기(55)의 출력에 응답하여 상기 출력 드라이버(21)의 전류 구동능력을 제어하기 위한 상기 전류 구동능력 제어신호들(Ictl<6:0>)을 발생한다.
도 6은 도 2에 도시된 기준전압 보상기(23b)의 제1실시예를 나타내는 회로도이다.
도 6을 참조하면, 상기 제1실시예에 따른 기준전압 보상기는 자동펄스 발생기(60) 및 전류 공급수단(P40)을 구비한다.
상기 자동펄스 발생기(60)는 상기 출력 인에이블 신호(Vgen)의 활성화에 응답하여 소정의 시간동안 논리'로우'의 펄스신호(PS)를 발생한다. 상기 전류 공급수단(P40)은 상기 자동펄스 발생기(60)의 출력신호(PS)에 응답하여 도 2에 도시된 기준전압 발생기(23a)의 출력단(N)에 전류를 공급한다.
상기 자동펄스 발생기(60)는, 상기 출력 인에이블 신호(Vgen)를 지연시키고 반전시키는 반전 지연기(61), 및 상기 출력 인에이블 신호(Vgen)와 상기 반전 지연기(61)의 출력신호를 논리곱하고 그 결과를 반전시켜 논리'로우'의 상기 펄스신호(PS)를 발생하는 반전 논리곱 수단(ND40)을 포함하여 구성된다. 여기에서 상기 반전 지연기(61)는 직렬연결된 홀수개의 인버터들(I40 내지 I44)로 구성되고, 상기 반전 논리곱 수단(ND40)은 낸드게이트로 구성된다.
상기 전류 공급수단(P40)은 소오스에 전원전압(VDD)이 인가되고 게이트에 상기 자동펄스 발생기(60)의 출력신호, 즉 상기 펄스신호(PS)가 인가되며 드레인이 상기 기준전압 발생기(23a)의 출력단(N)에 접속되는 피모스 트랜지스터로 구성된다. 상기 전원전압(VDD)은 램버스 디램의 외부에서 인가되는 외부 전원전압, 상기 외부 전원전압을 받아 내부에서 발생되는 내부 전원전압, 상기 외부 전원전압보다 높은 승압전압중 어느 하나일 수 있다.
따라서 상기 제1실시예에 따른 기준전압 보상기는 상기 출력 인에이블 신호(Vgen)가 논리'하이'로 활성화될 때 발생되는 상기 펄스신호(PS)의 펄스 구간동안 상기 전류 공급수단(P40)을 통해 상기 기준전압 발생기(23a)의 출력단(N)에 일정한 전류를 공급한다.
도 7은 도 2에 도시된 기준전압 보상기(23b)의 제2실시예를 나타내는 회로도이다.
도 7을 참조하면, 상기 제2실시예에 따른 기준전압 보상기는 복수개의 자동펄스 발생기들(70 내지 76) 및 복수개의 전류 공급수단들(P50 내지 P56)을 구비한다.
상기 자동펄스 발생기들(70 내지 76) 각각은 상기 전류 구동능력 제어신호들(Ictl<6:0>)중 대응되는 전류 구동능력 제어신호가 활성화된 동안에 상기 출력 인에이블 신호(Vgen)의 활성화에 응답하여 소정의 시간동안 논리'로우'의 펄스신호를 발생한다. 상기 전류 공급수단들(P50 내지 P56) 각각은 대응되는 자동펄스 발생기의 출력신호에 응답하여 상기 기준전압 발생기(23a)의 출력단(N)에 전류를 공급한다.
상기 각각의 자동펄스 발생기들(70 내지 76)는, 상기 출력 인에이블 신호(Vgen)를 지연시키고 반전시키는 반전 지연기(51), 및 상기 전류 구동능력 제어신호들(Ictl<6:0>)중 대응되는 전류 구동능력 제어신호, 상기 출력 인에이블 신호(Vgen), 및 상기 반전 지연기(51)의 출력신호를 논리곱하고 그 결과를 반전시켜 상기 펄스신호를 발생하는 반전 논리곱 수단(ND50,...,ND56)을 포함하여 구성된다. 도 7에 도시된 바와 같이 하나의 반전 지연기(51)가 상기 복수개의 자동펄스 발생기들(70 내지 76)에 공통 사용될 수 있다. 여기에서 상기 반전 지연기(51)는 직렬연결된 홀수개의 인버터들(I50 내지 I54)로 구성되고, 상기 반전 논리곱 수단(ND50,...,ND56)은 낸드게이트로 구성된다.
상기 각각의 전류 공급수단들(P50 내지 P56)은 소오스에 전원전압(VDD)이 인가되고 게이트에 대응되는 자동펄스 발생기의 출력신호가 인가되며 드레인이 상기기준전압 발생기(23a)의 출력단(N)에 접속되는 피모스 트랜지스터로 구성된다. 상기 전류 공급수단들(P50 내지 P56)은 상기 제1실시예의 전류 공급수단(P40)에 비해 전류공급 능력이 작게 구성된다. 상기 전원전압(VDD)은 램버스 디램의 외부에서 인가되는 외부 전원전압, 상기 외부 전원전압을 받아 내부에서 발생되는 내부 전원전압, 상기 외부 전원전압보다 높은 승압전압중 어느 하나일 수 있다.
따라서 상기 제2실시예에 따른 기준전압 보상기에서는, 상기 전류 구동능력 제어신호들(Ictl<6:0>)중 논리'하이'로 활성화되는 것에 대응되는 자동펄스 발생기와 전류 공급수단만이 동작되게 된다. 좀더 설명하면, 상기 전류 구동능력 제어신호들(Ictl<6:0>)중 전류 구동능력 제어신호(Ictl3)만이 논리'하이'인 경우, 도 4에서 볼 수 있듯이 Envg3만이 상기 기준전압(Vgate) 레벨로 활성화된다. 따라서 불필요한 전류소모를 줄이기 위해 이 경우에는 자동펄스 발생기(73)만이 동작되고 이에 따라 전류 공급수단(P53)이 상기 자동펄스 발생기(73)의 출력신호에 응답하여 상기 기준전압 발생기(23a)의 출력단(N)에 전류를 공급하게 된다.
따라서 상기 제2실시예에 따른 기준전압 보상기에서는, 상기 전류 구동능력 제어신호들(Ictl<6:0>)에 따라 필요한 양의 전류만이 상기 기준전압 발생기(23a)의 출력단(N)에 공급되므로 전류소모가 감소될 수 있다.
본 발명은 도면에 도시된 실시예들을 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 기준전압 레귤레이터는 기준전압 보상기(23b)를 구비함으로써 기준전압 발생기(23a)의 용량을 크게 하지 않고 기준전압(Vgate)의 전압강하를 짧은 시간에 보상할 수 있는 장점이 있다. 또한 본 발명에 따른 램버스 디램에서는 기준전압 보상기(23b)에 의해 기준전압(Vgate)의 전압강하가 짧은 시간에 보상되므로 게이트 인에이블신호들(Envg<6:0>)이 기준전압(Vgate) 레벨로 빨리 안정화된다. 따라서 출력 동작속도가 느려지거나 오동작이 발생되는 것이 방지될 수 있다.

Claims (16)

  1. 복수개의 게이트 인에이블신호들의 선택적인 활성화에 응답하여 전류 구동능력이 가변되고 출력신호를 받아 출력단으로 출력하는 출력 드라이버, 기준전압을 받아 출력 인에이블 신호의 활성화 동안에 복수개의 전류 구동능력 제어신호들에 응답하여 상기 게이트 인에이블신호들을 선택적으로 상기 기준전압 레벨로 활성화시키는 기준전압 분배기, 및 상기 출력단의 부하의 크기를 감지하여 상기 출력 드라이버의 전류 구동능력을 제어하기 위한 상기 전류 구동능력 제어신호들을 발생하는 전류 제어회로를 구비하는 반도체 메모리장치에 대한 기준전압 레귤레이터에 있어서,
    상기 기준전압을 발생하여 상기 기준전압 분배기로 공급하는 기준전압 발생기; 및
    상기 기준전압의 강하를 보상하기 위해 상기 출력 인에이블 신호에 응답하여 소정의 시간동안 상기 기준전압 발생기의 출력단에 전류를 공급하는 기준전압 보상기를 구비하는 것을 특징으로 하는 기준전압 레귤레이터.
  2. 제1항에 있어서, 상기 기준전압 보상기가 상기 기준전압 발생기의 출력단에 공급되는 전류를 가변시키기 위해 상기 전류 구동능력 제어신호들에 의해 더 제어되는 것을 특징으로 하는 기준전압 레귤레이터.
  3. 제1항에 있어서, 상기 기준전압 보상기는,
    상기 출력 인에이블 신호의 활성화에 응답하여 상기 소정의 시간동안 펄스신호를 발생하는 자동펄스 발생기; 및
    상기 자동펄스 발생기의 출력신호에 응답하여 상기 기준전압 발생기의 출력단에 전류를 공급하는 전류 공급수단을 구비하는 것을 특징으로 하는 기준전압 레귤레이터.
  4. 제3항에 있어서, 상기 자동펄스 발생기는,
    상기 출력 인에이블 신호를 지연시키고 반전시키는 반전 지연기; 및
    상기 출력 인에이블 신호와 상기 반전 지연기의 출력신호를 논리곱하고 그 결과를 반전시켜 상기 펄스신호를 발생하는 반전 논리곱 수단을 구비하는 것을 특징으로 하는 기준전압 레귤레이터.
  5. 제3항에 있어서, 상기 전류 공급수단은,
    소오스에 전원전압이 인가되고 게이트에 상기 자동펄스 발생기의 출력신호가 인가되며 드레인이 상기 기준전압 발생기의 출력단에 접속되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 기준전압 레귤레이터.
  6. 제1항에 있어서, 상기 기준전압 보상기는,
    각각 상기 전류 구동능력 제어신호들중 대응되는 전류 구동능력 제어신호가 활성화된 동안에 상기 출력 인에이블 신호의 활성화에 응답하여 상기 소정의 시간동안 펄스를 발생하는 복수개의 자동펄스 발생기; 및
    각각 대응되는 자동펄스 발생기의 출력신호에 응답하여 상기 기준전압 발생기의 출력단에 전류를 공급하는 복수개의 전류 공급수단을 구비하는 것을 특징으로 하는 기준전압 레귤레이터.
  7. 제6항에 있어서, 상기 각각의 자동펄스 발생기는,
    상기 출력 인에이블 신호를 지연시키고 반전시키는 반전 지연기; 및
    상기 대응되는 전류 구동능력 제어신호, 상기 출력 인에이블 신호, 및 상기 반전 지연기의 출력신호를 논리곱하고 그 결과를 반전시켜 상기 펄스신호를 발생하는 반전 논리곱 수단을 구비하는 것을 특징으로 하는 기준전압 레귤레이터.
  8. 제6항에 있어서, 상기 각각의 전류 공급수단은,
    소오스에 전원전압이 인가되고 게이트에 상기 대응되는 자동펄스 발생기의 출력신호가 인가되며 드레인이 상기 기준전압 발생기의 출력단에 접속되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 기준전압 레귤레이터.
  9. 복수개의 게이트 인에이블신호들의 선택적인 활성화에 응답하여, 전류 구동능력이 가변되고 출력신호를 받아 출력단으로 출력하는 출력 드라이버;
    기준전압을 받아 출력 인에이블 신호의 활성화 동안에 복수개의 전류 구동능력 제어신호들에 응답하여 상기 게이트 인에이블신호들을 선택적으로 상기 기준전압 레벨로 활성화시키는 기준전압 분배기;
    상기 출력단의 부하의 크기를 감지하여 상기 출력 드라이버의 전류 구동능력을 제어하기 위한 상기 전류 구동능력 제어신호들을 발생하는 전류 제어회로;
    상기 기준전압을 발생하여 상기 기준전압 분배기로 공급하는 기준전압 발생기; 및
    상기 기준전압의 강하를 보상하기 위해 상기 출력 인에이블 신호에 응답하여 소정의 시간동안 상기 기준전압 발생기의 출력단에 전류를 공급하는 기준전압 보상기를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  10. 제9항에 있어서, 상기 기준전압 보상기가 상기 기준전압 발생기의 출력단에공급되는 전류를 가변시키기 위해 상기 전류 구동능력 제어신호들에 의해 더 제어되는 것을 특징으로 하는 반도체 메모리장치.
  11. 제9항에 있어서, 상기 기준전압 보상기는,
    상기 출력 인에이블 신호의 활성화에 응답하여 상기 소정의 시간동안 펄스신호를 발생하는 자동펄스 발생기; 및
    상기 자동펄스 발생기의 출력신호에 응답하여 상기 기준전압 발생기의 출력단에 전류를 공급하는 전류 공급수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제11항에 있어서, 상기 자동펄스 발생기는,
    상기 출력 인에이블 신호를 지연시키고 반전시키는 반전 지연기; 및
    상기 출력 인에이블 신호와 상기 반전 지연기의 출력신호를 논리곱하고 그 결과를 반전시켜 상기 펄스신호를 발생하는 반전 논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  13. 제11항에 있어서, 상기 전류 공급수단은,
    소오스에 전원전압이 인가되고 게이트에 상기 자동펄스 발생기의 출력신호가 인가되며 드레인이 상기 기준전압 발생기의 출력단에 접속되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  14. 제9항에 있어서, 상기 기준전압 보상기는,
    각각 상기 전류 구동능력 제어신호들중 대응되는 전류 구동능력 제어신호가 활성화된 동안에 상기 출력 인에이블 신호의 활성화에 응답하여 상기 소정의 시간동안 펄스를 발생하는 복수개의 자동펄스 발생기; 및
    각각 대응되는 자동펄스 발생기의 출력신호에 응답하여 상기 기준전압 발생기의 출력단에 전류를 공급하는 복수개의 전류 공급수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  15. 제14항에 있어서, 상기 각각의 자동펄스 발생기는,
    상기 출력 인에이블 신호를 지연시키고 반전시키는 반전 지연기; 및
    상기 대응되는 전류 구동능력 제어신호, 상기 출력 인에이블 신호, 및 상기 반전 지연기의 출력신호를 논리곱하고 그 결과를 반전시켜 상기 펄스신호를 발생하는 반전 논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  16. 제14항에 있어서, 상기 각각의 전류 공급수단은,
    소오스에 전원전압이 인가되고 게이트에 상기 대응되는 자동펄스 발생기의 출력신호가 인가되며 드레인이 상기 기준전압 발생기의 출력단에 접속되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
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