JP2001076486A - 基準電圧レギュレータ及び半導体メモリ装置 - Google Patents
基準電圧レギュレータ及び半導体メモリ装置Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
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Abstract
(57)【要約】
【課題】基準電圧の降下を短時間で補償することができ
る基準電圧レギュレータ及びこれを具備する半導体メモ
リ装置を提供する。 【解決手段】この基準電圧レギュレータは、基準電圧発
生器２３ａ及び基準電圧補償器２３ｂを具備する。基準
電圧発生器２３ａは基準電圧を発生し、基準電圧補償器
２３ｂは基準電圧の降下を補償するために出力イネーブ
ル信号に応答して、所定の時間の間、基準電圧発生器２
３ａの出力端に電流を供給する。
る基準電圧レギュレータ及びこれを具備する半導体メモ
リ装置を提供する。 【解決手段】この基準電圧レギュレータは、基準電圧発
生器２３ａ及び基準電圧補償器２３ｂを具備する。基準
電圧発生器２３ａは基準電圧を発生し、基準電圧補償器
２３ｂは基準電圧の降下を補償するために出力イネーブ
ル信号に応答して、所定の時間の間、基準電圧発生器２
３ａの出力端に電流を供給する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、基準電圧の降下を短時間内に補償できる基
準電圧レギュレータ及びこれを具備するラムバス（Ｒａ
ｍｂｕｓ）ＤＲＡＭに関する。
係り、特に、基準電圧の降下を短時間内に補償できる基
準電圧レギュレータ及びこれを具備するラムバス（Ｒａ
ｍｂｕｓ）ＤＲＡＭに関する。
【０００２】
【従来の技術】現在、半導体メモリ装置の高集積化、低
電力化及び高速化が進んでいる。すなわち、低消費電力
でありながら、より多量のデータをより高速に処理でき
る半導体メモリ装置が望まれている。そこで、半導体メ
モリ装置の高速動作のために、システムクロック信号に
同期して動作するシンクロナスＤＲＡＭが開発されてい
る。また、近年、動作周波数のさらなる高周波化の要求
に応えて、クロック信号の立ち上がりエッジ及び立ち下
がりエッジ毎にそれらのエッジに同期してデータが入出
力されるＤＤＲ（Ｄｕａｌ Ｄａｔａ Ｒａｔｅ）シンク
ロナスＤＲＡＭ及びラムバスＤＲＡＭが開発されてい
る。
電力化及び高速化が進んでいる。すなわち、低消費電力
でありながら、より多量のデータをより高速に処理でき
る半導体メモリ装置が望まれている。そこで、半導体メ
モリ装置の高速動作のために、システムクロック信号に
同期して動作するシンクロナスＤＲＡＭが開発されてい
る。また、近年、動作周波数のさらなる高周波化の要求
に応えて、クロック信号の立ち上がりエッジ及び立ち下
がりエッジ毎にそれらのエッジに同期してデータが入出
力されるＤＤＲ（Ｄｕａｌ Ｄａｔａ Ｒａｔｅ）シンク
ロナスＤＲＡＭ及びラムバスＤＲＡＭが開発されてい
る。
【０００３】特に、ラムバスＤＲＡＭは８００ＭＨｚ以
上の高速動作が可能である。従って、ラムバスＤＲＡＭ
では、出力ドライバーの微細な制御が極めて重要であ
る。また、ラムバスＤＲＡＭでは、メモリセルアレイか
ら多量のデータが同時に読み出されるために電力消耗が
大きい。したがって、ラムバスＤＲＡＭの出力ドライバ
ーは、電力消耗を低減するために、出力端、すなわち、
出力パッドの負荷量に応じて電流駆動能力が調整される
構造をもつ。
上の高速動作が可能である。従って、ラムバスＤＲＡＭ
では、出力ドライバーの微細な制御が極めて重要であ
る。また、ラムバスＤＲＡＭでは、メモリセルアレイか
ら多量のデータが同時に読み出されるために電力消耗が
大きい。したがって、ラムバスＤＲＡＭの出力ドライバ
ーは、電力消耗を低減するために、出力端、すなわち、
出力パッドの負荷量に応じて電流駆動能力が調整される
構造をもつ。
【０００４】図１は、ラムバスＤＲＡＭでの従来の出力
ドライバー制御スキームを示すブロック図である。
ドライバー制御スキームを示すブロック図である。
【０００５】図１を参照すれば、基準電圧レギュレータ
１３が基準電圧Ｖｇａｔｅを発生させて基準電圧分配器
１２に供給する。基準電圧分配器１２は、出力イネーブ
ル信号Ｖｇｅｎの活性化中に電流駆動能力制御信号Ｉｃ
ｔｌ＜６：０＞に応答して出力信号、すなわち、ゲート
イネーブル信号Ｅｎｖｇ＜６：０＞を選択的に基準電圧
Ｖｇａｔｅレベルに活性化させる。出力ドライバー１１
は、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞の選択的
な活性化に応答して電流駆動能力が調整され、出力信号
ｑ、ｑｌを受けて出力パッド１５に出力する。電流駆動
能力制御信号Ｉｃｔｌ＜６：０＞は、出力パッド１５の
負荷量を感知して出力ドライバー１１の電流駆動能力を
制御するために電流制御回路１４で発生される信号であ
る。
１３が基準電圧Ｖｇａｔｅを発生させて基準電圧分配器
１２に供給する。基準電圧分配器１２は、出力イネーブ
ル信号Ｖｇｅｎの活性化中に電流駆動能力制御信号Ｉｃ
ｔｌ＜６：０＞に応答して出力信号、すなわち、ゲート
イネーブル信号Ｅｎｖｇ＜６：０＞を選択的に基準電圧
Ｖｇａｔｅレベルに活性化させる。出力ドライバー１１
は、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞の選択的
な活性化に応答して電流駆動能力が調整され、出力信号
ｑ、ｑｌを受けて出力パッド１５に出力する。電流駆動
能力制御信号Ｉｃｔｌ＜６：０＞は、出力パッド１５の
負荷量を感知して出力ドライバー１１の電流駆動能力を
制御するために電流制御回路１４で発生される信号であ
る。
【０００６】ところで、ラムバスＤＲＡＭでは、ゲート
イネーブル信号Ｅｎｖｇ＜６：０＞が多数個の出力ドラ
イバーに対して共通に印加されるため、ゲートイネーブ
ル信号Ｅｎｖｇ＜６：０＞を伝えるラインの長さが極め
て長く、これにより当該ラインの負荷が極めて大きくな
る。したがって、ゲートイネーブル信号Ｅｎｖｇ＜６：
０＞を伝えるラインを基準電圧Ｖｇａｔｅレベルに活性
化させるときに多量の電荷が消耗され、これにより基準
電圧レギュレータ１３の出力電圧、すなわち、基準電圧
Ｖｇａｔｅが降下する。この結果、ゲートイネーブル信
号Ｅｎｖｇ＜６：０＞を伝えるラインを基準電圧Ｖｇａ
ｔｅレベルに安定化させるために長時間を要し、これに
よりラムバスＤＲＡＭの出力動作の速度が低下したり誤
動作が生じたりする。
イネーブル信号Ｅｎｖｇ＜６：０＞が多数個の出力ドラ
イバーに対して共通に印加されるため、ゲートイネーブ
ル信号Ｅｎｖｇ＜６：０＞を伝えるラインの長さが極め
て長く、これにより当該ラインの負荷が極めて大きくな
る。したがって、ゲートイネーブル信号Ｅｎｖｇ＜６：
０＞を伝えるラインを基準電圧Ｖｇａｔｅレベルに活性
化させるときに多量の電荷が消耗され、これにより基準
電圧レギュレータ１３の出力電圧、すなわち、基準電圧
Ｖｇａｔｅが降下する。この結果、ゲートイネーブル信
号Ｅｎｖｇ＜６：０＞を伝えるラインを基準電圧Ｖｇａ
ｔｅレベルに安定化させるために長時間を要し、これに
よりラムバスＤＲＡＭの出力動作の速度が低下したり誤
動作が生じたりする。
【０００７】一方、基準電圧Ｖｇａｔｅの降下を短時間
内に回復させるためには、基準電圧レギュレータ１３の
容量を大きくする必要があるが、この場合、基準電圧レ
ギュレータ１３そのものの電力消耗が極めて大きくな
り、その結果、ラムバスＤＲＡＭの電力消耗が増えてし
まう。
内に回復させるためには、基準電圧レギュレータ１３の
容量を大きくする必要があるが、この場合、基準電圧レ
ギュレータ１３そのものの電力消耗が極めて大きくな
り、その結果、ラムバスＤＲＡＭの電力消耗が増えてし
まう。
【０００８】
【発明が解決しようとする課題】そこで、本発明の目的
は、容量を大きくすることなく基準電圧の降下を短時間
で補償することができる基準電圧レギュレータを提供す
ることである。
は、容量を大きくすることなく基準電圧の降下を短時間
で補償することができる基準電圧レギュレータを提供す
ることである。
【０００９】本発明の他の目的は、基準電圧の降下が原
因となって出力動作の速度が低下したり誤動作が生じた
りすることを防止することのできるラムバスＤＲＡＭを
提供することである。
因となって出力動作の速度が低下したり誤動作が生じた
りすることを防止することのできるラムバスＤＲＡＭを
提供することである。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に、本発明により、複数個のゲートイネーブル信号の選
択的な活性化に応答して電流駆動能力が調整され、出力
信号を受けて出力端に出力する出力ドライバー、基準電
圧を受けて出力イネーブル信号の活性化中に複数個の電
流駆動能力制御信号に応答して前記ゲートイネーブル信
号を選択的に前記基準電圧レベルに活性化させる基準電
圧分配器、及び前記出力端の負荷量を感知して前記出力
ドライバーの電流駆動能力を制御するための前記電流駆
動能力制御信号を発生する電流制御回路を具備する半導
体メモリ装置の基準電圧レギュレータにおいて、前記基
準電圧を発生して前記基準電圧分配器に供給する基準電
圧発生器と、前記基準電圧の降下を補償するために、前
記出力イネーブル信号に応答して、所定の時間の間、前
記基準電圧発生器の出力端に電流を供給する基準電圧補
償器とを具備することを特徴とする基準電圧レギュレー
タが提供される。
に、本発明により、複数個のゲートイネーブル信号の選
択的な活性化に応答して電流駆動能力が調整され、出力
信号を受けて出力端に出力する出力ドライバー、基準電
圧を受けて出力イネーブル信号の活性化中に複数個の電
流駆動能力制御信号に応答して前記ゲートイネーブル信
号を選択的に前記基準電圧レベルに活性化させる基準電
圧分配器、及び前記出力端の負荷量を感知して前記出力
ドライバーの電流駆動能力を制御するための前記電流駆
動能力制御信号を発生する電流制御回路を具備する半導
体メモリ装置の基準電圧レギュレータにおいて、前記基
準電圧を発生して前記基準電圧分配器に供給する基準電
圧発生器と、前記基準電圧の降下を補償するために、前
記出力イネーブル信号に応答して、所定の時間の間、前
記基準電圧発生器の出力端に電流を供給する基準電圧補
償器とを具備することを特徴とする基準電圧レギュレー
タが提供される。
【００１１】好ましくは、前記基準電圧補償器は、前記
出力イネーブル信号の活性化に応答して、前記所定の時
間の間、パルス信号を発生する自動パルス発生器、及び
前記自動パルス発生器の出力信号に応答して前記基準電
圧発生器の出力端に電流を供給する電流供給手段を具備
する。
出力イネーブル信号の活性化に応答して、前記所定の時
間の間、パルス信号を発生する自動パルス発生器、及び
前記自動パルス発生器の出力信号に応答して前記基準電
圧発生器の出力端に電流を供給する電流供給手段を具備
する。
【００１２】さらに、好ましくは、前記基準電圧補償器
は、各々、前記複数の電流駆動能力制御信号のうち対応
する電流駆動能力制御信号が活性化されている間に、前
記出力イネーブル信号の活性化に応答して、前記所定の
時間の間、パルスを発生する複数個の自動パルス発生器
と、各々対応する自動パルス発生器の出力信号に応答し
て前記基準電圧発生器の出力端に電流を供給する複数個
の電流供給手段とを具備する。
は、各々、前記複数の電流駆動能力制御信号のうち対応
する電流駆動能力制御信号が活性化されている間に、前
記出力イネーブル信号の活性化に応答して、前記所定の
時間の間、パルスを発生する複数個の自動パルス発生器
と、各々対応する自動パルス発生器の出力信号に応答し
て前記基準電圧発生器の出力端に電流を供給する複数個
の電流供給手段とを具備する。
【００１３】前記他の目的を達成するために、本発明に
より、複数個のゲートイネーブル信号の選択的な活性化
に応答して、電流駆動能力が調整され、出力信号を受け
て出力端に出力する出力ドライバーと、基準電圧を受け
て出力イネーブル信号の活性化中に複数個の電流駆動能
力制御信号に応答して前記ゲートイネーブル信号を選択
的に前記基準電圧レベルに活性化させる基準電圧分配器
と、前記出力端の負荷量を感知して前記出力ドライバー
の電流駆動能力を制御するための前記複数の電流駆動能
力制御信号を発生する電流制御回路と、前記基準電圧を
発生して前記基準電圧分配器に供給する基準電圧発生器
と、前記基準電圧の降下を補償するために、前記出力イ
ネーブル信号に応答して、所定の時間の間、前記基準電
圧発生器の出力端に電流を供給する基準電圧補償器とを
具備することを特徴とする半導体メモリ装置が提供され
る。
より、複数個のゲートイネーブル信号の選択的な活性化
に応答して、電流駆動能力が調整され、出力信号を受け
て出力端に出力する出力ドライバーと、基準電圧を受け
て出力イネーブル信号の活性化中に複数個の電流駆動能
力制御信号に応答して前記ゲートイネーブル信号を選択
的に前記基準電圧レベルに活性化させる基準電圧分配器
と、前記出力端の負荷量を感知して前記出力ドライバー
の電流駆動能力を制御するための前記複数の電流駆動能
力制御信号を発生する電流制御回路と、前記基準電圧を
発生して前記基準電圧分配器に供給する基準電圧発生器
と、前記基準電圧の降下を補償するために、前記出力イ
ネーブル信号に応答して、所定の時間の間、前記基準電
圧発生器の出力端に電流を供給する基準電圧補償器とを
具備することを特徴とする半導体メモリ装置が提供され
る。
【００１４】好ましくは、前記基準電圧補償器は、前記
出力イネーブル信号の活性化に応答して、前記所定の時
間の間、パルス信号を発生する自動パルス発生器と、前
記自動パルス発生器の出力信号に応答して前記基準電圧
発生器の出力端に電流を供給する電流供給手段とを具備
する。
出力イネーブル信号の活性化に応答して、前記所定の時
間の間、パルス信号を発生する自動パルス発生器と、前
記自動パルス発生器の出力信号に応答して前記基準電圧
発生器の出力端に電流を供給する電流供給手段とを具備
する。
【００１５】さらに、好ましくは、前記基準電圧補償器
は、各々、前記複数の電流駆動能力制御信号のうち対応
する電流駆動能力制御信号が活性化されている間に、前
記出力イネーブル信号の活性化に応答して、前記所定の
時間の間、パルスを発生する複数個の自動パルス発生器
と、各々、対応する自動パルス発生器の出力信号に応答
して前記基準電圧発生器の出力端に電流を供給する複数
個の電流供給手段とを具備する。
は、各々、前記複数の電流駆動能力制御信号のうち対応
する電流駆動能力制御信号が活性化されている間に、前
記出力イネーブル信号の活性化に応答して、前記所定の
時間の間、パルスを発生する複数個の自動パルス発生器
と、各々、対応する自動パルス発生器の出力信号に応答
して前記基準電圧発生器の出力端に電流を供給する複数
個の電流供給手段とを具備する。
【００１６】したがって、本発明の基準電圧レギュレー
タによれば、前記基準電圧補償器を具備することによ
り、前記基準電圧発生器の容量を大きくすることなく前
記基準電圧の降下を短時間で補償することができる。
タによれば、前記基準電圧補償器を具備することによ
り、前記基準電圧発生器の容量を大きくすることなく前
記基準電圧の降下を短時間で補償することができる。
【００１７】さらに、本発明のラムバスＤＲＡＭでは、
前記基準電圧補償器により前記基準電圧の降下を短時間
で補償することができるので、前記ゲートイネーブル信
号が迅速に前記基準電圧レベルに安定化される。その結
果、出力動作の速度が低下したり誤動作が生じたりする
ことを防止できる。
前記基準電圧補償器により前記基準電圧の降下を短時間
で補償することができるので、前記ゲートイネーブル信
号が迅速に前記基準電圧レベルに安定化される。その結
果、出力動作の速度が低下したり誤動作が生じたりする
ことを防止できる。
【００１８】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るために、本発明の望ましい実施形態を例示する添付図
面及び添付図面に記載された内容を参照されたい。
び本発明の実施によって達成される目的を十分に理解す
るために、本発明の望ましい実施形態を例示する添付図
面及び添付図面に記載された内容を参照されたい。
【００１９】以下、添付した図面に基づき、本発明の望
ましい実施形態を説明することによって、本発明を詳細
に説明する。図中、同一の構成要素には同一の参照符号
が付されている。
ましい実施形態を説明することによって、本発明を詳細
に説明する。図中、同一の構成要素には同一の参照符号
が付されている。
【００２０】図２に示すように、本発明の望ましい実施
形態によるラムバスＤＲＡＭは、出力ドライバー２１、
基準電圧分配器２２、基準電圧レギュレータ２３、及び
電流制御回路２４を具備する。
形態によるラムバスＤＲＡＭは、出力ドライバー２１、
基準電圧分配器２２、基準電圧レギュレータ２３、及び
電流制御回路２４を具備する。
【００２１】出力ドライバー２１は、複数個のゲートイ
ネーブル信号Ｅｎｖｇ＜６：０＞の選択的な活性化に応
答して電流駆動能力が調整され、出力信号ｑ，ｑｌを受
けて出力端２５、すなわち、出力パッドに出力する。出
力信号ｑ，ｑｌは、メモリセルアレイ（図示せず）から
読み出されたデータが出力マルチプレクサ（図示せず）
でマルチプレックスされて出力される信号であり、出力
信号ｑと出力信号ｑｌとの間には所定の遅延がある。
ネーブル信号Ｅｎｖｇ＜６：０＞の選択的な活性化に応
答して電流駆動能力が調整され、出力信号ｑ，ｑｌを受
けて出力端２５、すなわち、出力パッドに出力する。出
力信号ｑ，ｑｌは、メモリセルアレイ（図示せず）から
読み出されたデータが出力マルチプレクサ（図示せず）
でマルチプレックスされて出力される信号であり、出力
信号ｑと出力信号ｑｌとの間には所定の遅延がある。
【００２２】基準電圧分配器２２は、基準電圧Ｖｇａｔ
ｅを受けて出力イネーブル信号Ｖｇｅｎの活性化中に複
数個の電流駆動能力制御信号Ｉｃｔｌ＜６：０＞に応答
してゲートイネーブル信号Ｅｎｖｇ＜６：０＞を選択的
に基準電圧Ｖｇａｔｅレベルに活性化させる。電流制御
回路２４は、出力端２５の負荷量を感知して、出力ドラ
イバー２１の電流駆動能力を制御するための電流駆動能
力制御信号Ｉｃｔｌ＜６：０＞を発生させる。
ｅを受けて出力イネーブル信号Ｖｇｅｎの活性化中に複
数個の電流駆動能力制御信号Ｉｃｔｌ＜６：０＞に応答
してゲートイネーブル信号Ｅｎｖｇ＜６：０＞を選択的
に基準電圧Ｖｇａｔｅレベルに活性化させる。電流制御
回路２４は、出力端２５の負荷量を感知して、出力ドラ
イバー２１の電流駆動能力を制御するための電流駆動能
力制御信号Ｉｃｔｌ＜６：０＞を発生させる。
【００２３】基準電圧レギュレータ２３は、基準電圧発
生器２３ａ及び基準電圧補償器２３ｂを含む。基準電圧
発生器２３ａは、製造工程、電源電圧、温度に無関係に
一定の基準電圧Ｖｇａｔｅを発生して基準電圧分配器２
２に供給する。基準電圧Ｖｇａｔｅは、出力ドライバー
２１が常時飽和領域で動作できるようにするための電圧
であって、約１．４Ｖである。
生器２３ａ及び基準電圧補償器２３ｂを含む。基準電圧
発生器２３ａは、製造工程、電源電圧、温度に無関係に
一定の基準電圧Ｖｇａｔｅを発生して基準電圧分配器２
２に供給する。基準電圧Ｖｇａｔｅは、出力ドライバー
２１が常時飽和領域で動作できるようにするための電圧
であって、約１．４Ｖである。
【００２４】一方、前述のように、ラムバスＤＲＡＭで
は、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞が多数個
の出力ドライバーに共通に印加されるため、ゲートイネ
ーブル信号Ｅｎｖｇ＜６：０＞を伝えるラインの長さが
極めて長い。また、図３に示されたように、ゲートイネ
ーブル信号Ｅｎｖｇ＜６：０＞を伝えるラインには、プ
ルダウン回路３１〜４１の第１のＮＭＯＳトランジスタ
Ｎ１，Ｎ３，．．．Ｎ２１のカップリング量を調節して
ゲートイネーブル信号Ｅｎｖｇ＜６：０＞を安定的に維
持するために、カップリングキャパシタＣ０〜Ｃ６が接
続される。
は、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞が多数個
の出力ドライバーに共通に印加されるため、ゲートイネ
ーブル信号Ｅｎｖｇ＜６：０＞を伝えるラインの長さが
極めて長い。また、図３に示されたように、ゲートイネ
ーブル信号Ｅｎｖｇ＜６：０＞を伝えるラインには、プ
ルダウン回路３１〜４１の第１のＮＭＯＳトランジスタ
Ｎ１，Ｎ３，．．．Ｎ２１のカップリング量を調節して
ゲートイネーブル信号Ｅｎｖｇ＜６：０＞を安定的に維
持するために、カップリングキャパシタＣ０〜Ｃ６が接
続される。
【００２５】したがって、ゲートイネーブル信号Ｅｎｖ
ｇ＜６：０＞を伝えるラインの負荷が極めて大きく、こ
れによりゲートイネーブル信号Ｅｎｖｇ＜６：０＞を伝
えるラインを基準電圧Ｖｇａｔｅレベルに活性化させる
際に多くの電荷が消耗される。これにより基準電圧Ｖｇ
ａｔｅの降下が生じ、その結果、ゲートイネーブル信号
Ｅｎｖｇ＜６：０＞を伝えるラインを基準電圧Ｖｇａｔ
ｅレベルに安定化させるために長時間を要する。
ｇ＜６：０＞を伝えるラインの負荷が極めて大きく、こ
れによりゲートイネーブル信号Ｅｎｖｇ＜６：０＞を伝
えるラインを基準電圧Ｖｇａｔｅレベルに活性化させる
際に多くの電荷が消耗される。これにより基準電圧Ｖｇ
ａｔｅの降下が生じ、その結果、ゲートイネーブル信号
Ｅｎｖｇ＜６：０＞を伝えるラインを基準電圧Ｖｇａｔ
ｅレベルに安定化させるために長時間を要する。
【００２６】したがって、本発明の望ましい実施形態に
よるラムバスＤＲＡＭの基準電圧レギュレータ２３は、
基準電圧Ｖｇａｔｅを発生する基準電圧発生器２３ａだ
けでなく、基準電圧Ｖｇａｔｅの降下を補償するため
に、出力イネーブル信号Ｖｇｅｎに応答して、所定の時
間の間、前記基準電圧発生器２３ａの出力端Ｎに電流を
供給する基準電圧補償器２３ｂを具備する。
よるラムバスＤＲＡＭの基準電圧レギュレータ２３は、
基準電圧Ｖｇａｔｅを発生する基準電圧発生器２３ａだ
けでなく、基準電圧Ｖｇａｔｅの降下を補償するため
に、出力イネーブル信号Ｖｇｅｎに応答して、所定の時
間の間、前記基準電圧発生器２３ａの出力端Ｎに電流を
供給する基準電圧補償器２３ｂを具備する。
【００２７】以下、本発明の構成及び動作への理解を助
けるために、各要素の構成及び動作について説明する。
けるために、各要素の構成及び動作について説明する。
【００２８】図３は、図２の出力ドライバー２１の回路
図である。図３に示すように、出力ドライバー２１は、
出力端２５と接地電圧ＶＳＳとの間に並列接続された複
数個のプルダウン回路３１〜４１を含む。
図である。図３に示すように、出力ドライバー２１は、
出力端２５と接地電圧ＶＳＳとの間に並列接続された複
数個のプルダウン回路３１〜４１を含む。
【００２９】プルダウン回路３１〜４１は、各々、出力
端２５と接地電圧ＶＳＳとの間に直列接続される２個の
ＮＭＯＳトランジスタ、すなわち、第１ＮＭＯＳトラン
ジスタＮ１，Ｎ３，．．．，Ｎ２１及び第２ＮＭＯＳト
ランジスタＮ２，Ｎ４，．．．，Ｎ２２で構成される。
プルダウン回路３１〜４１は、電流駆動能力が相異なる
ように設計される。第１ＮＭＯＳトランジスタのゲート
にはゲートイネーブル信号Ｅｎｖｇ＜６：０＞のうちい
ずれか一つが印加され、第２ＮＭＯＳトランジスタのゲ
ートには出力信号ｑ，ｑｌのうちいずれか一つが印加さ
れる。
端２５と接地電圧ＶＳＳとの間に直列接続される２個の
ＮＭＯＳトランジスタ、すなわち、第１ＮＭＯＳトラン
ジスタＮ１，Ｎ３，．．．，Ｎ２１及び第２ＮＭＯＳト
ランジスタＮ２，Ｎ４，．．．，Ｎ２２で構成される。
プルダウン回路３１〜４１は、電流駆動能力が相異なる
ように設計される。第１ＮＭＯＳトランジスタのゲート
にはゲートイネーブル信号Ｅｎｖｇ＜６：０＞のうちい
ずれか一つが印加され、第２ＮＭＯＳトランジスタのゲ
ートには出力信号ｑ，ｑｌのうちいずれか一つが印加さ
れる。
【００３０】また、プルダウン回路３１〜４１の第１Ｎ
ＭＯＳトランジスタＮ１，Ｎ３，．．．，Ｎ２１のカッ
プリング量を調節して前記ゲートイネーブル信号Ｅｎｖ
ｇ＜６：０＞を安定的に維持させるため、ゲートイネー
ブル信号Ｅｎｖｇ＜６：０＞を伝えるラインにカップリ
ングキャパシタＣ０〜Ｃ６が接続されている。
ＭＯＳトランジスタＮ１，Ｎ３，．．．，Ｎ２１のカッ
プリング量を調節して前記ゲートイネーブル信号Ｅｎｖ
ｇ＜６：０＞を安定的に維持させるため、ゲートイネー
ブル信号Ｅｎｖｇ＜６：０＞を伝えるラインにカップリ
ングキャパシタＣ０〜Ｃ６が接続されている。
【００３１】したがって、出力ドライバー２１では、ゲ
ートイネーブル信号Ｅｎｖｇ＜６：０＞の選択的な活性
化に応答してプルダウン回路３１〜４１が選択的に動作
される。すなわち、出力ドライバー２１は、ゲートイネ
ーブル信号Ｅｎｖｇ＜６：０＞の選択的な活性化によっ
て電流駆動能力が調整される。
ートイネーブル信号Ｅｎｖｇ＜６：０＞の選択的な活性
化に応答してプルダウン回路３１〜４１が選択的に動作
される。すなわち、出力ドライバー２１は、ゲートイネ
ーブル信号Ｅｎｖｇ＜６：０＞の選択的な活性化によっ
て電流駆動能力が調整される。
【００３２】図４は、図２の基準電圧分配器２２の回路
図である。図４に示すように、基準電圧分配器２２は、
複数個のＮＡＮＤゲートＮＤ３０〜ＮＤ３６及び前記基
準電圧Ｖｇａｔｅを電源電圧として使用する複数個のイ
ンバータＩ３０〜Ｉ３６を具備する。
図である。図４に示すように、基準電圧分配器２２は、
複数個のＮＡＮＤゲートＮＤ３０〜ＮＤ３６及び前記基
準電圧Ｖｇａｔｅを電源電圧として使用する複数個のイ
ンバータＩ３０〜Ｉ３６を具備する。
【００３３】ＮＡＮＤゲートＮＤ３０〜ＮＤ３６は、各
々電流駆動能力制御信号Ｉｃｔｌ＜６：０＞のうち対応
する電流駆動能力制御信号及び出力イネーブル信号Ｖｇ
ｅｎを受けてＮＡＮＤ演算を行なう。インバータＩ３０
〜Ｉ３６は各々対応するＮＡＮＤゲートの出力が論理"
ロー"の状態の時にゲートイネーブル信号Ｅｎｖｇ＜
６：０＞のうち対応するゲートイネーブル信号を基準電
圧Ｖｇａｔｅレベルに活性化させる。
々電流駆動能力制御信号Ｉｃｔｌ＜６：０＞のうち対応
する電流駆動能力制御信号及び出力イネーブル信号Ｖｇ
ｅｎを受けてＮＡＮＤ演算を行なう。インバータＩ３０
〜Ｉ３６は各々対応するＮＡＮＤゲートの出力が論理"
ロー"の状態の時にゲートイネーブル信号Ｅｎｖｇ＜
６：０＞のうち対応するゲートイネーブル信号を基準電
圧Ｖｇａｔｅレベルに活性化させる。
【００３４】具体的に、例えば、出力イネーブル信号Ｖ
ｇｅｎが論理"ハイ"に活性化中に電流駆動能力制御信号
Ｉｃｔｌ３のみが論理"ハイ"であり、残りの電流駆動能
力制御信号がいずれも論理"ロー"の場合、ＮＡＮＤゲー
トＮＤ３３の出力のみが論理"ロー"となる。これによ
り、インバータＩ３３の出力、すなわち、ゲートイネー
ブル信号Ｅｎｖｇ３のみが基準電圧Ｖｇａｔｅレベルに
活性化され、残りのゲートイネーブル信号は論理"ロー"
に非活性化される。これにより、図３のプルダウン回路
３１〜４１のうちプルダウン回路３４、３８のみが動作
することになる。
ｇｅｎが論理"ハイ"に活性化中に電流駆動能力制御信号
Ｉｃｔｌ３のみが論理"ハイ"であり、残りの電流駆動能
力制御信号がいずれも論理"ロー"の場合、ＮＡＮＤゲー
トＮＤ３３の出力のみが論理"ロー"となる。これによ
り、インバータＩ３３の出力、すなわち、ゲートイネー
ブル信号Ｅｎｖｇ３のみが基準電圧Ｖｇａｔｅレベルに
活性化され、残りのゲートイネーブル信号は論理"ロー"
に非活性化される。これにより、図３のプルダウン回路
３１〜４１のうちプルダウン回路３４、３８のみが動作
することになる。
【００３５】図５は、図２の電流制御回路２４の回路図
である。図５に示すように、電流制御回路２４は、第１
及び第２伝送部５１及び５３、抵抗Ｒ１及びＲ２で構成
される電圧分配器、比較器５５、電流制御カウンター／
レジスター５７を具備する。
である。図５に示すように、電流制御回路２４は、第１
及び第２伝送部５１及び５３、抵抗Ｒ１及びＲ２で構成
される電圧分配器、比較器５５、電流制御カウンター／
レジスター５７を具備する。
【００３６】第１伝送部５１は、所定の制御信号Ｃに応
答して第１パッド５９の電圧ＶＯＨを伝送し、第２伝送
部５３は、所定の制御信号Ｃに応答して第２パッド２５
の電圧ＶＯＬを伝送する。第２パッド２５は、図２及び
図３の出力端２５に該当する。抵抗Ｒ１、Ｒ２で構成さ
れる電圧分配器は、第１伝送部５１の出力と第２伝送部
５３の出力との間の電圧を分配して分配電圧Ｖｃｍｐを
出力する。比較器５５は、分配電圧Ｖｃｍｐと基準電圧
Ｖｒｅｆとを比較する。電流制御カウンター／レジスタ
ー５７は、比較器５５の出力に応答して出力ドライバー
２１の電流駆動能力を制御するための電流駆動能力制御
信号Ｉｃｔｌ＜６：０＞を発生する。
答して第１パッド５９の電圧ＶＯＨを伝送し、第２伝送
部５３は、所定の制御信号Ｃに応答して第２パッド２５
の電圧ＶＯＬを伝送する。第２パッド２５は、図２及び
図３の出力端２５に該当する。抵抗Ｒ１、Ｒ２で構成さ
れる電圧分配器は、第１伝送部５１の出力と第２伝送部
５３の出力との間の電圧を分配して分配電圧Ｖｃｍｐを
出力する。比較器５５は、分配電圧Ｖｃｍｐと基準電圧
Ｖｒｅｆとを比較する。電流制御カウンター／レジスタ
ー５７は、比較器５５の出力に応答して出力ドライバー
２１の電流駆動能力を制御するための電流駆動能力制御
信号Ｉｃｔｌ＜６：０＞を発生する。
【００３７】図６は、図２の基準電圧補償器２３ｂの第
１構成例を示す回路図である。図６に示すように、第１
構成例による基準電圧補償器は、自動パルス発生器６０
及び電流供給手段Ｐ４０を具備する。
１構成例を示す回路図である。図６に示すように、第１
構成例による基準電圧補償器は、自動パルス発生器６０
及び電流供給手段Ｐ４０を具備する。
【００３８】自動パルス発生器６０は、出力イネーブル
信号Ｖｇｅｎの活性化に応答して、所定の時間の間、論
理"ロー"のパルス信号ＰＳを発生する。電流供給手段Ｐ
４０は、自動パルス発生器６０の出力信号ＰＳに応答し
て図２の基準電圧発生器２３ａの出力端Ｎに電流を供給
する。
信号Ｖｇｅｎの活性化に応答して、所定の時間の間、論
理"ロー"のパルス信号ＰＳを発生する。電流供給手段Ｐ
４０は、自動パルス発生器６０の出力信号ＰＳに応答し
て図２の基準電圧発生器２３ａの出力端Ｎに電流を供給
する。
【００３９】自動パルス発生器６０は、出力イネーブル
信号Ｖｇｅｎを遅延させ、かつ反転させる反転遅延器６
１、及び出力イネーブル信号Ｖｇｅｎと反転遅延器６１
の出力信号との論理積を演算し、その結果を反転させて
論理"ロー"のパルス信号ＰＳを発生する反転論理積手段
ＮＤ４０を含んでなる。ここで、反転遅延器６１は、直
列接続された奇数個のインバータＩ４０〜Ｉ４４で構成
され、反転論理積手段ＮＤ４０は、ＮＡＮＤゲートで構
成される。
信号Ｖｇｅｎを遅延させ、かつ反転させる反転遅延器６
１、及び出力イネーブル信号Ｖｇｅｎと反転遅延器６１
の出力信号との論理積を演算し、その結果を反転させて
論理"ロー"のパルス信号ＰＳを発生する反転論理積手段
ＮＤ４０を含んでなる。ここで、反転遅延器６１は、直
列接続された奇数個のインバータＩ４０〜Ｉ４４で構成
され、反転論理積手段ＮＤ４０は、ＮＡＮＤゲートで構
成される。
【００４０】電流供給手段Ｐ４０は、ソースに電源電圧
ＶＤＤが印加され、ゲートに自動パルス発生器６０の出
力信号、すなわち、パルス信号ＰＳが印加され、ドレイ
ンが基準電圧発生器２３ａの出力端Ｎに接続されるＰＭ
ＯＳトランジスタで構成される。電源電圧ＶＤＤは、例
えば、ラムバスＤＲＡＭの外部から印加される外部電源
電圧、前記外部電源電圧を受けて内部で発生される内部
電源電圧、前記外部電源電圧よりも高い昇圧電圧のうち
いずれか一つとすることができる。
ＶＤＤが印加され、ゲートに自動パルス発生器６０の出
力信号、すなわち、パルス信号ＰＳが印加され、ドレイ
ンが基準電圧発生器２３ａの出力端Ｎに接続されるＰＭ
ＯＳトランジスタで構成される。電源電圧ＶＤＤは、例
えば、ラムバスＤＲＡＭの外部から印加される外部電源
電圧、前記外部電源電圧を受けて内部で発生される内部
電源電圧、前記外部電源電圧よりも高い昇圧電圧のうち
いずれか一つとすることができる。
【００４１】したがって、第１構成例による基準電圧補
償器は、出力イネーブル信号Ｖｇｅｎが論理"ハイ"に活
性化される時に発生されるパルス信号ＰＳのパルス区間
中に電流供給手段Ｐ４０を介して基準電圧発生器２３ａ
の出力端Ｎに一定の電流を供給する。
償器は、出力イネーブル信号Ｖｇｅｎが論理"ハイ"に活
性化される時に発生されるパルス信号ＰＳのパルス区間
中に電流供給手段Ｐ４０を介して基準電圧発生器２３ａ
の出力端Ｎに一定の電流を供給する。
【００４２】図７は、図２の基準電圧補償器２３ｂの第
２構成例を示す回路図である。図７に示すように、第２
構成例による基準電圧補償器は、複数個の自動パルス発
生器７０〜７６及び複数個の電流供給手段Ｐ５０〜Ｐ５
６を具備する。
２構成例を示す回路図である。図７に示すように、第２
構成例による基準電圧補償器は、複数個の自動パルス発
生器７０〜７６及び複数個の電流供給手段Ｐ５０〜Ｐ５
６を具備する。
【００４３】自動パルス発生器７０〜７６の各々は、電
流駆動能力制御信号Ｉｃｔｌ＜６：０＞のうち対応する
電流駆動能力制御信号が活性化されている間に出力イネ
ーブル信号Ｖｇｅｎの活性化に応答して、所定の時間の
間、論理"ロー"のパルス信号を発生する。電流供給手段
Ｐ５０〜Ｐ５６の各々は、対応する自動パルス発生器の
出力信号に応答して基準電圧発生器２３ａの出力端Ｎに
電流を供給する。
流駆動能力制御信号Ｉｃｔｌ＜６：０＞のうち対応する
電流駆動能力制御信号が活性化されている間に出力イネ
ーブル信号Ｖｇｅｎの活性化に応答して、所定の時間の
間、論理"ロー"のパルス信号を発生する。電流供給手段
Ｐ５０〜Ｐ５６の各々は、対応する自動パルス発生器の
出力信号に応答して基準電圧発生器２３ａの出力端Ｎに
電流を供給する。
【００４４】各々の自動パルス発生器７０〜７６は、出
力イネーブル信号Ｖｇｅｎを遅延させると共に反転させ
る反転遅延器５１、及び電流駆動能力制御信号Ｉｃｔｌ
＜６：０＞のうち対応する電流駆動能力制御信号、出力
イネーブル信号Ｖｇｅｎ、及び反転遅延器５１の出力信
号の論理積を演算し、その結果を反転させてパルス信号
を発生する反転論理積手段ＮＤ５０，．．．，ＮＤ５６
を含んでなる。図７に示されたように、一つの反転遅延
器５１を複数個の自動パルス発生器７０〜７６に共通し
て使用することができる。ここで、反転遅延器５１は、
直列接続された奇数個のインバータＩ５０〜Ｉ５４で構
成され、反転論理積手段ＮＤ５０，．．．，ＮＤ５６は
ＮＡＮＤゲートで構成される。
力イネーブル信号Ｖｇｅｎを遅延させると共に反転させ
る反転遅延器５１、及び電流駆動能力制御信号Ｉｃｔｌ
＜６：０＞のうち対応する電流駆動能力制御信号、出力
イネーブル信号Ｖｇｅｎ、及び反転遅延器５１の出力信
号の論理積を演算し、その結果を反転させてパルス信号
を発生する反転論理積手段ＮＤ５０，．．．，ＮＤ５６
を含んでなる。図７に示されたように、一つの反転遅延
器５１を複数個の自動パルス発生器７０〜７６に共通し
て使用することができる。ここで、反転遅延器５１は、
直列接続された奇数個のインバータＩ５０〜Ｉ５４で構
成され、反転論理積手段ＮＤ５０，．．．，ＮＤ５６は
ＮＡＮＤゲートで構成される。
【００４５】各々の電流供給手段Ｐ５０〜Ｐ５６は、ソ
ースに電源電圧ＶＤＤが印加され、ゲートに対応する自
動パルス発生器の出力信号が印加され、ドレインが基準
電圧発生器２３ａの出力端Ｎに接続されるＰＭＯＳトラ
ンジスタで構成される。電流供給手段Ｐ５０〜Ｐ５６
は、第１構成例の電流供給手段Ｐ４０よりも小さい電流
供給能力を有するように構成される。電源電圧ＶＤＤ
は、例えば、ラムバスＤＲＡＭの外部から印加される外
部電源電圧、外部電源電圧を受けて内部で発生される内
部電源電圧、前記外部電源電圧よりも高い昇圧電圧のう
ちいずれか一つとすることができる。
ースに電源電圧ＶＤＤが印加され、ゲートに対応する自
動パルス発生器の出力信号が印加され、ドレインが基準
電圧発生器２３ａの出力端Ｎに接続されるＰＭＯＳトラ
ンジスタで構成される。電流供給手段Ｐ５０〜Ｐ５６
は、第１構成例の電流供給手段Ｐ４０よりも小さい電流
供給能力を有するように構成される。電源電圧ＶＤＤ
は、例えば、ラムバスＤＲＡＭの外部から印加される外
部電源電圧、外部電源電圧を受けて内部で発生される内
部電源電圧、前記外部電源電圧よりも高い昇圧電圧のう
ちいずれか一つとすることができる。
【００４６】したがって、第２構成例による基準電圧補
償器では、電流駆動能力制御信号Ｉｃｔｌ＜６：０＞の
うち論理"ハイ"に活性化されるものに対応する自動パル
ス発生器及び電流供給手段のみが動作することになる。
具体的には、例えば、電流駆動能力制御信号Ｉｃｔｌ＜
６：０＞のうち電流駆動能力制御信号Ｉｃｔｌ３のみが
論理"ハイ"である場合、図４に示されたように、ゲート
イネーブル信号Ｅｎｖｇ３のみが基準電圧Ｖｇａｔｅレ
ベルに活性化される。したがって、不要な電流消耗を減
らすために、この場合には自動パルス発生器７３のみが
動作され、これにより電流供給手段Ｐ５３が自動パルス
発生器７３の出力信号に応答して基準電圧発生器２３ａ
の出力端Ｎに電流を供給することになる。
償器では、電流駆動能力制御信号Ｉｃｔｌ＜６：０＞の
うち論理"ハイ"に活性化されるものに対応する自動パル
ス発生器及び電流供給手段のみが動作することになる。
具体的には、例えば、電流駆動能力制御信号Ｉｃｔｌ＜
６：０＞のうち電流駆動能力制御信号Ｉｃｔｌ３のみが
論理"ハイ"である場合、図４に示されたように、ゲート
イネーブル信号Ｅｎｖｇ３のみが基準電圧Ｖｇａｔｅレ
ベルに活性化される。したがって、不要な電流消耗を減
らすために、この場合には自動パルス発生器７３のみが
動作され、これにより電流供給手段Ｐ５３が自動パルス
発生器７３の出力信号に応答して基準電圧発生器２３ａ
の出力端Ｎに電流を供給することになる。
【００４７】したがって、第２構成例による基準電圧補
償器では、電流駆動能力制御信号Ｉｃｔｌ＜６：０＞に
より必要な量の電流のみが基準電圧発生器２３ａの出力
端Ｎに供給されるので、電流消耗を低減することができ
る。
償器では、電流駆動能力制御信号Ｉｃｔｌ＜６：０＞に
より必要な量の電流のみが基準電圧発生器２３ａの出力
端Ｎに供給されるので、電流消耗を低減することができ
る。
【００４８】以上述べたように、本発明の望ましい実施
形態による基準電圧レギュレータによれば、基準電圧補
償器２３ｂを具備することにより、基準電圧発生器２３
ａの容量を増やすことなく、基準電圧Ｖｇａｔｅの降下
を短時間で補償することができる長所がある。
形態による基準電圧レギュレータによれば、基準電圧補
償器２３ｂを具備することにより、基準電圧発生器２３
ａの容量を増やすことなく、基準電圧Ｖｇａｔｅの降下
を短時間で補償することができる長所がある。
【００４９】さらに、本発明の望ましい実施形態による
ラムバスＤＲＡＭによれば、基準電圧補償器２３ｂによ
り基準電圧Ｖｇａｔｅの降下を短時間で補償することが
できるので、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞
が迅速に基準電圧Ｖｇａｔｅレベルに安定化される。こ
れにより、出力動作の速度が低下したり誤動作が生じた
りすることが防止される。
ラムバスＤＲＡＭによれば、基準電圧補償器２３ｂによ
り基準電圧Ｖｇａｔｅの降下を短時間で補償することが
できるので、ゲートイネーブル信号Ｅｎｖｇ＜６：０＞
が迅速に基準電圧Ｖｇａｔｅレベルに安定化される。こ
れにより、出力動作の速度が低下したり誤動作が生じた
りすることが防止される。
【００５０】本発明は、図面に示された実施形態を参考
として説明されたが、これは単なる例示的なものに過ぎ
ず、本技術分野の通常の知識を有した者であれば、この
実施形態の各種の変形及び均等な他の構成を実施するこ
とができる。よって、本発明の保護範囲は、特許請求の
範囲に記載された技術的思想に基づいて定められるべき
である。
として説明されたが、これは単なる例示的なものに過ぎ
ず、本技術分野の通常の知識を有した者であれば、この
実施形態の各種の変形及び均等な他の構成を実施するこ
とができる。よって、本発明の保護範囲は、特許請求の
範囲に記載された技術的思想に基づいて定められるべき
である。
【００５１】
【発明の効果】本発明によれば、例えば、基準電圧発生
器の容量を大きくすることなく基準電圧の降下を短時間
で補償することができる。
器の容量を大きくすることなく基準電圧の降下を短時間
で補償することができる。
【００５２】また、本発明によれば、例えば、基準電圧
の低下に起因する動作速度の低下や誤動作を防止するこ
とができる。
の低下に起因する動作速度の低下や誤動作を防止するこ
とができる。
【図１】従来のラムバスＤＲＡＭにおける出力ドライバ
ー制御スキームを示すブロック図である。
ー制御スキームを示すブロック図である。
【図２】本発明の望ましい実施形態によるラムバスＤＲ
ＡＭの出力ドライバー制御スキームを示すブロック図で
ある。
ＡＭの出力ドライバー制御スキームを示すブロック図で
ある。
【図３】図２の出力ドライバーの回路図である。
【図４】図２の基準電圧分配器の回路図である。
【図５】図２の電流制御回路の回路図である。
【図６】図２の基準電圧補償器の第１構成例を示す回路
図である。
図である。
【図７】図２の基準電圧補償器の第２構成例を示す回路
図である。
図である。
２３ 基準電圧レギュレータ ２５ 出力端 Ｖｇａｔｅ 基準電圧 Ｎ 基準電圧発生器の出力端 Ｖｇｅｎ 出力イネーブル信号 Ｅｎｖｇ＜６：０＞ ゲートイネーブル信号 Ｉｃｔｌ＜６：０＞ 電流駆動能力制御信号 ｑ、ｑｌ 出力信号
Claims (16)
- 【請求項１】 複数個のゲートイネーブル信号の選択的
な活性化に応答して電流駆動能力が調整され、出力信号
を受けて出力端に出力する出力ドライバー、基準電圧を
受けて出力イネーブル信号の活性化中に複数の電流駆動
能力制御信号に応答して前記ゲートイネーブル信号を選
択的に前記基準電圧レベルに活性化させる基準電圧分配
器、及び前記出力端の負荷量を感知して前記出力ドライ
バーの電流駆動能力を制御するための前記複数の電流駆
動能力制御信号を発生する電流制御回路を具備する半導
体メモリ装置の基準電圧レギュレータにおいて、 前記基準電圧を発生して前記基準電圧分配器に供給する
基準電圧発生器と、 前記基準電圧の降下を補償するために、前記出力イネー
ブル信号に応答して、所定の時間の間、前記基準電圧発
生器の出力端に電流を供給する基準電圧補償器と、 を具備することを特徴とする基準電圧レギュレータ。 - 【請求項２】 前記基準電圧補償器は、前記基準電圧発
生器の出力端に供給される電流を調整するために、前記
出力イネーブル信号の他、前記電流駆動能力制御信号に
よって制御されることを特徴とする請求項１に記載の基
準電圧レギュレータ。 - 【請求項３】 前記基準電圧補償器は、 前記出力イネーブル信号の活性化に応答して、前記所定
の時間の間、パルス信号を発生する自動パルス発生器
と、 前記自動パルス発生器の出力信号に応答して前記基準電
圧発生器の出力端に電流を供給する電流供給手段と、 を具備することを特徴とする請求項１に記載の基準電圧
レギュレータ。 - 【請求項４】 前記自動パルス発生器は、 前記出力イネーブル信号を遅延させると共に反転させる
反転遅延器と、 前記出力イネーブル信号及び前記反転遅延器の出力信号
の論理積を演算しその結果を反転させて前記パルス信号
を発生する反転論理積手段と、 を具備することを特徴とする請求項３に記載の基準電圧
レギュレータ。 - 【請求項５】 前記電流供給手段は、ソースに電源電圧
が印加され、ゲートに前記自動パルス発生器の出力信号
が印加され、ドレインが前記基準電圧発生器の出力端に
接続されたＰＭＯＳトランジスタを具備することを特徴
とする請求項３に記載の基準電圧レギュレータ。 - 【請求項６】 前記基準電圧補償器は、 各々、前記複数の電流駆動能力制御信号のうち対応する
電流駆動能力制御信号が活性化されている間に、前記出
力イネーブル信号の活性化に応答して、前記所定の時間
の間、パルスを発生する複数個の自動パルス発生器と、 各々、対応する自動パルス発生器の出力信号に応答して
前記基準電圧発生器の出力端に電流を供給する複数個の
電流供給手段と、 を具備することを特徴とする請求項１に記載の基準電圧
レギュレータ。 - 【請求項７】 前記の各自動パルス発生器は、 前記出力イネーブル信号を遅延させると共に反転させる
反転遅延器と、 前記対応する電流駆動能力制御信号、前記出力イネーブ
ル信号、及び前記反転遅延器の出力信号の論理積を演算
しその結果を反転させて前記パルス信号を発生する反転
論理積手段と、 を具備することを特徴とする請求項６に記載の基準電圧
レギュレータ。 - 【請求項８】 前記の各電流供給手段は、ソースに電源
電圧が印加され、ゲートに前記対応する自動パルス発生
器の出力信号が印加され、ドレインが前記基準電圧発生
器の出力端に接続されたＰＭＯＳトランジスタを具備す
ることを特徴とする請求項６に記載の基準電圧レギュレ
ータ。 - 【請求項９】 複数個のゲートイネーブル信号の選択的
な活性化に応答して電流駆動能力が調整され、出力信号
を受けて出力端に出力する出力ドライバーと、 基準電圧を受けて出力イネーブル信号の活性化中に複数
の電流駆動能力制御信号に応答して前記ゲートイネーブ
ル信号を選択的に前記基準電圧レベルに活性化させる基
準電圧分配器と、 前記出力端の負荷量を感知して前記出力ドライバーの電
流駆動能力を制御するための前記複数の電流駆動能力制
御信号を発生する電流制御回路と、 前記基準電圧を発生して前記基準電圧分配器に供給する
基準電圧発生器と、 前記基準電圧の降下を補償するために、前記出力イネー
ブル信号に応答して、所定の時間の間、前記基準電圧発
生器の出力端に電流を供給する基準電圧補償器と、 を具備することを特徴とする半導体メモリ装置。 - 【請求項１０】 前記基準電圧補償器は、前記基準電圧
発生器の出力端に供給される電流を調整させるために、
前記出力イネーブル信号の他、前記電流駆動能力制御信
号によって制御されることを特徴とする請求項９に記載
の半導体メモリ装置。 - 【請求項１１】 前記基準電圧補償器は、 前記出力イネーブル信号の活性化に応答して、前記所定
の時間の間、パルス信号を発生する自動パルス発生器
と、 前記自動パルス発生器の出力信号に応答して前記基準電
圧発生器の出力端に電流を供給する電流供給手段と、 を具備することを特徴とする請求項９に記載の半導体メ
モリ装置。 - 【請求項１２】 前記自動パルス発生器は、 前記出力イネーブル信号を遅延させると共に反転させる
反転遅延器と、 前記出力イネーブル信号及び前記反転遅延器の出力信号
の論理積を演算しその結果を反転させて前記パルス信号
を発生する反転論理積手段と、 を具備することを特徴とする請求項１１に記載の半導体
メモリ装置。 - 【請求項１３】 前記電流供給手段は、ソースに電源電
圧が印加され、ゲートに前記自動パルス発生器の出力信
号が印加され、ドレインが前記基準電圧発生器の出力端
に接続されたＰＭＯＳトランジスタを具備することを特
徴とする請求項１１に記載の半導体メモリ装置。 - 【請求項１４】 前記基準電圧補償器は、 各々、前記複数の電流駆動能力制御信号のうち対応する
電流駆動能力制御信号が活性化されている間に、前記出
力イネーブル信号の活性化に応答して、前記所定の時間
の間、パルスを発生する複数個の自動パルス発生器と、 各々、対応する自動パルス発生器の出力信号に応答して
前記基準電圧発生器の出力端に電流を供給する複数個の
電流供給手段と、 を具備することを特徴とする請求項９に記載の半導体メ
モリ装置。 - 【請求項１５】 前記の各自動パルス発生器は、 前記出力イネーブル信号を遅延させると共に反転させる
反転遅延器と、 前記対応する電流駆動能力制御信号、前記出力イネーブ
ル信号、及び前記反転遅延器の出力信号の論理積を演算
しその結果を反転させて前記パルス信号を発生する反転
論理積手段と、 を具備することを特徴とする請求項１４に記載の半導体
メモリ装置。 - 【請求項１６】 前記の各電流供給手段は、ソースに電
源電圧が印加され、ゲートに前記対応する自動パルス発
生器の出力信号が印加され、ドレインが前記基準電圧発
生器の出力端に接続されたＰＭＯＳトランジスタを具備
することを特徴とする請求項１４に記載の半導体メモリ
装置。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670793B1 (en) | 2000-04-25 | 2003-12-30 | Sp Systems Pte Ltd | Dynamic series voltage compensator and method thereof |
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