JPS61255600A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS61255600A JPS61255600A JP60097108A JP9710885A JPS61255600A JP S61255600 A JPS61255600 A JP S61255600A JP 60097108 A JP60097108 A JP 60097108A JP 9710885 A JP9710885 A JP 9710885A JP S61255600 A JPS61255600 A JP S61255600A
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- JP
- Japan
- Prior art keywords
- delay
- circuit
- threshold voltage
- signal
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はチップ内の任意の信号を遅延できるようにした
メモリ回路に関するものである。
メモリ回路に関するものである。
近年、半導体メモリは、内部回路が複雑になってきてい
るために数多くの動作不良を発生している。これら動作
不良の原因は、寄生容量、寄生抵抗などによる内部信号
のタイミングのずれによることが多い。この動作不良の
原因となる内部信号のタイミングのずれをなくすために
、内部信号に遅延をかけるなどタイミング調整がはから
れている。
るために数多くの動作不良を発生している。これら動作
不良の原因は、寄生容量、寄生抵抗などによる内部信号
のタイミングのずれによることが多い。この動作不良の
原因となる内部信号のタイミングのずれをなくすために
、内部信号に遅延をかけるなどタイミング調整がはから
れている。
このタイミング調整としては、例えば半導体メモリのケ
ースの開封を行って内部信号の出力箇所に外部から採針
を接触させ、この探針のもつ大きな容量で内部信号を遅
延させることによりタイミング調整を行りている。
ースの開封を行って内部信号の出力箇所に外部から採針
を接触させ、この探針のもつ大きな容量で内部信号を遅
延させることによりタイミング調整を行りている。
しかし、このような方法では、駆動能力のないトランジ
スタから出力される信号は、探針のもつ大きな容量のた
め本来の波形から大きく乱れて所望の波形を得ることが
非常に困難となる。
スタから出力される信号は、探針のもつ大きな容量のた
め本来の波形から大きく乱れて所望の波形を得ることが
非常に困難となる。
このような回路の内部節点に探針を接触させて内部信号
を遅延させる方法は、非常に困難であり、駆動能力の無
いトランジスタの出力信号を遅延させることは、不可能
となる。また、ケースの開封などに余分な工数を費やし
てしまい、その動作不良の改善が不明確であるために数
種類のマスクを作成する必要があるという問題もある。
を遅延させる方法は、非常に困難であり、駆動能力の無
いトランジスタの出力信号を遅延させることは、不可能
となる。また、ケースの開封などに余分な工数を費やし
てしまい、その動作不良の改善が不明確であるために数
種類のマスクを作成する必要があるという問題もある。
本発明の目的は、これらの欠点を除き、内部信号の波形
を乱すことなしに任意の信号を遅延でき、かつケースを
開封することをせず遅延できるようにしたメモリ回路を
提供することにある。
を乱すことなしに任意の信号を遅延でき、かつケースを
開封することをせず遅延できるようにしたメモリ回路を
提供することにある。
本発明のメモリ回路の構成は、アドレス入力信号が第１
のスレッショールド電圧以上入力されたとき駆動される
アドレスバツフアと、前記第１のスレッショールド電圧
より高い第２のスレッショールド電圧以上で駆動されゲ
ートおよびドレインが前記アドレス入力信号と共通接続
されたＭＯ８トランジスタを介して遅延の制御を行う遅
延プログラム回路と、この遅延プログラム回路の出力に
より所定容量と遅延個所との間の接続が制御される：Ｉ
！１延回路上回路み、前記アドレス入力信号のレベルに
従って前記遅延回路が制御されることを特徴とする。
のスレッショールド電圧以上入力されたとき駆動される
アドレスバツフアと、前記第１のスレッショールド電圧
より高い第２のスレッショールド電圧以上で駆動されゲ
ートおよびドレインが前記アドレス入力信号と共通接続
されたＭＯ８トランジスタを介して遅延の制御を行う遅
延プログラム回路と、この遅延プログラム回路の出力に
より所定容量と遅延個所との間の接続が制御される：Ｉ
！１延回路上回路み、前記アドレス入力信号のレベルに
従って前記遅延回路が制御されることを特徴とする。
次に本発明の実施例を図面を用いて説明する。
第１図は本発明の一実施例の回路図である。図において
、Ａｉはアドレス入力端子で、任意の遅延箇所Ｎを遅延
すべくプログラムする制御端子となる。１０はアドレス
入力端子Ａｉに接続し第１のスレッショールド電圧具」
−の入力で動作するアドレス・バッファ回路、１１は同
じく入力端子Ａｉに接続している遅延プログラム回路、
１２はこの遅延プログラム回路１１の出力を入力して任
意の遅延箇所Ｎに遅延を与える遅延回路である。
、Ａｉはアドレス入力端子で、任意の遅延箇所Ｎを遅延
すべくプログラムする制御端子となる。１０はアドレス
入力端子Ａｉに接続し第１のスレッショールド電圧具」
−の入力で動作するアドレス・バッファ回路、１１は同
じく入力端子Ａｉに接続している遅延プログラム回路、
１２はこの遅延プログラム回路１１の出力を入力して任
意の遅延箇所Ｎに遅延を与える遅延回路である。
この遅延プログラム回路１１は、電源ＶＣＣと接地との
間に、ヒコ、−ズ素子６とソース電極を接地したＮチャ
ンネル型ＭＯＳトランジスタＱ２が接続され、このＭＯ
ＳトランジスタＱ２のゲート電極には、ドレインとゲー
ト電極とをアドレス入力端子Ａｉに接続し、第１のスレ
ッショールド電圧よりも十分に高い第２のスレッショー
ルド電圧をもつＮチャンネル型ＭＯＳトランジスタＱ１
のソース電極が接続されており、そのソース電極は高抵
抗Ｒ１で接地されている。
間に、ヒコ、−ズ素子６とソース電極を接地したＮチャ
ンネル型ＭＯＳトランジスタＱ２が接続され、このＭＯ
ＳトランジスタＱ２のゲート電極には、ドレインとゲー
ト電極とをアドレス入力端子Ａｉに接続し、第１のスレ
ッショールド電圧よりも十分に高い第２のスレッショー
ルド電圧をもつＮチャンネル型ＭＯＳトランジスタＱ１
のソース電極が接続されており、そのソース電極は高抵
抗Ｒ１で接地されている。
また、ヒユーズ素子６とＮチャンネルＭＯＳトランジス
タＱ２との接続点はＣＭＯＳインバータ１の入力に接続
されており、かつ、この接点には一端が接地された高抵
抗Ｒ２が接続されている。
タＱ２との接続点はＣＭＯＳインバータ１の入力に接続
されており、かつ、この接点には一端が接地された高抵
抗Ｒ２が接続されている。
また、遅延回路１２は、ＣＭＯＳインバータ３゜４間の
任意の遅延箇所Ｎと接地間とに、ゲート電極が遅延プロ
グラム回路１１の出力を入力としているＮチャンネル型
ＭＯＳトランジスタＱ３と、同じくその出力を入力とす
るメＣＭＯＳインバータ２の出力がゲー）［極に入力さ
れているＰチャンネル型ＭＯＳトランジスタＱ５とが、
並列接続され（ドレインおよびソースが共通接続され）
、かつ共通接続されたソースが一端を接地された容ｔＣ
に接続されている回路となっている。
任意の遅延箇所Ｎと接地間とに、ゲート電極が遅延プロ
グラム回路１１の出力を入力としているＮチャンネル型
ＭＯＳトランジスタＱ３と、同じくその出力を入力とす
るメＣＭＯＳインバータ２の出力がゲー）［極に入力さ
れているＰチャンネル型ＭＯＳトランジスタＱ５とが、
並列接続され（ドレインおよびソースが共通接続され）
、かつ共通接続されたソースが一端を接地された容ｔＣ
に接続されている回路となっている。
次に本実施例の回路動作について説明する。
まず、任意の遅延箇所Ｎを遅延させる場合、アドレス入
力端子Ａｉに高電圧（例えば１２Ｖ）ｉ印加すると、Ｎ
チャンネル型ＭＯＳトランジスタＱｘｔＱ、がオンとな
り、電源ＶＣＣからヒユーズ６を溶断するのに可能な電
流が流れ、ヒユーズ６が溶断される。このため、遅延プ
ログラム回路１１の出力がハイレベル（例えばＶＣＣレ
ベル）となり、ＮチャンネルＭＯＳトランジスタＱｓ、
ＰｆヤンネルＭＯＳトランジスタＱ５がオンとなり、遅
延箇所Ｎに容量Ｃが負荷され、このため遅延個所Ｎの信
号を遅延することができる。また、高抵抗Ｒ１は、プロ
グラムをしない時（トランジスタＱ！をオンさせない場
合）に、トランジスタＱｚのゲート電圧をロウレベルに
保障するためのものであり、高抵抗Ｒ２はプログラムし
た場合、すなわちヒユーズ６を溶断した場合、インバー
タ１に入力される電圧を口′ウレペルに保障するための
ものである。
力端子Ａｉに高電圧（例えば１２Ｖ）ｉ印加すると、Ｎ
チャンネル型ＭＯＳトランジスタＱｘｔＱ、がオンとな
り、電源ＶＣＣからヒユーズ６を溶断するのに可能な電
流が流れ、ヒユーズ６が溶断される。このため、遅延プ
ログラム回路１１の出力がハイレベル（例えばＶＣＣレ
ベル）となり、ＮチャンネルＭＯＳトランジスタＱｓ、
ＰｆヤンネルＭＯＳトランジスタＱ５がオンとなり、遅
延箇所Ｎに容量Ｃが負荷され、このため遅延個所Ｎの信
号を遅延することができる。また、高抵抗Ｒ１は、プロ
グラムをしない時（トランジスタＱ！をオンさせない場
合）に、トランジスタＱｚのゲート電圧をロウレベルに
保障するためのものであり、高抵抗Ｒ２はプログラムし
た場合、すなわちヒユーズ６を溶断した場合、インバー
タ１に入力される電圧を口′ウレペルに保障するための
ものである。
次に、遅延する必要がない場合は、アドレス入力端子Ａ
ｉに第１のスレッショールド電圧以上で第２のスレッシ
ョールド電圧ＶＴ２を越えない電圧を印加しておけばよ
い。このようにアドレス入力端子Ａｒは、遅延プログラ
ムに必要な制御機能をもつと共に、通常のメモリ動作に
おいては、本来のメモリの１端子としで動作することが
できる。
ｉに第１のスレッショールド電圧以上で第２のスレッシ
ョールド電圧ＶＴ２を越えない電圧を印加しておけばよ
い。このようにアドレス入力端子Ａｒは、遅延プログラ
ムに必要な制御機能をもつと共に、通常のメモリ動作に
おいては、本来のメモリの１端子としで動作することが
できる。
第２図は本発明の第２の実施例の回路図である。
第２図においては、第１Ｎの高抵抗Ｒ２の代わりにリセ
ット信号Ｒ８Ｔが入力されるＮチャンネル型ＭＯＳトラ
ンジスタＱ４と、その節点にインバータ１．５からなる
フリップ・フロップが接続された回路とから構成される
。この回路は、ヒユーズ素子６を切断しない場合、ヒユ
ーズ素子６と抵抗Ｒ２との直流的経路がなくなり、低消
費電力化することが可能となる。
ット信号Ｒ８Ｔが入力されるＮチャンネル型ＭＯＳトラ
ンジスタＱ４と、その節点にインバータ１．５からなる
フリップ・フロップが接続された回路とから構成される
。この回路は、ヒユーズ素子６を切断しない場合、ヒユ
ーズ素子６と抵抗Ｒ２との直流的経路がなくなり、低消
費電力化することが可能となる。
また、ヒユーズ素子６を切断した場合、リセット信号Ｒ
８Ｔが電源投入時に一定時間ハイレベルとなるため、そ
の節点がロウレベルになり、インバータ１，５の７リツ
プ・フロップによりそのロウレベルが保たれる。この回
路の基本的な動作は第１図と同様である。
８Ｔが電源投入時に一定時間ハイレベルとなるため、そ
の節点がロウレベルになり、インバータ１，５の７リツ
プ・フロップによりそのロウレベルが保たれる。この回
路の基本的な動作は第１図と同様である。
以上説明したように、本発明によれば、信号を乱すこと
なしに任意の個所の遅延ができ、既存の端子を用いてケ
ースの開封もせずに遅延制御を行うことができる。さら
に、既存の端子を用いて遅延プログラムを行うための専
用プログラム端子を必要としないので、チップ面積の増
大を招くこともない。
なしに任意の個所の遅延ができ、既存の端子を用いてケ
ースの開封もせずに遅延制御を行うことができる。さら
に、既存の端子を用いて遅延プログラムを行うための専
用プログラム端子を必要としないので、チップ面積の増
大を招くこともない。
第１図、第２図は本発明の第１および第２の実施例の回
路図である。図において
路図である。図において
Claims (1)
- アドレス入力信号が第１のスレッショールド電圧以上
に入力されたとき駆動されるアドレスバッファと、前記
第１のスレッショールド電圧より高い第２のスレッショ
ールド電圧以上で駆動されゲートおよびドレインが前記
アドレス入力信号と共通接続されたＭＯＳトランジスタ
を介して遅延の制御を行う遅延プログラム回路と、この
遅延プログラム回路の出力により所定容量と遅延個所と
の間の接続が制御される遅延回路とを含み、前記アドレ
ス入力信号のレベルに従って前記遅延回路が制御される
ことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097108A JPS61255600A (ja) | 1985-05-08 | 1985-05-08 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60097108A JPS61255600A (ja) | 1985-05-08 | 1985-05-08 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61255600A true JPS61255600A (ja) | 1986-11-13 |
Family
ID=14183395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60097108A Pending JPS61255600A (ja) | 1985-05-08 | 1985-05-08 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255600A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6239642B1 (en) | 1998-11-11 | 2001-05-29 | Samsung Electronics Co., Ltd. | Integrated circuits with variable signal line loading circuits and methods of operation thereof |
| US6366155B1 (en) | 1999-07-13 | 2002-04-02 | Samsung Electronics Co., Ltd. | Reference voltage generators and methods including supplementary current generation, and integrated circuits including the same |
-
1985
- 1985-05-08 JP JP60097108A patent/JPS61255600A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6239642B1 (en) | 1998-11-11 | 2001-05-29 | Samsung Electronics Co., Ltd. | Integrated circuits with variable signal line loading circuits and methods of operation thereof |
| US6366155B1 (en) | 1999-07-13 | 2002-04-02 | Samsung Electronics Co., Ltd. | Reference voltage generators and methods including supplementary current generation, and integrated circuits including the same |
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