JPH05206812A - パルス信号発生回路 - Google Patents
パルス信号発生回路Info
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- JPH05206812A JPH05206812A JP33909991A JP33909991A JPH05206812A JP H05206812 A JPH05206812 A JP H05206812A JP 33909991 A JP33909991 A JP 33909991A JP 33909991 A JP33909991 A JP 33909991A JP H05206812 A JPH05206812 A JP H05206812A
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Abstract
(57)【要約】
【目的】 外付けのコンデンサや抵抗を用いることな
く、電源オン時にセット・リセット信号を供給すること
ができるようにすること。 【構成】 ＮchＴｒ１０1〜１０3の各々のドレインとゲ
ートとを接続し、互いのソースとドレインとを接続する
とともに、ＮchＴｒ１０1 のドレインに電源を印加し、
ＮchＴｒ１０3 のソースをグランドに接続して、ＮchＴ
ｒ１０1 のソース電圧をインバータ１に供給する。
く、電源オン時にセット・リセット信号を供給すること
ができるようにすること。 【構成】 ＮchＴｒ１０1〜１０3の各々のドレインとゲ
ートとを接続し、互いのソースとドレインとを接続する
とともに、ＮchＴｒ１０1 のドレインに電源を印加し、
ＮchＴｒ１０3 のソースをグランドに接続して、ＮchＴ
ｒ１０1 のソース電圧をインバータ１に供給する。
Description
【０００１】
【産業上の利用分野】この発明は、例えば、電源投入時
にセット・リセット信号を発生する回路に用いて好適な
パルス信号発生回路に関する。
にセット・リセット信号を発生する回路に用いて好適な
パルス信号発生回路に関する。
【０００２】
【従来の技術】従来より、図４に示すようなパルス信号
発生回路が知られている。この図に示すように、抵抗Ｒ
およびコンデンサＣによって積分回路が構成されてお
り、抵抗Ｒの一端には電圧ＶDDが印加され、他端a1はコ
ンデンサＣを介して接地されるとともに、電源として電
圧ＶDDを使用するインバータ１の入力端子に接続されて
いる。インバータ１の出力端子は、インバータ２の入力
端子に接続される。ここで、抵抗Ｒの他端a1の端子電圧
をＶa1、インバータ１の出力端子を端子ａ、インバータ
２の出力端子を端子ｂとする。
発生回路が知られている。この図に示すように、抵抗Ｒ
およびコンデンサＣによって積分回路が構成されてお
り、抵抗Ｒの一端には電圧ＶDDが印加され、他端a1はコ
ンデンサＣを介して接地されるとともに、電源として電
圧ＶDDを使用するインバータ１の入力端子に接続されて
いる。インバータ１の出力端子は、インバータ２の入力
端子に接続される。ここで、抵抗Ｒの他端a1の端子電圧
をＶa1、インバータ１の出力端子を端子ａ、インバータ
２の出力端子を端子ｂとする。
【０００３】図５は、一般的なインバータの等価回路で
ある。この図に示すように、入力端子はＰchＴｒおよび
ＮchＴｒのゲートに、出力端子はＰchＴｒおよびＮchＴ
ｒのドレインに接続され、電源電圧がＰchＴｒのソース
に印加され、グランドがＮchＴｒのソースに各々接続さ
れている。ここで、ＰchＴｒのしきい値電圧をＶth
(P)、ＮchＴｒのしきい値電圧をＶth(N)とする。
ある。この図に示すように、入力端子はＰchＴｒおよび
ＮchＴｒのゲートに、出力端子はＰchＴｒおよびＮchＴ
ｒのドレインに接続され、電源電圧がＰchＴｒのソース
に印加され、グランドがＮchＴｒのソースに各々接続さ
れている。ここで、ＰchＴｒのしきい値電圧をＶth
(P)、ＮchＴｒのしきい値電圧をＶth(N)とする。
【０００４】インバータの入出力特性はＰchＴｒおよび
ＮchＴｒの入出力特性（トランジスタの大きさ、ゲート
酸化膜の厚さ等）に依存するが、ＰchＴｒおよびＮchＴ
ｒが同一チップ上に均一に形成されるならば、Ｖth(P)
＝Ｖth(N)となり、インバータ１のしきい値電圧Ｖthは
ＶDD／２となる。すなわち、インバータ１の入力電圧が
ＶDD／２より小さい場合には、ＰchＴｒがオン、ＮchＴ
ｒがオフとなるので、インバータ１の出力信号は電圧Ｖ
DDとなる。一方、インバータ１の入力電圧がＶDD／２よ
り大きい場合には、ＰchＴｒがオフ、ＮchＴｒがオンと
なるので、インバータ１の出力信号は０ボルトとなる。
また、インバータ１の入力電圧がＶDD／２に近い場合に
は、ＰchＴｒがオン、ＮchＴｒがオンとなるので、イン
バータ１の出力信号は、ＰchＴｒおよびＮchＴｒのオン
抵抗によって決まる。
ＮchＴｒの入出力特性（トランジスタの大きさ、ゲート
酸化膜の厚さ等）に依存するが、ＰchＴｒおよびＮchＴ
ｒが同一チップ上に均一に形成されるならば、Ｖth(P)
＝Ｖth(N)となり、インバータ１のしきい値電圧Ｖthは
ＶDD／２となる。すなわち、インバータ１の入力電圧が
ＶDD／２より小さい場合には、ＰchＴｒがオン、ＮchＴ
ｒがオフとなるので、インバータ１の出力信号は電圧Ｖ
DDとなる。一方、インバータ１の入力電圧がＶDD／２よ
り大きい場合には、ＰchＴｒがオフ、ＮchＴｒがオンと
なるので、インバータ１の出力信号は０ボルトとなる。
また、インバータ１の入力電圧がＶDD／２に近い場合に
は、ＰchＴｒがオン、ＮchＴｒがオンとなるので、イン
バータ１の出力信号は、ＰchＴｒおよびＮchＴｒのオン
抵抗によって決まる。
【０００５】次に、この回路の動作について説明する。
図６は、電源投入時における電圧ＶDD、端子電圧Ｖa1お
よびインバータ１の出力電圧の時間変化を示す特性図で
ある。一般的に、デバイスの電源として用いられる電圧
ＶDDには、μＦオーダーの容量を有するパスコン（図示
省略）が接続されている。したがって、端子電圧Ｖa1
は、電源投入時において瞬時に立ち上がらずに、同図に
示すようになだらかに立ち上がる。さらに、端子電圧Ｖ
a1は、電圧ＶDDに対して、抵抗ＲとコンデンサＣとの積
（時定数）によって定められる分だけ遅延してなだらか
に立ち上がる。
図６は、電源投入時における電圧ＶDD、端子電圧Ｖa1お
よびインバータ１の出力電圧の時間変化を示す特性図で
ある。一般的に、デバイスの電源として用いられる電圧
ＶDDには、μＦオーダーの容量を有するパスコン（図示
省略）が接続されている。したがって、端子電圧Ｖa1
は、電源投入時において瞬時に立ち上がらずに、同図に
示すようになだらかに立ち上がる。さらに、端子電圧Ｖ
a1は、電圧ＶDDに対して、抵抗ＲとコンデンサＣとの積
（時定数）によって定められる分だけ遅延してなだらか
に立ち上がる。
【０００６】次に、インバータ１の出力が端子電圧Ｖa1
の上昇によってどのように変化するかについて説明す
る。 （０）＜Ｖa1＜ＶDD／２ の場合。 ＰchＴｒがオン、ＮchＴｒがオフとなるので、インバー
タ１の出力は“Ｈ”となり、電圧ＶDDがそのまま出力さ
れる。 ＶDD／２＜Ｖa1＜（ＶDD） の場合。 ＰchＴｒがオフ、ＮchＴｒがオンとなるので、インバー
タ１の出力は“Ｌ”となり０ボルトとなる。
の上昇によってどのように変化するかについて説明す
る。 （０）＜Ｖa1＜ＶDD／２ の場合。 ＰchＴｒがオン、ＮchＴｒがオフとなるので、インバー
タ１の出力は“Ｈ”となり、電圧ＶDDがそのまま出力さ
れる。 ＶDD／２＜Ｖa1＜（ＶDD） の場合。 ＰchＴｒがオフ、ＮchＴｒがオンとなるので、インバー
タ１の出力は“Ｌ”となり０ボルトとなる。
【０００７】したがって、電源投入によって、インバー
タ１の出力信号は“Ｈ”から“Ｌ”となるので、リセッ
ト信号を供給することができる。さらに、このリセット
信号をインバータ２によって反転して、セット信号を生
成することができる。
タ１の出力信号は“Ｈ”から“Ｌ”となるので、リセッ
ト信号を供給することができる。さらに、このリセット
信号をインバータ２によって反転して、セット信号を生
成することができる。
【０００８】
【発明が解決しようとする課題】ところで、上述した従
来のパルス信号発生回路において、電圧Ｖa1は、インバ
ータ１のしきい値電圧ＶDD／２を下まわって立ち上がる
ように設定されなければならない。なぜならば、電圧Ｖ
a1がしきい値電圧ＶDD／２を電源投入時から常に上まわ
って立ち上がる場合、インバータ１の出力は“Ｌ”とな
り、リセット信号を出力することができなくなるからで
ある。
来のパルス信号発生回路において、電圧Ｖa1は、インバ
ータ１のしきい値電圧ＶDD／２を下まわって立ち上がる
ように設定されなければならない。なぜならば、電圧Ｖ
a1がしきい値電圧ＶDD／２を電源投入時から常に上まわ
って立ち上がる場合、インバータ１の出力は“Ｌ”とな
り、リセット信号を出力することができなくなるからで
ある。
【０００９】しかしながら、電圧Ｖa1の立ち上がりを上
記のように設定するには、時定数を大きくする必要があ
り、このような時定数の大きい抵抗およびコンデンサを
ＬＳＩのチップ上に形成することは困難である。そこ
で、従来の回路は、外付け部品の抵抗Ｒおよびコンデン
サＣを用いることによって、電圧Ｖa1を電圧ＶDDに対し
て遅延させていた。したがって、従来のパルス信号発生
回路においては、外付けの抵抗ＲおよびコンデンサＣの
分だけ基板面積を多く占有してしまうという欠点があっ
た。
記のように設定するには、時定数を大きくする必要があ
り、このような時定数の大きい抵抗およびコンデンサを
ＬＳＩのチップ上に形成することは困難である。そこ
で、従来の回路は、外付け部品の抵抗Ｒおよびコンデン
サＣを用いることによって、電圧Ｖa1を電圧ＶDDに対し
て遅延させていた。したがって、従来のパルス信号発生
回路においては、外付けの抵抗ＲおよびコンデンサＣの
分だけ基板面積を多く占有してしまうという欠点があっ
た。
【００１０】この発明は上記問題に鑑みなされたもの
で、その目的とするところは、外付けの部品の抵抗やコ
ンデンサを用いることなく、電源投入時において確実に
セット・リセット信号を供給することができるパルス信
号発生回路を提供することにある。
で、その目的とするところは、外付けの部品の抵抗やコ
ンデンサを用いることなく、電源投入時において確実に
セット・リセット信号を供給することができるパルス信
号発生回路を提供することにある。
【００１１】
【課題を解決するための手段】この発明は、上記問題を
解決するために、立ち上がり信号を電源とするインバー
タと、このインバータに前記立ち上がり信号の遅延信号
を供給する遅延信号発生手段とを備えるパルス信号発生
回路において、第１の端子と制御端子とが接続され、第
２の端子と制御端子との電位差が所定値以上になった場
合に第１および第２の端子がオン状態となるスイッチン
グ素子を前記遅延信号発生手段に用いたことを特徴とし
ている。
解決するために、立ち上がり信号を電源とするインバー
タと、このインバータに前記立ち上がり信号の遅延信号
を供給する遅延信号発生手段とを備えるパルス信号発生
回路において、第１の端子と制御端子とが接続され、第
２の端子と制御端子との電位差が所定値以上になった場
合に第１および第２の端子がオン状態となるスイッチン
グ素子を前記遅延信号発生手段に用いたことを特徴とし
ている。
【００１２】
【作用】上述した構成おいて、制御端子と第１の端子と
が接続されているので、スイッチング素子は、立ち上が
り信号と第２の端子との電位差が所定値以上になった場
合にオン状態となる。したがって、第２の端子の電位
は、立ち上がり信号に対して遅延することとなる。
が接続されているので、スイッチング素子は、立ち上が
り信号と第２の端子との電位差が所定値以上になった場
合にオン状態となる。したがって、第２の端子の電位
は、立ち上がり信号に対して遅延することとなる。
【００１３】
【実施例】以下、図を参照して本発明による一実施例に
ついて説明する。図１は、この実施例の電気的構成を示
す回路図である。この図と図４との相違は、図４におけ
る抵抗ＲおよびコンデンサＣを、ＮchＴｒ１０1〜１０3
に置き換えたことである。以下この相違を中心に説明す
る。ＮchＴｒ１０1〜１０3は、しきい値電圧ＶT を有す
るｎチャンネル型ＭＯＳトランジスタであり、そのゲー
トとソースとの電位差がしきい値電圧ＶT 以上になった
場合に、ドレインとソースとがオン状態になるものであ
る。各々のＮchＴｒ１０1〜１０3では、ドレインとゲー
トとが接続される。さらに、相隣接するソースとドレイ
ンとが接続される。そして、ＮchＴｒ１０1 のドレイン
には電圧ＶDDが印加され、ＮchＴｒ１０3 のソースはグ
ランドに接続される。
ついて説明する。図１は、この実施例の電気的構成を示
す回路図である。この図と図４との相違は、図４におけ
る抵抗ＲおよびコンデンサＣを、ＮchＴｒ１０1〜１０3
に置き換えたことである。以下この相違を中心に説明す
る。ＮchＴｒ１０1〜１０3は、しきい値電圧ＶT を有す
るｎチャンネル型ＭＯＳトランジスタであり、そのゲー
トとソースとの電位差がしきい値電圧ＶT 以上になった
場合に、ドレインとソースとがオン状態になるものであ
る。各々のＮchＴｒ１０1〜１０3では、ドレインとゲー
トとが接続される。さらに、相隣接するソースとドレイ
ンとが接続される。そして、ＮchＴｒ１０1 のドレイン
には電圧ＶDDが印加され、ＮchＴｒ１０3 のソースはグ
ランドに接続される。
【００１４】すなわち、ＮchＴｒ１０ではドレインとゲ
ートとが接続されているので、ドレインとソースとの電
位差がしきい値電圧ＶT 以上になった場合に、ドレイン
とソースとがオン状態となる。逆に言えば、オン状態と
なっていても、ドレインとソースとの電位差はしきい値
電圧ＶT 以上になっている。ＮchＴｒ１０1 のソース端
子a2（ＮchＴｒ１０2 のドレイン、ゲート端子）はイン
バータ１の入力端子に接続される。ここで、ＮchＴｒ１
０1 のソース端子a2の端子電圧をＶa2とする。
ートとが接続されているので、ドレインとソースとの電
位差がしきい値電圧ＶT 以上になった場合に、ドレイン
とソースとがオン状態となる。逆に言えば、オン状態と
なっていても、ドレインとソースとの電位差はしきい値
電圧ＶT 以上になっている。ＮchＴｒ１０1 のソース端
子a2（ＮchＴｒ１０2 のドレイン、ゲート端子）はイン
バータ１の入力端子に接続される。ここで、ＮchＴｒ１
０1 のソース端子a2の端子電圧をＶa2とする。
【００１５】次に、この実施例の動作について説明す
る。図２は、電源投入時における電圧ＶDD、端子電圧Ｖ
a2およびインバータ１の出力電圧の時間変化を示す特性
図であり、電圧ＶDDは、上述したように電源投入によっ
てなだらかに立ち上がる。
る。図２は、電源投入時における電圧ＶDD、端子電圧Ｖ
a2およびインバータ１の出力電圧の時間変化を示す特性
図であり、電圧ＶDDは、上述したように電源投入によっ
てなだらかに立ち上がる。
【００１６】ここで、電圧ＶDDに対する端子電圧Ｖa2の
変化について説明する。電源投入前では、電圧ＶDDは０
Ｖであるので、ＮchＴｒ１０1〜１０3はオフであり、端
子電圧Ｖa2は０Ｖである。そして、電圧ＶDDが電源投入
によって上昇する。 （０）＜ＶDD＜ＶT この場合には、電圧ＶDDがＮchＴｒ１０のしきい値電圧
ＶT よりも低いので、ＮchＴｒ１０1 はオフである。ま
た、ＮchＴｒ１０2、１０3もオフであるので、端子a2に
は電圧が印加されず、端子電圧Ｖa2は０Ｖである。 ＶT ＜ＶDD この場合には、電圧ＶDDがＮchＴｒ１０のしきい値電圧
ＶT よりも高いので、ＮchＴｒ１０1 はオンとなり、Ｎ
chＴｒ１０1 のドレイン−ソース間はオン状態となる。
したがって、端子電圧Ｖa2は、しきい値電圧ＶT とオン
抵抗による電圧降下分とを電圧ＶDDから減じたものとな
る。すなわち、端子電圧Ｖa2は、つねに電圧ＶDDからし
きい値電圧ＶT 以上の差を保ちながら上昇する。
変化について説明する。電源投入前では、電圧ＶDDは０
Ｖであるので、ＮchＴｒ１０1〜１０3はオフであり、端
子電圧Ｖa2は０Ｖである。そして、電圧ＶDDが電源投入
によって上昇する。 （０）＜ＶDD＜ＶT この場合には、電圧ＶDDがＮchＴｒ１０のしきい値電圧
ＶT よりも低いので、ＮchＴｒ１０1 はオフである。ま
た、ＮchＴｒ１０2、１０3もオフであるので、端子a2に
は電圧が印加されず、端子電圧Ｖa2は０Ｖである。 ＶT ＜ＶDD この場合には、電圧ＶDDがＮchＴｒ１０のしきい値電圧
ＶT よりも高いので、ＮchＴｒ１０1 はオンとなり、Ｎ
chＴｒ１０1 のドレイン−ソース間はオン状態となる。
したがって、端子電圧Ｖa2は、しきい値電圧ＶT とオン
抵抗による電圧降下分とを電圧ＶDDから減じたものとな
る。すなわち、端子電圧Ｖa2は、つねに電圧ＶDDからし
きい値電圧ＶT 以上の差を保ちながら上昇する。
【００１７】一般に、ＭＯＳトランジスタのオン抵抗
は、ゲート−ソース間電圧（ゲート電圧）としきい値電
圧ＶT との差（の２乗）に比例して小さくなる。すなわ
ち、ＮchＴｒ１０1 のオン直後ではオン抵抗が大きいの
で、端子電圧Ｖa2は、電圧ＶDDの立ち上がりに追従せず
徐々に立ち上がる。
は、ゲート−ソース間電圧（ゲート電圧）としきい値電
圧ＶT との差（の２乗）に比例して小さくなる。すなわ
ち、ＮchＴｒ１０1 のオン直後ではオン抵抗が大きいの
で、端子電圧Ｖa2は、電圧ＶDDの立ち上がりに追従せず
徐々に立ち上がる。
【００１８】一方、ＮchＴｒ１０1 と同様に、端子電圧
Ｖa2の上昇によってＮchＴｒ１０2がオンとなり、Ｎch
Ｔｒ１０2 のドレイン−ソース間もオン状態となる。こ
れによって、ＮchＴｒ１０2 のソース電圧は、しきい値
電圧ＶT とオン抵抗による電圧降下分とを端子電圧Ｖa2
から減じたものとなり、端子電圧Ｖa2とともに上昇す
る。さらに、ＮchＴｒ１０2 のソース電圧上昇によって
ＮchＴｒ１０3 もオンとなり、ＮchＴｒ１０3 のドレイ
ン−ソース間はオン状態となる。
Ｖa2の上昇によってＮchＴｒ１０2がオンとなり、Ｎch
Ｔｒ１０2 のドレイン−ソース間もオン状態となる。こ
れによって、ＮchＴｒ１０2 のソース電圧は、しきい値
電圧ＶT とオン抵抗による電圧降下分とを端子電圧Ｖa2
から減じたものとなり、端子電圧Ｖa2とともに上昇す
る。さらに、ＮchＴｒ１０2 のソース電圧上昇によって
ＮchＴｒ１０3 もオンとなり、ＮchＴｒ１０3 のドレイ
ン−ソース間はオン状態となる。
【００１９】このようにして、電源投入時から充分時間
経過した場合には、ＮchＴｒ１０1〜１０3 がすべてオ
ンとなるので、このときの端子電圧Ｖa2は、ＮchＴｒ１
０1のオン抵抗と、ＮchＴｒ１０2、１０3の合成オン抵
抗とによって電圧ＶDDを分圧したものとなる。
経過した場合には、ＮchＴｒ１０1〜１０3 がすべてオ
ンとなるので、このときの端子電圧Ｖa2は、ＮchＴｒ１
０1のオン抵抗と、ＮchＴｒ１０2、１０3の合成オン抵
抗とによって電圧ＶDDを分圧したものとなる。
【００２０】したがって、電源投入時において、電圧Ｖ
DDがしきい値電圧ＶT に達するまで端子電圧Ｖa2は立ち
上がらないので、端子電圧Ｖa2がインバータ１のしきい
値電圧ＶDD／２を下回る期間が存在する。そして、端子
電圧Ｖa2がＶDD／２よりも低い場合には、インバータ１
の出力は“Ｈ”となり、電圧ＶDDがそのまま出力され、
端子電圧Ｖa2がＶDD／２よりも高い場合には、インバー
タ１の出力信号は０ボルトとなる。電源投入によって、
インバータ１の出力信号は“Ｈ”から“Ｌ”となるの
で、リセット信号を供給することができる。さらに、こ
のリセット信号をインバータ２によって反転して、セッ
ト信号を生成することができる。さらに、しきい値電圧
ＶT が異なるようにＮchＴｒ１０1 を形成することによ
って、リセット信号を供給する期間を制御することも可
能となる。
DDがしきい値電圧ＶT に達するまで端子電圧Ｖa2は立ち
上がらないので、端子電圧Ｖa2がインバータ１のしきい
値電圧ＶDD／２を下回る期間が存在する。そして、端子
電圧Ｖa2がＶDD／２よりも低い場合には、インバータ１
の出力は“Ｈ”となり、電圧ＶDDがそのまま出力され、
端子電圧Ｖa2がＶDD／２よりも高い場合には、インバー
タ１の出力信号は０ボルトとなる。電源投入によって、
インバータ１の出力信号は“Ｈ”から“Ｌ”となるの
で、リセット信号を供給することができる。さらに、こ
のリセット信号をインバータ２によって反転して、セッ
ト信号を生成することができる。さらに、しきい値電圧
ＶT が異なるようにＮchＴｒ１０1 を形成することによ
って、リセット信号を供給する期間を制御することも可
能となる。
【００２１】次に、この実施例の応用例について説明す
る。図３は、この応用例の電気的構成を示す回路図であ
り、ラッチ回路の初期データを固定するものである。こ
の図に示すように、インバータ１１、１２が２段カスケ
ード接続されており、インバータ１１の出力端子（イン
バータ１２の入力端子）がＮchＴｒ１３のドレインに接
続され、インバータ１１の入力端子（インバータ１２の
出力端子）がＮchＴｒ１４のドレインに接続される。こ
こで、インバータ１２の出力端子を端子Ｓ、ＮchＴｒ１
３、１４のソースを各々端子ｃ、ｄとする。
る。図３は、この応用例の電気的構成を示す回路図であ
り、ラッチ回路の初期データを固定するものである。こ
の図に示すように、インバータ１１、１２が２段カスケ
ード接続されており、インバータ１１の出力端子（イン
バータ１２の入力端子）がＮchＴｒ１３のドレインに接
続され、インバータ１１の入力端子（インバータ１２の
出力端子）がＮchＴｒ１４のドレインに接続される。こ
こで、インバータ１２の出力端子を端子Ｓ、ＮchＴｒ１
３、１４のソースを各々端子ｃ、ｄとする。
【００２２】初期状態における端子Ｓの保持データを
“Ｌ”あるいは“Ｈ”にするかによって、端子Ｓは、次
に述べるように接続される。 初期状態における端子Ｓの保持データを“Ｌ”にす
る場合には、端子ＳがＮchＴｒ１５を介してGND に接続
され、図１における端子ａがＮchＴｒ１５のゲートに接
続される。 初期状態における端子Ｓの保持データを“Ｈ”にす
る場合には、電圧ＶDDがＰchＴｒ１６を介して端子Ｓに
印加され、図１における端子ｂがＰchＴｒ１６のゲート
に接続される。 所望の状態、に応じて、端子Ｓには、ＮchＴｒ１５
あるいはＰchＴｒ１６のどちらか一方が接続される。
“Ｌ”あるいは“Ｈ”にするかによって、端子Ｓは、次
に述べるように接続される。 初期状態における端子Ｓの保持データを“Ｌ”にす
る場合には、端子ＳがＮchＴｒ１５を介してGND に接続
され、図１における端子ａがＮchＴｒ１５のゲートに接
続される。 初期状態における端子Ｓの保持データを“Ｈ”にす
る場合には、電圧ＶDDがＰchＴｒ１６を介して端子Ｓに
印加され、図１における端子ｂがＰchＴｒ１６のゲート
に接続される。 所望の状態、に応じて、端子Ｓには、ＮchＴｒ１５
あるいはＰchＴｒ１６のどちらか一方が接続される。
【００２３】次に、この応用例の動作について説明す
る。 の場合 端子ａからリセット信号が供給されてＮchＴｒ１５がオ
ンするので、端子Ｓの電位は以後“Ｌ”に保持される。
ＮchＴｒ１３、１４のゲートにコントロール信号を供給
しＮchＴｒ１３、１４をオンさせることによって、端子
Ｓの反転信号、すなわち、“Ｈ”信号を端子ｃから、ま
た、端子Ｓの“Ｌ”信号を端子ｄから各々出力すること
ができる。 の場合 端子ｂからセット信号が供給されてＰchＴｒ１６がオン
するので、端子Ｓの電位は以後“Ｈ”に保持される。Ｎ
chＴｒ１３、１４のゲートにコントロール信号を供給し
ＮchＴｒ１３、１４をオンさせることによって、端子Ｓ
の反転信号、すなわち、“Ｌ”信号を端子ｃから、ま
た、端子Ｓの“Ｈ”信号を端子ｄから各々供給すること
ができる。したがって、出力点Ｓの初期状態を任意に設
定することができる。
る。 の場合 端子ａからリセット信号が供給されてＮchＴｒ１５がオ
ンするので、端子Ｓの電位は以後“Ｌ”に保持される。
ＮchＴｒ１３、１４のゲートにコントロール信号を供給
しＮchＴｒ１３、１４をオンさせることによって、端子
Ｓの反転信号、すなわち、“Ｈ”信号を端子ｃから、ま
た、端子Ｓの“Ｌ”信号を端子ｄから各々出力すること
ができる。 の場合 端子ｂからセット信号が供給されてＰchＴｒ１６がオン
するので、端子Ｓの電位は以後“Ｈ”に保持される。Ｎ
chＴｒ１３、１４のゲートにコントロール信号を供給し
ＮchＴｒ１３、１４をオンさせることによって、端子Ｓ
の反転信号、すなわち、“Ｌ”信号を端子ｃから、ま
た、端子Ｓの“Ｈ”信号を端子ｄから各々供給すること
ができる。したがって、出力点Ｓの初期状態を任意に設
定することができる。
【００２４】
【発明の効果】以上説明した発明によれば、外付けの部
品の抵抗やコンデンサを用いることなく、電源投入時に
おいて確実にセット・リセット信号を供給することがで
きるという効果がある。
品の抵抗やコンデンサを用いることなく、電源投入時に
おいて確実にセット・リセット信号を供給することがで
きるという効果がある。
【図１】 本発明による実施例の電気的構成を示す回路
図である。
図である。
【図２】 図１における回路各部における電圧の時間特
性を示す特性図である。
性を示す特性図である。
【図３】 本発明の応用例を示す一例である。
【図４】 従来のパルス信号発生回路の電気的構成を示
す回路図である。
す回路図である。
【図５】 一般的なインバータの等価回路を示す回路図
である。
である。
【図６】 図４における回路各部における時間−電圧特
性を示す特性図である。
性を示す特性図である。
１，２……インバータ、１０1〜１０3……ＮchＴｒ（ス
イッチング素子）
イッチング素子）
Claims (1)
- 【請求項１】 立ち上がり信号を電源とするインバータ
と、このインバータに前記立ち上がり信号の遅延信号を
供給する遅延信号発生手段とを備えるパルス信号発生回
路において、 第１の端子と制御端子とが接続され、第２の端子と制御
端子との電位差が所定値以上になった場合に第１および
第２の端子がオン状態となるスイッチング素子を前記遅
延信号発生手段に用いたことを特徴とするパルス信号発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33909991A JPH05206812A (ja) | 1991-12-20 | 1991-12-20 | パルス信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33909991A JPH05206812A (ja) | 1991-12-20 | 1991-12-20 | パルス信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206812A true JPH05206812A (ja) | 1993-08-13 |
Family
ID=18324254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33909991A Withdrawn JPH05206812A (ja) | 1991-12-20 | 1991-12-20 | パルス信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206812A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721502A (en) * | 1995-06-06 | 1998-02-24 | Analog Devices, Inc. | Voltage-controlled reset for logic state initialization |
| JP2010226305A (ja) * | 2009-03-23 | 2010-10-07 | Nippon Telegr & Teleph Corp <Ntt> | 電圧検知回路 |
-
1991
- 1991-12-20 JP JP33909991A patent/JPH05206812A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5721502A (en) * | 1995-06-06 | 1998-02-24 | Analog Devices, Inc. | Voltage-controlled reset for logic state initialization |
| JP2010226305A (ja) * | 2009-03-23 | 2010-10-07 | Nippon Telegr & Teleph Corp <Ntt> | 電圧検知回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |