JP2838899B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2838899B2 JP2838899B2 JP1309022A JP30902289A JP2838899B2 JP 2838899 B2 JP2838899 B2 JP 2838899B2 JP 1309022 A JP1309022 A JP 1309022A JP 30902289 A JP30902289 A JP 30902289A JP 2838899 B2 JP2838899 B2 JP 2838899B2
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Description
【発明の詳細な説明】 〔概 要〕 データ線のレベルの立ち下がりを捉えて出力線に高レ
ベル信号を出力する半導体装置に関し、 出力信号レベル変化を高速に行うこと、特に、出力信
号の低レベルから高レベルへのレベル変化を高速に行う
ことを目的とし、 データ線をプリチャージするプリチャージ回路と、該
プリチャージされたデータ線をデータ入力に応じて立ち
下げるアレイ回路と、前記データ線がゲートに接続さ
れ、高電位の電源電圧がソースに印加され、且つ、出力
線がドレインに接続されて、該データの信号のレベルの
立ち下がりを捉えて高レベル信号を該出力線に出力する
Ｐチャネル型トランジスタと、前記データ線の信号より
も早いタイミングでレベルが変化する制御信号がゲート
に供給され、低電位の電源電圧がソースに印加され、且
つ、前記出力線がドレインに接続されて、該出力線のレ
ベルをリセットするＮチャネル型トランジスタを具備す
るように構成する。
ベル信号を出力する半導体装置に関し、 出力信号レベル変化を高速に行うこと、特に、出力信
号の低レベルから高レベルへのレベル変化を高速に行う
ことを目的とし、 データ線をプリチャージするプリチャージ回路と、該
プリチャージされたデータ線をデータ入力に応じて立ち
下げるアレイ回路と、前記データ線がゲートに接続さ
れ、高電位の電源電圧がソースに印加され、且つ、出力
線がドレインに接続されて、該データの信号のレベルの
立ち下がりを捉えて高レベル信号を該出力線に出力する
Ｐチャネル型トランジスタと、前記データ線の信号より
も早いタイミングでレベルが変化する制御信号がゲート
に供給され、低電位の電源電圧がソースに印加され、且
つ、前記出力線がドレインに接続されて、該出力線のレ
ベルをリセットするＮチャネル型トランジスタを具備す
るように構成する。
本発明は、半導体装置に関し、特に、データ線のレベ
ルの立ち下がりを捉えて出力線に高レベル信号を出力す
る半導体装置に関する。
ルの立ち下がりを捉えて出力線に高レベル信号を出力す
る半導体装置に関する。
近年のコンピュータシステムの高速化に伴って、ラン
ダムロジック出力の高速化が要求されている。このた
め、PLA（Programmable Logic Array）が提供されてい
るが、大規模になるとビット線およびワード線に寄生す
る容量が大きくPLAの出力が遅延することになり、PLAの
高速出力が要望されている。
ダムロジック出力の高速化が要求されている。このた
め、PLA（Programmable Logic Array）が提供されてい
るが、大規模になるとビット線およびワード線に寄生す
る容量が大きくPLAの出力が遅延することになり、PLAの
高速出力が要望されている。
第５図は従来の半導体装置の一例を示すブロック回路
図である。同図に示されるように、従来の半導体装置
は、データ線dlをプリチャージするプリチャージ回路10
1と、プリチャージされたデータ線dlをデータ入力Sinに
応じて立ち下げるアレイ回路102と、Ｐチャネル型トラ
ンジスタ103およびＮチャネル型トランジスタ104で構成
されたインバータＩとを備えている。このインバータＩ
の共通ゲートには、データ線dlの信号SdLが供給され、
該信号SdLを反転した出力信号SoLを共通ドレインに接続
された出力線olから出力するようになされている。
図である。同図に示されるように、従来の半導体装置
は、データ線dlをプリチャージするプリチャージ回路10
1と、プリチャージされたデータ線dlをデータ入力Sinに
応じて立ち下げるアレイ回路102と、Ｐチャネル型トラ
ンジスタ103およびＮチャネル型トランジスタ104で構成
されたインバータＩとを備えている。このインバータＩ
の共通ゲートには、データ線dlの信号SdLが供給され、
該信号SdLを反転した出力信号SoLを共通ドレインに接続
された出力線olから出力するようになされている。
ここで、インバータ１において、例えば、Ｐチャネル
型トランジスタ103としては、該トランジスタ103のスレ
ッショルド（閾値電圧）が高いものが使用され、この高
スレッショルドのインバータＩにより出力信号を高速に
立ち上げるようになされている。
型トランジスタ103としては、該トランジスタ103のスレ
ッショルド（閾値電圧）が高いものが使用され、この高
スレッショルドのインバータＩにより出力信号を高速に
立ち上げるようになされている。
上述したように、従来、PLA等の半導体装置の出力回
路としては、高スレッショルドのインバータＩが使用さ
れている。ところが、半導体装置の出力回路をインバー
タにより構成した場合、Ｐチャネル型トランジスタ103
とＮチャネル型トランジスタ104のゲート電極が共通ノ
ードとなるため、データ線dlの立ち下がりが遅い（デー
タ線dlの信号SdL緩やかに立ち下がる）とＮチャネル型
トランジスタ104のオン状態が長くなり、出力信号SoLが
低レベルから高レベルへ変化する時の動作速度がどうし
ても遅延することになっていた。
路としては、高スレッショルドのインバータＩが使用さ
れている。ところが、半導体装置の出力回路をインバー
タにより構成した場合、Ｐチャネル型トランジスタ103
とＮチャネル型トランジスタ104のゲート電極が共通ノ
ードとなるため、データ線dlの立ち下がりが遅い（デー
タ線dlの信号SdL緩やかに立ち下がる）とＮチャネル型
トランジスタ104のオン状態が長くなり、出力信号SoLが
低レベルから高レベルへ変化する時の動作速度がどうし
ても遅延することになっていた。
本発明は、上述した従来の半導体装置が有する課題に
鑑み、出力信号のレベル変化を高速に行うこと、特に、
出力信号の低レベルから高レベルへのレベル変化を高速
に行うことを目的とする。
鑑み、出力信号のレベル変化を高速に行うこと、特に、
出力信号の低レベルから高レベルへのレベル変化を高速
に行うことを目的とする。
第１図は本発明に係る半導体装置の原理を示すブロッ
ク回路図である。
ク回路図である。
本発明によれば、データ線DLをプリチャージするプリ
チャージ回路１と、該プリチャージされたデータ線DLを
入力SINに応じて立ち下げるアレイ回路２と、前記デー
タ線DLがゲートに接続され、高電位の電源電圧VCCがソ
ースに印加され、且つ、出力線OLがドレインに接続され
て、該データ線DLの信号SDLのレベルの立ち下がりを捉
えて高レベル信号を該出力線OLに出力するＰチャネル型
トランジスタ３と、前記データ線DLの信号SDLよりも早
いタイミングでレベルが変化する制御信号SCOがゲート
に供給され、低電位の電源電圧GNDがソースに印加さ
れ、且つ、前記出力線OLがドレインに接続されて、該出
力線OLのレベルをリセットするＮチャネル型トランジス
タ４とを具備する半導体装置が提供される。
チャージ回路１と、該プリチャージされたデータ線DLを
入力SINに応じて立ち下げるアレイ回路２と、前記デー
タ線DLがゲートに接続され、高電位の電源電圧VCCがソ
ースに印加され、且つ、出力線OLがドレインに接続され
て、該データ線DLの信号SDLのレベルの立ち下がりを捉
えて高レベル信号を該出力線OLに出力するＰチャネル型
トランジスタ３と、前記データ線DLの信号SDLよりも早
いタイミングでレベルが変化する制御信号SCOがゲート
に供給され、低電位の電源電圧GNDがソースに印加さ
れ、且つ、前記出力線OLがドレインに接続されて、該出
力線OLのレベルをリセットするＮチャネル型トランジス
タ４とを具備する半導体装置が提供される。
第２図は第１図の半導体装置の動作を従来と比較して
示すタイミングチャートである。
示すタイミングチャートである。
本発明の半導体装置によれば、データ線DLはプリチャ
ージ回路１によりプリチャージされ、そして、プリチャ
ージされたデータ線DLはアレイ回路２によりデータ入力
SIN（第２図（ｂ）参照）に応じて立ち下げられる。デ
ータ線DLは、Ｐチャネル型トランジスタのゲートに接続
されていて、第２図（ｃ）に示されるように、データ線
DLの信号SDLのレベルが高レベルから低レベルへ立ち下
がると、該Ｐチャネル型トランジスタ３のスレッショル
ド（閾値電圧VTth）によるスイッチングに対応して高レ
ベル信号が出力線OLに出力される第２図（ｅ）参照）。
ージ回路１によりプリチャージされ、そして、プリチャ
ージされたデータ線DLはアレイ回路２によりデータ入力
SIN（第２図（ｂ）参照）に応じて立ち下げられる。デ
ータ線DLは、Ｐチャネル型トランジスタのゲートに接続
されていて、第２図（ｃ）に示されるように、データ線
DLの信号SDLのレベルが高レベルから低レベルへ立ち下
がると、該Ｐチャネル型トランジスタ３のスレッショル
ド（閾値電圧VTth）によるスイッチングに対応して高レ
ベル信号が出力線OLに出力される第２図（ｅ）参照）。
このとき、出力線OLのレベルをリセットするためのＮ
チャネル型トランジスタの４のゲートには上記データ線
DLの信号SDLよりも早いタイミングでレベルが変化する
制御信号SCO（第２図（ａ）参照）が供給されており、
Ｐチャネル型トランジスタ３がスイッチオンする以前
に、該Ｎチャネル型トランジスタ４は既にスイッチオフ
となっている。従って、本発明の半導体装置は、データ
線DLの信号SDLのレベルが立ち下がる時、Ｐチャネル型
トランジスタ３のスレッショルドに対応したスイッチン
グ特性で高レベル信号が出力線OLに出力されることにな
る。
チャネル型トランジスタの４のゲートには上記データ線
DLの信号SDLよりも早いタイミングでレベルが変化する
制御信号SCO（第２図（ａ）参照）が供給されており、
Ｐチャネル型トランジスタ３がスイッチオンする以前
に、該Ｎチャネル型トランジスタ４は既にスイッチオフ
となっている。従って、本発明の半導体装置は、データ
線DLの信号SDLのレベルが立ち下がる時、Ｐチャネル型
トランジスタ３のスレッショルドに対応したスイッチン
グ特性で高レベル信号が出力線OLに出力されることにな
る。
第２図（ｄ）は、第５図に示す従来の半導体装置にお
ける出力信号SoLを示すものであるが、従来の半導体装
置では、データ線dlの信号SdLのレベルが立ち下がる
時、Ｐチャネル型トランジスタ103およびＮチャネル型
トランジスタ104の両方のスレッショルド（インバータ
ＩのスレッショルドVIth）に対応した特性で高レベル信
号が出力線olに出力される。
ける出力信号SoLを示すものであるが、従来の半導体装
置では、データ線dlの信号SdLのレベルが立ち下がる
時、Ｐチャネル型トランジスタ103およびＮチャネル型
トランジスタ104の両方のスレッショルド（インバータ
ＩのスレッショルドVIth）に対応した特性で高レベル信
号が出力線olに出力される。
従って、本発明の半導体装置では、従来の半導体装置
よりもＰチャネル型トランジスタ３のスレッショルドと
インバータＩのスレッショルドの遅延時間の差Toだけ早
く出力線OLを高レベルへ立ち上げることができる。
よりもＰチャネル型トランジスタ３のスレッショルドと
インバータＩのスレッショルドの遅延時間の差Toだけ早
く出力線OLを高レベルへ立ち上げることができる。
以下、図面を参照して本発明に係る半導体装置の実施
例を説明する。
例を説明する。
第３図は本発明の半導体装置の一実施例としてのPLA
を示す回路図であり、第４図は第３図の半導体装置の動
作を示すタイミングチャートである。
を示す回路図であり、第４図は第３図の半導体装置の動
作を示すタイミングチャートである。
第３図に示されるように、本実施例の半導体装置（PL
A）はAND項およびOR項を備えており、該OR項の出力部に
は第１図および第２図を参照して説明したような回路が
構成されている。すなわち、OR項には、ビット線BL（デ
ータ線DLに対応）を高電位にプリチャージするプリチャ
ージ・トランジスタ１、該プリチャージされたビット線
BLをワード線WLの信号SIN（データ入力に対応）に応じ
て立ち下げるアレイ・トランジスタ２、Ｐチャネル型ト
ランジスタ３およびＮチャネル型トランジスタ４が設け
られている。
A）はAND項およびOR項を備えており、該OR項の出力部に
は第１図および第２図を参照して説明したような回路が
構成されている。すなわち、OR項には、ビット線BL（デ
ータ線DLに対応）を高電位にプリチャージするプリチャ
ージ・トランジスタ１、該プリチャージされたビット線
BLをワード線WLの信号SIN（データ入力に対応）に応じ
て立ち下げるアレイ・トランジスタ２、Ｐチャネル型ト
ランジスタ３およびＮチャネル型トランジスタ４が設け
られている。
Ｐチャネル型トランジスタ３のゲートにはビット線BL
が接続され、そのソースには高電位の電源電圧VCCが印
加され、且つ、そのドレインには出力線OLが接続されて
いる。そして、Ｐチャネル型トランジスタ３は、ビット
線BLの信号SDLのレベルの立ち下がりを捉えて出力線OL
をプリチャージして該出力線OLを高レベルに立ち上げる
ようになされている。また、Ｎチャネル型トランジスタ
４のゲートには上記ビット線BLの信号SDLよりも早いタ
イミングでレベルが変化するクロック信号CLK（制御信
号SCOに対応）が供給され、そのソースには低電位の電
源電圧GNDが印加され、且つ、そのドレインには出力線O
Lが接続されている。そして、Ｎチャネル型トランジス
タ４は、出力線OLをディスチャージして該出力線OLのレ
ベルをリセットするようになされている。
が接続され、そのソースには高電位の電源電圧VCCが印
加され、且つ、そのドレインには出力線OLが接続されて
いる。そして、Ｐチャネル型トランジスタ３は、ビット
線BLの信号SDLのレベルの立ち下がりを捉えて出力線OL
をプリチャージして該出力線OLを高レベルに立ち上げる
ようになされている。また、Ｎチャネル型トランジスタ
４のゲートには上記ビット線BLの信号SDLよりも早いタ
イミングでレベルが変化するクロック信号CLK（制御信
号SCOに対応）が供給され、そのソースには低電位の電
源電圧GNDが印加され、且つ、そのドレインには出力線O
Lが接続されている。そして、Ｎチャネル型トランジス
タ４は、出力線OLをディスチャージして該出力線OLのレ
ベルをリセットするようになされている。
具体的に、例えば、AND項における或る入力が低レベ
ル“0"から高レベル“1"へ変化し、第４図（ｂ）に示さ
れるように、対応するワード線WL（データ入力SIN）の
レベルは低レベルから高レベルへ変化する時、Ｎチャネ
ル型トランジスタ２（アレイ・トランジスタ）はスイッ
チオンとなって、第４図（ｃ）に示されるように、ビッ
ト線BLのレベルは高レベルから低レベル変化する。ここ
で、ビット線BLのレベルは、Ｐチャネル型トランジスタ
１（プリチャージ・トランジスタ）に供給される反転さ
れたクロック信号が低レベルの期間（クロック信
号CLKが高レベルの期間）、該プリチャージ・トランジ
スタ１がスイッチオンとなることで予めプリチャージさ
れる。さらに、クロック信号CLKが低レベルに変化して
ワード線に高レベルが出力された時、Ｎチャネル型トラ
ンジスタ２（アレイ・トランジスタ）がスイッチオンと
なって、ビット線BLの電荷が接地側に流れ出し、該ビッ
ト線BLの電位が徐々に低下することになる。
ル“0"から高レベル“1"へ変化し、第４図（ｂ）に示さ
れるように、対応するワード線WL（データ入力SIN）の
レベルは低レベルから高レベルへ変化する時、Ｎチャネ
ル型トランジスタ２（アレイ・トランジスタ）はスイッ
チオンとなって、第４図（ｃ）に示されるように、ビッ
ト線BLのレベルは高レベルから低レベル変化する。ここ
で、ビット線BLのレベルは、Ｐチャネル型トランジスタ
１（プリチャージ・トランジスタ）に供給される反転さ
れたクロック信号が低レベルの期間（クロック信
号CLKが高レベルの期間）、該プリチャージ・トランジ
スタ１がスイッチオンとなることで予めプリチャージさ
れる。さらに、クロック信号CLKが低レベルに変化して
ワード線に高レベルが出力された時、Ｎチャネル型トラ
ンジスタ２（アレイ・トランジスタ）がスイッチオンと
なって、ビット線BLの電荷が接地側に流れ出し、該ビッ
ト線BLの電位が徐々に低下することになる。
ところで、Ｎチャネル型トランジスタ４のゲートに
は、クロック信号CLKが供給されているが、このクロッ
ク信号CLKは、ビット線BLの信号SDLよりも早いタイミン
グでレベルが変化している（第４図（ａ）参照）。すな
わち、ワード線WLの信号SINは、AND項において、クロッ
ク信号CLK（クロック信号の反転信号）により制
御されているため、ビット線BLの信号SDLはクロック信
号CLKよりも僅かに遅れた信号となる。このように、Ｎ
チャネル型トランジスタ４のゲートには、ビット線BLの
信号SDLよりも早いタイミングでレベルが変化するクロ
ック信号CLKが供給されているので、Ｐチャネル型トラ
ンジスタ３が該トランジスタ３のスレッショルドに応じ
てスイッチオンする以前に、Ｎチャネル型トランジスタ
４は既にスイッチオフとなっていて、出力信号SOLの低
レベルから高レベルへの変化に影響を与えることがな
い。換言すると、ビット線BLの信号SDLが立ち下がる時
には、Ｐチャネル型トランジスタ３のスレッショルドに
対応したスイッチング特性で高レベル信号が出力線OLに
出力されることになる（第４図（ｄ）参照）。ここで、
Ｐチャネル型トランジスタ３は高スレッショルドとされ
ているため、すなわち、Ｐチャネル型トランジスタ３と
して閾値電圧が高いトランジスタが使用されているた
め、ビット線BLの立ち下がりが遅くても、出力信号SOL
を高速に立ち上げることができる。
は、クロック信号CLKが供給されているが、このクロッ
ク信号CLKは、ビット線BLの信号SDLよりも早いタイミン
グでレベルが変化している（第４図（ａ）参照）。すな
わち、ワード線WLの信号SINは、AND項において、クロッ
ク信号CLK（クロック信号の反転信号）により制
御されているため、ビット線BLの信号SDLはクロック信
号CLKよりも僅かに遅れた信号となる。このように、Ｎ
チャネル型トランジスタ４のゲートには、ビット線BLの
信号SDLよりも早いタイミングでレベルが変化するクロ
ック信号CLKが供給されているので、Ｐチャネル型トラ
ンジスタ３が該トランジスタ３のスレッショルドに応じ
てスイッチオンする以前に、Ｎチャネル型トランジスタ
４は既にスイッチオフとなっていて、出力信号SOLの低
レベルから高レベルへの変化に影響を与えることがな
い。換言すると、ビット線BLの信号SDLが立ち下がる時
には、Ｐチャネル型トランジスタ３のスレッショルドに
対応したスイッチング特性で高レベル信号が出力線OLに
出力されることになる（第４図（ｄ）参照）。ここで、
Ｐチャネル型トランジスタ３は高スレッショルドとされ
ているため、すなわち、Ｐチャネル型トランジスタ３と
して閾値電圧が高いトランジスタが使用されているた
め、ビット線BLの立ち下がりが遅くても、出力信号SOL
を高速に立ち上げることができる。
上述したように、本実施例の半導体装置は、Ｎチャネ
ル型トランジスタ４のゲートに供給する制御信号SCO（C
LK）がビット線BLの信号SDLよりも早いタイミングでレ
ベルが変化しているため、ビット線BLが高レベルから低
レベルへ立ち下がる時、該ビット線BLのレベル（信号S
DLの電位）がＰチャネル型トランジスタ３のスレッショ
ルド（閾値電圧）以下になると、該Ｐチャネル型トラン
ジスタ３はスイッチオン状態となり、出力線OLのレベル
（出力信号SOLの電位）を即座に立ち上げることにな
る。また、本発明の半導体装置は、上述したPLA以外に
も、例えばマスクROM等のデータ線の立ち下がりが遅
く、データ線の低レベルを検知して出力に高レベルを高
速に出力することが必要とされる回路に有効なものであ
る。
ル型トランジスタ４のゲートに供給する制御信号SCO（C
LK）がビット線BLの信号SDLよりも早いタイミングでレ
ベルが変化しているため、ビット線BLが高レベルから低
レベルへ立ち下がる時、該ビット線BLのレベル（信号S
DLの電位）がＰチャネル型トランジスタ３のスレッショ
ルド（閾値電圧）以下になると、該Ｐチャネル型トラン
ジスタ３はスイッチオン状態となり、出力線OLのレベル
（出力信号SOLの電位）を即座に立ち上げることにな
る。また、本発明の半導体装置は、上述したPLA以外に
も、例えばマスクROM等のデータ線の立ち下がりが遅
く、データ線の低レベルを検知して出力に高レベルを高
速に出力することが必要とされる回路に有効なものであ
る。
以上、詳述したように、本発明の半導体装置は、出力
信号のレベル変化を高速に行うことができ、特に、デー
タ線の信号の立ち下がりを捉えて高レベルの信号を出力
線に即座に出力することができる。
信号のレベル変化を高速に行うことができ、特に、デー
タ線の信号の立ち下がりを捉えて高レベルの信号を出力
線に即座に出力することができる。
第１図は本発明に係る半導体装置の原理を示すブロック
回路図、 第２図は第１図の半導体装置の動作を従来と比較して示
すタイミングチャート、 第３図は本発明の半導体装置の一実施例としてのPLAを
示す回路図、 第４図は第３図の半導体装置の動作を示すタイミングチ
ャート、 第５図は従来の半導体装置の一例を示すブロック回路図
である。 （符号の説明） １……プリチャージ回路、 ２……アレイ回路、 ３……Ｐチャネル型トランジスタ、 ４……Ｎチャネル型トランジスタ、 DL……データ線、 OL……出力線、 SSO……制御信号、 SDL……データ線の信号、 SIN……データ入力。
回路図、 第２図は第１図の半導体装置の動作を従来と比較して示
すタイミングチャート、 第３図は本発明の半導体装置の一実施例としてのPLAを
示す回路図、 第４図は第３図の半導体装置の動作を示すタイミングチ
ャート、 第５図は従来の半導体装置の一例を示すブロック回路図
である。 （符号の説明） １……プリチャージ回路、 ２……アレイ回路、 ３……Ｐチャネル型トランジスタ、 ４……Ｎチャネル型トランジスタ、 DL……データ線、 OL……出力線、 SSO……制御信号、 SDL……データ線の信号、 SIN……データ入力。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/096,19/177
Claims (3)
- 【請求項１】データ線（DL）をプリチャージするプリチ
ャージ回路（１）と、 該プリチャージされたデータ線をデータ入力（SIN）に
応じて立ち下げるアレイ回路（２）と、 前記データ線がゲートに接続され、高電位の電源電圧
（VCC）がソースに印加され、且つ、出力線（OL）がド
レインに接続されて、該データ線の信号（SDL）のレベ
ルの立ち下がりを捉えて高レベル信号を該出力線に出力
するＰチャネル型トランジスタ（３）と、 前記データ線の信号よりも早いタイミングでレベルが変
化する制御信号（SCO）がゲートに供給され、低電位の
電源電圧（GND）がソースに印加され、且つ、前記出力
線がドレインに接続されて、該出力線のレベルをリセッ
トするＮチャネル型トランジスタ（４）とを具備する半
導体装置。 - 【請求項２】前記アレイ回路はPLAを具備し、前記Ｎチ
ャネル型トランジスタのゲートに印加する制御信号は該
PLAに供給するクロック信号とされている請求項第１項
に記載の半導体装置。 - 【請求項３】与えられた信号（SDL）のレベル変化を捉
え、該信号の反転信号を出力する半導体装置の出力回路
であって、 前記信号がゲートに供給され、第１の電源電圧（VCC）
がソースに印加され、且つ、出力線（OL）がドレインに
接続された第１の導電型の第１のトランジスタ（３）
と、 前記信号よりも早いタイミングでレベルが変化する制御
信号（SCO）がゲートに供給され、第２の電源電圧（GN
D）がソースに印加され、且つ、前記出力線がドレイン
に接続された第１の導電型と反対導電型の第２のトラン
ジスタ（４）とを具備し、前記第１および第２のトラン
ジスタのドレインが共通接続された出力線から出力信号
（SOL）を取り出すようにしたことを特徴とする半導体
装置の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1309022A JP2838899B2 (ja) | 1989-11-30 | 1989-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1309022A JP2838899B2 (ja) | 1989-11-30 | 1989-11-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171817A JPH03171817A (ja) | 1991-07-25 |
| JP2838899B2 true JP2838899B2 (ja) | 1998-12-16 |
Family
ID=17987936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1309022A Expired - Lifetime JP2838899B2 (ja) | 1989-11-30 | 1989-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2838899B2 (ja) |
-
1989
- 1989-11-30 JP JP1309022A patent/JP2838899B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03171817A (ja) | 1991-07-25 |
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