JPH0585994B2 - - Google Patents
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- JPH0585994B2 JPH0585994B2 JP2103246A JP10324690A JPH0585994B2 JP H0585994 B2 JPH0585994 B2 JP H0585994B2 JP 2103246 A JP2103246 A JP 2103246A JP 10324690 A JP10324690 A JP 10324690A JP H0585994 B2 JPH0585994 B2 JP H0585994B2
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- Japan
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- node
- transistor device
- word line
- electrode
- boost
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Links
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- 230000015654 memory Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は、電圧ブースト回路に関し、より詳し
くは半導体メモリ中のワード線クロツク回路用ブ
ースト回路に関する。
くは半導体メモリ中のワード線クロツク回路用ブ
ースト回路に関する。
Ｂ 従来の技術
従来のCMOSダイナミツクRAM設計では、セ
ルに対して完全な信号を復元するため、しばしば
ワード線が、ｎ型アレイではVDD電源レベル以上
に、またｐ型アレイではVDDレベル以下にブース
トされる。第３図は、米国特許第4678941号明細
書に記載されている従来技術の設計を示す。第３
図で、負荷（LOAD）（ワード線、ノード２）
は、PMOSデバイス６がオフのとき、NMOSデ
バイス４及び８を介して大地に放電される。負荷
が充分に放電された後、ノード１２が接地電位に
向うにつれて、デバイス８のゲートがデバイス１
０の｜VTP｜まで引き下げられる。次いで、ノー
ド１６が接地電位に向うとき、ブースト・コンデ
ンサ１４は、さらにゲートを負に引き下げる。デ
バイス８のゲートがオフになると、ノード１８
は、デバイス４を除く残りの回路部分から分離さ
れ、フロートする。ノード２２が接地電位に向う
につれて、ブースト・コンデンサ２０は負荷を負
に引き下げる。
ルに対して完全な信号を復元するため、しばしば
ワード線が、ｎ型アレイではVDD電源レベル以上
に、またｐ型アレイではVDDレベル以下にブース
トされる。第３図は、米国特許第4678941号明細
書に記載されている従来技術の設計を示す。第３
図で、負荷（LOAD）（ワード線、ノード２）
は、PMOSデバイス６がオフのとき、NMOSデ
バイス４及び８を介して大地に放電される。負荷
が充分に放電された後、ノード１２が接地電位に
向うにつれて、デバイス８のゲートがデバイス１
０の｜VTP｜まで引き下げられる。次いで、ノー
ド１６が接地電位に向うとき、ブースト・コンデ
ンサ１４は、さらにゲートを負に引き下げる。デ
バイス８のゲートがオフになると、ノード１８
は、デバイス４を除く残りの回路部分から分離さ
れ、フロートする。ノード２２が接地電位に向う
につれて、ブースト・コンデンサ２０は負荷を負
に引き下げる。
Ｃ 発明が解決しようとする課題
しかしながら第３図の従来の回路は、ワード線
ブーストのためのコンデンサ２０及びワード線の
放電後MOSデバイス８のゲートをブーストしノ
ード１８をフロートさせるためのコンデンサ１４
の２個のコンデンサを必要とし、チツプの使用面
積が大きいという問題がある。また、ブースト・
コンデンサ２０はワード線に直結されているた
め、ワード線の容量性負荷が大きくなり、動作速
度が遅いという問題がある。
ブーストのためのコンデンサ２０及びワード線の
放電後MOSデバイス８のゲートをブーストしノ
ード１８をフロートさせるためのコンデンサ１４
の２個のコンデンサを必要とし、チツプの使用面
積が大きいという問題がある。また、ブースト・
コンデンサ２０はワード線に直結されているた
め、ワード線の容量性負荷が大きくなり、動作速
度が遅いという問題がある。
従つて、本発明の目的は、ワード線電圧をブー
ストする改良された半導体メモリ・クロツク回路
を提供することにある。
ストする改良された半導体メモリ・クロツク回路
を提供することにある。
Ｄ 実施例
本開示は、MOSダイナミツクで使用できる２
種の新しいワード線ブースト・クロツクを記載す
るものである。上記の新しい回路は、ブースト・
コンデンサを１個しか必要とせず、ワード線の放
電速度が速く、ダイナミツクRAMのアクセス時
間を改善する。
種の新しいワード線ブースト・クロツクを記載す
るものである。上記の新しい回路は、ブースト・
コンデンサを１個しか必要とせず、ワード線の放
電速度が速く、ダイナミツクRAMのアクセス時
間を改善する。
本発明では、ｐ型アレイを負の基板バイアスと
共に使用する高速CMOSダイナミツクRAMを開
示する。セルに対する完全な信号を復元するた
め、ワード線を、GND（接地電位）よりも少なく
ともアレイ転送デバイスのしきい電圧値だけ下に
ブーストする。ワード線クロツクのブースト期間
中、負の基板バイアスにより、NMOSデバイス
が負の電圧を処理させられる。本開示では、従来
技術の回路にまさる大きな利用を示すブースト・
ワード線クロツク回路の２つの実施例を記載す
る。本発明の新しい回路と第３図に示した従来技
術の回路の間の基本的相違の１つは、ブースト中
に負荷を負にドライブするNMOSデバイスのゲ
ートをフロートする方法にある。
共に使用する高速CMOSダイナミツクRAMを開
示する。セルに対する完全な信号を復元するた
め、ワード線を、GND（接地電位）よりも少なく
ともアレイ転送デバイスのしきい電圧値だけ下に
ブーストする。ワード線クロツクのブースト期間
中、負の基板バイアスにより、NMOSデバイス
が負の電圧を処理させられる。本開示では、従来
技術の回路にまさる大きな利用を示すブースト・
ワード線クロツク回路の２つの実施例を記載す
る。本発明の新しい回路と第３図に示した従来技
術の回路の間の基本的相違の１つは、ブースト中
に負荷を負にドライブするNMOSデバイスのゲ
ートをフロートする方法にある。
第１図及び第２図に、本発明の回路の単純化し
た実施例を示す。第１図で、NMOSデバイス２
４のゲートが、NMOSデバイス２８を介してノ
ード２６に接続されている。タイミング信号を受
取るノード３６がハイ（高レベル）でノード３８
がロー（低レベル）のとき、ノード３０（ワード
線負荷）は、NMOSデバイス３２及びNMOSデ
バイス２４を介して放電される。ノード３０が充
分に放電された後、ノード３８がVDDに引き上げ
られて、NMOSデバイス２８がオンになり、
PMOSデバイス４０がオフになる。NMOSトラ
ンジスタ２４は、そのゲートとドレインが互いに
接続されて、ダイオードを形成している。ブース
ト・コンデンサ４２がノード２６を負に引き下げ
ると、このダイオード構成によりデバイス２４は
完全にオフのままとなり、ノード３０はデバイス
３２を介して負に引き下げられる。第２図で、デ
バイス３２は、ブースト・コンデンサ４２とノー
ド３０の間に接続されている。ノード３０のとこ
ろのワード線負荷は、デバイス４０がオンで、デ
バイス２８とデバイス３２がオフのとき、デバイ
ス２４を介して放電される。負荷が充分に放電さ
れた後、デバイス４０はオフになるが、デバイス
２８はオンとなつて、デバイス２４をダイオード
にする。ノード７４が接地電位まで引き下げられ
ると、ノード３０はデバイス３２がオンのとき負
に引き下げられる。第３図及び第１図の回路とは
違つて、第２図では、負荷がただ１個のNMOS
を介して放電し、したがつて他の２つの回路より
も速く放電する。
た実施例を示す。第１図で、NMOSデバイス２
４のゲートが、NMOSデバイス２８を介してノ
ード２６に接続されている。タイミング信号を受
取るノード３６がハイ（高レベル）でノード３８
がロー（低レベル）のとき、ノード３０（ワード
線負荷）は、NMOSデバイス３２及びNMOSデ
バイス２４を介して放電される。ノード３０が充
分に放電された後、ノード３８がVDDに引き上げ
られて、NMOSデバイス２８がオンになり、
PMOSデバイス４０がオフになる。NMOSトラ
ンジスタ２４は、そのゲートとドレインが互いに
接続されて、ダイオードを形成している。ブース
ト・コンデンサ４２がノード２６を負に引き下げ
ると、このダイオード構成によりデバイス２４は
完全にオフのままとなり、ノード３０はデバイス
３２を介して負に引き下げられる。第２図で、デ
バイス３２は、ブースト・コンデンサ４２とノー
ド３０の間に接続されている。ノード３０のとこ
ろのワード線負荷は、デバイス４０がオンで、デ
バイス２８とデバイス３２がオフのとき、デバイ
ス２４を介して放電される。負荷が充分に放電さ
れた後、デバイス４０はオフになるが、デバイス
２８はオンとなつて、デバイス２４をダイオード
にする。ノード７４が接地電位まで引き下げられ
ると、ノード３０はデバイス３２がオンのとき負
に引き下げられる。第３図及び第１図の回路とは
違つて、第２図では、負荷がただ１個のNMOS
を介して放電し、したがつて他の２つの回路より
も速く放電する。
第４図は、ブースト・クロツク・システムに組
み込まれた第１図の回路を示し、第５図、第６
図、第７図は、様々なノードの波形を示してい
る。容量性負荷がノード３０に接続されている。
この回路は、次のように動作する。
み込まれた第１図の回路を示し、第５図、第６
図、第７図は、様々なノードの波形を示してい
る。容量性負荷がノード３０に接続されている。
この回路は、次のように動作する。
待機中 最初、NORゲート５８の入力に接続さ
れたリード線１０６及び１０８上のタイミング
信号はハイであり、ノード３６に接続された
NORゲート５８の出力はローになつている。
PMOSデバイス３４及びNMOSデバイス３２
は、そのゲートがノード３６に接続されている
が、それぞれオン及びオフになつており、負荷
はVDDに維持されている。ノード３６は、２つ
の方式で、すなわち直接、及びインバータ６
２，６４，６６，６８から構成されるインバー
タ連鎖を通過した後に、NANDゲート６０に
接続されている。ゲート６０の出力ノード７０
がハイであり、ノード３８はローになつてい
る。PMOSデバイス４０はオン、NMOSデバ
イス２８はオンになつており、ノード７２は
VDDで、NMOSデバイス２４がオンになつてい
る。ノード２６はGNDにあるが、NMOSデバ
イス３２はオフになつていて、負荷が接地電位
まで放電されるのを防止している。ノード７４
はハイであり、インバータ７８，８０，８２，
８４，８６，８８，９０から構成される遅延連
鎖のために、ノード３８と反対の極性を有す
る。NMOSトランジスタ９２はオンになつて
いて、デバイス９４はオフになつており、ノー
ド９６をVDD−VTNに保持する。NANDゲート
９８は入力としてノード３６及び７４を有し、
その出力ノード１００はハイになつていて、デ
バイス１０２をオフに保つ。ノード９６と２６
の間に接続されているブースト・コンデンサ４
２は、反転コンデンサである。コンデンサ４２
は、そのゲートとソース／ドレインの両端間で
VDD−VTNの電圧降下を有し、完全にオンにな
つていて、キヤパシタンスが最大になつてい
る。
れたリード線１０６及び１０８上のタイミング
信号はハイであり、ノード３６に接続された
NORゲート５８の出力はローになつている。
PMOSデバイス３４及びNMOSデバイス３２
は、そのゲートがノード３６に接続されている
が、それぞれオン及びオフになつており、負荷
はVDDに維持されている。ノード３６は、２つ
の方式で、すなわち直接、及びインバータ６
２，６４，６６，６８から構成されるインバー
タ連鎖を通過した後に、NANDゲート６０に
接続されている。ゲート６０の出力ノード７０
がハイであり、ノード３８はローになつてい
る。PMOSデバイス４０はオン、NMOSデバ
イス２８はオンになつており、ノード７２は
VDDで、NMOSデバイス２４がオンになつてい
る。ノード２６はGNDにあるが、NMOSデバ
イス３２はオフになつていて、負荷が接地電位
まで放電されるのを防止している。ノード７４
はハイであり、インバータ７８，８０，８２，
８４，８６，８８，９０から構成される遅延連
鎖のために、ノード３８と反対の極性を有す
る。NMOSトランジスタ９２はオンになつて
いて、デバイス９４はオフになつており、ノー
ド９６をVDD−VTNに保持する。NANDゲート
９８は入力としてノード３６及び７４を有し、
その出力ノード１００はハイになつていて、デ
バイス１０２をオフに保つ。ノード９６と２６
の間に接続されているブースト・コンデンサ４
２は、反転コンデンサである。コンデンサ４２
は、そのゲートとソース／ドレインの両端間で
VDD−VTNの電圧降下を有し、完全にオンにな
つていて、キヤパシタンスが最大になつてい
る。
放電中及びブースト中 リード線１０６及び１０
８上のタイミング信号がGNDまで降下すると、
ノード３６がハイになつて、デバイス３２をオ
ンに、デバイス３４をオフにする。NANDゲ
ート６０の出力ノード７０は、インバータ６２
〜６８によつて決定される時間遅延後にノード
１１０がハイになるまで、ハイのままになつて
いる。このため、ノード７２がハイに保たれ、
負荷がデバイス３２及び２４を介して接地電位
まで放電される。この時間遅延によつて負荷の
放電時間が決定されるが、この時間遅延はイン
バータ６８とゲート６０の間に偶数個のインバ
ータを追加することにより容易に変更できる。
ノード３６がハイ状態になると、ただちに、ノ
ード１００はローとなり、ゲート９８のＷ／Ｌ
比がデバイス１０２の大きさに比べて比較的小
さいため、デバイス１０２がゆつくりとオンに
なる。このため、ノード９６がVDD−VTNから
VDDまでゆつくりと引き上げられる。負荷がデ
バイス３２及びデハイス２４を介して放電する
と、ノード２６がバンプアツプされる。このた
め、コンデンサ４２を介する容量性結合によ
り、ノード９６がバンプアツプされる。ただ
し、バンプはVTNよりも小さく、ノード９６は
VDD以下にとどまつている。ノード９６をVDD
−VTNではなく、VDDにまで予め充電させてお
いた場合は、バンプによつてノード９６がVDD
を越えて高くなりすぎてしまうことになる。ノ
ード２６におけるバンプが消えた後、ノード９
６がVDDまで完全に充電される。インバータ６
２〜６８によつて決定される時間遅延の後に、
ノード７０はローになる。このため、デバイス
２８はオンになるが、デバイス４０はオフにな
る。このとき、デバイス２４はダイオード構成
になつている。ノード７０でのロー状態が、イ
ンバータ連鎖７８〜９０を介してリツプルして
行き、ノード７４を強制的にローにする。この
ため、デバイス９２及び１０２を犠牲にしてデ
バイス９４がオンになる。ノード９６はデバイ
ス９４を介してVDDからGNDへ放電され、した
がつて、ノード２６は、ブースト・コンデンサ
４２を介してGNDから負にブーストされる。
デバイス３２がオンのとき、ノード３０はノー
ド２６と同じ電圧までブーストされる。
８上のタイミング信号がGNDまで降下すると、
ノード３６がハイになつて、デバイス３２をオ
ンに、デバイス３４をオフにする。NANDゲ
ート６０の出力ノード７０は、インバータ６２
〜６８によつて決定される時間遅延後にノード
１１０がハイになるまで、ハイのままになつて
いる。このため、ノード７２がハイに保たれ、
負荷がデバイス３２及び２４を介して接地電位
まで放電される。この時間遅延によつて負荷の
放電時間が決定されるが、この時間遅延はイン
バータ６８とゲート６０の間に偶数個のインバ
ータを追加することにより容易に変更できる。
ノード３６がハイ状態になると、ただちに、ノ
ード１００はローとなり、ゲート９８のＷ／Ｌ
比がデバイス１０２の大きさに比べて比較的小
さいため、デバイス１０２がゆつくりとオンに
なる。このため、ノード９６がVDD−VTNから
VDDまでゆつくりと引き上げられる。負荷がデ
バイス３２及びデハイス２４を介して放電する
と、ノード２６がバンプアツプされる。このた
め、コンデンサ４２を介する容量性結合によ
り、ノード９６がバンプアツプされる。ただ
し、バンプはVTNよりも小さく、ノード９６は
VDD以下にとどまつている。ノード９６をVDD
−VTNではなく、VDDにまで予め充電させてお
いた場合は、バンプによつてノード９６がVDD
を越えて高くなりすぎてしまうことになる。ノ
ード２６におけるバンプが消えた後、ノード９
６がVDDまで完全に充電される。インバータ６
２〜６８によつて決定される時間遅延の後に、
ノード７０はローになる。このため、デバイス
２８はオンになるが、デバイス４０はオフにな
る。このとき、デバイス２４はダイオード構成
になつている。ノード７０でのロー状態が、イ
ンバータ連鎖７８〜９０を介してリツプルして
行き、ノード７４を強制的にローにする。この
ため、デバイス９２及び１０２を犠牲にしてデ
バイス９４がオンになる。ノード９６はデバイ
ス９４を介してVDDからGNDへ放電され、した
がつて、ノード２６は、ブースト・コンデンサ
４２を介してGNDから負にブーストされる。
デバイス３２がオンのとき、ノード３０はノー
ド２６と同じ電圧までブーストされる。
リセツト中 リセツトは、リード線１０６または
１０８上のタイミング信号をVDDまで引き上げ
ることによつて行なわれる。リセツト中、有害
な行き過ぎや変化不足は見られない。
１０８上のタイミング信号をVDDまで引き上げ
ることによつて行なわれる。リセツト中、有害
な行き過ぎや変化不足は見られない。
第８図は、ブースト・クロツク・システムに
組み込まれた第２図の回路を示し、第９図、第
１０図は様々なノードの波形を示す。容量性負
荷がノード３０に接続されている。この回路
は、次のように動作する。
組み込まれた第２図の回路を示し、第９図、第
１０図は様々なノードの波形を示す。容量性負
荷がノード３０に接続されている。この回路
は、次のように動作する。
待機中 最初、リード線１０６及び１０８上のタ
イミング信号はハイであり、ノード３６に接続
されたNORゲート５８の出力はローになつて
いる。このため、ノード２６がハイになつて、
デバイス４０がオフになる。デバイス３４は、
そのゲートがノード３６に接続されているが、
オンであつて、ノード３０をVDDまで引き上
げ、このため、デバイス９４及びデバイス１２
４によつてノード７２及び１２６が接地電位ま
で放電される。NANDゲート６０の出力ノー
ド７０はハイになつている。このため、ノード
７４が強制的にハイになり、ノード１２８がロ
ーになる。その結果、デバイス２８及び３２は
オフになる。ノード３０がハイ状態のため、強
制的にノード１３０がローになる。ノード７４
と１３０の間に接続されているブースト・コン
デンサ４２は、反転コンデンサである。コンデ
ンサ４２は、そのゲートとソース／ドレインの
両端間でVDDだけ電圧が降下し、完全にオンに
なつていて、キヤパシタンスが最大になつてい
る。
イミング信号はハイであり、ノード３６に接続
されたNORゲート５８の出力はローになつて
いる。このため、ノード２６がハイになつて、
デバイス４０がオフになる。デバイス３４は、
そのゲートがノード３６に接続されているが、
オンであつて、ノード３０をVDDまで引き上
げ、このため、デバイス９４及びデバイス１２
４によつてノード７２及び１２６が接地電位ま
で放電される。NANDゲート６０の出力ノー
ド７０はハイになつている。このため、ノード
７４が強制的にハイになり、ノード１２８がロ
ーになる。その結果、デバイス２８及び３２は
オフになる。ノード３０がハイ状態のため、強
制的にノード１３０がローになる。ノード７４
と１３０の間に接続されているブースト・コン
デンサ４２は、反転コンデンサである。コンデ
ンサ４２は、そのゲートとソース／ドレインの
両端間でVDDだけ電圧が降下し、完全にオンに
なつていて、キヤパシタンスが最大になつてい
る。
放電中及びブースト中 リード線１０６及び１０
８上のタイミング信号がGNDまで降下すると、
ノード３６がハイになつて、デバイス３４をオ
フにする。NANDゲートの出力ノード７０は、
６個のインバータ１３４，１３６，１３８，１
４０，１４２，１４４によつて決定される時間
遅延の後に、ノード１３２がハイになるまで、
ハイのままになつている。ノード７０がハイの
ままである限り、ノード２６はローになつてい
て、ノード７２をハイに引き上げて、デバイス
２４をオンにする。デバイス４０がノード７２
をハイに引き上げて、デバイス９４が完全にオ
ンになるように、デバイス９４のＷ／Ｌを選定
する。デバイス２４は、ノード３０を完全に放
電させ、またデバイス１２４及び９４を共にオ
フにする。インバータ１３４〜１４４によつて
決定される時間遅延の後に、ノード７０がロー
になつて、強制的にノード２６をハイにする。
このため、デバイス４０は遮断されるが、デバ
イス１５０はオンになる。このため、デバイス
１５２のゲートとドレインが互いに接続され
て、ダイオード構成が形成される。ノード１２
６と７２が互いに接続され、デバイス１５２の
VTNまで放電される。ノード７０でのロー状態
が、インバータ連鎖１６０，１６２，１６４，
１６６，１６８，１７０，１７２，１７４を介
してリツプルしていく。５個のインバータ遅延
の後、インバータ１６８の後に接続されたノー
ド１７６がハイになり、NANDゲート１７８
及びインバータ１８０を通過した後、デバイス
３２及びデバイス２８をオンにする。デバイス
２８がオンのとき、デバイス２４はダイオード
構成になつている。ノード１７６でのハイ状態
により、３個のインバータ遅延の後、ノード７
４が接地電位まで引き下げられ、このため、ノ
ード１３０がブースト・コンデンサ４２を介し
て負にブーストされる。デバイス３２がオンの
とき、ノード３０はノード１３０と同じ電圧ま
でブーストされる。
８上のタイミング信号がGNDまで降下すると、
ノード３６がハイになつて、デバイス３４をオ
フにする。NANDゲートの出力ノード７０は、
６個のインバータ１３４，１３６，１３８，１
４０，１４２，１４４によつて決定される時間
遅延の後に、ノード１３２がハイになるまで、
ハイのままになつている。ノード７０がハイの
ままである限り、ノード２６はローになつてい
て、ノード７２をハイに引き上げて、デバイス
２４をオンにする。デバイス４０がノード７２
をハイに引き上げて、デバイス９４が完全にオ
ンになるように、デバイス９４のＷ／Ｌを選定
する。デバイス２４は、ノード３０を完全に放
電させ、またデバイス１２４及び９４を共にオ
フにする。インバータ１３４〜１４４によつて
決定される時間遅延の後に、ノード７０がロー
になつて、強制的にノード２６をハイにする。
このため、デバイス４０は遮断されるが、デバ
イス１５０はオンになる。このため、デバイス
１５２のゲートとドレインが互いに接続され
て、ダイオード構成が形成される。ノード１２
６と７２が互いに接続され、デバイス１５２の
VTNまで放電される。ノード７０でのロー状態
が、インバータ連鎖１６０，１６２，１６４，
１６６，１６８，１７０，１７２，１７４を介
してリツプルしていく。５個のインバータ遅延
の後、インバータ１６８の後に接続されたノー
ド１７６がハイになり、NANDゲート１７８
及びインバータ１８０を通過した後、デバイス
３２及びデバイス２８をオンにする。デバイス
２８がオンのとき、デバイス２４はダイオード
構成になつている。ノード１７６でのハイ状態
により、３個のインバータ遅延の後、ノード７
４が接地電位まで引き下げられ、このため、ノ
ード１３０がブースト・コンデンサ４２を介し
て負にブーストされる。デバイス３２がオンの
とき、ノード３０はノード１３０と同じ電圧ま
でブーストされる。
リセツト中 リセツトは、リード線１０６上また
はリード線１０８上のタイミング信号をVDDま
で引き上げることによつて行なわれる。ノード
３６がローとなり、デバイス３４がオンになつ
て、ノード３０をハイに引き上げる。ゲート１
７８は、その入力の１つとしてノード３６を有
し、ノード１２８をローに引き下げることによ
つて、デバイス２８及びデバイス３２をオフに
する。NANDゲート１７８がない場合は、ノ
ード１２８はVDDのままとなるはずであり、ノ
ード３０がVDDに引き上げられるとき、デバイ
ス３２を介する容量性結合により、許容できな
いオーバシユートが生じることになる。リセツ
ト中、有害なオーバシユートやアンダシユート
は見られない。
はリード線１０８上のタイミング信号をVDDま
で引き上げることによつて行なわれる。ノード
３６がローとなり、デバイス３４がオンになつ
て、ノード３０をハイに引き上げる。ゲート１
７８は、その入力の１つとしてノード３６を有
し、ノード１２８をローに引き下げることによ
つて、デバイス２８及びデバイス３２をオフに
する。NANDゲート１７８がない場合は、ノ
ード１２８はVDDのままとなるはずであり、ノ
ード３０がVDDに引き上げられるとき、デバイ
ス３２を介する容量性結合により、許容できな
いオーバシユートが生じることになる。リセツ
ト中、有害なオーバシユートやアンダシユート
は見られない。
第１１図は第１図及び第２図の回路のノード３
０の電圧波形、並びに第３図の回路のノード２の
電圧波形を示している。
０の電圧波形、並びに第３図の回路のノード２の
電圧波形を示している。
この波形からわかるように、第１図及び第２図
の回路はワード線の放電速度が速く、メモリ・ア
クセス時間を短縮する。
の回路はワード線の放電速度が速く、メモリ・ア
クセス時間を短縮する。
第１図は、本発明によるブースト回路の第１の
実施例の概略図である。第２図は、本発明による
ブースト回路の第２の実施例の概略図である。第
３図は、従来技術によるブースト回路の概略図で
ある。第４図は、CMOSダイナミツクRAMシス
テムに組み込まれた第１図のブースト回路の概略
図である。第５図、第６図、及び第７図は、第４
図のシステムの動作を示す曲線である。第８図
は、CMOSダイナミツクRAMシステムに組み込
まれた第２図のブースト回路の概略図である。第
９図、及び第１０図は、第８図のシステムの動作
を示す曲線である。第１１図は第１図、第２図及
び第３図のブースト回路の出力ノードの電圧波形
図である。 １４，２０，４２……ブースト・コンデンサ、
２４，２８，３２，４０……デバイス、２６，３
０，３６，３８，７４……ノード。
実施例の概略図である。第２図は、本発明による
ブースト回路の第２の実施例の概略図である。第
３図は、従来技術によるブースト回路の概略図で
ある。第４図は、CMOSダイナミツクRAMシス
テムに組み込まれた第１図のブースト回路の概略
図である。第５図、第６図、及び第７図は、第４
図のシステムの動作を示す曲線である。第８図
は、CMOSダイナミツクRAMシステムに組み込
まれた第２図のブースト回路の概略図である。第
９図、及び第１０図は、第８図のシステムの動作
を示す曲線である。第１１図は第１図、第２図及
び第３図のブースト回路の出力ノードの電圧波形
図である。 １４，２０，４２……ブースト・コンデンサ、
２４，２８，３２，４０……デバイス、２６，３
０，３６，３８，７４……ノード。
Claims (1)
- 【特許請求の範囲】 １ ブースト・コンデンサ素子と、 それぞれソース電極、ドレイン電極、ゲート電
極を有する第１、第２、第３、第４、第５のトラ
ンジスタ・デバイスと、 供給電圧源及び基準電圧源とを含み、 上記第１、第５トランジスタ・デバイスが第１
の導電型であり、 上記第２、第３、第４トランジスタ・デバイス
は第２の導電型であり、 上記第１、第２トランジスタ・デバイスは、そ
の電極が共に第１ノードでメモリ・アレイのワー
ド線に接続されており、 上記第３トランジスタ・デバイスはその１つの
電極が上記第２トランジスタ・デバイスの１つの
電極に接続され、また１つの電極が上記ブース
ト・コンデンサ素子に接続されており、 上記第４トランジスタ・デバイスはその１つの
電極が上記第２トランジスタ・デバイスの１つの
電極に接続されており、 上記第５トランジスタ・デバイスはその１つの
電極が上記第４トランジスタ・デバイスの１つの
電極に接続されており、 上記第１、第５トランジスタ・デバイスはまた
その１つの電極が上記供給電圧源に接続され、上
記第１トランジスタ・デバイスはそのゲート電極
が第２ノードでタイミング信号源に接続されてお
り、 最初、上記第２ノードにおける上記タイミング
信号は第１レベル状態にあり、上記第１トランジ
スタ・デバイスはオン、上記第２トランジスタ・
デバイスはオフになつていて、上記第１ノードに
接続されている上記ワード線は供給電圧にあり、 上記タイミング信号が第２レベル状態になるの
に応じて、上記第１トランジスタ・デバイスがオ
フになり、上記第２トランジスタ・デバイスがオ
ンになり、上記第１ノードに接続されている上記
ワード線が少なくとも上記第２トランジスタ・デ
バイスを介して放電され、上記第１ノードのワー
ド線が上記第２トランジスタ・デバイスを介して
上記ブースト・コンデンサに接続され、したがつ
て上記ワード線の電圧レベルが上記基準電圧より
も負になることを特徴とする、 半導体メモリのためのワード線電圧ブースト・
クロツク回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/344,340 US4954731A (en) | 1989-04-26 | 1989-04-26 | Wordline voltage boosting circuits for complementary MOSFET dynamic memories |
| US344340 | 2008-12-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02301095A JPH02301095A (ja) | 1990-12-13 |
| JPH0585994B2 true JPH0585994B2 (ja) | 1993-12-09 |
Family
ID=23350129
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| JP2103246A Granted JPH02301095A (ja) | 1989-04-26 | 1990-04-20 | 半導体メモリのためのワード線電圧ブースト・クロツク回路 |
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| JP (1) | JPH02301095A (ja) |
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| CN (1) | CN1018416B (ja) |
| AU (1) | AU625691B2 (ja) |
| CA (1) | CA2000995C (ja) |
| DE (1) | DE69027705T2 (ja) |
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| US9330776B2 (en) | 2014-08-14 | 2016-05-03 | Sandisk Technologies Inc. | High voltage step down regulator with breakdown protection |
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| CN117316221A (zh) * | 2023-11-22 | 2023-12-29 | 晶铁半导体技术(广东)有限公司 | 一种基于铁电电容器的字线升压电路及其控制方法 |
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