CN1046821A - 用于互补金属氧化物场效应晶体管半导体动态存贮器的字线升压电路 - Google Patents

Abstract

该时钟电路的基本特性在于其NMOS器件的浮动栅的结构使升压期间可驱动其负载到负电位。在实施例1中，第一器件栅极经第二器件接第一点。当第三点高第四点低时，与字线相连的第二点经第一和第三器件放电。在第二点充分放电后，第四点拉到VDD，使第二器件导通而第四器件截止。第一(NMOS)晶体管的栅极和漏极连在一起而构成二极管。当升压电容把第三点下拉到负电位时，由于第一晶体管的二极管接法使它完全截止，而第二点通过第三器件拉到负电位。

Description

本发明涉及升压电路，尤其是半导体存贮器字线时钟电路所用的升压电路。

在以前的文献中描述过各种用途的不同配置的升压电路。

1977年12月6日公布的（美国专利4，061，929号）Asano的题为“获得高于电源电压的直流电压的电路”中，描述了一种升压电路，它具有多个串序连接的单元，每单元包括一电容器和多个MOS场效应管，但不包含任何变压器或二极管。

1977年6月14日分布的Kobaya    Shi等的题为“利用二个互补金属绝缘半导体（MIS）电路组成的电平移位器的升压电路”的美国专利（申请号4，029，973）中，发明了一种改善的升压电路。其改进在于它在由互补MIS半导体集成电路组成的电平变换电路中用MISFET作为开关装置，从而避免了传统开关装置所造成的电压损耗。

在1980年8月5日分布的Stewart的题为“电平移动电路”的美国专利4，216，390中，有一门控装置，它偏置到只在信号跳变期间才有电流通过，把输入信号源来的二进制信号传送到一锁存电路，且只当该信号源和该锁存器工作在相近电压时才进行这种传送。随着数据传送，该锁存器上的工作电压就增大。该锁存器输出信号的电压电平就相应增大，但该锁存器的状态维持不变，因此没有稳态电流通过该门控装置。

在1977年8月30日Asano的题目也是“电平移动电路”的美国专利号4，045，691中，发明了一种电平移动电路，它包括一连接到一第一电压源的反相器並提供输入脉冲。一电容器和定向开关元件串行接在该反相器的输出点和该第一电压源的一个电位点之间。第一金属氧化物-场效应管（MOS-FET）的输入接到该反相器的输出，而第二MOS-FET的输入接到该电容器和该定向开关元件间的连接点。该第一MOS-FET的源极接到该第一和第二电压源的公共端，而第二MOS-FET的源极接到该第二电压源的另一端。在该第一和第二MOS-FET的漏极的公共连接点与该第二电压源的一个电位点之间就生成输出电压。

在1976年12月28日发布的Rosenthal等的题为“电压幅度倍增电路”的美国专利4，000，412中，描述了一种电路，它所产生的脉冲电位及电压电平可以超出以及/或者大于加到该电路上的工作电位。每一电路包括第一和第二晶体管，以在一个时间间隔，把一第一电压加到一个电容器的一个极板，而把一第二电压加到该电容器的另一极板。在此后的一时间间隔内，该第一和第二晶体管截止，並且一第三晶体管把第二电位加到该电容器的该一极板。该电容器的该一极上电位的变化就耦合到该电容器的另一极，並在此产生一超出该第一和第二电压范围的输出电位。该第一电压与该输出电位差间的电位差的幅度大于该第一和第二电压间的电位差。该电路也可包含能交替地把该第一电压而后把该输出电位加到一输出点的装置，这就可以产生幅度大于所加电位幅度的脉冲信号。该两个或更多输出可以组合起来产生直流（D.C）电平。它还包括一工作电位脉冲源工作的电路。

1985年5月28日公布的Okumura的美国专利4，520，463描述了一种具有改进的可在低功耗下工作的地址译码器的存贮器电路，该地址译码器包括一逻辑装置和许多传输门。该逻辑装置可对存贮单元陈的许多地址线所提供的地址信号的一部分进行译码。而传输门位于该逻辑装置和地址线之间，在给定的不同的部分地址信号下，通过使传输门中的一个有效，而把该逻辑装置的输出信号送到一选中的行线。

在1986年3月4日公布的Baba的美国专利4，574，203中，描述了一种时钟生成电路，它包含一开关控制电路以控制-CMOS电路，该CMOS电路包括分别具有第一和第二导电性类型的第一和第二晶体管。该时钟生成电路还包括一升压电容器，其第一端接到该第一和第二晶体管的连接处。该开关电路包含一第三晶体管，它具有第一导电类型，它接在第一晶体管栅极和第一与第二晶体管的连接点之间，该开关电路还包括一第四晶体管，它具有第二导电类型，並接在该第一和第二晶体管栅极之间。该第二晶体管栅极接成能接收一输入时钟信号，而第三和第四晶体管连接在一起以接收由延时输入时钟信号所产生的延时的时钟信号。升压电容器的第二端接成可接收进一步延时的反相的时钟信号。当该延时的时钟信号具有第一个值时，该开关电路把第一和第二晶体管的栅极连在一起，並在第一和第二晶体管的连接点产生一具有第一电平的输出信号。当该延时的时钟信号达到第二电平时，该开关电路把该第一晶体管栅极接到该第一和第二晶体管的连接点，並且升压电容器把输出信号升压到一第二电平。

关于电压或电平提升电路的其它参资料见下述美国专利。

1976年12月21日由T.NaKajima的题为“钟控门电路“的美国3，999，081号专利。

1976年9月21日发布的Luisi等的题为“高速-低造价钟控CMOS逻辑装置”，美国3，982，138号专利。

1976年3月30日发布的Y.Suzuki的题为“逻辑电路装置”，的美国3，947，829号专利。

1976年3月9日公布的Y.Suzuki的题为“采用绝缘栅场效应晶体管的逻辑电路装置”，美国3，943，377号专利。

1974年12月3日公布的M.Kubo的题为“半导体电路”，美国3，852，625号专利。

1974年4月2日公布的J.S.Dame的“电压电平移动电路”的美国3，801，831号专利。

1978年12月12日发布的题为“电气集成电路芯片”，美国4，129，794号专利。

1983年8月9日发布的题为“升压电路”，美国4，398，100号专利。

1987年1月27日发布的题为“半导体存贮器中提升字线时钟电压的电路”，美国4，639，622号专利。

1987年11月17日公布的题为“用CMOS电路和升压电容器构成的半导体集成电路器件”，美国4，707，625号专利。

本发明的目的是提供一种可提高其字线电压的半导体时钟电路。

图1是以前文献中所用升压电路的原理说明。

图2是按照本发明的升压电路的一种实施方案的原理说明。

图3是根据本发明的升压电路的另一种实施方案的原理说明。

图4是把图2的升压电路用于一CMOS动态随机存取存贮器（DRAM）系统的原理说明。

图5、6、7是说明图4所示系统工作情况的波形。

图8是把图3的升压电路用于CMOS    DRAM系统的原理说明。

图9、10、11是说明图8所示系统工作情况的波形。

本发明描述了两种可用于MOS    DRAM的新的字线升压时钟。这些新电路只要求一个升压电容器並使字线放电较快，从而改善了该DRAM的存取时间。

在传统的CMOS    DRAM设计中，其字线电压，对于n-阵列，常常升压到高于其VDD电源电平以上，对于P-阵列，常常升压到低于其VDD，以便恢复这些存贮单元的全部信号。在本发明中，发明了一种高速CMOS    DRAM，它采用负衬底偏置的P-阵列。其字线电压被下调到至少比GND（地电位）低一个阵列传输器件的门限电压，以恢复这些存贮单元的全部信号。这种负衬底偏置使得nmos器件在字线时钟的升压相位期间保持负电压。在本发明中，描述了两种升压字线时钟电路的实施例，它表明比以前的电路有显著的优点。本发明的新电路与以前电路（比如美国专利4，678，941中所述的设计）间的一个基本差别在于升压期间使NMOS器件的栅极以浮动的方法驱动负载到负电压。图1，2和3以其设计的简化原理图的方式说明这种差别的实质。图1中是以前的设计方法，其负载（字线，结点2）通过器件4和8（器件6截止）对地放电。在负载充分放电后，当点12为地电位时，器件8的栅极下拉到器件10的｜^∨TP｜。然后，当点16变为地电位时，该升压电容器14将进一步把该栅极拉向负。当器件8的门截止时，点18将与除器件4以外的其余电路隔离开並处于浮动状态。当点22向地电位变化时，升压电容器20将把该负载线向负拉。图2和图3给出了本发明电路的简化实施例。图2中，器件24的栅极通过器件28接到点26。当点36为高、点38为低时，点30（字线负载）通过器件32和24放电。在结点30充分放电后，点38拉到VDD，使器件28导通而器件40截止。该NMOS晶体管24的栅极和漏极连在一起並构成二极管。当升压电容器42把点26拉到负时，由于器件24的二极管接法，它将完全截止，而点30将通过器件32拉向负值。在图3中，器件24接在升压电容器42和点30之间。当器件40导通、器件28和24截止时，点30处的字线负载将通过器件32放电。在该负载充分放电后，器件40将截止而器件28导通，使器件32变成二极管。当点74拉到地电位时，点30将随器件24的导通而拉向负值。与图1和图2不同，图3中，负载只通过一个NMOS器件放电，因此，其放电比另两种电路要快。

图4示出了图2的电路加入到升压时钟系统的情况，而图5、6和7给出了各点的波形。一容性负载接到点30。该电路的工作原理如下。

准备阶段    开始，接到或非门58的输入线106和108上的定时信号是高电平，接到点36的或非门58的输出是低。其栅极接到36的器件34和32分别为通和断，而负载维持为VDD。点36以两条途径接到与非门60;即直接连接和通过由反相器62，64，66和68组成的反相器链后再到门60。门60的输出点70是高而点38是低。器件40导通而器件28截止，而点72处于VDD，器件24导通。点26处于地电位而器件32截止，从而防止负载向地放电。由于由78，80，82，84，86，88和90等反相器组成的延时链的作用，点74是高电平並具有与点38相反的极性。NMOS晶体管92导通，器件94截止，使点96处于VDD-VTN电平。与非门98具有输入36和74，其输出点100为高，使器件102截止。接在点96和26之间的升压电容器42是倒相电容器（inversion    Capacitor）。它具有电压降VDD-VTN，该电压加到其栅极和源/漏极间，並具有使其完全导通的最大电容。

放电及升压阶段    当引线106和108上的定时信号降到地电位时，点36变高，使器件32导通而器件34截止。在经过反相器62到68所产生的延时时间使点110变高之前，与非门60的输出点70一直处于高电平。这使点72高，使负载通过器件32和24对地放电。时延决定了负载的放电时间。並且可很容易地通过在反相器68和门60间加入偶数个反相器来改变延迟时间。点36的高电平状态将立即使点100变低，使器件102慢慢导通，因为门98比器件102的尺寸的W/L（宽度/长度）小。这将使点96慢慢地从VDD-VTN提升到VDD。负载通过器件32和24放电使得点26的电位变高。由于电容器42的容性耦合，它反过来使点96向上波动。但是这种波动少于VTN而点96仍低于VDD。若点96预充电到VDD而不是VDD-VTN，则该向上波动将使96处的过冲高出VDD太多。在点26处的波动消除之后，点96将完全充电到VDD。在由反相器62到68所确定的时延之后，点70变低。这使器件28导通而器件40截止。器件24现在变成一二极管。点70处的低电平状态经过反相器链78到90传播，並使点74变低。这使器件94靠器件92和102而导通。点96通过器件94从VDD向地电位放电，此后，点26通过升压电容器42从地向负升压。通过器件32导通，点30也升高点26同样的电压。

复原阶段    通过使引线106或108的定时信号拉到VDD就可实现复原。在复原期间没有观测到有害的过冲或下冲现象。

图8给出了把图3的电路加入到升压时钟系统的情况，而图9，10和11给出了其各点的波形。一容性负载接到点30。该电路的工作说明如下。

准备阶段    开始，线106和108上的定时信号为高，而接到点36的或非门的输出为低。这反过来使点26变高而器件40截止。器件34因其栅极接到点36而导通，並使点30上拉到VDD，它使器件94和器件124导通而使点72和126对地放电。与非门60的输出点70变高。这迫使点74变高，点128变低。接着，器件28和24截止。点30处的高状态使点130变低。接在点74和130间的升压电容是倒相电容器。它具有一电压降VDD在其栅极和源/漏极之间並且具有使其完全导通最大电容量。

放电和升压阶段    当线106和108上的定时信号降到地电位时，点36变高而使器件34截止。与非门输出点70的电位在由反相器134，136，138，140，142和144决定的时延而使点132变高之前仍保持高电位。只要点70保持高，点26是低，並把点72拉高，使器件32导通。器件94的W/L的选择应使器件94在完全导通的情况下使器件40能把点72拉高。器件32完全使点30放电，它也使器件124和94都截止。在反相器134到144决定的时延之后，点70变低强迫点26变高。这使器件40截止但使器件150导通。这使器件152的栅极和漏极连在一起而变成二极管。点126和点72连在一起並放电到器152的VTN。点70的低状态经过反相器链160，162，164，166，168，170，172和174传播，在5个反相器延时之后，反相器168之后的点176变高，它经过与非门178和反相器180之后使器件24和28导通。176处的高状态使三个反相器之后的点74变成地电位，它通过升压电容器42使点130变负。因为器件24导通，点30也自举到点130处同样的电压。

复原阶段    使引线106或108上的定时信号中的任一个上提到VDD就可使电路复原。点36变低，器件34导通，使点30提高。与非门178的一个输入是点36，它通过使点128变低而使器件28和24截止。若没有与非门178，点128将必须呆在高电位VDD，並且当点30提到VDD时，由于通过器件24的容性偶合作用而具有不可接受的过冲。在复原期间没有观察到有害的过冲和下冲。

Claims (11)

1、一种用于半导体存贮器陈列字线的升压时钟电路，其特征在于：

一升压电容器元件，

第一、第二、第三、第四和第五晶体管，每一个都有源极、漏极和栅极，该第一和第五晶体管具有第一种导电类型，而第二、第三和第四晶体管具有第二种导电类型，

该第一和第二晶体管的电极在第一点处连接在一起並接到存贮陈列的字线，

该第三晶体管的一个电极与所述第二晶体管的一个极相接，且该电极接到上述升压电容元件，

该第四晶体管的一个电极与上述第二晶体管的一个电极相接，

该第五晶体管的一个电极与所述第四晶体管的一个极相接，

一电位源VDD和地电位源GND，

其第一和第五晶体管的电极接电位源VDD，第一晶体管有一个电极在第二点与一定时信号源相接，

开始时，上述第二点的所述定时信号处于第一电平，並且第一晶体管导通、第二晶体管截止，这时，与上述第一点相接的字线处于电位VDD，

其中，随着该定时信号转换到一第二电平，其第一晶体管截止，其第二晶体管导通，与上述第一点相连的字线的电压电平VDD将至少通过该第二晶体管放电，且与该第一点相连的上述字线变成通过该第二晶体管与上述升压电容器相接，因而该字线的电压电平将变得比上述地电位GND更负。

2、根据权利要求1的升压时钟电路，其特征在于：

其第二晶体管的源极在第三点与上述第三晶体管的漏极相接，

其第二晶体管的漏极与上述第一晶体管的漏极相接並在所述第一点与所述字线相连，

其第四晶体管的漏极与上述第三点相连，

其第四晶体管的源极与其第三晶体管的栅极相接，

其第五晶体管的漏极与上述第三晶体管的栅极相接，

其第五晶体管的源极和其第一晶体管的源极接到上述电位源VDD，

其第三晶体管的源极接到上述地电位源GND，

其第一和第二晶体管的栅极与上述第二点处的定时信号源相接，

其中，随着上述定时信号电平的改变，上述第一点处其字线的电压电平VDD将通过其第二和第三晶体管向地电位GND放电，且上述升压电容器通过第二晶体管与上述第一点相连，因此使第一点处的字线电平变得比其地电位GND更负。

3、根据权利要求1的升压时钟电路，其特征在于：

其第二晶体管的漏极和其第一晶体管的漏极在上述第一点相接，

其第三晶体管的漏极和其第四晶体管的漏极与上述第一点相接，

其第三晶体管的源极与上述升压电容元件相接，

其第四晶体管的源极与上述第二晶体管的栅极相接，

其第五晶体管的漏极连到其第四晶体管的源极再连到其第二晶体管的栅极，

其第一晶体管的源极和第五晶体管的源极接到所述电位源VDD，

其第二晶体管的源极接到地电位源GND，

而其第一和第五晶体管的栅极接所述定时信号源，

在其中，随着所述定时信号电平改变，在其第一点处的字线上的电压电平VDD就通过其第二晶体管向地电位GND放电，並且由于其升压电容器通过第三晶体管接到其第一点，其第一点处的字线电平将变得比上述地电位GND更负。

4、根据权利要求2的升压时钟电路，其特征在于：随着接到其第二晶体管栅极的第二点处的上述定时信号电平的改变，其第一点处的字线电压将通过其第二和第三晶体管向与第三晶体管的源极相接的所述地电位GND放电，

並且，在上述第一点的字线上的电压放电之后，从上述升压电容器来的负电压通过其第二晶体管加到第一点处的字线上。

5、根据权利要求4的升压时钟电路，其特征是：它包括一个第一逻辑门，其输出端接到上述第五晶体管的栅极，该逻辑门的第一输入端接到上述第二点的定时信号源，

它还包括一第一反相器，其输入端接所述第二点的定时信号源，其输出端接上述第一逻辑门的第二输入端，

它还包括一第二逻辑门，其第一输入端接到上述第二点处的定时信号源，

它还具有第二反相电路，其输入端接上述第一逻辑门的输出端，其第一输出端接上述第二逻辑门的第二输入端，其第二输出端接到升压电容元件。

6、根据权利要求4的升电时钟电路，其特征是：其中，其第二点处的定时信号是处于上述第一逻辑电平，其栅极与该第二点相接的第一晶体管开头处于导通状态，而使第一点处的字线处于VDD，並且第二晶体管初始时处于截止条件，使所述第三点处于地电位GND，其第五晶体管初始条件为导通，而其第四晶体管的初始状态为截止，第三晶体管导通，其栅极通过第四晶体管的导通而接到VDD，

並且，随着第二点处的定时信号变到上述第二电平条件，其第一晶体管截止，其第二晶体管导通，其第二点处的定时信号的第二电平状态被第一反相器反相並维持其第五晶体管导通，因此，其第三晶体管仍导通，第一点处的字线上的电位VDD就通过第二和第三晶体管向地电位GND放电。

7、根据权利要求6的升压时钟电路，其特征是它包含第六、第七和第八晶体管，

该第六晶体管的栅极接到上述第二逻辑门的输出，其漏极接上述升压电容元件而其源极接电位源VDD，

该第七晶体管的栅极接到其第二反相器的第二输出端，其漏极接到上述第六晶体管的漏极，其源极接到地电位GND，

该第八晶体管的漏极接到电位VDD，其栅极接上述第二反相装置的第一输出端和上述第二逻辑门的第二输入端，其源极接到上述第六和第七晶体管的漏极並接到升压电容装置，

在这里，随着通过第三逻辑门把上述第二定时信号在第二点接入，该第六晶体管导通，而随着从其第二反相装置的输出使第七晶体管导通，从而使升压电容器向地电位放电，因而使与字线连接的第三点和第一点处于负电位。

8、根据权利要求3的升压时钟电路，其特征在于：随着与第二晶体管的栅极相连的第二点处的定时信号电平的改变，其第一点处的字线上的电压将通过第二晶体管向与该第二晶体管的源极相接的地电位GND放电，

並且，在该第一点处的字线上的电压放电后，从升压电容器来的负电压将通过该第二晶体管加到该第一点处的字线上。

9、根据权利要求8的升压时钟电路，其特征是它包括有第一逻辑门、第二逻辑门、第一反相电路、第三逻辑门和第二反相电路，

该第一逻辑门的输出端接到上述第五晶体管的栅极，其第一输入端接上述第二点处的定时信号源，

该第二逻辑门的输出端接上述第一逻辑门的第二输入端，其第一输入端接第二点处的定时信号源，

该第一反相电路的输入端接第二点处的定时信号源，其输出端接第二逻辑门的第二输入端，

该第三逻辑门的输出接其第三晶体管的栅极，其第一输入端接第二点处的定时信号，

其第二反相电路的输入端接上述第二逻辑门的输出端，其第一输出端接到上述第三逻辑门的第二输入端，而其第二输出端接上述升压电容元件。

10、根据权利要求9的升压时钟电路，其特征是，其第二点处的定时信号是处于第一电平，其栅极与该第二点相连的第一晶体管开始导通，使与该第一点相连的字线处于VDD，而第三和第四晶体管开始截止，第五晶体管开始截止和第四晶体管开始截止並使第五晶体管导通，

並且，随着第二点处的定时信号转换到第二电平，其第一晶体管截止，第二晶体管导通並使第一点和字线放电，该第二点上的定时信号的第二电平被其第一反相装置反相，並使第五晶体管截止，因此第四晶体管导通而使第一点处和字线上的电压通过其第二晶体管向负电位变化。

11、根据权利要求1、2或3的升压时钟电路，其特征为其第一和第五晶体管是PMOS器件，而其第二、第三和第四晶体管是NMOS器件。

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