JPS5873097A - デコ−ダ−回路 - Google Patents
デコ−ダ−回路Info
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- JPS5873097A JPS5873097A JP56171679A JP17167981A JPS5873097A JP S5873097 A JPS5873097 A JP S5873097A JP 56171679 A JP56171679 A JP 56171679A JP 17167981 A JP17167981 A JP 17167981A JP S5873097 A JPS5873097 A JP S5873097A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明（＠、メモリの行デコーダ回路に関する。
非同期型のリードオンリーメそり−は一般に同期型のリ
ードオンリーメモリーと比較して高速で動作を行なうが
消費電力が大きいという欠点があったが、近年、リード
オンリーメモリーの大容量化に伴ってその消費電力の大
部分を占める行デコーダー回路の低消費電力化が必要と
なりてきえ。
ードオンリーメモリーと比較して高速で動作を行なうが
消費電力が大きいという欠点があったが、近年、リード
オンリーメモリーの大容量化に伴ってその消費電力の大
部分を占める行デコーダー回路の低消費電力化が必要と
なりてきえ。
以下に１★づ、従来の行デコーダー回路の構成動作およ
び問題点を述べ、次に本発明の行デコーダー回路を笑施
例を用いて構成動作および長所について述べるが、説明
の都合上、回路はＮチャンネルのＭＯａ型電界効果トラ
ンジスタ（ＭＯＳ ＰＥＴ）を用いて構成されているも
のとする。
び問題点を述べ、次に本発明の行デコーダー回路を笑施
例を用いて構成動作および長所について述べるが、説明
の都合上、回路はＮチャンネルのＭＯａ型電界効果トラ
ンジスタ（ＭＯＳ ＰＥＴ）を用いて構成されているも
のとする。
ａｔ図はマトリクス状Ｋ１ｌ１ｌ成されたメモリーセル
アレイを駆動する行デコーダーのうちの一単位回路を切
夛出したものであシ、従来の行デコーダー回路の構成を
説明するためのものである・行デコーダー回路はアクテ
ィブ状態ではアドレス情報によシ設定され、パワーダウ
ン状態では接地レベルと表ゐアドレス情報信号Ａ、−Ａ
Ｎを入力とするＮＯＲ回路１１と、定電圧電源Ｖｃと接
地との間に直列に構成”されたエンハンメン）ＭＯＳ
ＰＥＴ（Ｅ−ＭＯＳ ＦＥＴ） １２オ！ヒＥ−ＭＯＳ
ＰＥＴ１３と、中は〕定電圧電源Ｖｃと接地との間に
直列に構成されたディプレジ、ン型 ＭＯＳ ＦＥＴ（
以下Ｄ−ＭＯ８ＦＥＴと略ｔ）１４お！びＥ−ＭＯＳ
ＦＥＴ１５から成！り、ＮＣ１回路Ｏ出力ａＥ−ＮＯ８
ＰＥＴ１３のゲートおよびＤ−ＭＯＳ ＦＥＴ １４の
ゲートに接続され、Ｅ−ＭＯＳ ＰＥＴｌ ２のゲート
には、アクティブ状態でＶｃレベル、パワーダウン状態
で接地レベルとなる信号ＡＣＴが接続され、Ｅ−ＭＯＳ
ＦＩＥ’ｌ’１２ 、！： Ｅ−ＭＯＳ ＦＥＴＩ
３０４［点ＪＩＥ−ＭＯ８ＦＥＴＩ ５のゲートに接続
され、Ｄ−ＭＯＳ ＦＥＴＩ ４ トＥ−ＭＯ８ＦＥＴ
Ｉ ｓ ｏ接続点りｆ行デプーダー回路１０比カとなっ
ている。一般に行デコーダー回路１はマトリクス状に配
列されたメモリーセルプレイの行方向の選択を行表い、
別のアドレス情報によ郵列線の選択が行なわれマトリク
スの交点に蓄えられている情報を列線に読み出す。例え
に、行線２と列線３の交点の情報を読み出す場合には行
デコーダー１の出力即ち行［２がＶｃレベルとなるよう
にアドレス情報を設定し、また別のアドレス情報で列４
１３を選んど電荷を供給してやると、例えば第１図の如
く、メモリーセル４のドレインが列線３に接続されてい
石場合には電荷はメモリーセル４を通して接地に流れる
ので列線３の電位は接地レベルに近くなり、逆にメモリ
ーセル４のドレインが列線に接続されていない場合には
電荷が流れる経路が存在しないので列＃３の電位は上昇
する。従って列線３の電位を検出することによシ情報を
読み出すことができる・とζろで行デコーダー回路の従
来例である第１図の行デコーダー回路１の動作について
説明すると、アクティブ状態即ちＡＣＴがＶＣレベルの
時には、Ｅ−Ｍ’０８ ＦＥＴＩ ２は導通であるので
Ｂ−ＭＯ８ＦＥＴ１３けインバーター回路として働く。
アレイを駆動する行デコーダーのうちの一単位回路を切
夛出したものであシ、従来の行デコーダー回路の構成を
説明するためのものである・行デコーダー回路はアクテ
ィブ状態ではアドレス情報によシ設定され、パワーダウ
ン状態では接地レベルと表ゐアドレス情報信号Ａ、−Ａ
Ｎを入力とするＮＯＲ回路１１と、定電圧電源Ｖｃと接
地との間に直列に構成”されたエンハンメン）ＭＯＳ
ＰＥＴ（Ｅ−ＭＯＳ ＦＥＴ） １２オ！ヒＥ−ＭＯＳ
ＰＥＴ１３と、中は〕定電圧電源Ｖｃと接地との間に
直列に構成されたディプレジ、ン型 ＭＯＳ ＦＥＴ（
以下Ｄ−ＭＯ８ＦＥＴと略ｔ）１４お！びＥ−ＭＯＳ
ＦＥＴ１５から成！り、ＮＣ１回路Ｏ出力ａＥ−ＮＯ８
ＰＥＴ１３のゲートおよびＤ−ＭＯＳ ＦＥＴ １４の
ゲートに接続され、Ｅ−ＭＯＳ ＰＥＴｌ ２のゲート
には、アクティブ状態でＶｃレベル、パワーダウン状態
で接地レベルとなる信号ＡＣＴが接続され、Ｅ−ＭＯＳ
ＦＩＥ’ｌ’１２ 、！： Ｅ−ＭＯＳ ＦＥＴＩ
３０４［点ＪＩＥ−ＭＯ８ＦＥＴＩ ５のゲートに接続
され、Ｄ−ＭＯＳ ＦＥＴＩ ４ トＥ−ＭＯ８ＦＥＴ
Ｉ ｓ ｏ接続点りｆ行デプーダー回路１０比カとなっ
ている。一般に行デコーダー回路１はマトリクス状に配
列されたメモリーセルプレイの行方向の選択を行表い、
別のアドレス情報によ郵列線の選択が行なわれマトリク
スの交点に蓄えられている情報を列線に読み出す。例え
に、行線２と列線３の交点の情報を読み出す場合には行
デコーダー１の出力即ち行［２がＶｃレベルとなるよう
にアドレス情報を設定し、また別のアドレス情報で列４
１３を選んど電荷を供給してやると、例えば第１図の如
く、メモリーセル４のドレインが列線３に接続されてい
石場合には電荷はメモリーセル４を通して接地に流れる
ので列線３の電位は接地レベルに近くなり、逆にメモリ
ーセル４のドレインが列線に接続されていない場合には
電荷が流れる経路が存在しないので列＃３の電位は上昇
する。従って列線３の電位を検出することによシ情報を
読み出すことができる・とζろで行デコーダー回路の従
来例である第１図の行デコーダー回路１の動作について
説明すると、アクティブ状態即ちＡＣＴがＶＣレベルの
時には、Ｅ−Ｍ’０８ ＦＥＴＩ ２は導通であるので
Ｂ−ＭＯ８ＦＥＴ１３けインバーター回路として働く。
従ってアドレス情報信号Ａ１〜ＡＮのうち少なくと４１
個がＶｃレベルの時にけＮＯＲ回路１１の出カ＃′ｉ接
％ Ｌ／ ヘルとなり、Ｅ−ＭＯＳ ＦＥ’ｌ’１２と
Ｅ−ＭＯＳ ＦＥＴＩ ３の接続点の電位はＶｃレベル
となるので、行デコーダー回路１の出方は接地レベルと
なシ、行＃３′は非選択となる。次にアドレス情報信号
Ａ１〜Ａｘのすべてが接地レベルの時にはＮＯＲ回路１
１の出力はＶｃレベルとなり、Ｅ−ＭＯＳ ＰＥＴｌ
２ とＥ−ＭＯＳ ＦＥＴＩ ３ の接続点の電位は！
１地レベルとなるので１行デコーダー回路ｌの出力はＶ
ｃレベルとなり、行１ｓ３は選択される０パワーダウン
状態すカわちＡＣＴが接地レベルの時にはアドレス情報
信号Ａ Ｈ−Ａ Ｎはすべて接地レベルと々す、ＮＯＲ
回路１１の出力はＶｃレヘルとなり、Ｅ−ＭＯＳ ＦＥ
ＴＩ ２ トＥ −ＭＯ８ＦＥ’ｌ’１３の接続点の電
位は接地レベルとなり、Ｄ−ＭＯＳ ＦＢＴＩ ４とＥ
−ＭＯＳ ＦＥＴ１５Ｆ）接続点す外わち行デコーダー
回路１の出方はｖｃレベルとなる。この時ＮＯＲ回路１
１はアドレス情報信号Ａ１〜ＡＮがすべて接地レベルで
あシ、またＥ−ＭＯＳ ＦＥＴＩ ２およびＥ −ＭＯ
Ｓ ＦＢ’ｌ’ｌ ５が非導通であるので行デコーダー
回路１全体としての消費電力はゼロとなる。
個がＶｃレベルの時にけＮＯＲ回路１１の出カ＃′ｉ接
％ Ｌ／ ヘルとなり、Ｅ−ＭＯＳ ＦＥ’ｌ’１２と
Ｅ−ＭＯＳ ＦＥＴＩ ３の接続点の電位はＶｃレベル
となるので、行デコーダー回路１の出方は接地レベルと
なシ、行＃３′は非選択となる。次にアドレス情報信号
Ａ１〜Ａｘのすべてが接地レベルの時にはＮＯＲ回路１
１の出力はＶｃレベルとなり、Ｅ−ＭＯＳ ＰＥＴｌ
２ とＥ−ＭＯＳ ＦＥＴＩ ３ の接続点の電位は！
１地レベルとなるので１行デコーダー回路ｌの出力はＶ
ｃレベルとなり、行１ｓ３は選択される０パワーダウン
状態すカわちＡＣＴが接地レベルの時にはアドレス情報
信号Ａ Ｈ−Ａ Ｎはすべて接地レベルと々す、ＮＯＲ
回路１１の出力はＶｃレヘルとなり、Ｅ−ＭＯＳ ＦＥ
ＴＩ ２ トＥ −ＭＯ８ＦＥ’ｌ’１３の接続点の電
位は接地レベルとなり、Ｄ−ＭＯＳ ＦＢＴＩ ４とＥ
−ＭＯＳ ＦＥＴ１５Ｆ）接続点す外わち行デコーダー
回路１の出方はｖｃレベルとなる。この時ＮＯＲ回路１
１はアドレス情報信号Ａ１〜ＡＮがすべて接地レベルで
あシ、またＥ−ＭＯＳ ＦＥＴＩ ２およびＥ −ＭＯ
Ｓ ＦＢ’ｌ’ｌ ５が非導通であるので行デコーダー
回路１全体としての消費電力はゼロとなる。
第１図の従来例の行デコーダー回路は、アクティブ状態
においてはＮＯＲ回路プラスプツシ纂プル回路の形とな
っており、消費電力の低減を図っているが、アドレス情
報信号がＮ本の場合には（２’−１）個のＮＯ’Ｒ回路
と１個のＥ−ＭＯ８ＦＥＴ１２およびＥ−ＭＯＳ ＦＥ
ＴＩ ３の直列回路と（２”−１）個のＤ−Ｍ０８ＦＥ
〒１４およびＥ−ＭＯＳ ＦＥＴＩ ５の直列回路に電
流が流れるためＫかなシ大きな電力を消費すゐという欠
点があった。Ｄ−ＭＯＳ ＦＥＴＩ４の閾値電圧をゼロ
ボルトに近い値に設定することによシ、（２’−ｔ）個
のＤ−ＭＯＳ ＦＥＴＩ４とＢ−ＭＯＳ ＦＥＴ１５の
直列回路に流れる電流はほぼ無視される程度に更に低減
できるがｈ＜ｚＮ−ｔ）個のＮＯＲ回路での電力消費は
改善する手段がなく、メモリーの容量が大きくなるに比
例して行デコーダー回路の消費あった。また、第１図の
従来例の回路では、パワーダウン状態において行デコー
ダー回路１の出力すなわち行線２はＶｃレベルとなるが
、パワーダウン状態からアクティブ状態に移行すると２
°個の行デコーダー回路のうち選択された１個を除き、
他のすべての行デコーダー回路の出力は接地レベルに落
ちるので、この時にメモリーセル４のゲート絶縁膜容量
を介して列線３の電位を負方向に引くために誤動作が生
じたシ、高速動作が阻害されたシするため、第１図の従
来例の回路の如く、パワーダウン状態において出力がＶ
ｃレベルになる行デコーダー回路は本来好ましくなかっ
た。
においてはＮＯＲ回路プラスプツシ纂プル回路の形とな
っており、消費電力の低減を図っているが、アドレス情
報信号がＮ本の場合には（２’−１）個のＮＯ’Ｒ回路
と１個のＥ−ＭＯ８ＦＥＴ１２およびＥ−ＭＯＳ ＦＥ
ＴＩ ３の直列回路と（２”−１）個のＤ−Ｍ０８ＦＥ
〒１４およびＥ−ＭＯＳ ＦＥＴＩ ５の直列回路に電
流が流れるためＫかなシ大きな電力を消費すゐという欠
点があった。Ｄ−ＭＯＳ ＦＥＴＩ４の閾値電圧をゼロ
ボルトに近い値に設定することによシ、（２’−ｔ）個
のＤ−ＭＯＳ ＦＥＴＩ４とＢ−ＭＯＳ ＦＥＴ１５の
直列回路に流れる電流はほぼ無視される程度に更に低減
できるがｈ＜ｚＮ−ｔ）個のＮＯＲ回路での電力消費は
改善する手段がなく、メモリーの容量が大きくなるに比
例して行デコーダー回路の消費あった。また、第１図の
従来例の回路では、パワーダウン状態において行デコー
ダー回路１の出力すなわち行線２はＶｃレベルとなるが
、パワーダウン状態からアクティブ状態に移行すると２
°個の行デコーダー回路のうち選択された１個を除き、
他のすべての行デコーダー回路の出力は接地レベルに落
ちるので、この時にメモリーセル４のゲート絶縁膜容量
を介して列線３の電位を負方向に引くために誤動作が生
じたシ、高速動作が阻害されたシするため、第１図の従
来例の回路の如く、パワーダウン状態において出力がＶ
ｃレベルになる行デコーダー回路は本来好ましくなかっ
た。
本発明の目的ユ、アクティブ状態における電力消費が従
来回路よシ小さく、パワーダウン状１１！４における電
貨消費は従来回路と同じくゼロであシ。
来回路よシ小さく、パワーダウン状１１！４における電
貨消費は従来回路と同じくゼロであシ。
更に誤動作が生じたシ高速動作が阻害されたシしないよ
うにパワーダウン状態においてその出力が接地レベルに
近い値とすることができる行デコーダー回路を提供する
ことにある。
うにパワーダウン状態においてその出力が接地レベルに
近い値とすることができる行デコーダー回路を提供する
ことにある。
本発明の行デコーダー回路は、パワーダウン状態で接地
レベルとなシ、アクティブ休憩ではアドレス入力情報に
よる定まる第１の信号群と、前記第１の信号群を入力と
する多大力ＮＯＲ回路からなる第１の部分回路と、前記
第１の部分回路の出力を入力とし、アクティブ状態では
インＩ（−ター回路として動作し、パワーダウン状態で
は出力が接地レベルとなると共に電力消費がゼロとなる
形式・の第２の部分回路と、ドレインが嚢電圧電源に。
レベルとなシ、アクティブ休憩ではアドレス入力情報に
よる定まる第１の信号群と、前記第１の信号群を入力と
する多大力ＮＯＲ回路からなる第１の部分回路と、前記
第１の部分回路の出力を入力とし、アクティブ状態では
インＩ（−ター回路として動作し、パワーダウン状態で
は出力が接地レベルとなると共に電力消費がゼロとなる
形式・の第２の部分回路と、ドレインが嚢電圧電源に。
ゲートが前記第１の部分回路の出力に接続されたゼロボ
ルトに近い閾値電圧をもつディプレジ冒ン型絶縁ゲート
電界効果トランジスタと、仁のソースにドレインが接続
されると共に出力となハゲートが前記第２の部分回路の
出力に接続され、ソースが少なくともアクティブ状態に
おいては接地されるエンノ・ンヌメント型絶縁ゲート電
界効果トランジスタによシ構成される第３の部分回路と
、パワーダウン状態では接地レベルになシ、アクティブ
状態ではアドレス情報によシ選択された１本のみが前記
定電圧電源の電圧値レベルとなシ他は接地される２°本
の第２の信号群と、前記第２の信号群に対応して、それ
ぞれ真補の関係をもつ２０本の第３の信号群と、ドレイ
ンが前記第３の部分回路の出力と接続され、ゲートが前
記第２の信号群のそれぞれと接続され、ソースをそれぞ
れ出力端子とするゼロボルトに近い閾値電圧をもつｚＮ
個のディプレジ′冒ン型絶縁ゲニトー゛界効果トランジ
スタと、ドレインが前記ゼロポル）Ｋ近い閾値電圧をも
つ２ 個のディプレジ■ン型＋［’Ｊｉり−）電界効果
トランジスタと、ドレインが前記ゼロボルトに近い閾値
電圧をもつ２ 個のディプレジ１ン型絶縁ゲート電界効
果トランジスタのそれぞれのソースにそれぞれ接続され
、ゲートに前記ゼロボルトに近い閾値電圧をもつ２ 個
のディプレジ１ン型絶縁ゲート電界効果トランジスタの
ゲートに接続された１１１．２の信号群のそれぞれと真
補の関係をなす第３の信号群のそれぞれが接続された２
個のエンハンスメント型絶縁ゲート電界効果トランジス
タと、前記ｚＮ個のエンハンスメント型絶縁ゲート電界
効果トランジスタのソースを、アクティプ状態では接地
電位に、パワーダウン状態では前記ゼロボルトに近い閾
値電圧をもつ２Ｎ個のディプレジ冒ン型給縁ゲート電界
効果トランジスタの閾値電圧よりわずかに高い電圧に設
定する手段よ構成ることを特徴としている。
ルトに近い閾値電圧をもつディプレジ冒ン型絶縁ゲート
電界効果トランジスタと、仁のソースにドレインが接続
されると共に出力となハゲートが前記第２の部分回路の
出力に接続され、ソースが少なくともアクティブ状態に
おいては接地されるエンノ・ンヌメント型絶縁ゲート電
界効果トランジスタによシ構成される第３の部分回路と
、パワーダウン状態では接地レベルになシ、アクティブ
状態ではアドレス情報によシ選択された１本のみが前記
定電圧電源の電圧値レベルとなシ他は接地される２°本
の第２の信号群と、前記第２の信号群に対応して、それ
ぞれ真補の関係をもつ２０本の第３の信号群と、ドレイ
ンが前記第３の部分回路の出力と接続され、ゲートが前
記第２の信号群のそれぞれと接続され、ソースをそれぞ
れ出力端子とするゼロボルトに近い閾値電圧をもつｚＮ
個のディプレジ′冒ン型絶縁ゲニトー゛界効果トランジ
スタと、ドレインが前記ゼロポル）Ｋ近い閾値電圧をも
つ２ 個のディプレジ■ン型＋［’Ｊｉり−）電界効果
トランジスタと、ドレインが前記ゼロボルトに近い閾値
電圧をもつ２ 個のディプレジ１ン型絶縁ゲート電界効
果トランジスタのそれぞれのソースにそれぞれ接続され
、ゲートに前記ゼロボルトに近い閾値電圧をもつ２ 個
のディプレジ１ン型絶縁ゲート電界効果トランジスタの
ゲートに接続された１１１．２の信号群のそれぞれと真
補の関係をなす第３の信号群のそれぞれが接続された２
個のエンハンスメント型絶縁ゲート電界効果トランジス
タと、前記ｚＮ個のエンハンスメント型絶縁ゲート電界
効果トランジスタのソースを、アクティプ状態では接地
電位に、パワーダウン状態では前記ゼロボルトに近い閾
値電圧をもつ２Ｎ個のディプレジ冒ン型給縁ゲート電界
効果トランジスタの閾値電圧よりわずかに高い電圧に設
定する手段よ構成ることを特徴としている。
次に本発明の一実施例である第２図を用いて本発明の構
成、動作について説明する。
成、動作について説明する。
第２図は第１図と同様に行デコーダーのうちの一単位回
路を切シ出したものであ〕、第１図の従来例の回路では
一単位が１本の行線、を持つのに対してこの場合は一単
位が４本の行線を持つ。行デコーダー回路１０はアクテ
ィブ状態ではアドレ゛ス情報により設定され、パワーダ
ウン状態では接地レベルとなるアドレス情報信号Ａ１〜
Ａｘ−ｓを入力とする（Ｎ−２）入力ＮＯＲ回路１０１
と、定電圧電源Ｖｃと接地との間に直列に構成されたＥ
−ＭＯ８ＦＥＴＩ Ｏ２およびＥ−ＭＯＢ ＦＢ’ｒｌ
’０３と、やはシ定電圧電源Ｖｃと接地との間に直列に
構成された閾値電圧がゼロポル）Ｋ近いディプレジ冒ン
型ＭＯ８ＦＥＴ（８ｈａｌｌｏｗ ｄｅｐｌｅｔｌｏｎ
ＭＯＳＦＥＴ、以下８Ｄ−ＭＯＢ ＦＥＴと略す）１
０４およびＥ−ＭＯＢ ＦＥＴＩ ０５と１．ドレイ
ンが８Ｄ−ＭＯＢ ＦＥＴＩ ０４とＥ −ＭＯＢ Ｆ
ＥＴＩ ０５の接続点に接続され、ゲートにそれぞれＢ
Ｉｓ ” Ｌ Ｂ ｌ、 Ｂ ４の信号が供給された８
Ｄ−ＭＯＢ ＦＥＴ１０６，１０７゜１０８および１０
９と、ドレインが８Ｄ−ＭＯ８ＦＥＴ１０６のソースに
接続されゲートにＢ１と真補の関係をなす信号Ｂ、が供
給されるＥ−ＭＯ８ＦＥＴ１１．０と、ドレインがＳＤ
−ＭＯＢ ＦＥＴ１０７のソースに接続されゲートに
Ｂ、と真補の信号をなす信号Ｂ、が供給されるＥ−ＭＯ
Ｂ ＦＥＴＩ １１と、ドレインが８Ｄ−ＭＯＢ Ｆｇ
Ｔｔｏｓのソースに接続され、ゲートにＢ３と真補の関
係をなす信号Ｌ°が供給されるＥ−ＭＯＢ ＦＥＴＩ
１２と、ドレインが８Ｄ−ＭＯＢ ＦＥＴＩ ０９のソ
ースに接続され、ゲートにＢ４と真補の関係をなす信号
Ｂ４ 。
路を切シ出したものであ〕、第１図の従来例の回路では
一単位が１本の行線、を持つのに対してこの場合は一単
位が４本の行線を持つ。行デコーダー回路１０はアクテ
ィブ状態ではアドレ゛ス情報により設定され、パワーダ
ウン状態では接地レベルとなるアドレス情報信号Ａ１〜
Ａｘ−ｓを入力とする（Ｎ−２）入力ＮＯＲ回路１０１
と、定電圧電源Ｖｃと接地との間に直列に構成されたＥ
−ＭＯ８ＦＥＴＩ Ｏ２およびＥ−ＭＯＢ ＦＢ’ｒｌ
’０３と、やはシ定電圧電源Ｖｃと接地との間に直列に
構成された閾値電圧がゼロポル）Ｋ近いディプレジ冒ン
型ＭＯ８ＦＥＴ（８ｈａｌｌｏｗ ｄｅｐｌｅｔｌｏｎ
ＭＯＳＦＥＴ、以下８Ｄ−ＭＯＢ ＦＥＴと略す）１
０４およびＥ−ＭＯＢ ＦＥＴＩ ０５と１．ドレイ
ンが８Ｄ−ＭＯＢ ＦＥＴＩ ０４とＥ −ＭＯＢ Ｆ
ＥＴＩ ０５の接続点に接続され、ゲートにそれぞれＢ
Ｉｓ ” Ｌ Ｂ ｌ、 Ｂ ４の信号が供給された８
Ｄ−ＭＯＢ ＦＥＴ１０６，１０７゜１０８および１０
９と、ドレインが８Ｄ−ＭＯ８ＦＥＴ１０６のソースに
接続されゲートにＢ１と真補の関係をなす信号Ｂ、が供
給されるＥ−ＭＯ８ＦＥＴ１１．０と、ドレインがＳＤ
−ＭＯＢ ＦＥＴ１０７のソースに接続されゲートに
Ｂ、と真補の信号をなす信号Ｂ、が供給されるＥ−ＭＯ
Ｂ ＦＥＴＩ １１と、ドレインが８Ｄ−ＭＯＢ Ｆｇ
Ｔｔｏｓのソースに接続され、ゲートにＢ３と真補の関
係をなす信号Ｌ°が供給されるＥ−ＭＯＢ ＦＥＴＩ
１２と、ドレインが８Ｄ−ＭＯＢ ＦＥＴＩ ０９のソ
ースに接続され、ゲートにＢ４と真補の関係をなす信号
Ｂ４ 。
が供給されるＥ−ＭＯＢ ＦＥＴＩ １３と、Ｅ−ＭＯ
８ＦＥＴ１１０，１１１，１１２．１１３のソースに接
続されていてアクティブ状態においてはＥ−ＭＯＢ Ｆ
ＥＴｌｌ０゜１１１．１１２，１１３のソースの電位を
接地レベルにおとし、パワーダウン状態においては、Ｅ
−ＭＯ８ＦＥＴ１１０，１１１，１１２，１１３のソー
スの電位をＳＤ−ＭＯＢ ＦＥＴ０Ｍ値電圧よ）高い電
圧に設定するバイアス回路１１を含み、（Ｎ−２）入力
ＮＯＲ回路１０１の出力はＥ−ＭＯＢ ＦＥＴ１０３の
ゲートおよび８Ｄ−ＭＯＢ ＦＥＴｌ０４のゲートに接
続され、Ｅ−ＭＯ’８ ＦＥＴＩＯ２とＥ−ＭＯＢ Ｐ
ＥＴ１０３０接続点はＥ −ＭＯＢ ＦＥＴＩ Ｏ，５
のゲートに接続されており、Ｅ−ＭＯＢ ＦＥＴＩ ０
２のゲートにはアクティブ状態でＶｃレベル、ノ（ワー
ダウン状態で接地レベルとなる信号ＡＣＴが供給されて
いる。信号Ｂ１ｅ ＢＩｓ ＢｌおよびＢ４はＡ、−Ａ
）ｆ−１以外の２本のアドレス情報信号ＡＮ−ｓ、Ａｘ
Ｋよ〕デコードされた信号でアクティブ状態においては
Ｂ１〜Ｂ４の４本の信号のうち１本がＶｅレベルとな多
他の３本は接地レベルとなる。また信号Ｂ１＋Ｂ、
、Ｔ；−およびＢ４はＢ１〜Ｂ４とそれぞれ真補の関係
をなす信号であり、アクティブ状詩では・・１本のみ接
地レベルとなり、他の３本はＶｃレベルとなる。パワー
ダウン状態ではＢ１〜Ｂ４は接地レベルと々すＢ１〜Ｂ
４はＶｃレベルとなる。
８ＦＥＴ１１０，１１１，１１２．１１３のソースに接
続されていてアクティブ状態においてはＥ−ＭＯＢ Ｆ
ＥＴｌｌ０゜１１１．１１２，１１３のソースの電位を
接地レベルにおとし、パワーダウン状態においては、Ｅ
−ＭＯ８ＦＥＴ１１０，１１１，１１２，１１３のソー
スの電位をＳＤ−ＭＯＢ ＦＥＴ０Ｍ値電圧よ）高い電
圧に設定するバイアス回路１１を含み、（Ｎ−２）入力
ＮＯＲ回路１０１の出力はＥ−ＭＯＢ ＦＥＴ１０３の
ゲートおよび８Ｄ−ＭＯＢ ＦＥＴｌ０４のゲートに接
続され、Ｅ−ＭＯ’８ ＦＥＴＩＯ２とＥ−ＭＯＢ Ｐ
ＥＴ１０３０接続点はＥ −ＭＯＢ ＦＥＴＩ Ｏ，５
のゲートに接続されており、Ｅ−ＭＯＢ ＦＥＴＩ ０
２のゲートにはアクティブ状態でＶｃレベル、ノ（ワー
ダウン状態で接地レベルとなる信号ＡＣＴが供給されて
いる。信号Ｂ１ｅ ＢＩｓ ＢｌおよびＢ４はＡ、−Ａ
）ｆ−１以外の２本のアドレス情報信号ＡＮ−ｓ、Ａｘ
Ｋよ〕デコードされた信号でアクティブ状態においては
Ｂ１〜Ｂ４の４本の信号のうち１本がＶｅレベルとな多
他の３本は接地レベルとなる。また信号Ｂ１＋Ｂ、
、Ｔ；−およびＢ４はＢ１〜Ｂ４とそれぞれ真補の関係
をなす信号であり、アクティブ状詩では・・１本のみ接
地レベルとなり、他の３本はＶｃレベルとなる。パワー
ダウン状態ではＢ１〜Ｂ４は接地レベルと々すＢ１〜Ｂ
４はＶｃレベルとなる。
バイアス回路１１はドレインをＶｃにゲートをＡＣＴＫ
接続され九Ｅ−ＭＯ８ＦＥＴＩ １５と。
接続され九Ｅ−ＭＯ８ＦＥＴＩ １５と。
ゲートにＸ？τ信号をインバーター１１４を通して逆相
にした信号ＡＣＴが加えられ、ソースがＥ−ＭＯＢ Ｆ
ＥＴＩ １５のソースと接続されたＥ−ＭＯ８ＦＥＴ１
１６と接続され、ドレインがＥ−ＭＯ８ＦＥＴ１１６の
ドレインと接続されると共にＥ−ＭＯＢ ＦＥＴ１１０
，１１１，１１２および１１３のソースと接続され、ゲ
ートがＥ−ＭＯＢ ＦＥＴＩ １５のソースと接続され
、ソースガ接地され九Ｅ−ＭＯ８ＦＥＴ１１７から成り
ている０ アクティブ状態すなわちＡＣＴ信号がＶｃレベルの時に
はＢ−ＭＯＢ ＦＥＴＩ ０２Ｆｉ導通状態にあるので
Ｅ−ＭＯＢ ＦＥＴＩ Ｏ２およびＥ−ＭＯ８ＦＥ７１
０３はインバーター回路を構成し％またＥ−ＭＯＢ
ＦＥＴ１１５が導通でＥ−ＭＯＢ ＦＢ’Ｉ’１１６
は非導通となるのでＥ−ＭＯＢ ＦＥＴ１１７は導通
となシＥ−ＭＯ８ＦＥＴ１１０，１１１，１１２および
１１３のソースの實「位を接地レベルにおとす。従りて
アクティブ状態でＡ１〜ｋ）＋ｒ−ｓのアドレス情報信
号のうち１本でもＶｃレベルの信号がある場合は、（Ｎ
−２）入力ＮＯＲゲート１０１の出力は接地レベルとな
シＥ−ＭＯ８ＦＥＴ１０２とＥ−ＭＯ８ＦＥＴ１０３の
接続点の電位はＶｃ・レベルとなるので８Ｄ−ＭＯ８Ｆ
ＥＴ１０４とＥ−ＭＯ８ＦＥＴＩＯ！Ｓの接続点の電位
は接地レベルとなる。
にした信号ＡＣＴが加えられ、ソースがＥ−ＭＯＢ Ｆ
ＥＴＩ １５のソースと接続されたＥ−ＭＯ８ＦＥＴ１
１６と接続され、ドレインがＥ−ＭＯ８ＦＥＴ１１６の
ドレインと接続されると共にＥ−ＭＯＢ ＦＥＴ１１０
，１１１，１１２および１１３のソースと接続され、ゲ
ートがＥ−ＭＯＢ ＦＥＴＩ １５のソースと接続され
、ソースガ接地され九Ｅ−ＭＯ８ＦＥＴ１１７から成り
ている０ アクティブ状態すなわちＡＣＴ信号がＶｃレベルの時に
はＢ−ＭＯＢ ＦＥＴＩ ０２Ｆｉ導通状態にあるので
Ｅ−ＭＯＢ ＦＥＴＩ Ｏ２およびＥ−ＭＯ８ＦＥ７１
０３はインバーター回路を構成し％またＥ−ＭＯＢ
ＦＥＴ１１５が導通でＥ−ＭＯＢ ＦＢ’Ｉ’１１６
は非導通となるのでＥ−ＭＯＢ ＦＥＴ１１７は導通
となシＥ−ＭＯ８ＦＥＴ１１０，１１１，１１２および
１１３のソースの實「位を接地レベルにおとす。従りて
アクティブ状態でＡ１〜ｋ）＋ｒ−ｓのアドレス情報信
号のうち１本でもＶｃレベルの信号がある場合は、（Ｎ
−２）入力ＮＯＲゲート１０１の出力は接地レベルとな
シＥ−ＭＯ８ＦＥＴ１０２とＥ−ＭＯ８ＦＥＴ１０３の
接続点の電位はＶｃ・レベルとなるので８Ｄ−ＭＯ８Ｆ
ＥＴ１０４とＥ−ＭＯ８ＦＥＴＩＯ！Ｓの接続点の電位
は接地レベルとなる。
ここでＢ１〜Ｂ４のうち例えばＢ１がＶｃレベルで他は
接地レベルとすると、ＳＤ−ＭＯ８ＦＥＴ１０６は０−
インピーダンスとなり１τが接地レベルであるの七Ｅ−
ＭＯ８ＦＥＴｌｌ０は非導通となり、その結果行線２１
は接地レベルとなる。
接地レベルとすると、ＳＤ−ＭＯ８ＦＥＴ１０６は０−
インピーダンスとなり１τが接地レベルであるの七Ｅ−
ＭＯ８ＦＥＴｌｌ０は非導通となり、その結果行線２１
は接地レベルとなる。
また８Ｄ−ＭＯ８ＦＥＴ１０７，１０８，１０９は／Ｓ
イインピーダンスでＥ−ＭＯ８ＦＥＴＩＩＩ、１１２゜
１１３は導通となるので行線２２１行線２３９行＠２４
も共に接地レベルとなる。次にアクティブ状態でアドレ
ス情報信号Ａｌ−ＡＮ−１のすべてが接地レベルの時に
Ｆｉ Ｎ ＯＲ回路１０１の出力はＶｃレベルとなり、
Ｅ−ＭＯ８ＦＥＴ１０２とＥ−λＩＱｓＦＥＴ１０Ｂの
接続点は接地レベルとなり、８Ｄ−ＭＯ８’ ＦＥＴ１
０４とＥ−ＭＯ８ＦｉＴ１０ｓｏ接続点はＶｃレベルと
なる。ここでＢ１〜Ｂ４のうち例えばＢ１がＶｃレベル
であるとすれば８Ｄ−ＭＯ８ＦＥＴ１０６はローインピ
ーダンスでｌ。
イインピーダンスでＥ−ＭＯ８ＦＥＴＩＩＩ、１１２゜
１１３は導通となるので行線２２１行線２３９行＠２４
も共に接地レベルとなる。次にアクティブ状態でアドレ
ス情報信号Ａｌ−ＡＮ−１のすべてが接地レベルの時に
Ｆｉ Ｎ ＯＲ回路１０１の出力はＶｃレベルとなり、
Ｅ−ＭＯ８ＦＥＴ１０２とＥ−λＩＱｓＦＥＴ１０Ｂの
接続点は接地レベルとなり、８Ｄ−ＭＯ８’ ＦＥＴ１
０４とＥ−ＭＯ８ＦｉＴ１０ｓｏ接続点はＶｃレベルと
なる。ここでＢ１〜Ｂ４のうち例えばＢ１がＶｃレベル
であるとすれば８Ｄ−ＭＯ８ＦＥＴ１０６はローインピ
ーダンスでｌ。
Ｂ、は接地レベルなので行１！２１はＶｃレベルとなり
、またＢ、４Ｂ４は接地レベルであるのでＳＤ−ＭＯ８
ＰＥ’Ｔ１０７，１０８，１０９′はハイインピーダン
スでＥ−ＭＯ８ＦＥＴＩＩＩ、１１２゜１１３は導通な
ので行線２２１行線２３１行線２４はすべて接−レベル
となる。従ってメモリーセル４１．４２，４３．４４の
うちメモリーセル４１が選ばれ、第２図のようにメモリ
ーセル４１のドレインが列線３０に接続されている場合
には列線３０に電荷を供給して屯メモリーセル４１が導
通しているため列線３０の電位は接地レベルに近くなる
。また、例えばＢ、がＶｃレベルである場合は行線２３
のみがＶｃレベルとなシ、他め行線は接地レベルとなる
。この時に行＃１２３によ）選択されたメモリーセル４
３のドレインは列線３０に接続されていないので列線３
０に電荷を供給すると電位が上昇することによって情報
を読み出すことができゐ。
、またＢ、４Ｂ４は接地レベルであるのでＳＤ−ＭＯ８
ＰＥ’Ｔ１０７，１０８，１０９′はハイインピーダン
スでＥ−ＭＯ８ＦＥＴＩＩＩ、１１２゜１１３は導通な
ので行線２２１行線２３１行線２４はすべて接−レベル
となる。従ってメモリーセル４１．４２，４３．４４の
うちメモリーセル４１が選ばれ、第２図のようにメモリ
ーセル４１のドレインが列線３０に接続されている場合
には列線３０に電荷を供給して屯メモリーセル４１が導
通しているため列線３０の電位は接地レベルに近くなる
。また、例えばＢ、がＶｃレベルである場合は行線２３
のみがＶｃレベルとなシ、他め行線は接地レベルとなる
。この時に行＃１２３によ）選択されたメモリーセル４
３のドレインは列線３０に接続されていないので列線３
０に電荷を供給すると電位が上昇することによって情報
を読み出すことができゐ。
次にパワーダウン状態すなわちＡＣＴが接地レベルの時
においては、ＮＯＲ回路１０１の出力はＶＣＬ／ベルで
Ｅ−ＭＯ８ＦＥＴ１’０２は非導通、Ｅ−ＭＯ８ＦＥＴ
１０Ｂは導通となシ、Ｅ−ＭＯ８ＦＥＴ１０５は非導通
となるので８Ｄ−ＭＯ８ＦＥＴ１’０２とＥ−ＭＯ８Ｆ
ＥＴ１０５４り接続点の電位はＶｃレベルとなゐが、Ｂ
１〜Ｂ４がすべて接地レベルとなりＢ１〜Ｂ４がすべて
Ｖｃレベルとなるので８Ｄ−ＭＯ８，ＦＥＴ１０ａ、１
０７，１０８゜１０９はハイインピーダンスとなｌ Ｅ
−ＭＯ８ＰＥＴｆ１１ｍ、１１１，１１２，１１３は
導通と壜るので行＃２１，２２，２３．２４はすべて低
い電圧レベルとなるが、バイアス回路１１においてＥ−
ＭＯ８ＦＥＴ１１５は非導通でＥ−ＭＯ８ＦＥＴ１０２
は導通となるのでＥ−ＭＯ８ＦＥＴ１１７のドレインと
ゲートを短絡した形となるため、結局Ｅ−ＭＯ８ＦＥＴ
１１０，１１１，１１２，１１３のソース電位はＥ−Ｍ
Ｏ８ＦＥＴ１１７の閾値電圧と轡しくなる。また、パワ
ーダウン状態でＶｃから８Ｄ−ＭＯ８ＦＥＴ１０４を通
９．８Ｄ−ＭＯ８ＦＥＴ１０６，１０７，１０８，１０
９を通り、 Ｅ−ＭＯ８ＦＥＴ１１０，１１１，１１２
．１１３を通）Ｅ−ＭＯ８ＦＥＴ１１７を通って接地に
抜ける電流路は、Ｅ−ＭＯ自 ＦＥＴ１１７の正の閾値
電圧を８Ｄ−ＭＯ８ＦＥＴ１０２，１０７，１０８，１
０９の負の一′値電圧の絶対値よシ大きく設定しておけ
ば、Ｂ１〜Ｂ−−が接地レベルなのでＳＤ−ＭＯ８ＦＥ
Ｔ１０６，１０７，１０８，１０９は非導通となり、パ
ワーダウン状態におけゐ消費電力はゼロとなる。またア
クティブ状態における電力の消費においては、第１図の
従来例の行デコーダー回路では１本の行線を駆動するの
に１個のＮＯＲ回路を必要とするために常に（２’−１
）個のＮＯＲ回路が電力を消費していたが、本発明の一
実施例である第２図の行デコーダー回路では、４本の行
線を駆動するのに１個のＮＯＲ回路しか使用したいので
電力を消費するＮＯＲ回路の数は（２Ｎ−”−１）とな
シ概略１／４の消費電力で第１図の従来例の回路と同−
却模の行デコーダー回路を構成することができる。実際
にゲート酸化膜厚７００ＡのＮチャンネルシリコンケー
ト電界効果トランジスタを用いて第１図の従来例の回路
でエンハンスメント型の１値電圧を０．フ■、ディプレ
ジ田ン型の１値電圧を−３，５■として作成した２５６
本の行デコーダー回路を作成した時のアクティブ状態で
の消費電流は８５ｍＡであった＠また従来例の第１図の
行デコーダー回路でＤ−ＭＯＳ ＦＥＴ１４の１値電
圧を−０，５■とＳＤ−ＭＯＳ ＦＥＴ化した場合の
アクティブ状態での消費電流は４５ｍＡであった。それ
に対して本発明の一実施例である第２図の回路で後者と
同一条件のサンプルを作成し測定した結果、スイッチン
グスピードはは埋同じで、アクティブ状態における消費
電流は１３ｍＡであった。
においては、ＮＯＲ回路１０１の出力はＶＣＬ／ベルで
Ｅ−ＭＯ８ＦＥＴ１’０２は非導通、Ｅ−ＭＯ８ＦＥＴ
１０Ｂは導通となシ、Ｅ−ＭＯ８ＦＥＴ１０５は非導通
となるので８Ｄ−ＭＯ８ＦＥＴ１’０２とＥ−ＭＯ８Ｆ
ＥＴ１０５４り接続点の電位はＶｃレベルとなゐが、Ｂ
１〜Ｂ４がすべて接地レベルとなりＢ１〜Ｂ４がすべて
Ｖｃレベルとなるので８Ｄ−ＭＯ８，ＦＥＴ１０ａ、１
０７，１０８゜１０９はハイインピーダンスとなｌ Ｅ
−ＭＯ８ＰＥＴｆ１１ｍ、１１１，１１２，１１３は
導通と壜るので行＃２１，２２，２３．２４はすべて低
い電圧レベルとなるが、バイアス回路１１においてＥ−
ＭＯ８ＦＥＴ１１５は非導通でＥ−ＭＯ８ＦＥＴ１０２
は導通となるのでＥ−ＭＯ８ＦＥＴ１１７のドレインと
ゲートを短絡した形となるため、結局Ｅ−ＭＯ８ＦＥＴ
１１０，１１１，１１２，１１３のソース電位はＥ−Ｍ
Ｏ８ＦＥＴ１１７の閾値電圧と轡しくなる。また、パワ
ーダウン状態でＶｃから８Ｄ−ＭＯ８ＦＥＴ１０４を通
９．８Ｄ−ＭＯ８ＦＥＴ１０６，１０７，１０８，１０
９を通り、 Ｅ−ＭＯ８ＦＥＴ１１０，１１１，１１２
．１１３を通）Ｅ−ＭＯ８ＦＥＴ１１７を通って接地に
抜ける電流路は、Ｅ−ＭＯ自 ＦＥＴ１１７の正の閾値
電圧を８Ｄ−ＭＯ８ＦＥＴ１０２，１０７，１０８，１
０９の負の一′値電圧の絶対値よシ大きく設定しておけ
ば、Ｂ１〜Ｂ−−が接地レベルなのでＳＤ−ＭＯ８ＦＥ
Ｔ１０６，１０７，１０８，１０９は非導通となり、パ
ワーダウン状態におけゐ消費電力はゼロとなる。またア
クティブ状態における電力の消費においては、第１図の
従来例の行デコーダー回路では１本の行線を駆動するの
に１個のＮＯＲ回路を必要とするために常に（２’−１
）個のＮＯＲ回路が電力を消費していたが、本発明の一
実施例である第２図の行デコーダー回路では、４本の行
線を駆動するのに１個のＮＯＲ回路しか使用したいので
電力を消費するＮＯＲ回路の数は（２Ｎ−”−１）とな
シ概略１／４の消費電力で第１図の従来例の回路と同−
却模の行デコーダー回路を構成することができる。実際
にゲート酸化膜厚７００ＡのＮチャンネルシリコンケー
ト電界効果トランジスタを用いて第１図の従来例の回路
でエンハンスメント型の１値電圧を０．フ■、ディプレ
ジ田ン型の１値電圧を−３，５■として作成した２５６
本の行デコーダー回路を作成した時のアクティブ状態で
の消費電流は８５ｍＡであった＠また従来例の第１図の
行デコーダー回路でＤ−ＭＯＳ ＦＥＴ１４の１値電
圧を−０，５■とＳＤ−ＭＯＳ ＦＥＴ化した場合の
アクティブ状態での消費電流は４５ｍＡであった。それ
に対して本発明の一実施例である第２図の回路で後者と
同一条件のサンプルを作成し測定した結果、スイッチン
グスピードはは埋同じで、アクティブ状態における消費
電流は１３ｍＡであった。
本発明の行デコーダー回路轄、以上に述べた如く、アク
ティブ状態における消費電力が小さく、バワーダクン状
態における消費電力はゼロでしかもパワーダウン状態に
おける出力電圧レベルが低いので誤動作を生じｆｔシ、
高速動作が阻害されたシしないという点から従来の行デ
コーダー回路と比較して格段に優位にあることは明白で
ある０伺、説明にはＮチャンネルのＭＯＳ ＦＢ３Ｔ
を用いたが１本発明はＮチャンネル′のＭＯＳ ＦＩ
Ｔを用いた行デコーダー回路のみでなく、一般の絶縁ゲ
ート電界効果）″）７ジスタを用いた行デコーダー回路
について適用しうるものである。また第２図の実施例の
回路ではＮ本のアドレス情報信号のうち、（Ｎ−２）本
をＮＯＲ回路の入力とし、２本を８Ｄ−ＭＯＳ ＦＩ
Ｔおよび１１３−ＭＯＳ ＦＥＴに入力する信号、即
ちＢ１〜Ｂ４およびＢ１〜Ｂ４、をつくるために用いた
が、これは説明の都合上でのむとであり、一般的にはＮ
本のアドレス情報信号を任意の割合に分割できるもので
あることを記しておく。
ティブ状態における消費電力が小さく、バワーダクン状
態における消費電力はゼロでしかもパワーダウン状態に
おける出力電圧レベルが低いので誤動作を生じｆｔシ、
高速動作が阻害されたシしないという点から従来の行デ
コーダー回路と比較して格段に優位にあることは明白で
ある０伺、説明にはＮチャンネルのＭＯＳ ＦＢ３Ｔ
を用いたが１本発明はＮチャンネル′のＭＯＳ ＦＩ
Ｔを用いた行デコーダー回路のみでなく、一般の絶縁ゲ
ート電界効果）″）７ジスタを用いた行デコーダー回路
について適用しうるものである。また第２図の実施例の
回路ではＮ本のアドレス情報信号のうち、（Ｎ−２）本
をＮＯＲ回路の入力とし、２本を８Ｄ−ＭＯＳ ＦＩ
Ｔおよび１１３−ＭＯＳ ＦＥＴに入力する信号、即
ちＢ１〜Ｂ４およびＢ１〜Ｂ４、をつくるために用いた
が、これは説明の都合上でのむとであり、一般的にはＮ
本のアドレス情報信号を任意の割合に分割できるもので
あることを記しておく。
第１図は従来の行デコーダー回路を示し、第２図は本発
明の行デコーダー回路の一実施例を示す図である。 １１ 、１０１ ・・・・・・ＮＯ８回路、１２．１３
ｅ１５．１０２，１０３，１０５，１１０，１１１゜１
１２．１１３，１１５，１１６，１１７・・・・・・エ
ンハンスメン）１１ＭＯ８ＦＩＴ％１４・・・・・・デ
ィプレジ曹ン麗ＭＯ８ＦＩＴ、１０４，１０６゜１０７
．１０８，１０９・・・・・・ゼロボルトに近や一値を
もつディプレジ冒ンｇＭＯ８ＦｌｉｆＴ、３ 。 ３０・・・・・・列線、２，２１，２２．２３．２４・
・・・・・行線、１１４・・・・・・インＩ（−ター、
４，４１，４１４３．４４・・・・・・メモリーセル、
ムＣＴ 、Ｂ１．Ｂ、。
明の行デコーダー回路の一実施例を示す図である。 １１ 、１０１ ・・・・・・ＮＯ８回路、１２．１３
ｅ１５．１０２，１０３，１０５，１１０，１１１゜１
１２．１１３，１１５，１１６，１１７・・・・・・エ
ンハンスメン）１１ＭＯ８ＦＩＴ％１４・・・・・・デ
ィプレジ曹ン麗ＭＯ８ＦＩＴ、１０４，１０６゜１０７
．１０８，１０９・・・・・・ゼロボルトに近や一値を
もつディプレジ冒ンｇＭＯ８ＦｌｉｆＴ、３ 。 ３０・・・・・・列線、２，２１，２２．２３．２４・
・・・・・行線、１１４・・・・・・インＩ（−ター、
４，４１，４１４３．４４・・・・・・メモリーセル、
ムＣＴ 、Ｂ１．Ｂ、。
Claims (1)
- マトリクス状に構成されたメモリ−０行デコーダー回路
において、パワーダウン状態で接地レベルとな〕アクテ
ィブ状態ではアドレス入力情報により定まる第１の信号
群と前記第１・の信号群を入力とする多入力ＮＯＲ回路
からなる第１の部分回路と、前記第１の部分回路の出力
を入力とし、アクティブ状態で社インバータ回路として
動作し、パワーダウン状態では、出力が接地レベルとな
ると共に電力消費がゼロとなる形式の糖２０部分回路と
、ドレインが定電圧電源にゲートが前記第１の部分回路
の出力に接続されたディプレジ冒ン型絶縁ゲート電界効
果トランジスタと、このソースにドレインが接続される
と共に出力として引き出されゲートが前記第２の部分回
路の出力に接続され、ソースが少なくと屯アクティブ状
態においては接地されるエンハンスメント型絶縁ゲート
電界効果トランジスタによ多構成される第３の部分回路
と、パワーダウン状態では接地レベルになり、アクティ
ブ状態ではアドレス情報によシ選択された１本のみが前
記定電圧電源の電圧値レベルとなる第２の信号群と、前
記第２の信号群に対応してそれぞれ真補の関係をもつ緋
３の信号群と、ドレインが前記第３の部分回路の出力と
接続され、ゲートが前記第２の信号群のそれぞれ接続さ
れ、ソースをそれぞれの出力端子とする複数のディプレ
ジ冒ン型絶縁ゲート電界効果トランジスタと、ドレイン
が前ｒ複数個のディプレジ璽ン型絶縁ゲート電界効果ト
ランジスタのそれぞれのソースにそれぞれ接続され、ゲ
ートに第３の信、号群のそれぞれが接続された複数のエ
ンハンスメント型絶縁ゲート電界効果トランジスタと、
前記エンハンスメント型絶縁ゲート電界効果トランジス
タのソースをアクティブ状物では接地電位に、パワーダ
ウン状態では前記複数個のディプレジ冒ン型絶縁ゲート
電界効果トランジスタの閾値電圧よ〕わずかに高い電圧
に設定する手段を有することを特徴とするデコーダー回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171679A JPS5873097A (ja) | 1981-10-27 | 1981-10-27 | デコ−ダ−回路 |
| US06/436,898 US4520463A (en) | 1981-10-27 | 1982-10-26 | Memory circuit |
| DE8282109932T DE3279521D1 (en) | 1981-10-27 | 1982-10-27 | Memory circuit |
| EP82109932A EP0078502B1 (en) | 1981-10-27 | 1982-10-27 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171679A JPS5873097A (ja) | 1981-10-27 | 1981-10-27 | デコ−ダ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5873097A true JPS5873097A (ja) | 1983-05-02 |
| JPH026159B2 JPH026159B2 (ja) | 1990-02-07 |
Family
ID=15927682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56171679A Granted JPS5873097A (ja) | 1981-10-27 | 1981-10-27 | デコ−ダ−回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4520463A (ja) |
| EP (1) | EP0078502B1 (ja) |
| JP (1) | JPS5873097A (ja) |
| DE (1) | DE3279521D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6059588A (ja) * | 1983-09-12 | 1985-04-05 | Hitachi Ltd | 半導体記憶装置 |
| FR2587531B1 (fr) * | 1985-04-26 | 1991-04-26 | Eurotechnique Sa | Memoire morte programmable electriquement une seule fois |
| FR2581231B1 (fr) * | 1985-04-26 | 1991-05-03 | Eurotechnique Sa | Memoire morte programmable electriquement |
| US4670748A (en) * | 1985-08-09 | 1987-06-02 | Harris Corporation | Programmable chip select decoder |
| JPH0715800B2 (ja) * | 1987-02-27 | 1995-02-22 | 日本電気アイシーマイコンシステム株式会社 | 記憶回路 |
| JP2603206B2 (ja) * | 1987-03-16 | 1997-04-23 | シーメンス、アクチエンゲゼルシヤフト | 多段集積デコーダ装置 |
| JPH0766669B2 (ja) * | 1988-02-19 | 1995-07-19 | 日本電気株式会社 | デコーダバッファ回路 |
| JPH029098A (ja) * | 1988-06-27 | 1990-01-12 | Nec Corp | 読出専用半導体記憶装置 |
| US4954731A (en) * | 1989-04-26 | 1990-09-04 | International Business Machines Corporation | Wordline voltage boosting circuits for complementary MOSFET dynamic memories |
| US7613991B1 (en) | 2003-08-19 | 2009-11-03 | Altera Corporation | Method and apparatus for concurrent calculation of cyclic redundancy checks |
| US7320101B1 (en) * | 2003-08-19 | 2008-01-15 | Altera Corporation | Fast parallel calculation of cyclic redundancy checks |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909808A (en) * | 1974-12-23 | 1975-09-30 | Ibm | Minimum pitch mosfet decoder circuit configuration |
| US4264828A (en) * | 1978-11-27 | 1981-04-28 | Intel Corporation | MOS Static decoding circuit |
| US4447895A (en) * | 1979-10-04 | 1984-05-08 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor memory device |
| US4259731A (en) * | 1979-11-14 | 1981-03-31 | Motorola, Inc. | Quiet row selection circuitry |
| JPS57117168A (en) * | 1981-01-08 | 1982-07-21 | Nec Corp | Memory circuit |
-
1981
- 1981-10-27 JP JP56171679A patent/JPS5873097A/ja active Granted
-
1982
- 1982-10-26 US US06/436,898 patent/US4520463A/en not_active Expired - Lifetime
- 1982-10-27 DE DE8282109932T patent/DE3279521D1/de not_active Expired
- 1982-10-27 EP EP82109932A patent/EP0078502B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3279521D1 (en) | 1989-04-13 |
| JPH026159B2 (ja) | 1990-02-07 |
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