JPH029098A - 読出専用半導体記憶装置 - Google Patents
読出専用半導体記憶装置Info
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- JPH029098A JPH029098A JP63158748A JP15874888A JPH029098A JP H029098 A JPH029098 A JP H029098A JP 63158748 A JP63158748 A JP 63158748A JP 15874888 A JP15874888 A JP 15874888A JP H029098 A JPH029098 A JP H029098A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000007599 discharging Methods 0.000 claims abstract description 9
- 230000005669 field effect Effects 0.000 claims 9
- 230000008878 coupling Effects 0.000 abstract description 9
- 238000010168 coupling process Methods 0.000 abstract description 9
- 238000005859 coupling reaction Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
Landscapes
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は読出専用半導体記憶装置（以下ＲＯＭと記す）
に関し、特に高速動作が可能なＲＯＭに関する。
に関し、特に高速動作が可能なＲＯＭに関する。
［従来の技術］
従来、’ＲＯＭは第７図に示したように、メモリセルＭ
ＯＯ〜Ｍ３３と、メモリセルＭＯＯ〜Ｍ３３を列方向及
び行方向に複数個配列して成るメモリセルアレイ１と、
メモリセルＭＯＯ〜Ｍ３３を列方向に接続する複数の列
線ＤＬＯ〜ＤＬ３と、メモリセルＭＯＯ〜Ｍ３３を行方
向に接続する複数の行線ＷＬＯ〜ＷＬ３と、列線ＤＬＯ
〜ＤＬ３を選択するためのＮチャンネル型ＭＯ３ＦＥＴ
ＹＯ〜Ｙ３より成るＹセレクタ２１及びアドレス信号ａ
Ｏ〜ａｌを入力としＹセレクタ２１を駆動するためのＹ
デコーダ２２から成る列選択回路２と、アドレス信号を
入力とし行線ＷＬＯ〜ＷＬ３を選択する為の行選択回路
３と、メモリセルアレイ１内の選択されたメモリセルに
記憶されたデータを読み出すためのセンスアンプ４で構
成されている。
ＯＯ〜Ｍ３３と、メモリセルＭＯＯ〜Ｍ３３を列方向及
び行方向に複数個配列して成るメモリセルアレイ１と、
メモリセルＭＯＯ〜Ｍ３３を列方向に接続する複数の列
線ＤＬＯ〜ＤＬ３と、メモリセルＭＯＯ〜Ｍ３３を行方
向に接続する複数の行線ＷＬＯ〜ＷＬ３と、列線ＤＬＯ
〜ＤＬ３を選択するためのＮチャンネル型ＭＯ３ＦＥＴ
ＹＯ〜Ｙ３より成るＹセレクタ２１及びアドレス信号ａ
Ｏ〜ａｌを入力としＹセレクタ２１を駆動するためのＹ
デコーダ２２から成る列選択回路２と、アドレス信号を
入力とし行線ＷＬＯ〜ＷＬ３を選択する為の行選択回路
３と、メモリセルアレイ１内の選択されたメモリセルに
記憶されたデータを読み出すためのセンスアンプ４で構
成されている。
なお、第７図に示されたメモリセルＭＯＯ〜Ｍ３３のう
ち、ＭＯＯ，Ｍｌ １． Ｍｌ ２． Ｍ２３゜Ｍ
３３は低いしきい値電圧（例えばＩＶ）を有するＮチャ
ンネル型ＭＯＳＦＥＴより成り、ＭＯ１゜ＭＯ２，ＭＯ
３，Ｍｌ Ｏ，Ｍｌ ３．Ｍ２Ｏ，Ｍ２１、Ｍ２２．Ｍ
２Ｏ，Ｍ３１．Ｍ３２は高いしきい１１α電圧（例えば
１０Ｖ）を有するＮチャンネル型へ’ＩＯ３ＦＥＴより
成る。次に、第７図及び第８図を参照しながらその動作
を簡単に説明しておく。
ち、ＭＯＯ，Ｍｌ １． Ｍｌ ２． Ｍ２３゜Ｍ
３３は低いしきい値電圧（例えばＩＶ）を有するＮチャ
ンネル型ＭＯＳＦＥＴより成り、ＭＯ１゜ＭＯ２，ＭＯ
３，Ｍｌ Ｏ，Ｍｌ ３．Ｍ２Ｏ，Ｍ２１、Ｍ２２．Ｍ
２Ｏ，Ｍ３１．Ｍ３２は高いしきい１１α電圧（例えば
１０Ｖ）を有するＮチャンネル型へ’ＩＯ３ＦＥＴより
成る。次に、第７図及び第８図を参照しながらその動作
を簡単に説明しておく。
なお、第８図に示された信号に関連し、ＹＤ２゜ＹＤ３
． ＷＬ １．ＷＬ２．”ｖＶＬ３は常に低レベルで
ある。まずＹデコーダ２２の出力ＹＤＯが高レベル、Ｙ
ＤＩ、ＹＤ２．ＹＤ３が低レベルであればＹセレクタ２
１を構成しているＮチャンネル型ＭＯＳＦＥＴ ＹＯ
がオンして列線ＤＬＯが選択され、選択された列線ＤＬ
Ｏはセンスアンプ４によりセンスアンプの動作電圧にチ
ャージアップ（例えば１．５Ｖ）される。ここで１テ線
’ＷＬＯが高レベル、行線ＷＬ １．ＷＬ２．ＷＬ３が
低レベルであるので、メモリセルＭＯＯが選択され、選
択されたメモリセルＭＯＯのしきい値電圧が低いため選
択されたメモリセルＭＯＯがオンして列線ＤＬＯの電位
がチャージアップされた電圧から匡か（例えば０．ＩＶ
）に低下し、センスアンプ４から低レベルが出力される
。次にアドレス信号ａＯ〜ａｌが変化してＹデコーダ２
２の出力ＹＤＩが高レベル、ＹＤＯ，ＹＤ２．ＹＤ３が
低レベルになると列線ＤＬＯが非選択になると共に列線
ＤＬ１が選択され、選択された列線ＤＬＩがセンスアン
プ４によりセンスアンプの動作電圧にチャージアップさ
れる。ここで選択されたメモリセルＭ１０のしきい値電
圧が高いため選択されたメモリセルＭＩＯはオンせず列
線ＤＬＩの電位はチャージアップされた電位を維持し、
センスアンプ４から高レベルが出力される。
． ＷＬ １．ＷＬ２．”ｖＶＬ３は常に低レベルで
ある。まずＹデコーダ２２の出力ＹＤＯが高レベル、Ｙ
ＤＩ、ＹＤ２．ＹＤ３が低レベルであればＹセレクタ２
１を構成しているＮチャンネル型ＭＯＳＦＥＴ ＹＯ
がオンして列線ＤＬＯが選択され、選択された列線ＤＬ
Ｏはセンスアンプ４によりセンスアンプの動作電圧にチ
ャージアップ（例えば１．５Ｖ）される。ここで１テ線
’ＷＬＯが高レベル、行線ＷＬ １．ＷＬ２．ＷＬ３が
低レベルであるので、メモリセルＭＯＯが選択され、選
択されたメモリセルＭＯＯのしきい値電圧が低いため選
択されたメモリセルＭＯＯがオンして列線ＤＬＯの電位
がチャージアップされた電圧から匡か（例えば０．ＩＶ
）に低下し、センスアンプ４から低レベルが出力される
。次にアドレス信号ａＯ〜ａｌが変化してＹデコーダ２
２の出力ＹＤＩが高レベル、ＹＤＯ，ＹＤ２．ＹＤ３が
低レベルになると列線ＤＬＯが非選択になると共に列線
ＤＬ１が選択され、選択された列線ＤＬＩがセンスアン
プ４によりセンスアンプの動作電圧にチャージアップさ
れる。ここで選択されたメモリセルＭ１０のしきい値電
圧が高いため選択されたメモリセルＭＩＯはオンせず列
線ＤＬＩの電位はチャージアップされた電位を維持し、
センスアンプ４から高レベルが出力される。
［発明が解決しようとする問題点コ
上述した従来のＲＯＭにおいて、列線間カップリング容
量ＣＯＩ、ＣＩ２．Ｃ２３が存在し、特に近年大容量化
、徹細化に伴い列線間カップリング容量ＣＯＩ、ＣＩ２
．Ｃ２３が大きくなる順向にある。そしてこの列線間カ
ップリング容量Ｃ０１、ＣＩ２．Ｃ２３が存在するため
に読出スピードが遅くなるという欠点がある。
量ＣＯＩ、ＣＩ２．Ｃ２３が存在し、特に近年大容量化
、徹細化に伴い列線間カップリング容量ＣＯＩ、ＣＩ２
．Ｃ２３が大きくなる順向にある。そしてこの列線間カ
ップリング容量Ｃ０１、ＣＩ２．Ｃ２３が存在するため
に読出スピードが遅くなるという欠点がある。
ここで、読出スピードが遅くなる理由を簡単に説明して
おく。前述したように、まず列線ＤＬＯが選択されてお
り列線ＤＬＯの電位はチャージアップされた電位から僅
かに低下した値（例えば１゜５−０．１＝１．４Ｖ）に
なっている。次にアドレス信号ａＣ）−ａｌが変化して
列線ＤＬＯが非選択になると共に列線ＤＬＩが選択され
、列線ＤＬ１がセンスアンプ４によりセンスアンプの動
作電圧にチャージアップされる。ここで行線ＷＬＯは高
レベルであるので非選択となった列線ＤＬＯに接続され
ているメモリセルＭＯＯはオンし続けると共にＹデコー
ダ２２の出力ＹＤＯが低レベルになりＹセレクタ２１を
構成しているＮチャンネル型Ｍｏ８ＦＥＴ ＹＯがオフ
するため、センスアンプ４から列線ＤＬＯに電流が供給
されなくなって、列線ＤＬＯの電位はチャージアップさ
れた電位から僅かに低下した値からＯ■にメモリセルＭ
００を介してｔｄの時間をかけてディスチャージされる
。このとき、選択されたメモリセルＭＩＯはオフしてい
るので選択された列線ＤＬＩの電位はチャージアップさ
れた電位を維持し短時間でセンスアンプ４の出力が反転
するはず（第８図に破線で示した）であるが、列線ＤＬ
Ｉは列線ＤＬＯと列線間カップリング容ｆｆ１ｃＯ１で
結合している為、列線ＤＬＯの電位が低下している期間
ｔＣＩ列線ＤＬＩの電位が引き下げられて選択されたメ
モリセルＭＩＯがオフしているにもかかわらずオンして
いるメモリセルを選択した場合と同様の列線の電位とな
り、センスアンプ４の出力が反転するのが遅くなり（第
８図に実線で示した）読出スピードが遅くなる。
おく。前述したように、まず列線ＤＬＯが選択されてお
り列線ＤＬＯの電位はチャージアップされた電位から僅
かに低下した値（例えば１゜５−０．１＝１．４Ｖ）に
なっている。次にアドレス信号ａＣ）−ａｌが変化して
列線ＤＬＯが非選択になると共に列線ＤＬＩが選択され
、列線ＤＬ１がセンスアンプ４によりセンスアンプの動
作電圧にチャージアップされる。ここで行線ＷＬＯは高
レベルであるので非選択となった列線ＤＬＯに接続され
ているメモリセルＭＯＯはオンし続けると共にＹデコー
ダ２２の出力ＹＤＯが低レベルになりＹセレクタ２１を
構成しているＮチャンネル型Ｍｏ８ＦＥＴ ＹＯがオフ
するため、センスアンプ４から列線ＤＬＯに電流が供給
されなくなって、列線ＤＬＯの電位はチャージアップさ
れた電位から僅かに低下した値からＯ■にメモリセルＭ
００を介してｔｄの時間をかけてディスチャージされる
。このとき、選択されたメモリセルＭＩＯはオフしてい
るので選択された列線ＤＬＩの電位はチャージアップさ
れた電位を維持し短時間でセンスアンプ４の出力が反転
するはず（第８図に破線で示した）であるが、列線ＤＬ
Ｉは列線ＤＬＯと列線間カップリング容ｆｆ１ｃＯ１で
結合している為、列線ＤＬＯの電位が低下している期間
ｔＣＩ列線ＤＬＩの電位が引き下げられて選択されたメ
モリセルＭＩＯがオフしているにもかかわらずオンして
いるメモリセルを選択した場合と同様の列線の電位とな
り、センスアンプ４の出力が反転するのが遅くなり（第
８図に実線で示した）読出スピードが遅くなる。
［発明の従来技術に対する相違点コ
上述した従来のＲＯＭに対し、本発明は列線と接地間に
ディスチャージ用ＭＯ３ＦＥＴを接続し、非選択となっ
た列線をディスチャージ用ＭＯ３ＦＥＴを介して接地す
る列線ディスチャージ回路を有するという相違点を有す
る。
ディスチャージ用ＭＯ３ＦＥＴを接続し、非選択となっ
た列線をディスチャージ用ＭＯ３ＦＥＴを介して接地す
る列線ディスチャージ回路を有するという相違点を有す
る。
［問題点を解決するための手段］
本発明のＲＯＭは、列線と接地間にディスチャージ用Ｍ
Ｏ５ＦＥＴを接続し、ディスチャージ用ＭＯ５ＦＥＴの
ゲートにＹデコーダの出力を反転した信号を印加するこ
とにより、列選択回路により非選択となった列線をディ
スチャージ用ＭＯ５ＦＥＴ・を介して接地する列線ディ
スチャージ回路を有している。またディスチャージ用Ｍ
ＯＳＦＥ′］゛のゲートに、Ｙデコーダに入力されたア
ドレス信号を印加するか、もしくはＹデコーダに入力さ
れたアドレス信号を入力としＹデコーダとは異なる列線
ディスチャージ用デコーダの出力を印加しても同様の効
果がある。
Ｏ５ＦＥＴを接続し、ディスチャージ用ＭＯ５ＦＥＴの
ゲートにＹデコーダの出力を反転した信号を印加するこ
とにより、列選択回路により非選択となった列線をディ
スチャージ用ＭＯ５ＦＥＴ・を介して接地する列線ディ
スチャージ回路を有している。またディスチャージ用Ｍ
ＯＳＦＥ′］゛のゲートに、Ｙデコーダに入力されたア
ドレス信号を印加するか、もしくはＹデコーダに入力さ
れたアドレス信号を入力としＹデコーダとは異なる列線
ディスチャージ用デコーダの出力を印加しても同様の効
果がある。
［実施例］
次に、本発明について図面を参照して説明する。
第１図は本発明による第１実施例を示す回路図であり、
メモリセルＭＯＯ〜Ｍ３３とメモリセルＭＯＯ〜Ｍ３３
を列方向及び行方向に複数個配列して成るメモリセルア
レイ１と、メモリセルＭ００〜Ｍ３３を列方向に接続す
る複数の列線ＤＬＯ〜ＤＬＩと、メモリセルＭＯＯ〜Ｍ
３３を行方向に接続する複数の行線ＷＬＯ〜ＷＬ３と、
列線ＤＬＯ〜ＤＬ３を選択するためのＮチャンネル型Ｍ
ＯＳＦＥＴ ＹＯ〜Ｙ３より成るＹセレクタ２１及び
アドレス信号ａＯ〜ａｌを入力としＹセレクタ２１を駆
動するためのＹデコーダ２２から成る列選択回路２と、
アドレス信号を入力とし行線ＷＬＯ〜ＷＬ３を選択する
ための行選択回路３と、メモリセルアレイ１内の選択さ
れたメモリセルに記憶されたデータを読み出すためのセ
ンスアンプ４とを有するＲＯＭにおいて、列線ＤＬＯ〜
ＤＬ３と接地間にＮチャンネル型Ｍｏ５ＦＥＴより成る
ディスチャージ用ＭＯ５ＦＥＴ ＤＯ〜Ｄ３を接続し
、ディスチャージ用ＭＯ３ＦＥＴ Ｄｏ〜Ｄ３のゲー
トにＹデコーダ２２の出力ＹＤＯ〜Ｙ［〕３反転した１
言号ＹＤＯ〜ｒ３を印加することにより、列選択回路２
により非選択となった列線をディスチャージ用ＭＯＳＦ
ＥＴ ＤＯ−Ｄ３を介して接地する列線ディスチャー
ジ回路５を有している。なお第１図に示されたメモリセ
ルＭＯＯ〜Ｍ３３のうち、ＭＯＯ，Ｍｌ １． Ｍｌ
２． Ｍ２３、Ｍ３３は低いしきい値電圧（例えば
ＩＶ）を有するＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔよ
り成り、Ｍｏ １、 Ｍｏ２． Ｍｏ３． ＭＩ Ｏ
，Ｍｌ ３． Ｍ２Ｏ。
メモリセルＭＯＯ〜Ｍ３３とメモリセルＭＯＯ〜Ｍ３３
を列方向及び行方向に複数個配列して成るメモリセルア
レイ１と、メモリセルＭ００〜Ｍ３３を列方向に接続す
る複数の列線ＤＬＯ〜ＤＬＩと、メモリセルＭＯＯ〜Ｍ
３３を行方向に接続する複数の行線ＷＬＯ〜ＷＬ３と、
列線ＤＬＯ〜ＤＬ３を選択するためのＮチャンネル型Ｍ
ＯＳＦＥＴ ＹＯ〜Ｙ３より成るＹセレクタ２１及び
アドレス信号ａＯ〜ａｌを入力としＹセレクタ２１を駆
動するためのＹデコーダ２２から成る列選択回路２と、
アドレス信号を入力とし行線ＷＬＯ〜ＷＬ３を選択する
ための行選択回路３と、メモリセルアレイ１内の選択さ
れたメモリセルに記憶されたデータを読み出すためのセ
ンスアンプ４とを有するＲＯＭにおいて、列線ＤＬＯ〜
ＤＬ３と接地間にＮチャンネル型Ｍｏ５ＦＥＴより成る
ディスチャージ用ＭＯ５ＦＥＴ ＤＯ〜Ｄ３を接続し
、ディスチャージ用ＭＯ３ＦＥＴ Ｄｏ〜Ｄ３のゲー
トにＹデコーダ２２の出力ＹＤＯ〜Ｙ［〕３反転した１
言号ＹＤＯ〜ｒ３を印加することにより、列選択回路２
により非選択となった列線をディスチャージ用ＭＯＳＦ
ＥＴ ＤＯ−Ｄ３を介して接地する列線ディスチャー
ジ回路５を有している。なお第１図に示されたメモリセ
ルＭＯＯ〜Ｍ３３のうち、ＭＯＯ，Ｍｌ １． Ｍｌ
２． Ｍ２３、Ｍ３３は低いしきい値電圧（例えば
ＩＶ）を有するＮチャンネル型Ｍ ＯＳ Ｆ Ｅ Ｔよ
り成り、Ｍｏ １、 Ｍｏ２． Ｍｏ３． ＭＩ Ｏ
，Ｍｌ ３． Ｍ２Ｏ。
ＩＶＩ；３ ］ 、 Ｍ３２は高いしきい値電圧（例
えば１０■）を有するＮチャンネル型Ｍｏ３ＦＥＴより
成る。
えば１０■）を有するＮチャンネル型Ｍｏ３ＦＥＴより
成る。
次ζこ第１図及び第２図を参照しながらその動作をｈｈ
単に説明しておく。なお、第２図に示された１８号以外
てはＹＯ２，ＹＯ３，’ｖＶＬ１．ＷＬ２゜ＷＬ：３は
常に低レベルである。まずＹデコーダ２２の出力ＹＤＯ
が高しｌ＼ル、ＹＤＩ、ＹＯ２，ＹＤ３が低レベルであ
ればＹセレクタ２１を構成するＮチャンネル型ＭＯ５Ｆ
ＥＴ ＹＯがオンすると共にＴ丁万が低レベルになっ
て列線ディスチャージ回路５を構成するディスチャージ
用ＭＯ３ＦＥＴＤＯがオフして列線ＤＬＯが選択され、
選択された列線ＤＬＯはセンスアンプ４によりセンスア
ンプの動作電圧にチャージアップ（例えば１゜５Ｖ）さ
れる。ここで行線ＷＬＯが高レベル、行線ＷＬＩ、ＷＬ
２．ＷＬ３が低レベルであるので、メモリセルＭＯＯが
選択され、選択されたメモリセルＭＯＯのしきい値電圧
が低いため選択されたメモリセルＭＯＯがオンして列線
ＤＬＯの電位がチャージアップされた電位から僅かく例
えば０１ＩＶ）に低下し、センスアンプ４から低レベル
が出力される。
単に説明しておく。なお、第２図に示された１８号以外
てはＹＯ２，ＹＯ３，’ｖＶＬ１．ＷＬ２゜ＷＬ：３は
常に低レベルである。まずＹデコーダ２２の出力ＹＤＯ
が高しｌ＼ル、ＹＤＩ、ＹＯ２，ＹＤ３が低レベルであ
ればＹセレクタ２１を構成するＮチャンネル型ＭＯ５Ｆ
ＥＴ ＹＯがオンすると共にＴ丁万が低レベルになっ
て列線ディスチャージ回路５を構成するディスチャージ
用ＭＯ３ＦＥＴＤＯがオフして列線ＤＬＯが選択され、
選択された列線ＤＬＯはセンスアンプ４によりセンスア
ンプの動作電圧にチャージアップ（例えば１゜５Ｖ）さ
れる。ここで行線ＷＬＯが高レベル、行線ＷＬＩ、ＷＬ
２．ＷＬ３が低レベルであるので、メモリセルＭＯＯが
選択され、選択されたメモリセルＭＯＯのしきい値電圧
が低いため選択されたメモリセルＭＯＯがオンして列線
ＤＬＯの電位がチャージアップされた電位から僅かく例
えば０１ＩＶ）に低下し、センスアンプ４から低レベル
が出力される。
次にアドレス信号ａｏ”−ａｌが変化してＹデコーダ２
２の出力ＹＤＩが高レベル、ＹＤＯ，ＹＤ２、ＹＤ３が
低レベルになると列線ＤＬＯが非選択になると共に列線
ＤＬＩが選択され、選択された列線ＤＬＩがセンスアン
プ４によりセンスアンプの動作電圧にチャージアップさ
れる。ここで選択されたメモリセルＭＩＯのしきい値電
圧が高い為、選択されたメモリセルＩ’／ＩＩＯはオフ
せず、列線ＤＬＩの電位はチャージアップされた電位を
維持し、センスアンプ４から高レベルが出力される。
２の出力ＹＤＩが高レベル、ＹＤＯ，ＹＤ２、ＹＤ３が
低レベルになると列線ＤＬＯが非選択になると共に列線
ＤＬＩが選択され、選択された列線ＤＬＩがセンスアン
プ４によりセンスアンプの動作電圧にチャージアップさ
れる。ここで選択されたメモリセルＭＩＯのしきい値電
圧が高い為、選択されたメモリセルＩ’／ＩＩＯはオフ
せず、列線ＤＬＩの電位はチャージアップされた電位を
維持し、センスアンプ４から高レベルが出力される。
ここで、アドレス信号ＦＬ Ｏ”” ａｌが変化し、Ｙ
ＤＯが高レベルから低レベルに、ＭＤＩが低レベルから
高レベルに変化すると共にＹＤＯが低レベルから高レベ
ルに、ＹＤＩが高レベルから低レベルに変化し、メモリ
セルＭＯＯ〜Ｍ３３のｇｎｌよりも大きなｇ ｍに設定
されたディスチャージ用ＭＯ５ＦＥＴ Ｄｏがオンす
ると、非選択となった列線ＤＬＯはチャージアップされ
た電位から１菫かに低下した値（例えば１． ５−０．
１＝１． ４■）からＯ■に非常に短時間ｔ’ｄてデ
ィスチャージされる。この場合、非選択と成った列線Ｄ
ＬＯのディスチャージが非常に短時間ｔ″ｄで完了する
ため、ｔ’ｄの期間選択された列線ＤＬＩはセンスアン
プ４によるチャージアップが完了しておらず、センスア
ンプ４から列線チャージアップのための大電流が供給さ
れているので、列線間゛カップリング容ｆｆ１ｃＯ１が
存在していても非選択となった列線ＤＬＯの電位変化が
選択された列線ＤＬ１のチャージアップを防げるような
ことはなく、読出スピードが遅くなることがない。
ＤＯが高レベルから低レベルに、ＭＤＩが低レベルから
高レベルに変化すると共にＹＤＯが低レベルから高レベ
ルに、ＹＤＩが高レベルから低レベルに変化し、メモリ
セルＭＯＯ〜Ｍ３３のｇｎｌよりも大きなｇ ｍに設定
されたディスチャージ用ＭＯ５ＦＥＴ Ｄｏがオンす
ると、非選択となった列線ＤＬＯはチャージアップされ
た電位から１菫かに低下した値（例えば１． ５−０．
１＝１． ４■）からＯ■に非常に短時間ｔ’ｄてデ
ィスチャージされる。この場合、非選択と成った列線Ｄ
ＬＯのディスチャージが非常に短時間ｔ″ｄで完了する
ため、ｔ’ｄの期間選択された列線ＤＬＩはセンスアン
プ４によるチャージアップが完了しておらず、センスア
ンプ４から列線チャージアップのための大電流が供給さ
れているので、列線間゛カップリング容ｆｆ１ｃＯ１が
存在していても非選択となった列線ＤＬＯの電位変化が
選択された列線ＤＬ１のチャージアップを防げるような
ことはなく、読出スピードが遅くなることがない。
第３図に示したように、列線ＤＬＯＯ〜ＤＬＩ３が多い
場合、Ｙセレクタ３１を複数段のＮチャンネル型ＭＯ５
ＦＥＴ （第３図の場合ＹＯＯＯ。
場合、Ｙセレクタ３１を複数段のＮチャンネル型ＭＯ５
ＦＥＴ （第３図の場合ＹＯＯＯ。
Ｙｌｌｌ及びＹＯＯ−Ｙ１３の２段構成となっている）
で構成するが、この場合も列線ＤＬＯＯ〜ＤＬ１３と接
地間に複数個のＮチャンネル型ＭＯ５ＦＥＴより成るデ
ィスチャージＤ０００〜Ｄ１１３、ＤＯＯ〜Ｄ１３を接
続し、ディスチャージ用ＭＯＳＦＥＴ Ｄ０００〜Ｄ
１１３，０００〜Ｄ１３のゲートにＹデコーダ３２の出
力Ｙ Ｄ ００゜ＹＤＩＩ、ＹＤＯ−ＹＤ３を反転した
信号ＹＤでｎ、■ｒ丁丁、Ｔ丁百〜Ｔ丁Ｉ）を印加する
ことにより、列選択回路２により非選択となった列線を
ディスチャージ用ＭＯ３ＦＥＴＤＯＯＯ〜Ｄ１１３、Ｄ
ＯＯ〜０１３を介して接地する列線ディスチャージ回路
６を付加すれば、列線間カップリング容量に起因する読
出スピードの低下はない。
で構成するが、この場合も列線ＤＬＯＯ〜ＤＬ１３と接
地間に複数個のＮチャンネル型ＭＯ５ＦＥＴより成るデ
ィスチャージＤ０００〜Ｄ１１３、ＤＯＯ〜Ｄ１３を接
続し、ディスチャージ用ＭＯＳＦＥＴ Ｄ０００〜Ｄ
１１３，０００〜Ｄ１３のゲートにＹデコーダ３２の出
力Ｙ Ｄ ００゜ＹＤＩＩ、ＹＤＯ−ＹＤ３を反転した
信号ＹＤでｎ、■ｒ丁丁、Ｔ丁百〜Ｔ丁Ｉ）を印加する
ことにより、列選択回路２により非選択となった列線を
ディスチャージ用ＭＯ３ＦＥＴＤＯＯＯ〜Ｄ１１３、Ｄ
ＯＯ〜０１３を介して接地する列線ディスチャージ回路
６を付加すれば、列線間カップリング容量に起因する読
出スピードの低下はない。
第３図に示した回路の動作は、前述した本発明による第
１実施例と同様であるのでここでの説明は省略する。
１実施例と同様であるのでここでの説明は省略する。
第１図は本発明による第２実施例を示す回路図であり、
列線ＤＬＯ〜ＤＬ３と接地間にＮチャンネル型ｉｆ Ｏ
Ｓ Ｆ Ｅ Ｔより成るディスチャージ用ＭＯ５Ｆ Ｅ
Ｔ Ｄ ＯＯ〜Ｄ３１を接続し、デイスチＡ・−ジ
用ＭＯ５ＦＥＴ ＤＯＯ〜Ｄ３１を接続し、ディスチ
ャージ用ＭＯＳＦＥＴ ＤＯＯ〜Ｄ３１のゲートにＹ
デコーダ２２に入力されたアドレス信号ＥＬＯ〜ａｌを
印加することにより、列選択回路２により非選択となっ
た列線をディスチャージ用ＭＯ３ＦＥＴ ＤＯＯ〜Ｄ
３１を介して接地する列線ディスチャージ回路７を有し
ている。曲の部分は第１図に示した第１実施例と同様で
あり、第１図と同一符号が付しであるので、ここての説
明は省略する。
列線ＤＬＯ〜ＤＬ３と接地間にＮチャンネル型ｉｆ Ｏ
Ｓ Ｆ Ｅ Ｔより成るディスチャージ用ＭＯ５Ｆ Ｅ
Ｔ Ｄ ＯＯ〜Ｄ３１を接続し、デイスチＡ・−ジ
用ＭＯ５ＦＥＴ ＤＯＯ〜Ｄ３１を接続し、ディスチ
ャージ用ＭＯＳＦＥＴ ＤＯＯ〜Ｄ３１のゲートにＹ
デコーダ２２に入力されたアドレス信号ＥＬＯ〜ａｌを
印加することにより、列選択回路２により非選択となっ
た列線をディスチャージ用ＭＯ３ＦＥＴ ＤＯＯ〜Ｄ
３１を介して接地する列線ディスチャージ回路７を有し
ている。曲の部分は第１図に示した第１実施例と同様で
あり、第１図と同一符号が付しであるので、ここての説
明は省略する。
また、動作に関しても第１実施例と同様であるので、こ
こでの説明は省略する。効果に関しても第１実施例と同
様であり、しかも第２実施例によれば、Ｙデコーダの出
力を反転するための回路が不要となるという効果もある
。
こでの説明は省略する。効果に関しても第１実施例と同
様であり、しかも第２実施例によれば、Ｙデコーダの出
力を反転するための回路が不要となるという効果もある
。
第５図は本発明による第３実施例を示す回路図であり、
列線 ＤＬＯ−ＤＬ７と接地間にＮチャンネル型ＭＯ３
ＦＥＴより成るディスチャージ用ＭＯ５ＦＥＴ Ｄ０
００〜Ｄ１１３．ＤＯＯ〜Ｄ１３を接続し、ディスチャ
ージ用Ｍ ＯＳ Ｆ Ｅ ＴＤ０００〜Ｄ１１３．ＤＯ
Ｏ〜Ｄ１３のゲートにＹデコーダ４２に入力されたアド
レス信号ａＯ〜ａ２を入力とし、Ｙデコーダ４２とは異
なる列線ディスチャージ用デコーダ９の出力を印加する
ことにより、列選択回路２により非選択となった列線を
ディスチャージ用ＭＯ５ＦＥＴ ＤＯＯＯ〜Ｄ１１３
．ＤＯＯ〜Ｄ１３を介して接地する列線ディスチャージ
回路８を有している。動作に関しては第１実施例と同様
であるのでここで、の説明は省略すると共に、第５図に
おいてもメモリセルアレイ、行選択回路などが省略され
ている。効果に関しても第１実施例と同様であり、しか
も第３実施例によれば列線ディスチャージ回路をより小
さな面積で構成できるという効果もある。以下列線ディ
スチャージ回路がより小さな面積で構成できる理由を簡
単に説明しておく。第５図に示したようにＹデコーダ４
２の出力が８本ある場合、第１実施例で示したようにＹ
デコーダ４２の出力を反転した信号を列線ディスチャー
ジ回路を構成するディスチャージ用ＭＯ５ＦＥＴのゲー
トに印加する構成とすると、列線ディスチャージ回路内
を通過する信号線（Ｙデコーダ出力を反転した信号）の
数は８本となる。ところが第５図に示したように第３実
施例によれば列線ディスチャージ回路８内を通過する信
号線（列線ディスチャージ用デコーダ９１の出力）の数
は６本で構成可能となり、列線ディスチャージ回路がよ
り小さな面積で構成できる。
列線 ＤＬＯ−ＤＬ７と接地間にＮチャンネル型ＭＯ３
ＦＥＴより成るディスチャージ用ＭＯ５ＦＥＴ Ｄ０
００〜Ｄ１１３．ＤＯＯ〜Ｄ１３を接続し、ディスチャ
ージ用Ｍ ＯＳ Ｆ Ｅ ＴＤ０００〜Ｄ１１３．ＤＯ
Ｏ〜Ｄ１３のゲートにＹデコーダ４２に入力されたアド
レス信号ａＯ〜ａ２を入力とし、Ｙデコーダ４２とは異
なる列線ディスチャージ用デコーダ９の出力を印加する
ことにより、列選択回路２により非選択となった列線を
ディスチャージ用ＭＯ５ＦＥＴ ＤＯＯＯ〜Ｄ１１３
．ＤＯＯ〜Ｄ１３を介して接地する列線ディスチャージ
回路８を有している。動作に関しては第１実施例と同様
であるのでここで、の説明は省略すると共に、第５図に
おいてもメモリセルアレイ、行選択回路などが省略され
ている。効果に関しても第１実施例と同様であり、しか
も第３実施例によれば列線ディスチャージ回路をより小
さな面積で構成できるという効果もある。以下列線ディ
スチャージ回路がより小さな面積で構成できる理由を簡
単に説明しておく。第５図に示したようにＹデコーダ４
２の出力が８本ある場合、第１実施例で示したようにＹ
デコーダ４２の出力を反転した信号を列線ディスチャー
ジ回路を構成するディスチャージ用ＭＯ５ＦＥＴのゲー
トに印加する構成とすると、列線ディスチャージ回路内
を通過する信号線（Ｙデコーダ出力を反転した信号）の
数は８本となる。ところが第５図に示したように第３実
施例によれば列線ディスチャージ回路８内を通過する信
号線（列線ディスチャージ用デコーダ９１の出力）の数
は６本で構成可能となり、列線ディスチャージ回路がよ
り小さな面積で構成できる。
なお、第１．第２及び第３実施例では、列線と接地間に
１個のメモリセルが接続されたＮＯＲ型のＲＯＭである
が、第６図（ａ）に示したように列線と接地間に複数個
のメモリセルが直列接続されたＮＡＮＤ型のＲＯＭにお
いても本発明を用いれば同様の効果があることは明かで
ある。また第６図（ｂ）にシンボルで示しであるが、フ
ローティングゲートを有する電気的に書き込み可能なメ
モリセルを用いた読出専用半導体記憶Ｈ置（ＦＲＯＭ）
おいても本発明を用いれば同様の効果があることも明か
である。
１個のメモリセルが接続されたＮＯＲ型のＲＯＭである
が、第６図（ａ）に示したように列線と接地間に複数個
のメモリセルが直列接続されたＮＡＮＤ型のＲＯＭにお
いても本発明を用いれば同様の効果があることは明かで
ある。また第６図（ｂ）にシンボルで示しであるが、フ
ローティングゲートを有する電気的に書き込み可能なメ
モリセルを用いた読出専用半導体記憶Ｈ置（ＦＲＯＭ）
おいても本発明を用いれば同様の効果があることも明か
である。
［発明の効果コ
以上説明したように、列選択回路により非選択となった
列線をディスチャージＭＯ３ＦＥＴを介して接地する列
線ディスチャージ回路を付加することにより、列線間カ
ップリング容量が存在するために読出スピニドが遅くな
らず、高速で動作するＲＯＭが構成できる効果がある。
列線をディスチャージＭＯ３ＦＥＴを介して接地する列
線ディスチャージ回路を付加することにより、列線間カ
ップリング容量が存在するために読出スピニドが遅くな
らず、高速で動作するＲＯＭが構成できる効果がある。
第１図及び第３図は本発明による第１実施例を示す回路
図、第２図はその動作を説明するタイミングチャートで
あり、第４図及び第５図は本発明による第２及び第３実
施例をそれぞれ示す回路図である。第６図（ａ ）はＮ
ＡＮＤ型ＲＯＭのメモリセル（ＭＯ〜Ｍｉ・・・Ｎチャ
ンネル型Ｍ Ｏ５ＦＥＴ）を、第６図（ｂ）はフローテ
ィングゲートを有する電気的に書き込み可能なメモリセ
ルをそれぞれ表す回路図であり、第７図及び第８図は従
来のＲＯＭを示す回路図及びその動作を説明するタイミ
ングチャートである。 １・・・・・・・・メモリセルアレイ、２・・・・・・
・・列選択回路、 ３・・・・・・・・行選択回路、 ４・・・・・・・・センスアンプ、 ５、 ６． ７． ８・・・・列線ディスチャージ回路
、９・・・・・・・列線ディスチャージ用デコーダ、２
１．３１．４１・・・会・・Ｙセレクタ、２２ｒ ３
２＋ ４２・・・・・・Ｙデコーダ、ＭＯＯ〜Ｍ３３
・・・・番・・メモリセル、ＤＬＯ〜ＤＬ？。 ＤＬＯＯ〜ＤＬ１３・ ・ ・・・・・列線、ＷＬＯ〜
ＷＬ３ ・行線、 ＹＯ〜Ｙ７． ＹＯＯＯ。 Ｙｌｌｌ、ＹＯＯ〜Ｙ１３・・・Ｎチャンネル型ＭＯ５
ＦＥＴ。 ＤＯ〜Ｄ３゜ Ｄ０００〜Ｄ１ ３゜ ＤＯＯ〜Ｄ３１・・・Ｎチャンネル型ＭＯ３ＦＥＴで成
るデ、イスチャージ用 ＭＯＳＦＥＴ。
図、第２図はその動作を説明するタイミングチャートで
あり、第４図及び第５図は本発明による第２及び第３実
施例をそれぞれ示す回路図である。第６図（ａ ）はＮ
ＡＮＤ型ＲＯＭのメモリセル（ＭＯ〜Ｍｉ・・・Ｎチャ
ンネル型Ｍ Ｏ５ＦＥＴ）を、第６図（ｂ）はフローテ
ィングゲートを有する電気的に書き込み可能なメモリセ
ルをそれぞれ表す回路図であり、第７図及び第８図は従
来のＲＯＭを示す回路図及びその動作を説明するタイミ
ングチャートである。 １・・・・・・・・メモリセルアレイ、２・・・・・・
・・列選択回路、 ３・・・・・・・・行選択回路、 ４・・・・・・・・センスアンプ、 ５、 ６． ７． ８・・・・列線ディスチャージ回路
、９・・・・・・・列線ディスチャージ用デコーダ、２
１．３１．４１・・・会・・Ｙセレクタ、２２ｒ ３
２＋ ４２・・・・・・Ｙデコーダ、ＭＯＯ〜Ｍ３３
・・・・番・・メモリセル、ＤＬＯ〜ＤＬ？。 ＤＬＯＯ〜ＤＬ１３・ ・ ・・・・・列線、ＷＬＯ〜
ＷＬ３ ・行線、 ＹＯ〜Ｙ７． ＹＯＯＯ。 Ｙｌｌｌ、ＹＯＯ〜Ｙ１３・・・Ｎチャンネル型ＭＯ５
ＦＥＴ。 ＤＯ〜Ｄ３゜ Ｄ０００〜Ｄ１ ３゜ ＤＯＯ〜Ｄ３１・・・Ｎチャンネル型ＭＯ３ＦＥＴで成
るデ、イスチャージ用 ＭＯＳＦＥＴ。
Claims (3)
- （１）メモリセルと前記メモリセルを列方向及び行方向
に複数個配列して成るメモリセルアレイと、前記メモリ
セルを列方向に接続する複数の列線と、前記メモリセル
を行方向に接続する複数の行線と、前記列線を選択する
Ｙセレクタ及びアドレス信号を入力とし前記Ｙセレクタ
を駆動するＹデコーダからなる列選択回路と、アドレス
信号を入力とし前記行線を選択するための行選択回路と
、前記メモリセルアレイ内の選択されたメモリセルに記
憶されたデータを読み出すセンスアンプとを有する読出
専用半導体記憶装置において、前記列線と接地間にディ
スチャージ用電界効果トランジスタを接続し、前記ディ
スチャージ用電界効果トランジスタのゲートに前記Ｙデ
コーダの出力を反転した信号を印加することにより、前
記列選択回路より非選択となった列線を前記ディスチャ
ージ用電界効果トランジスタを介して接地する列線ディ
スチャージ回路を有することを特徴とする読出専用半導
体記憶装置。 - （２）前記ディスチャージ用電界効果トランジスタのゲ
ートに前記Ｙデコーダに入力されたアドレス信号を印加
することにより、前記列選択回路により非選択となった
列線を前記ディスチャージ用電界効果トランジスタを介
して接地する列線ディスチャージ回路を有する特許請求
の範囲第１項記載の読出専用半導体記憶装置。 - （３）前記ディスチャージ用電界効果トランジスタのゲ
ートに前記Ｙデコーダに入力されたアドレス信号を入力
とし前記Ｙデコーダとは異なる列線ディスチャージ用デ
コーダの出力を印加することにより、前記列選択回路に
より非選択となつた列線を前記ディスチャージ用電界効
果トランジスタを介して接地する列線ディスチャージ回
路を有する特許請求の範囲第１項記載の読出専用半導体
記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158748A JPH029098A (ja) | 1988-06-27 | 1988-06-27 | 読出専用半導体記憶装置 |
| DE1989625001 DE68925001T2 (de) | 1988-06-27 | 1989-06-27 | Nichtflüchtige Hochgeschwindigkeitsspeichervorrichtung. |
| EP89111676A EP0348893B1 (en) | 1988-06-27 | 1989-06-27 | High speed non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158748A JPH029098A (ja) | 1988-06-27 | 1988-06-27 | 読出専用半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH029098A true JPH029098A (ja) | 1990-01-12 |
Family
ID=15678471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63158748A Pending JPH029098A (ja) | 1988-06-27 | 1988-06-27 | 読出専用半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0348893B1 (ja) |
| JP (1) | JPH029098A (ja) |
| DE (1) | DE68925001T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02172272A (ja) * | 1988-12-24 | 1990-07-03 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH04252496A (ja) * | 1991-01-29 | 1992-09-08 | Nec Corp | 高速読み出しの半導体記憶装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283200A (ja) * | 1990-03-30 | 1991-12-13 | Toshiba Corp | 不揮発性半導体記憶装置及びこれに用いられるメモリセルトランジスタのしきい値電圧の測定方法 |
| US10134475B2 (en) * | 2015-03-31 | 2018-11-20 | Silicon Storage Technology, Inc. | Method and apparatus for inhibiting the programming of unselected bitlines in a flash memory system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5740798A (en) * | 1980-08-20 | 1982-03-06 | Matsushita Electric Ind Co Ltd | Read-only storage device |
| JPS6137715A (ja) * | 1984-07-30 | 1986-02-22 | Kanebo Ltd | メイクアツプ化粧料 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4264828A (en) * | 1978-11-27 | 1981-04-28 | Intel Corporation | MOS Static decoding circuit |
| US4340943A (en) * | 1979-05-31 | 1982-07-20 | Tokyo Shibaura Denki Kabushiki Kaisha | Memory device utilizing MOS FETs |
| JPS57147196A (en) * | 1981-03-06 | 1982-09-10 | Fujitsu Ltd | Read-only memory |
| JPS5873097A (ja) * | 1981-10-27 | 1983-05-02 | Nec Corp | デコ−ダ−回路 |
| JPS58188394A (ja) * | 1982-04-27 | 1983-11-02 | Ricoh Co Ltd | 半導体メモリ |
-
1988
- 1988-06-27 JP JP63158748A patent/JPH029098A/ja active Pending
-
1989
- 1989-06-27 EP EP89111676A patent/EP0348893B1/en not_active Expired - Lifetime
- 1989-06-27 DE DE1989625001 patent/DE68925001T2/de not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5740798A (en) * | 1980-08-20 | 1982-03-06 | Matsushita Electric Ind Co Ltd | Read-only storage device |
| JPS6137715A (ja) * | 1984-07-30 | 1986-02-22 | Kanebo Ltd | メイクアツプ化粧料 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02172272A (ja) * | 1988-12-24 | 1990-07-03 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH04252496A (ja) * | 1991-01-29 | 1992-09-08 | Nec Corp | 高速読み出しの半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0348893B1 (en) | 1995-12-06 |
| EP0348893A2 (en) | 1990-01-03 |
| EP0348893A3 (en) | 1990-08-22 |
| DE68925001T2 (de) | 1996-07-04 |
| DE68925001D1 (de) | 1996-01-18 |
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