CN102684672B

CN102684672B - 自举电路

Info

Publication number: CN102684672B
Application number: CN201210174191.4A
Authority: CN
Inventors: 甚田诚一郎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2008-02-08
Filing date: 2009-02-09
Publication date: 2014-11-05
Anticipated expiration: 2029-02-09
Also published as: CN101527560B; JP5125569B2; TW200950332A; TWI455483B; CN102684672A; CN102684673A; CN102664618A; CN102664618B; KR101556573B1; US20090201071A1; JP2009188867A; US8040163B2; CN102684673B; CN101527560A; KR20090086357A; US20100271111A1; US8008950B2

Abstract

此处公开的是被配置为采用相同的导电类型的第一、第二和第三晶体管的自举电路，其中：当第三晶体管进入截止状态时，将第一晶体管的栅极与第三晶体管的源极和漏极区中的特定一个相互连接的节点部分进入浮空状态；第二晶体管的栅极连接至传送两个时钟信号中的另外一个的时钟供给线；以及在所述节点部分与第一电压供给线之间提供电压变化抑制电容器。

Description

自举电路

相关申请的交叉引用

本发明是申请日为2009年2月9日、申请号为200910138725.6、发明名称为“自举电路”的发明专利申请的分案申请。

本发明包含涉及于2008年2月8日在日本专利局提交的日本专利申请JP2008-028559的主题，其全部内容通过引用合并于此。

技术领域

本发明涉及应用于移位寄存器电路和输出缓冲器电路中的自举电路。

背景技术

移位寄存器电路广泛地用作显示器装置和半导体存储器装置中的扫描电路或矩阵阵列驱动电路。

移位寄存器电路的输出级通常使用推挽输出电路。然而，如果仅通过利用相同导电类型的晶体管配置推挽输出电路，那么不能充分保证推挽输出电路的输出电压。例如，如果仅通过每一个均被创建为n沟道型晶体管的晶体管来配置推挽输出电路，则随着推挽输出电路的输出电压上升，提供在推挽输出电路高电平端上的晶体管的栅极和源极区之间的电势差V_gs下降。对于V_gs<V_th(其中，参考符号V_th表示晶体管的阈值电压)，晶体管处于截止状态。因此，推挽输出电路仅产生（V_gs-V_th）范围的输出电压。为了解决该问题，已经提出了利用自举操作的输出电路。

作为利用自举操作的移位寄存器电路，用作本专利说明书中的专利文档1的日本专利特许号Hei 10-112645公开了具有图25的电路图中所示的典型配置的晶体管电路。如图25的电路图中所示，该典型配置每级基本采用了三个晶体管。在图25的电路图中所示的典型配置的情况下，在该配置的每级采用了典型n沟道型的三个晶体管Tr₁,Tr₂和Tr₃。

以下说明具有图25的电路图中所示的典型配置的移位寄存器电路。图26A是示出在移位寄存器电路的第一级提供的自举电路的典型配置的电路图；而图26B是示出与图26A的电路图中所示的自举电路执行的操作相关的信号的时序图的模型的时序示意图。通过关注图26A的电路图中所示的移位寄存器电路的第一级，读者将注意到第一晶体管Tr₁和第二晶体管Tr₂共同构成推挽输出电路的事实。第一晶体管Tr₁的源极和漏极区中的特定一个与第二晶体管Tr₂的源极和漏极区中的特定一个通过第一级提供的自举电路的输出部分OUT₁相互连接。晶体管具有两个区，即源极和漏极区，其在本专利说明书中分别称为源极和漏极区中的特定一个以及源极和漏极区中的另外一个。相似地，在本专利说明书中，具有相互不同的相位的两个时钟信号分别称为时钟信号的特定一个以及时钟信号的另外一个。

第一晶体管Tr₁的源极和漏极区中的另外一个连接至时钟供给线，该时钟供给线传送具有如图26B的时序示意图中所示的相互不同相位的两个时钟信号CK₁和CK₂中的特定一个。在图26A的电路图中所示的典型移位寄存器电路的第一级的情形下，两个时钟信号CK₁和CK₂中的特定一个是时钟信号CK₁。第二晶体管Tr₂的源极和漏极区中的另外一个连接至用于传送通常被设置为0V低电平的第一电压V_ss的第一电压供给线。第一晶体管Tr₁的栅极和第三晶体管Tr₃的源极和漏极区中的特定一个通过节点部分P₁相互连接。第二晶体管Tr₂和第三晶体管Tr₃的栅极均连接至传送两个时钟信号CK₁和CK₂中的另一个的时钟供给线。由此，在图26A的电路图中所示的典型移位寄存器电路的第一级的情况下，两个时钟信号CK₁和CK₂中的另外一个是时钟信号CK₂。第三晶体管Tr₃的源极和漏极区中的另外一个连接至传送输入信号IN₁的信号供给线。

注意，在第一晶体管Tr₁的栅极与第一晶体管Tr₁的源极和漏极区中的特定一个之间，在第一晶体管Tr₁的栅极与第一晶体管Tr₁的源极和漏极区中的另外一个之间，或者在第一晶体管Tr₁的栅极与第一晶体管Tr₁的源极和漏极区中的特定一个之间以及在第一晶体管Tr₁的栅极与第一晶体管Tr₁的源极和漏极区中的另外一个之间，可以在一些情况下连接用作自举电容器的电容器。在图25或26A的电路图中所示的典型移位寄存器电路的第一级的情况下，用作自举电容器的电容器C_a连接在第一晶体管Tr₁的栅极与第一晶体管Tr₁的源极与漏极区的特定一个之间。典型地，自举电容器C_a由中间夹入绝缘层的两个导电层构成。作为替代，自举电容器C_a也可以是所谓的MOS（金属氧化物半导体）电容器。

通过参考图26B的时序示意图中所示的时序图，以下说明典型移位寄存器电路的第一级所执行的操作。注意，具有相互不同的相位的两个时钟信号CK₁和CK₂以及输入信号IN₁中的每一个的高电平是被典型地设置为5V的第二电压V_dd。另一方面，这些信号的每一个的低电平是如上所述的被典型地设置为0V的上述第一电压V_ss。在以下描述中，参考符号V_thi表示第i个晶体管的阈值电压。例如，参考符号V_th3表示第三个晶体管Tr₃的阈值电压。

时间段T₁

在时间段T₁中，将输入信号IN₁和第一时钟信号CK₁的每一个均设置为低电平，而将第二时钟信号CK₂设置为高电平。设置为低电平的输入信号IN₁经由处于导通状态的第三晶体管Tr₃提供至第一晶体管Tr₁的栅极。因此，也将出现在第一晶体管Tr₁的栅极与节点部分P₁的电势设置为低电平，使得第一晶体管Tr₁进入截止状态。另一方面，由于将第二时钟信号CK₂设置为高电平，因而第二晶体管Tr₂进入如第三晶体管Tr₃一样的导通状态。因此，通过进入导通状态的第二晶体管Tr₂，输出部分OUT₁被下拉至作为处于低电平的电压的第一电压V_ss。

时间段T₂

在时间段T₂中，将第一时钟信号CK₁设置为高电平，而将第二时钟信号CK₂设置为低电平。因为第三晶体管Tr₃进入截止状态，因此节点部分P₁进入保持在时间段T₁期间已设置的电势的浮空状态。也就是说，节点部分P₁进入维持已被设置为低电平的电势的浮空状态。因此，第一晶体管Tr₁保持截止状态。另一方面，第二晶体管Tr₂的状态从导通状态变为截止状态。结果，输出部分OUT₁进入连接至容性负载（其未在图26A的电路图中示出）的浮空状态。也就是说，输出部分OUT₁维持已经在时间段T₁期间设置为低电平的电势。

时间段T₃

在时间段T₃中，将输入信号IN₁和第二时钟信号CK₂的每一个均设置为高电平，而将第一时钟信号CK₁设置为低电平。第三晶体管Tr₃进入导通状态，使得将设置为高电平的输入信号IN₁提供给节点部分P₁。因此，出现在节点部分P₁的电势上升。随着出现在节点部分P₁上的电势达到电势（V_dd-V_th3）,第三晶体管Tr₃进入截止状态，使得节点部分P₁进入保持电势（V_dd-V_th3）的浮空状态。第一晶体管Tr₁和第二晶体管Tr₂中的每一个均处于导通状态。将设置为与第一电压V_ss相同的低电平的第一时钟信号CK₁提供给第一晶体管Tr₁的源极和漏极区中的另外一个。第二晶体管Tr₂的源极和漏极区中的另外一个也连接至传送第一电压V_ss的第一电压供给线。因此，第一电压V_ss出现在输出部分OUT₁上，使得将输出部分OUT₁设置为低电平。

时间段T₄

在时间段T₄中，将第一时钟信号CK₁设置为高电平，而将输入信号IN₁和第二时钟信号CK₂中的每一个均设置为低电平。由于将第二时钟信号CK₂设置为低电平，因此第二晶体管Tr₂和第三晶体管Tr₃中的每一个均处于截止状态。节点部分P₁进入浮空状态，而第一晶体管Tr₁进入导通状态。因此，第一晶体管Tr₁将输出部分OUT₁连接至用于传送被设置为高电平的第一时钟信号CK₁的第一时钟供给线，使得提高了出现在输出部分OUT₁上的电势。同时，由于通过诸如第一晶体管Tr₁的栅电容器之类的自举电容器的自举操作，出现在节点部分P₁上的电势升高到至少等于第二电压V_dd的电平。因此，将第二电压V_dd作为输出部分OUT₁的高电平输出。

时间段T₅

在时间段T₅中，将输入信号IN₁和第一时钟信号CK₁中的每一个均设置为低电平，而将第二时钟信号CK₂设置为高电平。当将第二时钟信号CK₂设置为高电平时，第二晶体管Tr₂和第三晶体管Tr₃的每一个均进入导通状态。进入导通状态的第二晶体管Tr₂将输出部分OUT₁连接至传送第一电压V_ss的第一电压供给线。因此，将输出部分OUT₁复位至低电平。另一方面，进入导通状态的第三晶体管Tr₃将节点部分P₁连接至被设置为低电平的输入信号IN₁。因此，也将节点部分P₁复位至低电平。

时间段T₆

在时间段T₆中，将第一时钟信号CK₁设置为高电平，而将输入信号IN₁和第二时钟信号CK₂中的每一个均设置为低电平。时间段T₆中执行的操作基本与时间段T₂中执行的操作相同。由于第三晶体管Tr₃进入截止状态，因此节点部分P₁进入保持被设置为低电平的电势的浮空状态。因此，第一晶体管Tr₁维持截止状态。另一方面，第二晶体管Tr₂的状态从导通状态变为截止状态。结果，输出部分OUT₁维持被设置为低电平的电势。

发明内容

在上述自举电路执行的操作的说明中，没有考虑通过诸如寄生电容器之类的电容器所生成的各种电平突变的影响。然而，实际上，由于通过诸如寄生电容器之类的电容器所生成的各种电平突变的影响，出现在诸如节点部分P₁之类的浮空构件上的电势是变化的。另外，自举电路的操作速度越快，脉冲上升和下降的速度越快，因而，通过诸如寄生电容器之类的电容器所生成的各种电平突变的影响越强。通过诸如寄生电容器之类的电容器所生成的各种电平突变的强烈影响导致自举电路不正确地操作。

为了解决上述问题，本发明的发明者已经改良了在移位寄存器电路和输出缓冲器电路中采用的、用作能够降低通过诸如寄生电容器之类的电容器所生成的各种电平突变的影响量的自举电路的自举电路。

根据本发明的第一、第二、第三或第四模式所提供、用作能够降低上述的影响量的自举电路的自举电路被配置为采用第一、第二和第三晶体管。在该自举电路中：

（A-1）所述第一晶体管的源极和漏极区中的特定一个与所述第二晶体管的源极和漏极区中的特定一个通过所述自举电路的输出部分相互连接；

（A-2）所述第一晶体管的源极和漏极区中的另外一个连接到传送具有彼此不同相位的两个时钟信号中的特定一个的时钟供给线；

（A-3）所述第一晶体管的栅极与所述第三晶体管的源极和漏极区中的特定一个通过节点部分相互连接；

（B-1）所述第二晶体管的所述源极和漏极区中的另外一个连接至传送第一预定电压的第一电压供给线；

（C-1）所述第三晶体管的所述源极和漏极区中的另外一个与传送供给所述自举电路的输入信号的信号供给线相连接；

（C-2）所述第三晶体管的栅极连接至传送所述两个时钟信号中的另外一个的时钟供给线；以及

当所述第三晶体管进入截止状态时，将所述第一晶体管的所述栅极与所述第三晶体管的所述源极和漏极区中的所述特定一个彼此连接的所述节点部分进入浮空状态。

在根据本发明的第一模式提供的、用作能够降低上述的影响量的自举电路的自举电路中：

所述第二晶体管的栅极连接至传送所述两个时钟信号中的所述另外一个的所述时钟供给线；以及

在所述节点部分和所述第一电压供给线之间提供电压变化抑制电容器。

由于在所述节点部分和所述第一电压供给线之间提供电压变化抑制电容器，因此可以抑制在第三晶体管进入截止状态时出现在所述节点部分上的电势的变化，以及由于两个时钟信号而出现在所述节点部分上的电势变化。

根据本发明的第一模式提供的自举电路进一步配有具有与第一至第三晶体管相同的导电类型的第四晶体管。在该自举电路中：

（D-1）所述第四晶体管的源极和漏极区中的特定一个连接至所述第一晶体管的所述栅极；

（D-2）所述第四晶体管的源极和漏极区中的另外一个通过结点连接至所述第三晶体管的所述源极和漏极区中的所述特定一个；

（D-3）所述第四晶体管的栅极连接至传送第二预定电压的第二电压供给线。

在上述配置的情况下，可以在第一电压供给线与将第四晶体管的源极和漏极中的所述另外一个连接至第三晶体管的源极和漏极区中的所述特定一个的结点之间提供电压变化抑制电容器。在该配置中，第四晶体管将所述节点部分(当第三晶体管进入截止状态时，其进入浮空状态)分为多个部分。通过将第二预定电压设置为使得第四晶体管在自举操作中进入截止状态的电平，电压变化抑制电容器在自举操作中从所述节点部分断开。因此，该配置提供了如下的益处：即使在第一电压供给线和所述节点部分之间提供电压变化抑制电容器，自举增益也不会降低。

在根据本发明的第二模式提供的、用作能够降低上述影响量的自举电路的自举电路中：

第二晶体管的栅极与传送具有彼此不同相位的两个时钟信号中的所述另外一个的时钟信号线相连接；以及

在所述节点部分与第二晶体管的栅极之间提供电压变化抑制电容器。

在根据本发明的第二模式提供的自举电路中，将自举电路的配置中包含的电压变化抑制电容器的电容设置为这样的值：该值使得具有彼此不同相位的两个时钟信号生成的、作为对于所述节点部分的电平突变的电平突变所导致的电势变化彼此抵消。由此，可以抑制出现在所述节点部分上的电势的变化。

根据本发明的第三模式的自举电路还配有具有与第一至第三晶体管相同的导电类型的第四晶体管，以及配有反相电路。在该自举电路中：

（E-1）所述第四晶体管的源极和漏极区中的特定一个通过结点连接至反相电路的输入侧，该反相电路的输出侧连接至所述第二晶体管的所述栅极；

（E-2）所述第四晶体管的所述源极和漏极区中的另外一个连接至所述输入供给线；以及

（E-3）所述第四晶体管的栅极连接至传送两个时钟信号中的所述另外一个的所述时钟供给线。

在预先确定的操作中，反相电路的输出维持第二晶体管的导通状态，以便保持将第二晶体管的源极和漏极区中的另外一个生成的电压施加给输出所述部分的状态。因此可以抑制由于流入第一晶体管的泄漏电流所呈现的、作为出现在所述节点部分上的电势的变化所导致的泄漏电流变化的变化而由所述输出部分生成的电压变化。

可以提供如下的可替换配置：其中，电压变化抑制电容器接在第一电压供给线与将第四晶体管源极和漏极区中的特定一个连接至反相电路的输入侧的结点之间。由于该电压变化抑制电容器用作用于抑制出现在该反相电路的输入侧上的电压变化的电容器，因此可以使得反相电路执行的操作更稳定。

也可以为根据本发明的第三模式提供的自举电路提供如下的期望配置：在所述配置中，在第一晶体管的源极和漏极区中的另外一个与将第四晶体管源极和漏极区中的特定一个连接至反相电路的输入侧的结点之间提供特定电容器。

在根据本发明的第四模式提供的、用作能够降低上述影响量的自举电路的自举电路中:

第二晶体管的栅极连接至传送具有彼此不同相位的两个时钟信号中的所述另外一个的时钟供给线；

该自举电路进一步还配有至少一个如下的电路部分：所述电路部分的每一个均采用具有与第一至第三晶体管相同的导电类型的第四晶体管和第五晶体管；

在每个该电路部分中：

（F-1）所述第四晶体管的栅极通过结点连接至所述第五晶体管的源极和漏极区中的特定一个；以及

（F-2）所述第五晶体管的源极和漏极区中的另外一个连接至传送所述输入信号的所述信号供给线；

经由串连在提供所述两个时钟信号中的所述特定一个的所述时钟供给线与所述第一晶体管的所述源极和漏极区中的所述另外一个的所述第四晶体管，具有彼此不同相位的所述两个时钟信号中的所述特定一个被提供至所述第一晶体管的所述源极和漏极区中的所述另外一个。

根据本发明的第四模式提供的自举电路可以配置为包括接在该自举电路的输出部分与将第四晶体管的栅极连接至第五晶体管的源极和漏极区中的所述特定一个的结点之间的自举电容器。同样，在每一个均采用根据本发明的第四模式提供的、用作包括上述期望配置的自举电路的自举电路中的第四和第五晶体管的每个电路部分中，发生自举操作。换句话说，根据本发明的第四模式提供的自举电路包括如下的配置：在该配置中，每一个均用于执行自举操作的多个电路部分彼此并连。

在上述配置中，可以抑制在第三晶体管进入截止状态时出现在所述节点部分上的电势的变化以及由于两个时钟信号而出现在所述节点部分上的电势的变化。

根据本发明第一、第二、第三和第四模式提供的每一个自举电路中均可以被配置为采用每一个均构建为n沟道型晶体管的晶体管或者每一个都构建为p沟道型晶体管的晶体管。注意，在下面的描述中，在一些情况下将根据本发明第一、第二、第三和第四模式提供的每个自举电路仅称为本发明提供的自举电路。每个晶体管均可以是TFT（薄膜晶体管）或构建在半导体衬底上的晶体管。每个晶体管的结构没有具体地规定。在以下描述中，每个晶体管解释为增强型晶体管。然而，每个晶体管决不限于增强型晶体管。例如，每个晶体管也可以是耗尽型晶体管。另外，每个晶体管可以是单栅极型或双栅极型晶体管。

例如，在用于构建有源矩阵型液晶显示器装置的衬底上，构建像素电极以及每一个均连接至一个像素电极的驱动晶体管。另外，在同一衬底上，也可以构建利用自举电路的电路（诸如扫描电路）。在这样的配置中，很容易配置自举电路来采用与驱动晶体管相同导电类型的晶体管。由于每一个均构建在衬底上的、用作驱动晶体管的晶体管与每一个均构建在该衬底上的、用作扫描电路的自举电路晶体管的晶体管具有相同的导电类型，因此可以在同一工艺中构建这些晶体管。同样，可以以与液晶显示装置相同的方式构造包含有机电发光显示装置的其它显示装置。

自举电路中采用的每个电容器典型地由夹入绝缘层的两个导电层构成。作为替换方案，每个电容器也可以是所谓的MOS电容器。自举电路中所采用的每个元件(用作包含晶体管，电容器，以及用为信号供给线、电压供给线、时钟供给线和与线相连接的组件的接线)均可以通过已知方法的使用、根据已知材料来构建。除此以外，根据采用自举电路的装置的说明书，选择对于这些元件(包含晶体管、电容器以及接线)的合适的配置以及用于构建这些元件的合适的方法。

根据本发明的第三模式提供的自举电路中所采用的反相电路的配置没有特别地规定。然而，基本上期望从每一个均具有与构成根据本发明的第三模式提供的自举电路的其它晶体管相同的导电类型的晶体管来构建反相电路。例如，在日本专利特许号2005-143068中公开了从具有一致的导电类型的晶体管构建的反相电路。根据本发明的第三模式提供的自举电路可以采用该文献中公开的反相电路。另外，在日本专利申请号2008-26742和日本专利申请号2008-26743中提出了多种反相电路。同样，根据本发明的第三模式提供的自举电路可以采用这些文献中公开的任意反相电路。

每一个根据本发明的实施例提供的每一个自举电路都能够降低通过诸如寄生电容器之类的电容器所生成的各种电平突变的影响量。因此，诸如采用了每一个均根据实施例而提供的自举电路之一的移位寄存器电路和输出缓冲器电路之类的每一个应用电路均能够降低各种这样的电平突变所导致的电路不正确操作的数量。

附图说明

图1是示出根据本发明第一实施例在每一级提供的自举电路构成的扫描电路的典型配置的电路图；

图2A是示出采用扫描电路和每一个均用作发光器件的多个有机电致发光器件的有机EL（电致发光）显示装置的典型配置的概念方框图；

图2B是通过关注于一个有机EL器件的电路模型来示出有机EL显示装置的典型配置的概念方框图；

图3A是示出背景技术中包含寄生电容器的自举电路的典型配置的电路图；

图3B是示出与背景技术中包含寄生电容器的自举电路所执行的操作相关的信号的时序图的模型的时序示意图；

图4A是示出采用电压变化抑制电容器的自举电路的典型配置的电路图；

图4B是示出与采用电压变化抑制电容器的自举电路所执行的操作相关的信号的时序图的模型的时序示意图；

图5A是示出在供给特定级所提供的自举电路的信号具有比供给该特定级之前一级提供的自举电路的信号的相位超前的相位的情况下、与用作图1的扫描电路的移位寄存器电路执行的操作相关的信号的时序图的模型的时序示意图；

图5B是示出在供给特定级所提供的自举电路的信号具有比供给该特定级之前一级提供的自举电路的信号的相位滞后的相位的情况下、与用作图1的扫描电路的移位寄存器电路执行的操作相关的信号的时序图的模型的时序示意图；

图6A和图6B是每一个均示出提供在特定级的、用作经由延迟元件将信号输出至在该特定级的后一级提供的另一自举电路的自举电路的自举电路的典型配置的多个电路图；

图7A是示出第二实施例实现的、用作扫描电路的第一级的自举电路的自举电路的典型配置的电路图；

图7B是示出与第二实施例实现的、用作扫描电路的第一级的自举电路的、包括寄生电容器的自举电路执行的操作相关的信号的时序图的模型的时序示意图；

图8A是示出第三实施例实现的、用作扫描电路的第一级的自举电路的自举电路的典型配置的电路图；

图8B是示出与第三实施例实现的、用作扫描电路的第一级的自举电路的自举电路执行的操作相关的信号的时序图的模型的时序示意图；

图9是示出本发明第四实施例实现的、用作扫描电路的第一级的自举电路的自举电路的典型配置的电路图；

图10A是示出反相电路的典型配置的电路图；

图10B是示出与反相电路执行的操作相关的信号的时序图的模型的时序示意图；

图11是示出与图9的电路图中所示的自举电路执行的操作相关的信号的时序图的模型的时序示意图；

图12A是示出反相的典型配置的电路图；

图12B和12C是示出与图12A的电路图中所示的反相电路执行的操作相关的信号的时序图的模型的时序示意图；

图13是示出根据第五实施例实现的、用作扫描电路的第一级的自举电路的自举电路的典型配置的电路图；

图14是示出根据第六实施例实现的、用作扫描电路的第一级的自举电路的自举电路的典型配置的电路图；

图15是示出根据第七实施例实现的、用作扫描电路的第一级的自举电路的自举电路的典型配置的电路图；

图16是示出与根据如图15的电路图中所示的第七实施例实现的自举电路执行的操作相关的信号的时序图的模型的时序示意图；

图17是示出通过将采用另一第四晶体管和另一第五晶体管的电路部分添加至已包含采用如图15的电路图中所示的第四晶体管和第五晶体管的电路部分的配置中而得到的配置的电路图；

图18A是示出如下配置的电路图，所述配置包含添加至根据图15的电路图中所示的第七实施例的自举电路的、用作除了与根据图4A的电路图中所示的第一实施例提供的自举电路中采用的电压变化抑制电容器相对应电压变化抑制电容器之外的电容器的另外的电压变化抑制电容器；

图18B是示出如下配置的电路图，所述配置包含添加至根据图15的电路图中所示的第七实施例的自举电路的、用作除了与根据图8A的电路图中所示的第一实施例提供的自举电路中采用的电压变化抑制电容器相对应电压变化抑制电容器之外的电容器的另外的电压变化抑制电容器；

图19是示出通过适当地组合第一至第七实施例的配置的特征而得到的自举电路的典型配置的电路图；

图20A是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据第一实施例在如图4A的电路图中所示的扫描电路的第一级提供的自举电路相对应的自举电路的自举电路的典型配置的电路图；

图20B是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据如图7A的电路图中所示的第二实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图；

图20C是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据如图8A的电路图中所示的第三实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图；

图21A是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据如图9的电路图中所示的第四实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图；

图21B是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据如图13的电路图中所示的第五实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图；

图21C是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据如图14的电路图中所示的第六实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图；

图22A是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据如图15的电路图中所示的第七实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图；

图22B是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、同样用作与根据如图17的电路图中所示的第七实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图；

图23A是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据如图18A的电路图中所示的第七实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图；

图23B是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、同样用作与根据如图18B的电路图中所示的第七实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图；

图24是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据如图19的电路图中所示的第七实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图；

图25是示出为自举电路配备的每级基本上均采用三个晶体管的移位寄存器电路的典型配置的电路图；

图26A是示出在移位寄存器电路的第一级提供的自举电路的典型配置的电路图；以及

图26B是示出与图26A的电路图中所示的自举电路执行的操作相关的信号的时序图的模型的时序示意图。

具体实施方式

参考附图，本发明的优选实施例说明如下。

第一实施例

本发明的第一实施例实现了根据本发明第一模式提供的自举电路。图1是示出根据本发明第一实施例在每一级提供的自举电路构成的扫描电路101的典型配置的电路图。注意，为了方便，图1的电路图中所示的典型扫描电路101仅采用了两个自举电路，分别在第一和第二级。图2A和2B是每一个均示出有机电致发光显示装置（在下文中简称为有机EL显示装置）的典型配置的多个概念方框图。更具体地，图2A是示出每一个均简称为有机EL器件的、采用扫描电路101和多个有机电致发光器件10的有机EL显示装置的典型配置的概念方框图。在有机EL显示装置中，每个有机电致发光器件10用作发光器件。另一方面，图2B是通过关注一个有机EL器件10的模型电路来示出有机EL显示装置的典型配置的概念方框图。

参考图1的电路图，通过仅关注附图中所示的扫描电路101的第一级说明根据本发明第一实施例提供的自举电路。根据本发明第一实施例提供的自举电路采用具有相同导电类型的第一晶体管Tr₁、第二晶体管Tr₂和第三晶体管Tr₃。在根据本发明第一实施例提供的自举电路的情况下，第一晶体管Tr₁、第二晶体管Tr₂和第三晶体管Tr₃中的每一个均具有相同的导电类型，即稍后所描述的n沟道晶体管的导电类型。

在根据本发明第一实施例提供的自举电路中：

（A-1）第一晶体管Tr₁的源极和漏极区中的特定一个与第二晶体管Tr₂的源极和漏极区中的特定一个通过自举电路的输出部分OUT₁相互连接；

（A-2）第一晶体管Tr₁的源极和漏极区中的另外一个连接至传送具有相互不同的相位的两个时钟信号CK₁和CK₂中的特定一个的时钟供给线；

（A-3）第一晶体管Tr₁的栅极与第三晶体管Tr₃的源极和漏极区中的特定一个通过节点部分P₁相互连接；

（B-1）第二晶体管Tr₂的源极和漏极区中的另外一个连接至传送被设置为0V典型电势的第一预定电压V_ss的第一电压供给线PS₁；

（C-1）第三晶体管Tr₃的源极和漏极区中的另外一个连接到传送提供至该自举电路的输入信号IN₁的信号供给线；

（C-2）第三晶体管Tr₃的栅极连接到传送两个时钟信号CK₁和CK₂中的另外一个的时钟供给线；并且

当第三晶体管Tr₃进入截止状态时，将第一晶体管Tr₁的栅极和第三晶体管Tr₃的源极和漏极区中的特定一个相互连接的节点部分P₁进入浮空状态。

另外，第二晶体管Tr₂的栅极与传送具有相互不同的相位的两个时钟信号CK₁和CK₂中的另外一个的时钟供给线相连接。（在根据本发明第一实施例提供的自举电路的情况下，两个时钟信号CK₁和CK₂中的另外一个是如图1的电路图中所示的时钟信号CK₂）。另外，电压变化抑制电容器C₁₁连接在第一子节点部分P₁和第一电压供给线PS₁之间。

在根据本发明第一实施例提供的自举电路的情况下，电压变化抑制电容器C₁₁被配置为采用两个导电层，并且在该两个导电层之间夹有绝缘层。注意，如之前在具有标题“背景技术”的段落中说明的那样，第一晶体管Tr₁的栅极与第一晶体管Tr₁的源极和漏极区中的特定一个之间也连接着用作自举电容器C_a的电容器。像电压变化抑制电容器C₁₁一样，自举电容器C_a也配置为采用两个导电层并且两个导电层之间夹有绝缘层。

同样值得注意的是，如之前在具有标题“背景技术”的段落中说明的那样，具有相互不同的相位的两个时钟信号CK₁和CK₂以及输入信号IN₁中的每一个的高电平是典型地设置为5V的第二电压V_dd的电平。另一方面，这些信号中的每一个的低电平是如上所述的典型地设置为0V的上述第一电压V_ss的电平。另外，第三晶体管Tr₃的阈值电压由参考符号V_th3表示。

首先，下面描述说明采用扫描电路101的有机EL显示装置的配置以及该有机EL显示装置执行的操作。如图2A的概念方框图中所示，有机EL显示装置包含：

（1）扫描电路101；

（2）信号输出电路102；

（3）用于形成由在第一方向中排列的N个阵列以及在不同于第一方向的第二方向中排列的M个阵列所构成的二维矩阵而布置的N×M个上述的有机EL器件10；

（4）M个扫描线SCL，其每一个均连接至扫描电路101，并且每一个均在第一方向中延伸；

（5）N个数据线DTL，其每一个均连接至信号输出电路102，并且每一个在第二方向中延伸（具体地，在垂直于第一方向的方向中）；以及

（6）电源部分100。

注意，在图2A的概念方框图中，为了方便，示出仅由3×3有机EL器件构成矩阵。也就是说，上述矩阵只是典型的矩阵。诸如扫描电路101、有机EL器件10、扫描线SCL以及数据线DTL之类的组件构建在衬底上（其未在图2A的概念方框图中示出）。衬底典型地由玻璃制成。

发光器件ELP设计为如下的公知配置和公知结构：其典型地包含阳极、空穴传输层、发光层、电子传输层和阴极。同样，也可将信号输出电路102、扫描线SCL、数据线DTL和电源部分100都设计为公知配置和公知结构。

如图2B的概念方框图中所示，除发光器件ELP之外，有机EL器件10还采用包含驱动晶体管Tr_D、信号写入晶体管Tr_W和信号保持电容器C_H的驱动电路。注意，参考符号C_EL表示发光器件ELP的电容器。

驱动晶体管Tr_D和信号写入晶体管Tr_W都是n沟道型的TFT（Thin FilmTransistor，薄膜晶体管）。TFT具有源极和漏极区、沟道构建区以及栅极。驱动电路也构建在上述衬底（其未在图2B的概念方框图中示出）上。发光器件ELP构建于同一衬底上的预定区域中以便于遍布(cover)该驱动电路。

以与驱动晶体管Tr_D和信号写入晶体管Tr_W相同的方式，扫描电路101中采用的第一晶体管Tr₁、第二晶体管Tr₂和第三晶体管Tr₃均是具有源极和漏极区、沟道构建区以及栅极的n沟道TFT。同样，第一晶体管Tr₁、第二晶体管Tr₂和第三晶体管Tr₃也构建于上述衬底（其未在图2B的概念方框图中示出）上。另外，诸如将于稍后描述的其它实施例中采用的第四晶体管之类的其它每一个元件也构建在同一衬底上。

驱动晶体管Tr_D的源极和漏极区中的特定一个与生成设置为典型高电平20V的电压Vcc的电源部分100相连接。驱动晶体管Tr_D的源极和漏极区中的另外一个与发光器件ELP的阳极以及信号保持电容器C_H的特定一端相连接。驱动晶体管Tr_D的栅极与信号写入晶体管Tr_W的源极和漏极区中的另外一个以及信号保持电容器C_H的另外一端相连接。信号写入晶体管Tr_W的源极和漏极区中的特定一个与数据线DTL连接，而信号写入晶体管Tr_W的栅极与扫描线SCL连接。发光器件ELP的阴极与传送设置为0V的典型低电平的电压V_Cat的电压供给线相连接。通过如下的有源矩阵驱动方法的采用来驱动有机EL器件10。

例如，当由扫描电路101将如图2A的概念方框图中所示的扫描电路101所驱动的顶部扫描线SCL设置为高电平时，连接至该扫描线SCL的每个有机EL器件10中所采用的信号写入晶体管Tr_W进入导通状态，使得将信号输出电路102在数据线DTL上声明(assert)的视频信号提供给信号保持电容器C_H的另外一端。另一方面，当扫描电路101将顶部扫描线SCL设置为低电平时，信号写入晶体管Tr_W进入截止状态。然而，随着信号写入晶体管Tr_W进入截止状态，信号保持电容器C_H将驱动晶体管Tr_D的栅极与驱动晶体管Tr_D的源极区之间的电势差维持在相应于视频信号的值。因此，相应于视频信号的量级的电流经由驱动晶体管Tr_D从电源部分100流向发光器件ELP，促使发光器件ELP发光。

为了使得第一实施例的说明易于理解，以下描述说明背景技术中的自举电路通过考虑寄生电容器所执行的操作。图3A是示出背景技术中包含寄生电容器的自举电路的典型配置的电路图，而图3B是示出与背景技术中包含寄生电容器的自举电路所执行的操作相关的信号的时序图的模型的时序示意图。注意，为了帮助读者轻松理解描述，不像图26B的时序示意图，在图3B的时序示意图的情况下，具有在其期间将两个时钟信号CK₁和CK₂两者均置为低电平的时间段。

在图3A的电路图中，参考符号C₁表示第一晶体管Tr₁的栅极与第一晶体管Tr₁的源极和漏极区中的另外一个之间的寄生电容器，参考符号C₂表示第二晶体管Tr₂的栅极与第二晶体管Tr₂的源极和漏极区中的特定一个之间的寄生电容器，而参考符号C₃表示第三晶体管Tr₃的栅极与第三晶体管Tr₃的源极和漏极的特定一个之间的寄生电容器。

在图3A的图中所示的自举电路中，当第三晶体管Tr₃被置入截止状态时，节点部分P₁进入(enter)浮空状态。如前所述，第一晶体管Tr₁的栅极是节点部分P₁的一部分，而第一时钟信号CK₁被提供给第一晶体管Tr₁的源极和漏极区中的另外一个。第一晶体管Tr₁的栅极与第一晶体管Tr₁的源极和漏极的另外一个通过寄生电容器C₁电耦合。另一方面，将第二时钟信号CK₂提供给第三晶体管Tr₃的栅极，而第三晶体管的源极和漏极区中的特定一个是节点部分P₁的一部分。第三晶体管Tr₃的栅极与第三晶体管Tr₃的源极和漏极区中的特定一个通过寄生电容器C₃电耦合。

当第一晶体管Tr₁和第二晶体管Tr₂两者均进入截止状态时，自举电路的输出部分OUT₁进入浮空状态。同样将第二时钟信号CK₂提供给第二晶体管Tr₂的栅极，而第二晶体管Tr₂的源极和漏极区中的特定一个是输出部分OUT₁的一部分。第二晶体管Tr₂的栅极与第二晶体管Tr₂的源极和漏极区中的特定一个通过寄生电容器C₂电耦合。另一方面，如前所述，第一晶体管Tr₁的栅极是节点部分P₁的一部分，而第一晶体管Tr₁的源极和漏极区中的特定一个是输出部分OUT₁的一部分。第一晶体管Tr₁的栅极与第一晶体管的源极和漏极区中的特定一个通过自举电容器C_a电耦合。注意，事实上，第一晶体管Tr₁的栅极与第一晶体管Tr₁的源极和漏极区中的特定一个之间还存在着未在图3A的电路图中示出的寄生电容器。然而，由于与存在于第一晶体管Tr₁的栅极和第一晶体管Tr₁的源极和漏极区中的特定一个之间的寄生电容器相比，自举电容器C_a所提供的电耦合是主要的，因而，为了方便，未考虑存在于第一晶体管Tr₁的栅极与第一晶体管的源极和漏极区中的特定一个之间的寄生电容器。

图3B的时序示意图中所示的时间段T₁～T₆期间执行的操作基本与之前参考图26B的时序示意图所说明的操作(如在时间段T₁～T₆期间所执行的操作那样)相类似。由于此原因，为了避免重复说明，未描述图3A的图中所示的自举电路执行的基本操作。

如上所述，第一晶体管Tr₁的栅极是节点部分P₁的一部分，而第一时钟信号CK₁被提供给第一晶体管Tr₁的源极和漏极区中的另外一个。第一晶体管Tr₁的栅极与第一晶体管Tr₁的源极和漏极区中的另外一个通过寄生电容器C₁电耦合。另一方面，将第二时钟信号CK₂提供给第三晶体管Tr₃的栅极，而第三晶体管Tr₃的源极和漏极区中的特定一个是节点部分P₁的一部分。第三晶体管Tr₃的栅极与第三晶体管Tr₃的源极和漏极区中的特定一个通过寄生电容器C₃电耦合。因此，在第三晶体管Tr₃进入截止状态的情况下，出现在节点部分P₁上的电势根据两个时钟信号CK₁和CK₂的上升和下降而变化。例如，在图3B的时序示意图中所示的时间段T₂和T₆中，其中第一晶体管Tr₁处于不确定状态（如图3B中三角形所示），出现在节点部分P₁上的电势在第一时钟信号CK₁的上升沿上升。如前所述，将第一时钟信号CK₁提供给第一晶体管Tr₁的源极和漏极区中的另外一个。因此，如果出现在节点部分P₁上的电势非期望地上升至使得泄漏电流能够流经第一晶体管Tr₁的量级的电平，那么第一时钟信号CK₁引起将出现在输出部分OUT₁上的电势升高的泄漏电流。结果，产生了如下的问题：在如图3B的时序示意图中所示的时间段T₂和T₆期间，不能够把出现在输出部分OUT₁上的电势维持为低电平。

图4A是示出采用电压变化抑制电容器C₁₁的扫描电路101的第一级所提供的自举电路的典型配置的电路图，而图4B是示出与采用电压变化抑制电容器C₁₁的自举电路所执行的操作相关的信号的时序图的模型的时序示意图。

如上所述，在根据第一实施例提供的自举电路中，电压变化抑制电容器C₁₁连接至节点部分P₁与第一电压供给线PS₁之间。当第三晶体管Tr₃进入截止状态时，由于电压变化抑制电容器C₁₁抑制出现在节点部分P₁上的电势的变化，因此抑制了图4B的时序示意图中所示的每一个时间段T₂和T₆期间的第一时钟信号CK₁的上升所导致的上升(如同出现在节点部分P₁上的电势的上升)。因此，可以解决在如图4B的时序示意图中所示的时间段T₂和T₆期间不能够将出现在输出部分OUT₁上的电势维持为低电平的问题。如上所述，产生该问题的原因是由于：出现在节点部分P₁上的电势非期望地上升至使得泄漏电流能够流经第一晶体管Tr₁的量级的电平，从而提供至第一晶体管Tr₁的源极和漏极区中的另外一个的第一时钟信号CK₁引起把出现在输出部分OUT₁上的电势升高的泄漏电流。

然而，注意，连接在节点部分P₁与第一电压供给线PS₁之间的电压变化抑制电容器C₁₁降低了自举增益g_b。由下面给出的等式（1）表示根据第一实施例提供的自举电路的增益g_b。在下面的等式中，参考符号C_Tr1表示第一晶体管Tr₁的栅电容。

gb=(C_Tr1+C_a+C1)/(C₁₁+C₃+C_Tr1+C_a+C₁)……(1)

令参考符号V_th1表示第一晶体管Tr₁的阈值电压。在图4B的时序示意图中所示的时间段T₄的起始，需要将出现在第一晶体管Tr₁的栅极和源极之间的电压设置为大于第一晶体管Tr₁的阈值电压V_th1的电平。因此，要求电压变化抑制电容器C₁₁具有满足该条件的电容。另外，期望提供具有与自举电容器C_a相比充分大的电容的电压变化抑制电容器C₁₁。

顺便提及，在用作图1的电路图中所示的扫描电路101的移位寄存器电路中，将提供在特定级的自举电路所输出的信号供给后一级所提供的自举电路。例如，将第一级提供的自举电路的输出部分OUT₁所输出的信号作为输入信号IN₂供给第二级所提供的自举电路。

图5A是示出如下情况下的、与图1中所示的扫描电路101执行的操作相关的信号的时序图的模型的时序示意图，所述情况为：供给在特定级所提供的自举电路的信号具有比供给在该特定级之前一级提供的自举电路的信号的相位超前的相位。另一方面，图5B是示出如下情况下的、与图1中所示的扫描电路101执行的操作相关的信号的时序图的模型的时序示意图，所述情况为：供给在特定级所提供的自举电路的信号具有比供给在该特定级之前一级提供的自举电路的信号的相位滞后的相位。在图5A和图5B的每一个时序示意图中，由参考符号IN₂=OUT₁表示供给在特定级提供的自举电路的信号。如图5A的时序示意图中所示，如果供给在特定级所提供的自举电路的信号具有比供给在该特定级之前一级所提供的自举电路的信号的相位超前的相位，那么在时间段T₃和T₄中，在该特定级，自举电路通常不执行自举操作。另一方面，如图5B的时序示意图中所示，如果供给在特定级所提供的自举电路的信号具有比供给在该特定级之前一级所提供的自举电路的信号的相位滞后的相位，那么在时间段T₃和T₄中，在该特定级，自举电路执行自举操作，而不会产生问题。因此，为了使得提供在特定级的自举电路所执行的自举操作可靠，可以提供如下的配置：其中经由如图6A或6B的电路图中所示的延迟元件，将在特定级之前一级提供的自举电路所输出的信号供给在所述特定级提供的自举电路。根据扫描电路101的设计，可以适当地选择诸如缓冲器电路、电容器或电阻器之类的一种元件来用作该延迟元件。该延迟元件也可用在将于稍后描述的其它实施例中。

第二实施例

通过修改第一实施例得到第二实施例。以与第一实施例相同的方式，以下描述说明第二实施例所执行的用作扫描电路101的第一级的自举电路的自举电路的配置，并说明该自举电路所执行的操作。由于第二实施例的有机EL显示装置的配置以及该有机EL显示装置所执行的操作基本与第一实施例中的那些相同，为了避免重复描述，未说明第二实施例的有机EL显示装置的配置以及该有机EL显示装置所执行的操作。也就是说，仅说明第一和第二实施例之间配置和操作的差异。同样，在将于稍后描述的其它实施例的情况下，除了这些差异，配置和操作的说明也将省略。

图7A是示出第二实施例所执行的用作扫描电路101的第一级的自举电路的自举电路的典型配置的电路图，而图7B是示出在考虑寄生电容器时，与第二实施例所执行的用作扫描电路101的第一级的自举电路的自举电路所执行的操作相关的信号的时序图的模型的时序示意图。

与根据第一实施例提供的自举电路相比较，根据第二实施例提供的自举电路采用具有与第一晶体管Tr₁至第三晶体管Tr₃相同的导电类型的第四晶体管Tr₂₄（即，第二实施例中的n沟道型）。在根据第二实施例提供的该自举电路中：

（D-1）通过一结点将第四晶体管Tr₂₄的源极和漏极区中的特定一个连接至第一晶体管Tr₁的栅极；

（D-2）通过另一节点将第四晶体管Tr₂₄的源极和漏极区中的另外一个连接至第三晶体管Tr₃的源极和漏极区中的特定一个；以及

（D-3）第四晶体管Tr₂₄的栅极连接至在本实施例中采用的、用于传送第二预定电压V_dd的第二电压供给线PS₂。

在上述配置的情况下，可以在第一电压供给线PS₁与将第四晶体管Tr₂₄的源极和漏极区中的另外一个连接至第三晶体管Tr₃的源极和漏极区中的特定一个的另一连接点之间提供电压变化抑制电容器C₁₁。根据第二实施例提供的自举电路的其余配置与第一实施例中的配置相一致。

在根据第二实施例提供的自举电路中，第四晶体管Tr₂₄将通过参考图4A的电路图而于之前说明的第一实施例中包含的节点部分P₁分割为第一子节点部分P_1A和第二子节点部分P_1B。第一子节点部分P_1A是接近于第一晶体管Tr₁的栅极的部分，而第二子节点部分P_1B是接近于第三晶体管Tr₃的源极和漏极区中的特定一个的部分。也就是说，第一子节点部分P_1A是将第四晶体管Tr₂₄的源极和漏极去的特定一个连接至第一晶体管Tr₁的栅极的结点，而第二子节点部分P_1B是将第四晶体管Tr₂₄的源极和漏极区中的另外一个连接至第三晶体管Tr₃的源极和漏极区中的特定一个的结点。注意，参考符号C₂₄表示第四晶体管Tr₂₄的栅极与第四晶体管Tr₂₄的源极和漏极区中的特定一个之间的寄生电容器。

在根据第二实施例提供的自举电路中，当第四晶体管Tr₂₄处于导通状态时，电压变化抑制电容器C₁₁与第一子节点部分P_1A相连接，因而第一子节点部分P_1A和第二子节点部分P_1B通过电压变化抑制电容器C₁₁与传送第一电压V_ss第一电压供给线PS₁电连接。由于在该状态下电压变化抑制电容器C₁₁提供的容性耦合效应，因此当第三晶体管Tr₃进入截止状态时，可以以与第一实施例相同的方式来抑制出现在构成节点部分P₁的第一子节点部分P_1A和第二子节点部分P_1B的每一个上的电势的变化。因此，在图7B的时序示意图中所示的时间段T₂和T₆中，可以抑制由第一时钟信号CK₁的上升引起的上升(如出现在第一子节点P_1A和第二子节点P_1B的每一个之上的电势的上升)。

另一方面，在图7B的时序示意图中所示的时间段T₄中，第四晶体管Tr₂₄处于截止状态。也就是说，在自举操作中，电压变化抑制电容器C₁₁处于从第一子节点部分P_1A电断开的状态。因此，在第一实施例中看到的如同自举增益下降现象的现象不会出现在第二实施例中。结果，可以提供高于第一实施例的自举增益的自举增益。根据第二实施例提供的自举电路的自举增益g_b由下面给出的等式（2）表示。在下面的等式中，参考符号C_Tr1表示第一晶体管Tr₁的栅电容。

g_b=（C_Tr1+C_a+C₁）/（C₂4+C_Tr1+C_a+C₁）……(2)

第三实施例

第三实施例实现根据本发明第二模式提供的自举电路。如上所述，扫描电路101在每一级采用根据第三实施例提供的自举电路。以下描述仅说明在第一级提供的用以用作根据第三实施例提供的自举电路的自举电路的配置以及由该自举电路执行的操作。

图8A是示出第三实施例实现的用以用作扫描电路101的第一级的自举电路的自举电路的典型配置的电路图，而图8B是示出与第三实施例实现的用以用作扫描电路101的第一级的自举电路的自举电路所执行的操作相关的信号的时序图的模型的时序示意图。注意，时序图示出具有彼此相反的相位并且相位同步变化的两个时钟信号CK₁和CK₂。

以与根据前述的第一实施例提供的自举电路相同的方式，根据第三实施例提供的自举电路采用具有相同导电类型的第一晶体管Tr₁、第二晶体管Tr₂和第三晶体管Tr₃。同样在第三实施例的情况下，导电类型是n沟道导电类型。

以与根据本发明第一实施例提供的自举电路相同的方式，在根据第三实施例提供的自举电路中：

（A-2）第一晶体管Tr₁的源极和漏极区中的另外一个连接至传送具有相互不同相位的两个时钟信号CK₁和CK₂中的特定一个的时钟供给线（在根据本发明第三实施例提供的自举电路的情况下，如图8A的电路图中所示，两个时钟信号CK₁和CK₂中的特定一个是时钟信号CK₁）；

（B-1）第二晶体管Tr₂的源极和漏极区中的另外一个连接至传送被设置为0V的典型电势的第一预定电压V_ss的第一电压供给线PS₁；

（C-1）第三晶体管Tr₃的源极和漏极区中的另外一个连接到用于传送被提供至自举电路的输入信号IN₁的信号供给线；

（C-2）第三晶体管Tr₃的栅极连接至传送两个时钟信号CK₁和CK₂中的另外一个的时钟供给线（在根据本发明第三实施例提供的自举电路的情况下，如图8A的电路图中所示，两个时钟信号CK₁和CK₂中的另外一个是时钟信号CK₂）；以及

当第三晶体管Tr₃进入截止状态时，将第一晶体管Tr₁的栅极与第三晶体管Tr₃的源极和漏极区中的特定一个相互连接的节点部分P₁进入浮空状态。

另外，第二晶体管Tr₂的栅极连接至传送具有相互不同的相位的两个时钟信号CK₁和CK₂中的另外一个的时钟供给线。（在根据本发明的第三实施例提供的自举电路的情况下，如图8A的电路图所示，两个时钟信号CK₁和CK₂中的另外一个是时钟信号CK₂）。另外，如图1的电路图中所示，替代在节点部分P₁和第一电压供给线PS₁之间连接的电压变化抑制电容器C₁₁，在节点部分P₁和第二晶体管Tr₂的栅极之间连接电压变化抑制电容器C₃₁。

在根据第三实施例提供的自举电路中，将电压变化抑制电容器C₃₁的电容设置为使得第一时钟信号CK₁的电平突变和第二时钟信号CK₂的电平突变相互抵消的值。也就是说，在图8B的时序示意图中所示的时间段T₁和T₆期间，出现在节点部分P₁上的电势的变化降低。

根据第三实施例提供的自举电路具体说明如下。第一时钟信号CK₁的电平突变经由寄生电容器C₁到达节点部分P₁。另外，第二时钟信号CK₂的电平突变不仅经由寄生电容器C₃，而且经由寄生电容器C₂以及用于自举操作的自举电容器C_a而到达节点部分P₁。

通过扫描电路101后级，输出部分OUT₁最终连接至负载（诸如具有大电容的扫描线SCL）。因此，通常将第一晶体管Tr₁设计为具有大尺寸（诸如，W（宽）为100并且L（长）为10）的晶体管。另一方面，为了使得正常执行自举操作，需要抑制流过第三晶体管Tr₃的泄漏电流。因此，通常将第三晶体管Tr₃设计为具有小尺寸（诸如，W为5并且L为10）的晶体管。第二晶体管Tr₂是用于维持作为第一电压V_ss的电平的低电平的辅助晶体管。因此，不需要将第二晶体管Tr₂设计为具有大尺寸的晶体管。例如，将第二晶体管Tr₂的尺寸设置为W为10并且L为10。

令参考符号CSEL表示连接至输出部分OUT₁的最终负载的电容。负载电容CSEL与寄生电容器C₂相比非常大。因此，来源于第二时钟信号CK₂的一些电平突变(如经由寄生电容器C₂以及用于自举操作的自举电容器C_a而传播至节点部分P₁的电平突变)对出现在节点部分P₁上的电势几乎没有影响。由于此原因，当考虑第二时钟信号CK₂的电平突变时，可以忽略经由寄生电容器C₂以及用于自举操作的自举电容器C_a而传送至节点部分P₁的电平突变。

如上所述，第一时钟信号CK₁的电平突变经由寄生电容器C₁到达节点部分P₁。另外，第二时钟信号CK₂的电平突变经由寄生电容器C₃到达节点部分P₁。由于两个时钟信号CK₁和CK₂具有相互相反的相位，因此来源于第一时钟信号CK₁的电平突变(如经由寄生电容器C₁传播至节点部分P₁的电平突变)以与如下方向相反的方向改变出现在节点部分P₁上的电势，所述如下方向是：来源于第二时钟信号CK₂的电平突变(如经由寄生电容器C₃而传播至节点部分P₁的电平突变)改变出现在节点部分P₁上的电势的方向。因此，如果寄生电容器C₁的电容等于寄生电容器C₃的电容，那么第一时钟信号CK₁的电平突变的影响和第二时钟信号CK₂的电平突变的影响相互抵消。

然而，如上所述，由于第一晶体管Tr₁的尺寸不同于第三晶体管Tr₃的尺寸，因此，寄生电容器C₁的电容通常大于寄生电容器C₃的电容。因此，第一时钟信号CK₁的电平突变的影响不同于第二时钟信号CK₂的电平突变的影响。结果，出现在节点部分P₁上的电势是变化的。

为了解决上述问题，根据第三实施例的自举电路与寄生电容器C₃并行地配备有连接在第二晶体管Tr₂及第三晶体管Tr₃的栅极之间的电压变化抑制电容器C₃₁，以便于降低第一时钟信号CK₁的电平突变的影响与第二时钟信号CK₂的电平突变的影响之间的差异所引起的变化(如出现在节点部分P₁上的电势的变化)。依据自举电路的设计适当地确定电压变化抑制电容器C₃₁的电容。通常，通过测量出现在节点部分P₁上的电势的变化来确定电压变化抑制电容器C₃₁的电容。

第四实施例

第四实施例实现根据本发明第三模式提供的自举电路。如上所述，扫描电路101在每一级采用根据第四实施例提供的自举电路。以下描述仅说明在第一级提供的用以用作根据第四实施例提供的自举电路的自举电路的配置以及该自举电路执行的操作。

图9是示出第四实施例实现的用以用作扫描电路101的第一级的自举电路的自举电路的典型配置的电路图。以与根据前述的第一实施例提供的自举电路相同的方式，根据第四实施例提供的自举电路采用具有相同导电类型的第一晶体管Tr₁、第二晶体管Tr₂和第三晶体管Tr₃。同样在第四实施例的情况下，导电类型是n沟道导电类型。

以与根据本发明第一实施例提供的自举电路相同的方式，在根据第四实施例提供的自举电路中：

（A-2）第一晶体管Tr₁的源极和漏极区中的另外一个连接至传送具有相互不同相位的两个时钟信号CK₁和CK₂中的特定一个的时钟供给线（在根据本发明第四实施例提供的自举电路的情况下，如图9的电路图中所示，两个时钟信号CK₁和CK₂中的特定一个是时钟信号CK₁）；

（C-1）第三晶体管Tr₃的源极和漏极区中的另外一个连接至传送被提供至自举电路的输入信号IN₁的信号供给线；

（C-2）第三晶体管Tr₃的栅极连接至传送两个时钟信号CK₁和CK₂中的另外一个的时钟供给线（在根据本发明第四实施例提供的自举电路的情况下，如图9的电路图中所示，两个时钟信号CK₁和CK₂中的另外一个是时钟信号CK₂）；以及

根据本发明第四实施例提供的自举电路还配有具有与第一至第三晶体管相同导电类型的第四晶体管Tr₄₄，并且在该自举电路中：

（E-1）第四晶体管Tr₄₄的源极和漏极区中的特定一个通过输入端结点连接至反相电路B₄₁的输入端，该反相电路B₄₁的输出端通过输出端结点连接至第二晶体管Tr₂的栅极；

（E-2）第四晶体管Tr₄₄的源极和漏极区中的另外一个连接至输入供给线；并且

（E-3）第四晶体管Tr₄₄的栅极连接至传送所述两个时钟信号的另外一个的时钟供给线（如图9的电路图中所示，在根据本发明第四实施提供的自举电路的情况下，两个时钟信号CK₁和CK₂中的另外一个是时钟信号CK₂）。

如图9的电路图中所示，将第四晶体管Tr₄₄的源极和漏极区中的特定一个连接至反相电路B₄₁的输入端的输入端结点称为节点部分Q₁，而将反相电路B₄₁的输出端连接至第二晶体管Tr₂的栅极的输出端结点称为节点部分R₁。

图10A是示出反相电路B₄₁的典型配置的电路图，而图10B是示出与反相电路B₄₁执行的操作相关的信号的时序图的模型的时序示意图。首先，以下描述说明反相电路B₄₁的配置以及反相电路B₄₁执行的操作。

作为反相电路B₄₁的配置的图10A的电路图中所示的配置与日本专利特许号2005-143068的图5中所示的配置相一致。然而，注意，图10A的电路图中的参考符号和参考数字不同于日本专利特许号2005-143068的图5中所使用的那些。

如图10A的电路图中所示，反相电路B₄₁采用其每一个均构建为n沟道型晶体管的四个反相晶体管（即，反相晶体管Tr₄₀、Tr₄₁、Tr₄₂和Tr₄₃）以及自举电容器C_ap。构建于衬底上(未在图10A的图中示出)的每一个反相晶体管Tr₄₀、Tr₄₁、Tr₄₂和Tr₄₃同样是具有源极与漏极区、沟道构建区以及栅极的n沟道TFT（薄膜晶体管）。以与诸如在第一实施例中采用的电压变化抑制电容器C₁₁与自举电容器C_a之类的电容器相同的方式，自举电容器C_ap也配置为采用两个导电层并且该两个导电层之间夹有绝缘层。

反相晶体管Tr₄₀的源极和漏极区中的特定一个连接至反相晶体管Tr₄₁的源极和漏极区中的特定一个。反相晶体管Tr₄₀的源极和漏极区中的另外一个连接至传送第一电压V_ss的第一电压供给线。反相晶体管Tr₄₀的栅极连接至图9的电路图中所示的自举电路中所包含的用以用作将输入信号IN_Q1提供至反相电路B₄₁的节点部分的节点部分Q₁。将反相晶体管Tr₄₀的源极和漏极区中的特定一个连接至反相晶体管Tr₄₁的源极和漏极区中的特定一个的连接点将反相输出信号OUT_R1输出至图9的电路图中所示的自举电路的节点部分R₁。用作反相晶体管Tr₄₀的阻性负载的反相晶体管Tr₄₁的源极和漏极区中的另外一个连接至传送第二电压V_dd的第二电压供给线。

自举电容器C_ap连接至反相晶体管Tr₄₁的栅极与反相晶体管Tr₄₁的源极和漏极区中的特定一个之间，使得形成与反相晶体管Tr₄₁相结合的自举电路。反相晶体管Tr₄₂的源极和漏极区中的特定一个连接至反相晶体管Tr₁的栅极，而反相晶体管Tr₄₂的源极和漏极区中的另外一个连接至传送第二电压V_dd的第二电压供给线。反相晶体管Tr₄₂的栅极连接至传送第一基准信号REF₁的基准信号线。将反相晶体管Tr₄₂的源极和漏极区中的特定一个连接至反相晶体管Tr₄₁的栅极的的结点用作节点部分N。反相晶体管Tr₄₃的源极和漏极区中的特定一个连接至节点部分N，而反相晶体管Tr₄₃的源极和漏中的另外一个连接至传送第一电压V_ss的第一电压供给线。反相晶体管Tr₄₃的栅极连接至传送第二基准信号REF₂的基准信号线。

图10B的时序示意图示出供给反相电路B₄₁的输入信号IN_Q1、第一基准信号REF₁、第二基准信号REF₂、出现在节点部分N上的电势以及反相电路B₄₁生成的输出信号OUT_R1的时序图。供给反相电路B₄₁的输入信号IN_Q1是来自节点部分Q₁的信号，而由反相电路B₄₁生成的输出信号OUT_R1是供给节点部分R₁的信号。信号的时序图示出信号的电平与电平的时序之间的关系。在输入信号IN_Q1的电平从高电平第二电压V_dd变为低电平第一电压V_ss之前，或者换言之，在紧接着输入信号IN_Q1的高电平的末端之前的固定时间段期间，第一基准信号REF₁处于高电平。另一方面，在输入信号IN_Q1的电平从低电平变为高电平之后，对于紧接着输入信号IN_Q1的上升沿之后的固定时间段，第二基准信号REF₂处于高电平。

通过为反相电路B₄₁提供用于在输入信号IN_Q1从低电平变为高电平时将出现在反相晶体管Tr₄₁栅极上的电势复位至低电平的反相晶体管Tr₄₃，在输入信号IN_Q1被设置为高电平之时，反相晶体管Tr₄₁可进入完全截止状态，使得不允许穿透电流(penetration current)流动。注意，出现在反相晶体管Tr₄₁的栅极上的电势就是出现在节点部分N上的电势。因此，出现在输出信号OUT_R1上的电势不会被穿透电流改变。结果，可以得到第一电压V_ss作为输出信号OUT_R1的电势的低电平。

另外，通过提供用于在输入信号IN_Q1从高电平变为低电平之前将出现在反相晶体管Tr₄₁的栅极上的电势（其为出现在节点部分N上的电势）预充电至高电平的反相晶体管Tr₄₂，由于自举电容器C_ap提供的容性耦合效应，当输入信号IN_Q1变为低电平时，出现在反相晶体管Tr₄₁的栅极上的电势在其正侧上进一步从反相晶体管Tr₄₂所设置的预充电电平上升至甚至更高的电平。结果，可以得到第二电压V_dd作为输出信号OUT_R1的电势的高电平。

图11是示出与图9的电路图中所示的用作根据第四实施例提供的自举电路的自举电路执行的操作相关的信号的时序图的模型的时序示意图。在根据第四实施例提供的该自举电路中，由于反相电路B₄₁执行的操作，在时间段T₁的起始与时间段T₃中的输入信号IN₁的上升沿之间的时间段期间，以及在时间段T₅的第二时钟信号CK₂的上升沿与时间段T₆的末端之间的时间段期间，出现在节点部分R₁上的电势维持在高电平。在这些时间段期间，第一电压V_ss经由处于导通状态的第二晶体管Tr₂被提供给输出部分OUT₁。另外，在时间段T₃的特定时间段期间，处于低电平的第一时钟信号CK₁被提供给输出部分OUT₁。在时间段T₃中的特定时期是第二时钟信号CK₂与输入信号IN₁中的每一个都处于高电平的时期。另外，同样在时间段T₄的第一时钟信号CK₁的下降沿与时间段T₅的第二时钟信号CK₂的上升沿之间的时间段期间，处于低电平的第一时钟信号CK₁被提供给输出部分OUT₁。

因此，在根据第四实施例提供的自举电路中，处于低电平的第一电压V_ss或第一时钟信号CK₁被供给输出部分OUT₁作为出现在输出部分OUT₁上的电势的低电平，使得防止了输出部分OUT₁进入浮空状态。结果，出现在输出部分OUT₁上的电势不会由于通过自举电容器C_a和/或寄生电容器C₂所到达的电平突变而变化。也就是说，可以减小电平突变的影响。

另外，也可以利用本发明的发明人在日本专利申请No.2008-26742和2008-26743中提出的各种反相电路中的任意之一作为反相电路B₄₁来提供配置。图12A是示出反相电路110的典型配置的电路图，而图12B和12C中的每一个是示出与图12A的电路图中所示的反相电路110执行的其它操作相关的信号的时序图的模型的时序示意图。

首先，以下通过参考图12A的电路图说明反相电路110的配置。反相电路110配置为采用具有相同导电类型（诸如n沟道型）的反相晶体管Q_{n_1}、Q_{n_2}和Q_{n_3}。在反相电路110中：

（A-1）晶体管Q_{n_1}的源极和漏极区中的特定一个与晶体管Q_{n_2}的源极和漏极区中的特定一个通过反相电路110的输出部分OUT相互连接；

（B-1）晶体管Q_{n_2}的源极和漏极区中的另外一个连接至第二电压供给线PS₂；

（B-2）反相晶体管Q_{n_2}的栅极连接至反相晶体管Q_{n_3}的源极和漏极区中的特定一个；以及

（C-1）反相晶体管Q_{n_3}的栅极连接至反相晶体管Q_{n_3}的源极和漏极区中的另外一个。

反相电路110进一步采用具有与反相晶体管Q_{n_1}、Q_{n_2}和Q_{n_3}的导电类型相同的导电类型的反相晶体管Q_{n_14}。晶体管Q_{n_3}的源极和漏极区中的另外一个同样连接至第二电压供给线PS₂。将反相晶体管Q_{n_2}的栅极连接至反相晶体管Q_{n_3}的源极和漏极区中的特定一个的节点部分A接于反相晶体管Q_{n_14}的源极和漏极区中的特定一个。反相晶体管Q_{n_1}的源极和漏极区中的另外一个以及反相晶体管Q_{n_14}的源极和漏极区中的另外一个均连接至第一电压供给线PS₁。反相晶体管Q_{n_1}和反相晶体管Q_{n_14}的栅极均连接至传送提供给反相电路110的输入信号IN的线。

反相电路110中采用的每个反相晶体管Q_{n_1}、Q_{n_2}、Q_{n_3}和Q_{n_3}同样都是具有源极和漏极区、沟道构建区以及栅极的n沟道TFT（薄膜晶体管）。这些反相晶体管构建于衬底上(未在图12A的电路图中示出)。

注意，用作自举电容器的电容器C_ap连接至反相晶体管Q_{n_2}的栅极与反相晶体管Q_{n_2}的源极和漏极区中的特定一个之间。例如，采用两个导电层以及在该两个导电层之间所夹有的绝缘层来配置自举电容器C_ap。自举电容器C_ap也构建于衬底上(未在图12A的电路图中示出)。

第二电压供给线PS₂传送具有预先确定的高电平的第二电压V_dd，而第一电压供给线PS₁传送具有预先确定的低电平的第一电压V_ss。输入信号IN提供给反相晶体管Q_{n_1}的栅极。在反相电路110的以下描述中，假设输入信号IN的低电平为第一电压V_ss的电平，而假设输入信号IN的高电平为第二电压V_dd的电平。

当将高电平的输入信号IN提供给反相电路110时，反相晶体管Q_{n_1}与反相晶体管Q_{n_14}中的每一个均导通。因此，在图12B的时序示意图中所示的时间段T₂期间，出现在节点部分A上的电势V_A2处于第一电压供给线PS₁上所声明的第一电压V_ss与电平（V_dd-V_{th_3}）之间的并且接近于第一电压V_ss的电平。反相电路110在时间段T₂期间生成的输出信号OUT的低电平V_OUT2是由用作连接至第一电压供给线PS₁和第二电压供给线PS₂之间的分压计的、反相晶体管Q_{n_1}的开启电阻与反相晶体管Q_{n_2}(通过作为低于电平（V_dd-V_{th_3}）的电势的、出现在连接至反相晶体管Q_{n_2}的栅极的节点部分A的电势V_A2而进入截止状态)的关断电阻所构成的分压比确定的。因而，时间段T₂期间的输出信号OUT的低电平V_OUT2甚至更接近于第一电压V_ss。另一方面，在时间段T₃期间，发生与先前在具有标题为“背景技术”的段落中描述的自举操作相同的自举操作，使得出现在节点部分A上的电势V_A3超过作为设置为高电平的电压的第二电压V_dd。如果将（V_A3-V_dd）的差设置为大于反相晶体管Q_{n_2}的阀值电压V_{th_2}的值，那么在时间段T₃期间反相电路110的输出信号OUT的高电平V_OUT3达到作为设置为理想的高电平的电压的第二电压V_dd。

注意，在反相电路110中，输入信号IN用作反相晶体管Q_{n_1}的栅极和源极之间所施加的栅源电压V_gs。即使输入信号IN的高电平未达到第二电压V_dd，反相电路110仍然可工作。具体地，如果在如图12C的时序示意图中所示的时间段T₂期间输入信号IN的电平高于反相晶体管Q_{n_1}的阈值电压V_{th_1}，那么反相电路110的输出信号OUT的电压从高电平变为低电平。因此，反相电路110也用作电平移位器。

第五实施例

通过修改第四实施得到第五实施例。如同到目前为止所给出的用作第一至第四实施例的描述的描述一样，以下描述说明根据第五实施例实现的、用作在扫描电路101的第一级提供的自举电路的自举电路的配置以及该自举电路执行的操作。

图13是示出根据第五实施例实现的、用作在扫描电路101的第一级提供的自举电路的自举电路的典型配置的电路图。除了在根据第五实施例的自举电路情况下第一电压供给线PS₁与将第四晶体管Tr₄₄的源极和漏极区中的特定一个连接至反相电路B₄₁的输入侧的结点之间接着电压变化抑制电容器C₅₁之外，根据如图13的电路图中所示的第五实施例实现的自举电路的配置与根据图9的电路图中所示的第四实施例实现的自举电路的配置基本一致。

由于根据第五实施例实现的自举电路执行的操作与如之前参考图11的时序示意图描述的根据第四实施例实现的自举电路执行的操作相一致，为了避免重复描述，省略根据第五实施例的自举电路执行的操作的描述。电压变化抑制电容器C₅₁用作用于吸收(absorb)出现在节点部分Q₁上的电势的变化的电容器。因此，可以使反相电路B₄₁执行的操作更加稳定。结果，也可以使自举电路执行的操作更稳定。

第六实施例

同样通过修改第四实施例得到第六实施例。如同到目前为止所给出的用作第一至第五实施例的描述的描述一样，以下描述说明根据第六实施例实现的、用作在扫描电路101的第一级提供的自举电路的自举电路的配置以及该自举电路执行的操作。

图14是示出根据第六实施例实现的、用作在扫描电路101的第一级提供的自举电路的自举电路的典型配置的电路图。除了在根据第六实施例的自举电路情况下第一晶体管Tr₁的源极和漏极区中的另外一个与将第四晶体管Tr₄₄的源极和漏极区中的特定一个连接至反相电路B₄₁的输入侧的结点之间接着旁路电容器C₆₁之外，根据如图14的电路图中所示的第六实施例实现的自举电路的配置与根据图9的电路图中所示的第四实施例实现的自举电路的配置基本一致。注意，参考符号C₄₄表示第四晶体管Tr₄₄的栅极与第四晶体管Tr₄₄的源极和漏极区中的特定一个之间的寄生电容器。

由于根据第六实施例实现的自举电路执行的操作与如之前参考图11的时序示意图描述的根据第四实施例实现的自举电路执行的操作相一致，为了避免重复描述，省略根据第六实施例的自举电路执行的操作的描述。旁路电容器C₆₁用作用于减小节点部分Q₁处生成的作为时钟信号CK₁和CK₂的电平突变之间的差异的差异的电容器。具体地，经由寄生电容器C₄₄抵达节点部分Q₁的时钟信号CK₂的电平突变与经由旁路电容器C₆₁抵达节点部分Q₁的时钟信号CK₁的电平突变相互抵消。结果，可以使自举电路执行的操作更稳定。

第七实施例

第七实施例实现根据本发明第四模式提供的自举电路。如同到目前为止所给出的用作第一至第六实施例的描述的描述一样，以下描述说明根据第七实施例实现的、用作在扫描电路101的第一级提供的自举电路的自举电路的配置以及该自举电路执行的操作。

图15是示出根据第七实施例实现的、用作在扫描电路101的第一级提供的自举电路的自举电路的典型配置的电路图。以与根据之前描述的第一实施例提供的自举电路相同的方式，根据第七实施例提供的自举电路采用具有相同导电类型的第一晶体管Tr₁、第二晶体管Tr₂以及第三晶体管Tr₃。同样在第七实施例的情况下，导电类型是n沟道导电类型。图16是示出与图15的电路图中所示自举电路执行的操作相关的信号的时序图的模型的时序示意图。

以与根据之前描述的第一实施例提供的自举电路相同的方式，在根据第七实施例提供的自举电路中：

（A-2）第一晶体管Tr₁的源极和漏极区中的另外一个连接至传送具有相互不同的相位的两个时钟信号CK₁和CK₂中的特定一个的时钟供给线（如图15的电路图中所示，在根据本发明第七实施例提供的自举电路的情况下，两个时钟信号CK₁和CK₂中的特定一个是时钟信号CK₁）；

（B-1）第二晶体管Tr₂的源极和漏极区中的另外一个连接至传送第一预定电压V_ss（其被设置为0V的典型电势）的第一电压供给线PS₁；

（C-1）第三晶体管Tr₃的源极和漏极区中的另外一个连接至传送提供至该自举电路的输入信号IN₁的信号供给线；

（C-2）第三晶体管Tr₃的栅极连接至传送两个时钟信号CK₁和CK₂中的另外一个的时钟供给线（如图15的电路图中所示，在根据本发明的第七实施例提供的自举电路的情况下，两个时钟信号CK₁和CK₂中的另外一个是时钟信号CK₂）；以及

在根据本发明第七实施例提供的自举电路中：

第二晶体管Tr₂的栅极连接至传送具有相互不同的相位的两个时钟信号CK₁和CK₂中的另外一个（在该情况下其为时钟信号CK₂）的时钟供给线；

自举电路配有至少一个如下的电路部分：所述电路部分为其每一个均采用具有与第一晶体管Tr₁至第三晶体管Tr₃相同的导电类型的第四晶体管Tr₇₄和第五晶体管Tr₇₅（在根据本发明第七实施例提供的自举电路的情况下，第一晶体管Tr₁至第三晶体管Tr₃、第四晶体管Tr₇₄和第五晶体管Tr₇₅的导电类型都是n沟道导电类型）；

在每一个所述电路部分中：

（F-1）第四晶体管Tr₇₄的栅极通过节点部分Q₁连接至第五晶体管Tr₇₅的源极和漏极区中的特定一个；以及

（F-2）第五晶体管Tr₇₅的源极和漏极区中的另外一个连接至传送输入信号IN₁的信号供给线；以及

具有相互不同的相位的两个时钟信号中的特定一个（在该情况下其为时钟信号CK₁）经由在提供两个时钟信号中的特定一个的时钟供给线与第一晶体管Tr₁的源极和漏极区中的另外一个之间串联地第四晶体管Tr₄而被提供至第一晶体管Tr₁的源极和漏极区中的另外一个。根据本发明的第七实施例提供的自举电路可配置为包含接在输出部分OUT₁与将第四晶体管Tr₇₄的栅极连接至第五晶体管Tr₇₅的源极和漏极区中的特定一个的节点部分Q₁之间的、用作自举辅助电容器的电容器C_b。

如从图15的电路图中显而易见的那样，根据自举电路的配置，同样在采用了第四晶体管Tr₇₄和第五晶体管Tr₇₅的电路部分中发生了自举操作。第四晶体管Tr₇₄的栅极与第五晶体管Tr₇₅的源极和漏极区中的特定一个共同形成节点部分Q₁，所述节点部分Q₁在第五晶体管Tr₇₅被置于截止状态时进入浮空状态。第四晶体管Tr₇₄的源极和漏极区之一通过节点部分R₁连接至第一晶体管Tr₁的源极和漏极区中的另外一个。第四晶体管Tr₇₄的源极和漏极区中的另外一个连接至传送第一时钟信号CK₁的第一时钟供给线。节点部分R₁容易受第一时钟信号CK₁影响。因此，为了防止自举辅助电容器C_b容易受到除了自举操作之外的操作的影响，自举辅助电容器C_b连接至输出部分OUT₁，而不是连接至节点部分R₁。如上所述，根据第七实施例提供的自举电路具有包含在其每一个之中均发生自举操作的、并连的多个这种电路部分的配置。参考符号C₇₄表示第四晶体管Tr₇₄的栅极与第四晶体管Tr₇₄中包含的源极和漏极区中的另外一个(作为连接至传送第一时钟信号CK₁的第一时钟供给线的区)之间的寄生电容器。另一方面，参考符号C₇₅表示第五晶体管Tr₇₅的栅极与第五晶体管Tr₇₅的源极和漏极区中的特定一个之间的寄生电容器。

在第一实施例的描述中，通过参考图3A和3B的图考虑背景技术中的自举电路中包含的寄生电容器说明了背景技术中的自举电路执行的操作。如前所述，在图3A的电路图中所示的自举电路中，第一晶体管Tr₁的栅极是节点部分P₁的一部分，而第一时钟信号CK₁被提供给第一晶体管Tr₁的源极和漏极区中的另外一个。第一晶体管Tr₁的栅极通过寄生电容器C₁电耦合于第一晶体管Tr₁的源极和漏极区中的另外一个。例如，在图3B的时序图中所示的时间段T₂和T₆中，出现在节点部分P₁上的电势在第一时钟信号CK₁的上升沿上升。如上所述，第一时钟信号CK₁被提供给第一晶体管Tr₁的源极和漏极区中的另外一个。因此，如果出现在节点部分P₁上的电势非期望地上升至使得泄漏电流能够流经第一晶体管Tr₁的量级的电平，那么第一时钟信号CK₁引起将出现在输出部分OUT₁上的电势升高的泄漏电流。结果，产生了如下的问题：在如图3B的时序示意图中所示的时间段T₂和T₆期间，不能够把出现在输出部分OUT₁上的电势维持为低电平

在图15的电路图所示的自举电路中，对于节点部分Q₁，发生与之前参考图3A的电路图说明的现象(如对于节点部分P₁发生的现象)相同的现象。在图15的电路图中所示的自举电路的情况下，第四晶体管Tr₇₄的栅极是节点部分Q₁的一部分，而第一时钟信号CK₁被提供给第四晶体管Tr₇₄的源极和漏极区之一。第四晶体管Tr₇₄的栅极通过寄生电容器C₇₄电耦合于第四晶体管Tr₇₄的源极和漏极区的所述之一。例如，在图16的时序示意图所示的时间段T₂和T₆中，出现在节点部分Q₁上的电势在第一时钟信号CK₁的上升沿上升。

然而，在图15的电路图中所示的自举电路中，与第一时钟信号CK₁的波动相比较，除了自举操作期间之外，出现在节点部分R₁上的电势的波动相对较小。因此，由于出现在节点部分R₁上的电势的波动所引起的传播至节点部分P₁的电平突变同样也较小，因而与抑制出现在图3A的电路图中所示的自举电路的节点部分P₁上的电势的变化相比，可以更好地抑制出现在图15的电路图中所示的自举电路的节点部分P₁上的电势的变化。

如上所述，也可以提供包含两个或更多个如下电路部分的配置：每一个所述电路部分均采用具有与第一晶体管Tr₁、第二晶体管Tr₂和第三晶体管Tr₃相同的导电类型（诸如，n沟道导电类型）的第四晶体管Tr₇₄和第五晶体管Tr₇₅。在这种配置中，甚至可以更好地抑制出现在图15的电路图中所示的自举电路的节点部分P₁上的电势的变化。

图17是示出通过将采用第四晶体管Tr_74A和第五晶体管Tr_75A的电路部分添加至已包含采用如图15的电路图中所示的第四晶体管Tr₇₄和第五晶体管Tr₇₅的电路部分的配置中而得到的配置。在图17的电路图中所示的配置中，具有相同不同的相位的两个时钟信号CK₁和CK₂中的特定一个经由相互串连的第四晶体管Tr_74A和第五晶体管Tr_75A而被提供至第一晶体管Tr₁的源极和漏极区中的另外一个。注意，为了简单，图17的电路图以及随后的图未示出寄生电容器。

同样值得注意，根据第七实施例的自举电路的配置可进一步配有除了根据图4A的电路图中所示的第一实施例的自举电路中采用的电压变化抑制电容器C₁₁之外的电压变化抑制电容器，或者进一步配有除了根据图8A的电路图中所示的第三实施例的自举电路中采用的电压变化抑制电容器C₃₁之外的电压变化抑制电容器。图18A是示出如下配置的电路图：所述配置包含添加至根据图15的电路图中所示的第七实施例的自举电路的、用作除了与根据图4A的电路图中所示的第一实施例提供的自举电路中采用的电压变化抑制电容器C₁₁相对应的电压变化抑制电容器C₁₁之外的电容器的另外的电压变化抑制电容器C_11A，而图18B是示出如下配置的电路图：所述配置包含添加至根据图15的电路图中所示的第七实施例的自举电路的、用作除了与根据图8A的电路图中所示的第三实施例提供的自举电路中采用的电压变化抑制电容器C₃₁相对应的电压变化抑制电容器C₃₁之外的电容器的另外的电压变化抑制电容器C_31A。

目前为止已经描述了本发明的优选的第一至第七实施例。然而，本发明的范围决不受限于这些实施例。每一个均根据第一至第七实施例之一提供的每一个自举电路的结构和配置仅仅是典型的并且因此可做适当地修改。图19是示出通过适当地组合第一至第七实施例的配置的特征而得到的自举电路的典型配置的电路图。

如上所述，第一至第七实施例的每一个之中所采用的每个晶体管都是n沟道型晶体管。然而，每个晶体管不必须是n沟道型晶体管。也就是说，每个晶体管都可以是p沟道型晶体管。如果在自举电路的配置中每个晶体管都是p沟道型晶体管，那么在第一至第七实施例的每一个之中，基本上均需要改变配置以使得第一电压供给线PS₁用于传送第二电压V_dd，而第二电压供给线PS₂用于传送第一电压V_ss。

图20A是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据第一实施例在如图4A的电路图中所示的扫描电路101的第一级提供的自举电路相对应的自举电路的自举电路的典型配置的电路图。图20B是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据如图7A的电路图中所示的第二实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图。图20C是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据如图8A的电路图中所示的第三实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图。

图21A是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据如图9的电路图中所示的第四实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图。图21B是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据如图13的电路图中所示的第五实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图。图21C是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据如图14的电路图中所示的第六实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图。

图22A是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据如图15的电路图中所示的第七实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图。图22B是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、同样用作与根据如图17的电路图中所示的第七实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图。

图23A是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据如图18A的电路图中所示的第七实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图。图23B是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、同样用作与根据如图18B的电路图中所示的第七实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图。

图24是示出由每一个均构建为p沟道型晶体管的晶体管所构成的、用作与根据如图19的电路图中所示的第七实施例提供的自举电路相对应的自举电路的自举电路的典型配置的电路图。

另外，本领域技术人员应当理解，依据设计的需要以及其它因素，只要其在所附权利要求书或其等效物的范围之内，可以发生各种修改、组合、子组分以及变更。

Claims

1.一种被配置为采用具有相同的导电类型的第一、第二、第三和第四晶体管的自举电路，其中：

所述第一晶体管的源极和漏极区中的特定一个与所述第二晶体管的源极和漏极区中的特定一个通过所述自举电路的输出部分相互连接；

所述第一晶体管的源极和漏极区中的另外一个连接到传送具有彼此不同相位的两个时钟信号中的特定一个的时钟供给线；

所述第一晶体管的栅极与所述第三晶体管的源极和漏极区中的特定一个通过节点部分相互连接；

所述第二晶体管的所述源极和漏极区中的另外一个连接至传送第一预定电压的第一电压供给线；

所述第三晶体管的所述源极和漏极区中的另外一个与传送供给所述自举电路的输入信号的信号供给线相连接；

所述第三晶体管的栅极连接至传送所述两个时钟信号中的另外一个的时钟供给线；

当所述第三晶体管进入截止状态时，将所述第一晶体管的所述栅极与所述第三晶体管的所述源极和漏极区中的所述特定一个彼此连接的所述节点部分进入浮空状态；

所述第四晶体管的源极和漏极区中的特定一个通过结点连接至反相电路的输入侧，该反相电路的输出侧连接至所述第二晶体管的所述栅极；

所述第四晶体管的所述源极和漏极区中的另外一个连接至所述输入供给线；以及

所述第四晶体管的栅极连接至传送两个时钟信号中的所述另外一个的所述时钟供给线。

2.根据权利要求1所述的自举电路，其中，在所述第一电压供给线与将所述第四晶体管的源极和漏极区的所述特定一个连接至所述反相电路的所述输入侧的所述结点之间提供电压变化抑制电容器。

3.根据权利要求1所述的自举电路，其中，在所述第一晶体管的所述源极和漏极区的所述另外一个与将所述第四晶体管的所述源极和漏极区的所述特定一个连接至所述反相电路的所述输入侧的所述结点之间提供电压变化抑制电容器。