CN1096146C - 在半导体芯片上用于转换高电压的mos电路装置 - Google Patents

在半导体芯片上用于转换高电压的mos电路装置 Download PDF

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Abstract

为了把一个高的负电压(-Vpp)譬如作为编程电压转换到闪烁存储器的字线上，本发明提供了电路装置的两个实施形式，该电路装置由具有导电类型与衬底相同的晶体管构成。据此，可免去深的、须用特殊工艺制作的隔离阱。

Description

在半导体芯片上用于转换高 电压的MOS电路装置
技术领域
本发明涉及半导体领域，尤其是涉及用于电压转换的电路装置。
背景技术
在实现作为在半导体芯片上集成电路的电子开关电路时，有时需要在此芯片上将高于电源电压的电压，并且还将负电压转换到开关电路或部分开关电路中去。其中，高的正电压或负电压或者可被输往芯片，补充通常的电源电压，或者可通过芯片上电源电压的电荷泵产生。在每一种情况下，都必须做到有一个安全的以及快速的转换，以便使开关上的电压降尽可能地微小。
在新型的闪烁存储器中以及未来也在标准的EEPROM中，为了选择一个字线，有必要在该字线上加一个负的字线电压。在这种情况下，未被选择的字线维持在零电位。
在专利EP0456623A2中，以一个正脉冲高压经由电压倒相电路中的一个电容器使一个PMOS传输晶体管的栅极加负电压，据此，来自充电泵的负电压到达存储器的字线。由于连接中的漏电流，这个电路必须以成组方式(Burst-Modus)工作，这就是说直到编程结束需要重复脉冲，由此产生较高的功率损耗。
除了存储单元以外也在同一个存储芯片上的往往附加存在的逻辑电路是用MOS技术实施的，并且这些电路因此按标准用纯的正电压工作，所以必须保证负电压同半导体芯片衬底的隔离。这可以例如借助于隔离阱，即所谓的“三阱”技术来完成。
其中，在P衬底的情况下，在一个n型深阱中设置一个n沟道晶体管的P阱，并且借助于它同P衬底隔离。一个这样的深阱通过用典型的1至3MeV的高能磷离子注入，或通过较低的能量但一极长的扩散时间来获得。
发明内容
本发明的任务是在半导体芯片上，提供一种用于用纯的正开关电平来转换负的以及在改进结构中也能转换正的高电压的MOS电路装置，并且无需隔离阱。
解决以上任务的技术方案在于如下所描述的电路装置，即
在半导体芯片上用于转换高电压Vpp，-Vpp的MOS电路装置，
具有一个第一晶体管P1，该第一晶体管P1同一个第二晶体管P2串联地设在一个加正电压的第一接线端1和一个加负高压的第二接线端2之间，
具有一个第三晶体管P3，该第三晶体管P3同一个第四晶体管P4串联地设在一个第一接线端1及一个第二接线端2之间，
其中，第一晶体管P1和第三晶体管P3直接同第一接线端1相连，
其中，第二及第四晶体管P2，P4的栅极接线端同第二接线端2相连，
其中，第一晶体管P1的栅极接线端同第三及第四晶体管P3，P4构成输出端OUT的连接点相连，
其中，第三晶体管P3的栅极接线端同第一及第二晶体管P1，P2的连接点相连，
其中，第五晶体管P5的负载线路同第一晶体管P1的负载线路并联，并且该第五晶体管P5的栅极接线端构成加输入信号IN的控制端3，
其中，在一个n型阱中构成的晶体管和衬底是P型导电的，
其中，晶体管P1…P4是这样设计的，即在第一接线端1上加正电压Vcc，Vpp，在第二接线端2上加负电压-Vpp，以及在控制端3上加逻辑的高状态时，首先是第一晶体管P1和第二晶体管P2之间的连接点K1牵引到第二接线端。以及
在半导体芯片上用于转换高电压的MOS电路装置，
其中，具有一个第一晶体管P10，该第一晶体管P10的负载线路联在输出端OUT及加负高压-Vpp的第二接线端2之间，
具有一个第二晶体管P20，该第二晶体管P20的负载线路联在第一晶体管P10的栅极接线端及第二接线端2之间，
具有一个第三晶体管P30，该第三晶体管P30的负载线路同第二晶体管P20的负载线路并联，并且第三晶体管的栅极接线端同其源接线端相连，
其中，在至少一个阱中形成的晶体管和半导体衬底为P型导电的，并且
其中，第二晶体管P20的栅极接线端经由一个电压倒相电路INV与一个加有高的正电压脉冲的接线端相连。
在从属权利要求中描述了优选的实施形式。
本发明的电路装置的一个特别的优点在于，其技术上的实现无需贵重的设备并且在扩散工序中毋须较长的加热时间。也不需要其它的工艺步骤，因为在CMOS技术中同衬底导电类型相同的晶体管已经在一个阱中完成了，并据此，在实施CMOS技术时已存在一个这样的工艺步骤。
本发明的电路装置特别好地适合于把负的或在其改进结构中，把正的编程电压以及擦除电压转换到一个闪烁存储器或EEPROM存储器的字线上，其中总有一个字线可被选择。
附图说明
以下借助于附图用实施例对本发明进行详细说明。附图所示为：
图1.本发明的电路装置的第一方案，
第2.本发明的电路装置的第二方案，
图3.为了得到所希望的输出电压而在第一方案中所施加电压的说明。
优选实施方式
图1所示的电路装置或者既可把加在第一接线端1上的高电压Vpp，或者可把加在第二接线端2的负高电压-Vpp与控制端3、4、5上的输入信号IN， IN无关地转换到输出端OUT上。该实施例涉及作为在P衬底中的集成电路的、具有在n阱内形成的P沟晶体管的电路装置的实现。当然，用同样的方式也可以在n衬底中实现n沟晶体管。在第一接线端1和第二接线端2之间设有一个由第一晶体管P1及第二晶体管P2构成的第一串联电路以及与第一串联电路平行地设有一个由第三晶体管P3和第四晶体管P4构成的第二串联电路。第二晶体管P2和第四晶体管P4的栅极接线端也同第二接线端2相连，使两只晶体管P2、P4的作用如同用二极管构成的电流源。第三只晶体管P3的栅极接线端同第一只和第二只晶体管P1，P2的连接点K1相连，而第一晶体管P1的栅极接线端与第三晶体管P3和第四晶体管P4构成的输出端OUT的连接点相连。其中，晶体管P1和P4这样来设计的，即当第二晶体管和第四晶体管P2，P4导通时，第一和第二晶体管P1、P2的连接点K1首先被牵引到第二接线端2，使第三晶体管P3导通，而据此把输出端OUT被牵引到处在第一接线端1上的正电位，结果第一晶体管P1截止。第五晶体管P5的负载路径同第一晶体管P1的负载路径是并联的。第五晶体管P5的栅极接线端同控制端3相连。
如果在第一接线端1上有半导体芯片电源电压Vcc，则用图1所示的电路装置的这部分电路，可以借助加在控制输入端3上的输入信号IN将加在端2上的负高电压-Vpp转换到输出端OUT。这在图3中用I和II标记的时间间隔来描述。只要在控制端3上输入信号IN的状态相当于逻辑高状态，即在CMOS电路中大约相当于正电源电压值Vcc，则第五晶体管P5截止。因为第二晶体管和第四晶体管P2，P4导通，所以由于晶体管P1至P4的适当设计，第一晶体管和第二晶体管的连接点K1被牵引到第二接线端2上的电位-Vpp，于是第三晶体管P3导通，并据此把输出端OUT牵引到处在第一接线端1上的电源电压电位Vcc，据此第一晶体管P1截止，且因此电路装置被闭锁在此状态中。在图3中的时间段I中示出了这个状态。如果如在图3的时间段II中所示的那样，控制输入端3上的输入信号IN的状态变成逻辑低状态，即变为0V值，则第五晶体管P5导通，连接点K1因此被牵引到电源电压电位Vcc，且第三晶体管P3截止。此时由于第四晶体管P4导通，输出端OUT被牵引到处在第二接线端2上的负高电位-Vpp，因此第一晶体管P1同样导通，而且该电路重新闭锁在这一状态中。
如果要能把加在第一接线端1上的正高电压Vpp接通至输出端OUT上，则必须对图1所示的电路装置以上所描述的电路进行补充。为此，第六晶体管P6的负载线路同第三晶体管P3的负载线路并联。第七晶体管P7的负载线路接在第一接线端1和第六晶体管P6的栅极接线端之间，晶体管7的栅极接线端同输出端OUT相连。第六晶体管P6的栅极接线端经过第一n沟晶体管N1的负载线路同用于倒相输入信号IN的控制输入端6相连接，其中，第一n沟晶体管N1的栅极接线端同用于输入信号IN的控制端4相连。第一n沟晶体管N1的栅极接线端当然有可能同样同控制端3连接。因为第一n沟晶体管N1在其任何一个端上均不能同负高电压-Vpp接触，故而没有必要在深阱中制造它。为了使正高电压Vpp接通到输出端OUT上，这个电压代替电源电压Vcc加在第一接线端1上。第二接线端2维持一个浮动状态中，该状态或者是通过关断电源而用于负的高电压-Vpp的电源造成的，或者是因该电源的输出端处于一个高欧姆状态造成的。
只要输入信号IN继续处于一个逻辑的低状态，输出端OUT便经由第四晶体管P4同第二接线端2相连并因此同样具有一个浮动状态。在图3的时间段III中示出了这一情况。但当输入信号IN处于一逻辑高状态时，则第五晶体管P5又截止，同时第一n沟晶体管N1接通，并从而在第六晶体管P6的栅上被加上一个逻辑低状态，据此，第六晶体管P6导通并把输出端OUT牵引到处在第一接线端1上的正的高电位Vpp。据此，第七晶体管P7完全截止，以致第六晶体管P6维持在导通状态。这一情况如图3的时间段IV所描绘。
在把图1所示的发明的电路装置用在闪烁存储器中时，这种电路装置配属每个字线并且通过对输入信号IN的状态的选择，一个处在第一接线端1上的、高的正电压Vpp或一个处在第二接线端2上的、高的负电压-Vpp可被加到电路装置的输出端OUT上，并据此，一个所需的擦除电压或者编程电压可被加在闪烁存储器的具体的字线上。
图2示出了本发明的另一电路装置，用它可以将一个正的高电压Vpp或一个负的高电压-Vpp转换到该电路装置的输出端OUT上。那一个电压被接通，这取决于用于输入信号IN或其倒相输入信号 IN的控制输入端30至60上的输入信号IN处于那一个状态，此外也取决于处在另一个输入端70上的控制信号MODE的状态。在这个方案中，所有可同负的高电压-Vpp接触的晶体管同衬底具有相同的导电类型，在图2的实施例中假定为P衬底，因此这些晶体管全为图2所示的P沟晶体管。第一晶体管P10的负载线路接在输出端OUT及用于负高电位-Vpp的第二接线端2之间。第二晶体管P20接在第一晶体管P10的栅极接线端和第二接线端2之间并且同第三晶体管P30的负载线路并联。第三晶体管P30的栅极接线端同其源极相连，据此，这个晶体管是作为二极管连接的。现在若在第二晶体管P20的栅极接线端加上一负的高电压，则此第二晶体管P20使接通，据此，第一晶体管P10的栅极接线端便被牵引到处在第二接线端2上的负高电位-Vpp。结果，一方面第一晶体管P10导通，负的高电位-Vpp被接通至输出端OUT，而另一方面，作为二极管联接的第三晶体管P30开始导通，由此第一晶体管P10的栅极接线端被维持在负的高电位-Vpp上。据此，这就有可能只以脉冲形式的负电压加在第二晶体管P20的栅极接线端上。此负脉冲电压是由一个大约18V的正高压脉冲通过一个电压倒相电路INV产生的。这个电压倒相电路INV，按传统方式借助于一个电容器C构成的，该电容器同一个作为沿导通方向连接的二极管的第五晶体管P50和一个作为沿截止方向连接的二极管的第六晶体管P60串联，第六晶体管同电容器C和第五晶体管P50的连接点相连。电容器C的不同晶体管P50，P60相连的一端构成输入端，而沿截止方向连接的二极管P60的阳极则构成电压倒相电路INV的输出端。
如果譬如在一个闪烁存储器中，多个字线中的一个应被供以负的编程电压，则每一个字线均与本发明的电路装置的一个输出端相连。为了选择这些电路装置中的一个，就可把正的(例如18V的)电压脉冲加在待选择的电路装置上，或者第二晶体管(P20)的栅极接线端是经由第四晶体管P40的负载线路同加有倒相输入信号 IN的控制端40连接的。其中，该第四晶体管P40的栅极接线端同加有非倒相输入信号IN的输入端30连接。如果输入信号IN处于高状态，则第四晶体管P40截止，结果负的电压脉冲从电压倒相电路INV的输出端被接通到第二晶体管P20的栅极接线端。然而如果输入信号IN处于逻辑的低状态，则第四晶体管P40导通，使负的电压脉冲从电压倒相电路INV的输出端经由第四晶体管P40被导往输入端40。通过对配属于闪烁存储器的不同字线的电路装置上的输入信号IN状态的选择，电路装置中的一个以及字线中的一个可被选择。
此外，在图2中还示出了一个用于将正高压Vpp转换到输出端OUT的电路装置100，这个电路装置譬如已由ISSCC1991年论文汇刊260页公开。这个电路的输出端经由第七晶体管P70同输出端OUT相连，其中，第七晶体管P70的栅极接线端同加有控制信号MODE的输入端70相连。假定一个负高压-Vpp应被转换到输出端OUT，则在输入端70，控制信号MODE必须处于逻辑的高状态，使第七晶体管P70截止并据此，高的负电压-Vpp是与用于转换正高压的电路装置100隔离的，因为该电路装置也具有不应在深的隔离阱中构成的n沟晶体管。
在用于转换正高压的电路装置中，是在用于正电压的第一接线端1和地端之间联有由第八晶体管P80和第一n沟晶体管N10组成的串联电路。这两个晶体管的栅极接线端彼此连接并经过第二n沟晶体管N20的负载线路同可加有输入信号IN的一个控制端50相连。第二n沟晶体管N20的栅极接线端同输入端60连接，在此输入端上可加上一倒相输入信号 IN。第八晶体管P80和第一n沟晶体管N10的连接点构成用于转换高的正电压的电路装置100的输出端并与第九晶体管P90的栅极接线端相连，晶体管P90的负载线路设在第一接线端1和第八晶体管P80的及第一n沟晶体管N10的栅极接线端的连接点之间。

Claims (6)

1.在半导体芯片上用于转换高电压(Vpp，-Vpp)的MOS电路装置，
具有一个第一晶体管(P1)，该第一晶体管(P1)同一个第二晶体管(P2)串联地设在一个加正电压的第一接线端(1)和一个加负高压的第二接线端(2)之间，
具有一个第三晶体管(P3)，该第三晶体管(P3)同一个第四晶体管(P4)串联地设在一个第一接线端(1)及一个第二接线端(2)之间，
其中，第一晶体管(P1)和第三晶体管(P3)直接同第一接线端(1)相连，
其中，第二及第四晶体管(P2，P4)的栅极接线端同第二接线端(2)相连，
其中，第一晶体管(P1)的栅极接线端同第三及第四晶体管(P3，P4)构成输出端(OUT)的连接点相连，
其中，第三晶体管(P3)的栅极接线端同第一及第二晶体管(P1，P2)的连接点相连，
其中，第五晶体管(P5)的负载线路同第一晶体管(P1)的负载线路并联，并且该第五晶体管(P5)的栅极接线端构成加输入信号(IN)的控制端(3)，
其中，在一个n型阱中构成的晶体管和衬底是P型导电的，
其中，晶体管(P1…P4)是这样设计的，即在第一接线端(1)上加正电压(Vcc，Vpp)，在第二接线端(2)上加负电压(-Vpp)，以及在控制端(3)上加逻辑的高状态时，首先是第一晶体管(P1)和第二晶体管(P2)之间的连接点(K1)牵引到第二接线端。
2.根据权利要求1的MOS电路装置，
其特征在于：
第六晶体管(P6)的负载线路同第三晶体管(P3)的负载线路是并联的，第六晶体管(P6)的栅极接线端经由第八晶体管(N1)的负载线路同加倒相输入信号( IN)的接线端连接，
第八晶体管(N1)的栅极接线端同加输入信号(IN)的一个控制接线端(4)相连，
第七晶体管(P7)的负载线路是在第一接线端和第六晶体管(P6)的栅极接线端之间形成的，第七晶体管的栅极接线端同输出端(OUT)相连，并且
第六及第七晶体管(P6，P7)有相同的导电类型并且是在一个阱中构成的，第八晶体管(N1)的导电类型同衬底的相反。
3.在半导体芯片上用于转换高电压的MOS电路装置，
其中，具有一个第一晶体管(P10)，该第一晶体管(P10)的负载线路联在输出端(OUT)及加负高压(-Vpp)的第二接线端(2)之间，
具有一个第二晶体管(P20)，该第二晶体管(P20)的负载线路联在第一晶体管(P10)的栅极接线端及第二接线端(2)之间，
具有一个第三晶体管(P30)，该第三晶体管(P30)的负载线路同第二晶体管(P20)的负载线路并联，并且第三晶体管的栅极接线端同其源接线端相连，
其中，在至少一个阱中形成的晶体管和半导体衬底为P型导电的，并且
其中，第二晶体管(P20)的栅极接线端经由一个电压倒相电路(INV)与一个加有高的正电压脉冲的接线端相连。
4.根据权利要求3的MOS电路装置，
其特征在于：
第二晶体管(P20)的栅极接线端经由第四晶体管(P40)的负载线路同一个加倒相输入信号( IN)的控制端(40)相连，
第四晶体管(P40)的栅极接线端同加输入信号(IN)的控制接线端(30)连接，并且
晶体管(P40)具有与半导体衬底具有的相同的导电类型并且是在一个阱内构成的。
5.根据权利要求3或4之一的MOS电路装置，其特征在于：
电压倒相电路(INV)是由一个电容器(C)构成的，电容器(C)的第一接线端即为这个电压倒相电路(INV)的输入端，而它的第二接线端经过一个作为沿导通方向连接二极管联接的第五晶体管(P50)同地端相连，并经过一个作为沿截止方向连接的二极管联接的第六晶体管(P60)同电压倒相电路的输出端相连，
并且晶体管具有与半导体衬底具有的相同的导电类型并且是在至少一个阱中构成的。
6.根据权利要求3的MOS电路装置，其特征在于：
输出端经过第七晶体管(P70)与用于转换高的正电压(Vpp)的电路装置(100)相连接，其中，第七晶体管(P70)的栅极接线端同用于加控制信号(MODE)的控制端(70)相连。
CN95197783A 1995-01-24 1995-12-29 在半导体芯片上用于转换高电压的mos电路装置 Expired - Lifetime CN1096146C (zh)

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DE19502116A DE19502116C2 (de) 1995-01-24 1995-01-24 MOS-Schaltungsanordnung zum Schalten hoher Spannungen auf einem Halbleiterchip
DE19502116.9 1995-01-24

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CN1178040A CN1178040A (zh) 1998-04-01
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CN95197783A Expired - Lifetime CN1096146C (zh) 1995-01-24 1995-12-29 在半导体芯片上用于转换高电压的mos电路装置

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EP (1) EP0806083B1 (zh)
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