KR100358255B1 - 반도체칩상에서고전압을스위칭하기위한mos회로장치 - Google Patents

반도체칩상에서고전압을스위칭하기위한mos회로장치 Download PDF

Info

Publication number
KR100358255B1
KR100358255B1 KR1019970704993A KR19970704993A KR100358255B1 KR 100358255 B1 KR100358255 B1 KR 100358255B1 KR 1019970704993 A KR1019970704993 A KR 1019970704993A KR 19970704993 A KR19970704993 A KR 19970704993A KR 100358255 B1 KR100358255 B1 KR 100358255B1
Authority
KR
South Korea
Prior art keywords
transistor
terminal
transistors
voltage
load path
Prior art date
Application number
KR1019970704993A
Other languages
English (en)
Other versions
KR19980701601A (ko
Inventor
아르민 한네베르크
게오르크 템펠
Original Assignee
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 지멘스 악티엔게젤샤프트 filed Critical 지멘스 악티엔게젤샤프트
Publication of KR19980701601A publication Critical patent/KR19980701601A/ko
Application granted granted Critical
Publication of KR100358255B1 publication Critical patent/KR100358255B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

본 발명은 반도체 칩 상에서의 고전압을 스위칭하기 위한 MOS회로에 관한 것이다.
예를 들어 플래시 메모리의 워드라인상의 프로그래밍 전압과 같은 부의 고전압을 스위칭하기 위하여, 반도체 기판과 동일한 도전형의 트랜지스터만으로 형성된 두개의 변형된 회로 장치가 제시된다. 결과적으로 특정한 기술을 요구하는, 깊고 절연된 웰이 불필요하게 된다.

Description

반도체 칩상에서 고전압을 스위칭하기 위한 MOS 회로 장치{MOS CIRCUIT FOR SWITCHING HIGH VOLTAGES ON A SEMICONDUCTOR CHIP}
반도체 칩상에 집적회로로서 전기 회로를 구현할 때, 공급 전원보다 높은 전압 또는 부(negative)의 전압을 칩상의 회로 또는 그 부품으로 스위칭하는 것이 필요하다. 이러한 관계에 있어서, 상기 양 또는 부의 고전압은 일반적인 공급 전압 이외에, 칩에도 공급되거나, 또는 칩상의 충전 펌프에 의해 전원 공급원으로부터 생성된다. 일반적인 경우에 있어서, 안정적이고, 빠른 스위칭이 확보되어져야 하며 스위칭시의 전압 강하는 가능한 한 낮게 유지되어야 한다.
따라서, 새로운 종류의 플래시 메모리 및 미래의 표준 EEPROM에서, 하나의 워드 라인을 선택하기 위하여, 부의 워드 라인 전압을 상기 워드 라인에 접속시키는 것이 필요하다. 이러한 경우, 선택되지 않은 워드라인들은 OV의 전위를 유지한다.
EP 0 456 623 A2에서, 전압 반전 회로내의 캐패시터에 의하여 펄스화된 양의 고전압을 이용하여 P-MOS트랜지스터의 게이트가 부극성화되며, 결과적으로, 부의전압이 차지 펌프로부터 메모리의 워드라인으로 전송된다. 상기 접속내의 누설 전류로 인하여, 이러한 회로는 버스트 모드(burst mode)내에서 동작되야 한다. 이것은 반복되는 펄스들이 프로그램밍의 끝에서 필연적으로 상승하여, 상대적으로 높은 전력 손실을 유발하게 됨을 의미한다.
메모리 셀외에 메모리 칩상에 부가적으로 있는 논리 회로가 MOS 기술을 사용하여 실현되고 따라서 상기 회로가 순수하게 양의 전압을 바탕으로 표준에서 동작되기 때문에, 반도체 칩의 기판에 대해 부의 전압의 절연이 보장되야 한다. 이것은 소위 "트리플-웰" 기술을 사용하여 절연된 웰에 의해 달성된다.
P형 기판에 있어서, n 채널 트랜지스터 형성용 p형의 웰은 깊은 n형의 웰내에 배열되어, n형의 웰에 의해 P형 기판으로부터 절연된다. 예를 들어, 상기 깊은 웰은, 인을 도핑 물질로 갖으며 일반적으로 1 MeV 내지 3MeV를 갖는 고 에너지 주입 또는 극도로 긴 확산 속도와 낮은 에너지에 의하여 형성된다.
본 발명은 반도체 칩상에서 고전압을 스위칭하기 위한 MOS 회로 장치에 관한 것이다.
도 1은 본 발명에 따른 회로 장치의 제1 변형예.
도 2는 본 발명에 따른 회로 장치의 제2 변형예.
도 3은 바람직한 출력 전압을 얻기 위하여 제1 변형예에 인가되어진 전압의 예.
본 발명의 목적은, 어떠한 절연된 웰을 형성할 필요없이, 반도체 칩상의 순수한 양의 스위칭 레벨에 의해 부의 고전압 및 개선된 것으로서 양의 고전압을 스위칭하기 위한 MOS 회로 장치를 제공하는 것이다.
본 발명은 청구항 제 1 항 및 청구항 제 3 항에 따른 회로 장치에 의해 달성된다. 부가적인 상세한 설명은 종속항에 기재되어 있다.
본 발명에 따른 회로 장치의 이점은, 확산 처리 단계를 위한 고가의 시스템 또는 상대적으로 긴 베이킹 시간이 본 발명의 기술적 구현을 위해 불필요하다는 점이다. CMOS 기술에 있어서, 기판과 동일한 도전형의 트랜지스터가 웰내에서 이미 구현되어, CMOS 기술의 구현을 위해 상기와 같은 처리 단계가 이미 존재하므로, 부가적인 처리 단계 역시 불필요하다.
본 발명에 따른 상기 회로 장치는 특히 부의 프로그래밍 전압이나 게이트 턴오프 전압, 또한 본 발명의 변형에 있어서는 양의 프로그래밍 전압 또는 게이트 턴오프 전압을, 플래시 메모리의 워드라인 아니면, EEPROM의 워드라인으로 스위칭 하기에 특히 적합하며, 각각의 경우에 있어서 단지 하나의 워드 라인만 선택하는 것은 가능하다.
본 발명은 도면을 사용한 일실시예 대한 참조문을 통하여 보다 더 상세히 설명된다.
도 1에 도시된 회로 장치는, 제어 단자(3,4,5)에서의 입력 신호(IN,
Figure pct00001
)에 따라 제1 단자(1)에 인가된 양의 고전압(Vpp) 또는 제2 단자(2)에 인가된 부의 고전압(-Vpp)을 출력 단자(OUT)에 스위칭하는 것을 가능하게 한다. 상기 예는 n웰내에 형성된 P형 채널을 갖는 P형의 기판내에 집적되어진 회로로서의 회로 장치에 관한 것이다. 물론, n 채널 트랜지스터는 n 형 기판내에 동일한 방법으로 구현될 수 있다. 제1 트랜지스터(P1)와 제2 트랜지스터(P2)로 형성된 제1 직렬 회로와, 이에 병렬이고 제3 트랜지스터(P3)와 제4 트랜지스터(P4)로 형성된 제2 직렬 회로가 제1 단자(1) 및 제2 단자(2) 사이에 배열된다. 제2 및 제4 트랜지스터(P2,P4)의 게이트 단자 역시 제2 단자(2)에 연결되어, 상기 두 개의 트랜지스터(P2,P4)는 다이오드로 구현된 전류 소오스(current source)로서 동작된다. 상기 제3 트랜지스터(P3)의 게이트 단자는 상기 제1 및 제2 트랜지스터(P1,P2)의 접합점(Kl)에 연결되며, 상기 제1 트랜지스터(P1)의 게이트 단자는 제3 및 제4 트랜지스터(P3,P4)의 접합점, 즉 출력 단자(OUT)를 형성하는 접합점에 연결된다. 상기 제2 및 제4 트랜지스터 (P2,P4)가 전도 상태로 스위칭되면, 여기에서, 상기 제1 및 제2 트랜지스터(P1,P2)의 접속점(K1)은 우선적으로 제2 단자(2)로 연결되어, 상기 제3 트랜지스터(P3)가 도전되고, 출력 단자(OUT)를 상기 제1 단자(1)에 존재하는 양의 전위에 연결하며, 결과적으로 상기 제1 트랜지스터(P1)가 차단되도록 상기 제1 내지 제4 트랜지스터 (P1-P4)의 크기가 결정된다. 제5 트랜지스터(P5)의 부하 경로는 상기 제1 트랜지스터(P1)의 부하 경로에 병렬로 연결된다. 이러한 제5 트랜지스터(P5)의 게이트 단자는 제어 단자(3)에 연결된다.
도 1에 도시된 회로 장치의 이러한 부분에 있어서, 반도체 칩 공급 전압 (Vcc)이 제1 단자(1)에 공급되면, 제어 입력(3)에 인가된 입력신호(IN)에 의하여 상기 단자(2)에 인가된 부의 고전압(-Vpp)을 출력 단자(OUT)로 스위칭하는 것이 가능하다. 이러한 것은 도 3의 I와 II으로 식별된 시간 간격내에서 설명된다. 제어입력 단자(3)의 입력 신호(IN)의 상태가 논리 하이 상태에 해당될 때, 다시 말해 입력 신호(IN)가 CMOS 회로내에서 양의 공급 전압의 값(Vcc)에 근사적으로 일치할 때, 상기 제5 트랜지스터(P5)는 차단된다. 상기 제2 및 제4 트랜지스터(P2,P4)가 도전상태가 되므로, 상기 제1 내지 제4 트랜지스터(P1-P4)가 적절하게 치수 설정됨에 따라, 상기 제1 및 제2 트랜지스터(P1,P2)의 접속점(K1)이 상기 제2 단자(2)에서 -Vpp의 전위에 연결되므로, 상기 제3 트랜지스터(P3)가 도전되어 출력 단자 (OUT)를 제1 단자(1)에 인가된 공급 전압(Vcc)에 연결한다. 결과적으로, 제1 트랜지스터(P1)는 차단되어, 상기 회로는 이러한 상태에서는 잠김 상태에 있게 된다. 이러한 상태는 도 3의 시간 주기(I)로 도시된다. 도 3의 시간 주기(II)내에서 도시된 바와 같이, 제어 입력 단자(3) 입력신호(IN)의 상태가 논리 로우 상태로 변화되면, 즉 OV의 값으로 가정하면, 상기 제5 트랜지스터(P5)는 도전되어, 결과적으로 접합점(K1)이 공급 전압 전위 Vcc에 연결되며, 상기 제3 트랜지스터(P3)가 차단된다. 도전 상태인 제4 트랜지스터(P4)로 인해, 출력 단자(OUT)는 제2 입력 단자(2)에 인가된 부의 고전위(-Vpp)에 연결되며, 결과적으로 제1 트랜지스터(P1) 역시 도전되어, 이러한 상태에서 상기 회로는 다시 잠김 상태에 있게 된다.
또한 제1 단자(1)에 공급된 양의 고전압(Vpp)이 출력 단자(OUT)로 스위칭하는 것을 가능하게 하려면, 상술한 회로는 도 1에 도시된 회로 장치에 따라 증분되어야 한다. 이러한 목적으로, 제6 트랜지스터(P6)의 부하 경로가 상기 제3 트랜지스터(P3)의 부하 경로에 병렬로 연결된다. 게이트 단자가 출력 단자(OUT)에 연결된 제7 트랜지스터(P7)의 부하 경로는 상기 제1 단자(1)와 상기 제6 트랜지스터(P6)의게이트 단자 사이에 연결된다. 상기 제6 트랜지스터(P6)의 게이트 단자는 제1 N 채널 트랜지스터(N1)의 부하 경로를 통하여 반전된 입력 신호(
Figure pct00002
)용 제어 입력 단자(6)에 접속되며, 여기에서 상기 제1 N 채널 트랜지스터(N1)는 상기 입력 신호(IN)용 제어 입력 단자(4)에 연결된다. 제1 N 채널 트랜지스터(NI)의 게이트 단자 역시 상기 제어 단자(3)에 동일하게 접속될 수 있다. 제1 N채널 트랜지스터(N1)의 단자중 어떠한 단자라도 부의 고전위(-Vpp)에는 접속될 수 없기 때문에, 깊은 웰내에 상기 트랜지스터(N1)를 형성할 필요가 없다. 양의 고전압(Vpp)을 완전히 출력 단자(OUT)로 스위칭하기 위하여, 상기 공급 전압(Vcc)을 대신하여 상기 전압(Vpp)이 제 1 입력 단자(1)에 제공된다. 제2 단자(2)는 파동적 상태로 유지되고, 이것은 부의 고전위용 소오스(Vpp)를 단절시키거나, 이러한 소오스의 출력의 결과로서 높은 임피던스 상태를 가정함으로써 발생된다.
상기 입력 신호(IN)가 로우 상태로 계속적으로 가정되어지는 한, 출력 단자 (OUT)는 제4 트랜지스터(P4)를 통해 제2 단자(2)에 계속 연결되므로, 역시 파동적 상태에 있게 된다. 이러한 것은 도 3의 시간 주기(Ⅲ)에 도시되어 있다. 그러나, 입력 신호(IN)를 논리 하이 상태라고 가정하면, 제1 N 채널 트랜지스터(N1)가 도통되어 논리 로우 상태가 제6 트랜지스터(P6)의 게이트에 인가되는 동안, 제5 트랜지스터(P5)는 다시 차단되므로, 결과적으로 제6 트랜지스터가 도전되어, 출력 단자 (OUT)를 제1 단자(1)에 인가된 양의 고전위(Vpp)에 연결한다. 결과적으로, 제7 트랜지스터(P7)가 확실하게 차단되므로, 제6 트랜지스터(P6)가 도전 상태로 유지된다. 이러한 경우는 도 3의 시간 주기(IV)에 도시되어 있다.
도 1에 도시된 본 발명에 따른 회로 장치가 플래시 메모리에 사용될 때, 각각의 워드 라인이 상기 회로 장치에 할당되며, 입력 신호(IN)의 상태의 선택 에 의하여 제1 단자(1)에 인가되는 양의 고전압(Vpp) 또는 제2 단자(2)에 인가되는 부의 고전압(-Vpp)이 상기 회로 장치의 출력 단자(OUT)에 인가될 수 있으므로, 요구된 게이트 턴오프 전압 또는 프로그래밍 전압이 플래시 메모리의 특정 워드라인에 인가될 수 있다.
도 2는 양의 고전압(Vpp) 또는 부의 고전압(-Vpp)이 상기 회로의 출력 단자(OUT)에 연결되될 수 있는, 본 발명에 따른 또 다른 회로를 도시한다. 입력 신호(IN) 또는 반전된 입력 신호(
Figure pct00003
)용 제어 입력 단자들(3-6)에서의 입력신호(IN)를 번갈아 가정된 어떤 상태와, 또 다른 입력 단자(7)에 인가된 제어 신호(MODE)의 상태에 따라, 어떠한 전압이 스위칭되는지 결정된다. 이러한 변화에 있어서도, 부의 고전압(-Vpp)에 연결된 상기 모든 트랜지스터들은 기판과 동일한 도전형이며, P형 기판을 사용한 도 2의 예에서는 P 채널 트랜지스터가 도시된다. 제1 트랜지스터 (P10)의 부하 경로는 출력 단자(OUT)와 부의 고전위(-Vpp)용 제2 단자(2) 사이에 연결된다. 제2 트랜지스터(P20)의 부하 경로는 제1 트랜지스터(P10)의 게이트 단자와 제2 단자(2)의 사이에 연결되며, 제3 트랜지스터(P30)의 부하 경로는 상기 제2 트랜지스터(P20)에 병렬로 연결된다. 상기 제3 트랜지스터(P30)의 게이트 단자는 제3 트랜지스터(P30)의 소오스 단자에 연결되므로, 이 트랜지스터는 다이오드처럼 스위칭된다. 부의 고전압이 제2 트랜지스터(P20)의 게이트 단자에 인가되면, 상기 제2 트랜지스터(P20)가 스위칭되며, 결과적으로, 제1 트랜지스터(P10)의 게이트 단자가 제2 단자(2)에 인가되는 부의 고전압(-Vpp)에 연결된다. 결과적으로, 제1 트랜지스터(P10)가 도통되어 상기 부의 고전위(-Vpp)가 출력 단자(OUT)로 스위칭되는 반면에, 다이오드처럼 스위칭되는 제3 트랜지스터(P30)가 도통되기 시작하여, 제1 트랜지스터(P10)의 게이트는 높은 부의 고전위(-Vpp)를 유지한다. 결과적으로, 펄스화된 부의 전압을 제2 트랜지스터(P20)의 게이트 단자에 인가하는 것이 가능하다. 상기 펄스화된 부의 전압은 전압 반전 회로(INV)에 의하여 대략 18V 정도의 양의 고전압 펄스로부터 생성된다. 상기 전압 반전 회로(INV)는, 전도 방향의 극성을 갖는 다이오드로서 접속된 제5 트랜지스터(P50) 및 차단 방향의 극성을 갖는 다이오드로서 접속된 제6 트랜지스터(P60)에 직렬로 연결되고, 상기 제5 및 제6 트랜지스터(P50,P60)의 접속점(K5)에 연결된 캐패시터 수단(C)을 사용하여 일반적으로 형성된다. 상기 제5 및 제6 트랜지스터(P50,P60)에 연결되지 않은 캐패시터(C)의 접속은 입력 단자를 형성하며, 차단 방향 극성을 갖는 상기 다이오드(P60)의 애노드는 전압 반전 회로(INV)의 출력 단자를 형성한다.
예를 들어 플래시 메모리에 있어서, 다수개의 워드 라인중 하나에 부의 프로그래밍 전압이 인가되면, 각각의 워드 라인은 상기 본 발명에 따른 상기 회로 장치의 출력 단자에 연결된다. 하나의 회로 장치를 선택하기 위하여, 양(예를 들어 18V)전압의 펄스는 선택될 상기 회로 장치에 공급될 수 있거나, 제2 트랜지스터 (P20)의 게이트 단자가 제4 트랜지스터(P40)의 부하 경로를 통하여 반전된 입력신호(
Figure pct00004
)가 제공될 제어 단자(40)에 연결될 수 있다. 여기에서, 상기 제4 트랜지스터(F40)의 게이트 단자는 비반전 입력 신호(IN)가 제공될 입력 단자(30)에 연결된다. 입력 신호(IN)를 하이 상태로 가정하면, 제4 트랜지스터(P40)는 차단되므로, 전압 반전 회로(INV)에 의하여 상기 부의 전압 펄스가 제2 트랜지스터(P20)의 게이트 단자로 스위칭된다. 그러나, 상기 입력 신호(IN)를 논리 로우 상태로 가정하면, 제4 트랜지스터(P40)가 도통되므로, 상기 부의 전압 펄스가 상기 전압 반전회로 (INV)의 출력으로부터 제4 트랜지스터(P40)를 통하여 상기 입력 단자(40)로 전도된다. 플래시 메모리의 많은 워드 라인에 할당된 회로 장치에서의 입력 신호(IN)의 상태를 선택함으로써, 하나의 회로 장치, 따라서 하나의 워드라인만이 선택된다.
더 나아가, 도 2는 양의 고전압(Vpp)을 출력 단자(OUT)로 스위칭하기 위한, 예를 들어 퍼블리케이션 프로시딩(Publication proceeding) ISSCC 1991, P 260에 의해 알려진 바와 같은 회로 장치를 도시한다. 이러한 회로의 출력은 제7 트랜지스터(P70)를 통해 출력 단자(OUT)에 연결되며, 상기 제7 트랜지스터(P70)의 게이트 단자는 제어 신호(MODE)용 입력 단자(70)에 연결된다. 부의 고전압(-Vpp)이 출력 단자(OUT)로 스위칭되면, 상기 제어 신호(MODE)는 입력 단자(70)에서 논리 하이 상태라고 가정되어야 한다. 따라서, 제7 트랜지스터(P70)가 차단되어, 상기 부의 고전압(-Vpp)은, 양의 고전압을 스위칭하기 위한 상기 회로(100)로부터 차단된다. 이는 상기 회로(100) 역시 깊은 절연 웰내에 형성되지 않은 N채널 트랜지스터들을 포함하기 때문이다.
양의 고전압을 스위칭 하기 위한 회로에 있어서, 제8 트랜지스터(P80)와 제1 N채널 트랜지스터(N10)로 형성된 직렬 회로는 양의 전압용 제1 단자(1)와 접지 단자의 사이에서 스위칭된다. 상기 두 트랜지스터의 게이트 단자는 서로 연결되며,제2 N채널 트랜지스터(N20)의 부하 경로를 통하여 입력 신호(IN)가 인가되는 제어 단자(50)에 연결된다. 제2 N채널 트랜지스터(N20)의 게이트 단자는 반전된 입력 신호(
Figure pct00005
)가 인가되는 입력 단자(60)에 연결된다. 제8 트랜지스터(P80)와 제1 N채널 트랜지스터(N10)의 접속점은 양의 고전압을 스위칭하기 위해 상기 회로(100)의 출력 단자를 형성하고, 제8 트랜지스터(P80) 및 제1 N채널 트랜지스터(N10)의 게이트 단자 사이의 접속점과 제1 단자의 사이에 위치한 부하 경로를 갖는 제9 트랜지스터 (P90)의 게이트 단자에 접속된다.
이상에서는 본 발명의 양호한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.

Claims (6)

  1. 반도체 칩상에서 고전압(-Vpp,Vpp)을 스위칭하기 위한 MOS 회로 장치에 있어서,
    제1 트랜지스터(P1)는 양의 전압용 제1 단자(1)와 부의 고전압용 제2 단자(2)의 사이에서 제2 트랜지스터(P2)와 직렬로 연결되며, 제3 트랜지스터(P3)는 상기 제1 단자와 상기 제2 단자의 사이에서 제4 트랜지스터(P4)와 직렬로 연결되며,
    상기 제1 단자(1)에는 상기 제1 트랜지스터(P1)와 제3 트랜지스터(P3)가 직접 연결되고, 상기 제2 단자(2)에는 상기 제2 및 제4 트랜지스터(P2,P4)의 게이트 단자들이 연결되고, 출력 단자(OUT)를 형성하는, 상기 제3 및 제 4 트랜지스터 (P3,P4)의 접속점에는 상기 제1 트랜지스터(P1)의 게이트 단자가 연결되고, 제1 및 제2 트랜지스터(Pl,P2)의 접속점에는 상기 제3 트랜지스터(P3)의 게이트 단자가 연결되며,
    제5 트랜지스터(P5)는 부하 경로가 상기 제1 트랜지스터의 부하 경로와 병렬이 되도록 연결되고, 상기 제5 트랜지스터(P5)의 게이트 단자는 입력 신호(IN)용 제어 단자(3)를 형성하며,
    상기 트랜지스터들은 N웰내에 형성되고, 기판은 P-도전형이며,
    상기 트랜지스터들(P1-P4)은, 양의 전압(Vcc,Vpp)이 제1 단자(1)에 인가되고, 부의 전압(-Vpp)이 제2 단자(2)에 인가되며, 양의 전압이 제어 단자(3)에 인가될 때, 제1 및 제2 트랜지스터(P1,P2)의 접속점(K1)이 제일 먼저 상기 단자(2)에 연결되도록 치수가 결정되는 것을 특징으로 하는 MOS 회로 장치.
  2. 제 1 항에 있어서, 상기 제3 트랜지스터(P3)의 부하 경로에 제6 트랜지스터 (P6)의 부하 경로가 병렬로 연결되고, 상기 제6 트랜지스터(P6)의 게이트 단자는 제8 트랜지스터(N1)의 부하 경로를 통하여 반전된 입력 신호(
    Figure pct00006
    )용 단자에 연결되며,
    상기 제8 트랜지스터(N1)의 게이트 단자는 입력 신호(IN)용 제어 단자(4)에 연결되며,
    상기 제1 단자(1)와 상기 제6 트랜지스터(P6)의 게이트 단자 사이에 제7 트랜지스터(P7)의 부하 경로가 형성되고, 상기 제7 트랜지스터(P7)의 게이트 단자는 출력 단자(OUT)에 연결되며,
    상기 제6 및 제7 트랜지스터(P6,P7)는 동일한 도전형이고, 웰내에 형성되며, 상기 제8 트랜지스터(N1)는 기판과 반대의 도전형인 것을 특징으로 하는 MOS 회로 장치.
  3. 반도체 칩상에서 고전압을 스위칭하기 위한 MOS 회로 장치에 있어서,
    부하 경로가 출력 단자(OUT)와 부의 고전압(-Vpp)용 제2 단자(2)의 사이에 접속된 제1 트랜지스터(P10)와,
    부하 경로가 상기 제1 트랜지스터(P10)의 게이트 단자와 상기 제2 단자(2)의사이에 접속된 제2 트랜지스터(P20)와,
    부하 경로가 상기 제2 트랜지스터(F20)의 부하 경로에 병렬로 접속되며, 게이트 단자가 소오스 단자에 접속된 제3 트랜지스터(P30)를 포함하며,
    상기 트랜지스터들은 적어도 하나의 웰내에 형성되며,
    상기 반도체 기판은 P -도전형이며,
    제2 트랜지스터(P20)의 게이트 단자는 전압 반전 회로(INV)를 통해 양의 고 전압 펄스용 단자에 연결되는 것을 특징으로 하는 MOS 회로 장치.
  4. 제 3 항에 있어서, 상기 제2 트랜지스터(P20)의 게이트 단자는 제4 트랜지스터(P40)의 부하 경로를 통해 반전된 입력 신호(IN')용 제어 단자(40)에 연결되며,
    상기 제4 트랜지스터(P40)의 게이트 단자는 입력 신호(IN)용 제어 단자(30)에 연결되며,
    상기 제4 트랜지스터(P40)는 반도체 기판과 동일한 도전형이며, 월내에 형성되는 것을 특징으로 하는 MOS 회로 장치.
  5. 제 3 항 또는 제 4 항에 있어서, 상기 전압 반전 회로(INV)에는 제1 단자가 전압 반전 회로(INV)의 입력 단자에 연결되고, 제2 단자가 제5 트랜지스터(P50)를 통해 접지 단자에 연결되고 제6 트랜지스터(P60)를 통해 전압 반전 회로(INV)의 출력 단자(OUT)에 연결되는 캐패시터(C)가 형성되며,
    상기 제5 트랜지스터(P50)는 전도 방향 극성을 갖는 다이오드로 동작되도록연결되며,
    상기 제6 트랜지스터(P60)는 차단 방향 극성을 갖는 다이오드로 동작되도록 연결되며,
    상기 트랜지스터들은 상기 반도체 기판과 동일한 도전형이며, 적어도 하나의 웰내에 형성되는 것을 특징으로 하는 MOS 회로 장치.
  6. 제 3 항 또는 제 4 항에 있어서, 상기 출력 단자(OUT)는 제7 트랜지스터 (P70)를 통하여 양의 고전압(Vpp)을 스위칭하기 위한 회로 장치(100)에 연결되고, 상기 제7 트랜지스터(F70)의 게이트 단자는 제어 신호(MODE)용 제어 단자(70)에 연결되는 것을 특징으로 하는 MOS 회로 장치.
KR1019970704993A 1995-01-24 1995-12-29 반도체칩상에서고전압을스위칭하기위한mos회로장치 KR100358255B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19502116.9 1995-01-24
DE19502116A DE19502116C2 (de) 1995-01-24 1995-01-24 MOS-Schaltungsanordnung zum Schalten hoher Spannungen auf einem Halbleiterchip

Publications (2)

Publication Number Publication Date
KR19980701601A KR19980701601A (ko) 1998-05-15
KR100358255B1 true KR100358255B1 (ko) 2003-01-15

Family

ID=7752210

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970704993A KR100358255B1 (ko) 1995-01-24 1995-12-29 반도체칩상에서고전압을스위칭하기위한mos회로장치

Country Status (12)

Country Link
US (1) US5925905A (ko)
EP (1) EP0806083B1 (ko)
JP (1) JP2950999B2 (ko)
KR (1) KR100358255B1 (ko)
CN (1) CN1096146C (ko)
AT (1) ATE172068T1 (ko)
DE (2) DE19502116C2 (ko)
ES (1) ES2123300T3 (ko)
IN (1) IN186226B (ko)
RU (1) RU2137294C1 (ko)
UA (1) UA42048C2 (ko)
WO (1) WO1996023356A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2776144B1 (fr) * 1998-03-13 2000-07-13 Sgs Thomson Microelectronics Circuit de commutation de signaux analogiques d'amplitudes superieures a la tension d'alimentation
US6288603B1 (en) 2000-06-16 2001-09-11 Stmicroelectronics S.R.L. High-voltage bidirectional switch made using high-voltage MOS transistors
KR100393201B1 (ko) * 2001-04-16 2003-07-31 페어차일드코리아반도체 주식회사 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터
KR100413590B1 (ko) * 2001-10-16 2004-01-07 월드탑텍(주) 소스전압 극성절환장치
JP3928938B2 (ja) * 2002-05-28 2007-06-13 シャープ株式会社 電圧変換回路および半導体装置
DE10246083B3 (de) * 2002-09-27 2004-03-04 Alpha Microelectronics Gmbh Schaltungsanordnung zur Überbrückung hoher Spannungen mit einem Schaltsignal
US6914791B1 (en) 2002-11-06 2005-07-05 Halo Lsi, Inc. High efficiency triple well charge pump circuit
US7829928B2 (en) * 2006-06-26 2010-11-09 System General Corp. Semiconductor structure of a high side driver and method for manufacturing the same
US8723578B1 (en) * 2012-12-14 2014-05-13 Palo Alto Research Center Incorporated Pulse generator circuit
US9793881B2 (en) * 2013-08-05 2017-10-17 Samsung Electronics Co., Ltd. Flip-flop with zero-delay bypass mux
CN104579256B (zh) * 2014-12-23 2017-05-24 昆山锐芯微电子有限公司 电平切换电路和电平切换装置
RU2601172C2 (ru) * 2015-04-03 2016-10-27 Акционерное Общество "Научно-Исследовательский Институт Микроэлектронной Аппаратуры "Прогресс" Переключатель с высокой изоляцией

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1236069A (en) * 1967-11-06 1971-06-16 Hitachi Ltd A bistable driving circuit
US5077691A (en) * 1989-10-23 1991-12-31 Advanced Micro Devices, Inc. Flash EEPROM array with negative gate voltage erase operation
IT1239781B (it) * 1990-05-08 1993-11-15 Texas Instruments Italia Spa Circuito e metodo per commutare selettivamente tensioni negative in circuiti integrati cmos
JP2905666B2 (ja) * 1992-05-25 1999-06-14 三菱電機株式会社 半導体装置における内部電圧発生回路および不揮発性半導体記憶装置
US5335200A (en) * 1993-01-05 1994-08-02 Texas Instruments Incorporated High voltage negative charge pump with low voltage CMOS transistors

Also Published As

Publication number Publication date
EP0806083A1 (de) 1997-11-12
IN186226B (ko) 2001-07-14
EP0806083B1 (de) 1998-10-07
JP2950999B2 (ja) 1999-09-20
ES2123300T3 (es) 1999-01-01
WO1996023356A1 (de) 1996-08-01
UA42048C2 (uk) 2001-10-15
US5925905A (en) 1999-07-20
ATE172068T1 (de) 1998-10-15
DE19502116A1 (de) 1996-08-08
CN1178040A (zh) 1998-04-01
KR19980701601A (ko) 1998-05-15
JPH10502786A (ja) 1998-03-10
CN1096146C (zh) 2002-12-11
DE59503885D1 (de) 1998-11-12
DE19502116C2 (de) 1998-07-23
RU2137294C1 (ru) 1999-09-10

Similar Documents

Publication Publication Date Title
US6175264B1 (en) Charge pump for generating negative voltage without change of threshold due to undesirable back-gate biasing effect
US6639427B2 (en) High-voltage switching device and application to a non-volatile memory
EP0485016B1 (en) Integrated charge pump circuit with back bias voltage reduction
EP1223619B1 (en) Semiconductor device fabrication process
US5028811A (en) Circuit for controlling a power MOS transistor on an inductive load
US8098088B1 (en) High-voltage switch using three FETS
EP0416546B1 (en) Programmable logic device and storage circuit used therewith
KR100358255B1 (ko) 반도체칩상에서고전압을스위칭하기위한mos회로장치
US6437627B1 (en) High voltage level shifter for switching high voltage in non-volatile memory intergrated circuits
US5777926A (en) Row decoder circuit for PMOS non-volatile memory cell which uses channel hot electrons for programming
EP0843402B1 (en) BiCMOS negative charge pump
KR930022373A (ko) 챠지펌핑효율이 개선된 챠지펌프회로
US4446536A (en) Complementary metal oxide semiconductors address drive circuit
US6242971B1 (en) Monolithically integrated selector for electrically programmable memory cell devices
US6147923A (en) Voltage boosting circuit
KR100403825B1 (ko) 음의 전압을 생성하기 위한 회로 장치
KR100290481B1 (ko) 플래쉬 메모리 장치용 다단계 펄스 발생 회로
JPH06325569A (ja) 半導体集積回路の中間電圧発生回路
KR100207886B1 (ko) 입력신호의 레벨을 변환하는 레벨변환회로, 내부전위를 발생하는 내부전위 발생회로, 내부전위를 발생하는 내부전위 발생유닛, 신뢰성이 높은 반도체장치 및 고내압의 트랜지스터 제조방법
GB2292624A (en) Output voltage controlling circuit for a negative charge pump
KR100206183B1 (ko) 반도체 메모리 장치의 고전압 발생 회로
KR20010092074A (ko) 고전압 워드 라인 드라이버 회로를 구비한 반도체 메모리장치
US7148739B2 (en) Charge pump element with body effect cancellation for early charge pump stages
US5874855A (en) Voltage transferring device capable of holding boost voltage and transferring in high speed boost voltage
KR100248865B1 (ko) 반도체 장치의 챠지 펌프 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee