JP2950999B2 - 半導体チップ上で高電圧をスイッチングするためのｍｏｓ回路装置 - Google Patents

半導体チップ上で高電圧をスイッチングするためのｍｏｓ回路装置

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Description

【発明の詳細な説明】 半導体チップ上に集積回路として電子回路を実現する
際に、供給電圧よりも高い正または負の電圧をチップ上
で回路またはその一部に接続することがしばしば必要と
される。その際高い正または負の電圧はチップに通常の
供給電圧に追加して供給するか、もしくはチャージポン
プを用いてチップ上で供給電圧から発生することができ
る。いずれの場合にも、確実かつ迅速な接続が行われる
ように配慮しなければならず、その際にスイッチにおけ
る電圧降下は可能なかぎりわずかにしなければならな
い。
従って、新しい形式のフラッシュメモリでは、また将
来は標準的なEEPROMでも、ワード線を選択するために負
のワード線電圧をこれに与えることが必要である。この
場合選択されないワード線は0Vの電位に保たれる。メモ
リチップ上にメモリセルのほかにたいてい追加的に存在
している論理回路がMOS技術で構成されており、またこ
のような回路はそれによって標準的に純粋に正の電圧に
より作動させられるので、半導体チップの基板への負の
電圧の絶縁が保証されなければならない。これはたとえ
ば絶縁されたウェルにより、いわゆる“トリプル−ウェ
ル”技術で達成することができる。
その際ｐ基板ではｎチャネルトランジスタに対するｐ
ウェルが深いｎウェル内に配置され、またこれによりｐ
基盤から絶縁されている。このような深いウェルはたと
えばドーピング材料として燐をもちいる際に典型的に１
ないし3MeVの高エネルギー注入により、またはより低い
エネルギーおよび非常に長い拡散時間により得られる。
本発明の課題は、半導体チップ上で純粋に正のスイッ
チングレベルを用いて負または正の高電圧を接続するた
めのMOS回路装置であって、絶縁されたウェルを必要と
しない回路装置を提供することにある。
この課題は請求項１および３による回路装置により解
決される。有利な実施態様は従属請求項に示されてい
る。
本発明による回路装置の特別な利点は、テクノロジー
的な実現のために高価な設備または拡散プロセスに対す
る長い加熱時間が必要でないことにある。これ以外のプ
ロセスも必要でない。なぜならば、CMOS技術ではトラン
ジスタは基板と同一の導電形で既にウェル内に実現され
ており、またこうしてこのようなプロセスがCMOS技術の
実現の際に既に存在しているからである。
本発明による回路装置は、フラッシュメモリまたはEE
PROMメモリのワード線に負または別の実施態様では正の
プログラミング電圧または消去電圧を接続するために特
によく適しており、その際にそれぞれただ１つのワード
線を選択することができる。
以下、図面に示されている実施例により本発明を一層
詳細に説明する。
図１は本発明による回路装置の第１の実施例、 図２は本発明による回路装置の第２の実施例、 図３は所望の出力電圧を得るために第１の実施例にお
いて与えるべき電圧を示す図である。
図１に示されている回路装置は、第１の端子１に与え
られる高い電圧Vppもしくは第２の端子２に与えられる
高い負の電圧−Vppを制御端子３、４、５における入力
信号IN、▲▼に関係して出力端子OUTに接続するこ
とを可能にする。その例はｎウェル内に構成されたｐチ
ャネルトランジスタを有するｐ基板内の集積回路として
の回路装置の実現に関する。同様にしてもちろんｎ基板
内にｎチャネルトランジスタを実現することもできよ
う。第１の端子１と第２の端子２との間に第１のトラン
ジスタP1および第２のトランジスタP2から成る第１の直
列回路とそれに対して並列に第３のトランジスタP3およ
び第４のトランジスタP4から成る第２の直列回路とが配
置されている。第２および第４のトランジスタP2、P4の
ゲート端子は同じく第２の端子２に接続されており、従
って両トランジスタP2、P4はダイオードにより実現され
た電流源として機能する。第３のトランジスタP3のゲー
ト端子は第１および第２のトランジスタP1、P2の接続点
K1に、また第１のトランジスタP1のゲート端子は出力端
子OUTを形成する第３のトランジスタP3および第４のト
ランジスタP4の接続点に接続されている。トランジスタ
P1ないしP4はその際に、第２および第４のトランジスタ
P2、P4が導通状態に切換えられている場合に、先ず第１
および第２のトランジスタP1、P2の接続点K1が第２の端
子２にプルされ、従って第３のトランジスタP3が導通
し、またそれによって出力端子OUTを第１の端子１に与
えられている正の電位にプルし、従って第１のトランジ
スタP1が阻止するように設定されている。第１のトラン
ジスタP1の負荷区間に対して並列に第５のトランジスタ
P5の負荷区間が接続されている。第５のトランジスタP5
のゲート端子は制御端子３に接続されている。
図１中に示されている回路装置はこの部分により、第
１の端子１に半導体チップ供給電圧Vccが与えられてい
るときに、端子２に与えられる高い負の電圧−Vppを、
制御入力端３に与えられる入力信号INによる出力端子OU
Tに接続することが既に可能である。これは図３中にＩ
およびIIを付されている時間間隔に示されている。制御
入力端３において入力信号INの状態が論理的高状態に相
当するかぎり、すなわちCMOS回路の際にはほぼ正の供給
電圧Vccの値に相当するかぎり、第５のトランジスタP5
は阻止する。第２および第４のトランジスタP2、P4が導
通するので、トランジスタP1ないしP4の適当な設定に基
づいて第１および第２のトランジスタの接続点K1が第２
の端子２における電位−Vppにプルされ、従って第３の
トランジスタP3が導通し、またそれによって出力端子OU
Tを、第１の端子１に与えられている供給電位Vccにプル
し、それによって第１のトランジスタP1は阻止し、また
回路装置はそれによりこの状態にロックされている。こ
の状態は図３の時間間隔Ｉに示されている。いま、図３
の時間間隔IIに示されているように、制御入力端３にお
ける入力信号INの状態が論理的低状態に切換わると、す
なわち0Vの値をとると、第５のトランジスタP5が導通
し、それによって接続点K1が供給電位Vccにプルされ、
また、それにより第３のトランジスタP3が阻止する。い
ま出力端子OUTが、導通している第４のトランジスタP4
に基づいて、第２の端子２に与えられている高い負の電
位−Vppにプルされ、それによって第１のトランジスタP
1が同じく導通し、またそれにより回路が再びこの状態
にロックされる。
第１の端子１に与えられている高い正の電圧Vppも出
力端子OUTに通過接続しなければならない場合には、こ
れまでに説明した回路は図１中に示されている回路装置
により補われなければならない。そのために第３のトラ
ンジスタP3の負荷区間に第６のトランジスタP6の負荷区
間が並列に接続されている。第１の端子１と第６のトラ
ンジスタP6のゲート端子との間に第７のトランジスタP7
の負荷区間が接続されており、そのゲート端子は出力端
子OUTに接続されている。第６のトランジスタP6のゲー
ト端子は第１のｎチャネルトランジスタN1の負荷区間を
介して反転された入力信号▲▼に対する制御入力端
５に接続されており、その際に第１のｎチャネルトラン
ジスタN1のゲート端子は入力信号INに対する制御端子４
に接続されている。第１のｎチャネルトランジスタN1の
ゲート端子はもちろん全く同様に制御端子３に接続され
ていてもよいであろう。第１のｎチャネルトランジスタ
N1はその端子のいずれでも高い負の電位−Vppと接触し
得ないので、それを深いウェル内に構成することは必要
でない。出力端子OUTに高い正の電圧Vppを通過接続する
ため、これが第１の端子１に供給電圧Vccの代わりに与
えられる。第２の端子２は浮動状態に保たれ、これは高
い負の電位−Vppに対する電源の切り離しにより、もし
くはこの源の出力端子が高抵抗状態をとることにより行
われる。
入力信号INがさらに引き続いて論理的低状態をとるか
ぎり、出力端子OUTは第４のトランジスタP4を介して第
２の端子２に接続されている状態にとどまり、またこう
して同じく浮動状態を有する。これは図３の時間区間II
Iに示されている。しかし、入力信号INが論理的高状態
をとるときには、第５のトランジスタP5は再び阻止し、
他方において第１のｎチャネルトランジスタN1は導通
し、またこうして第６のトランジスタP6のゲートに論理
的低状態が与えられ、それによってこれあ導通状態にな
り、また出力端子OUTを第１の端子１に与えられている
高い正の電位Vppにプルする。それにより第７のトラン
ジスタP7が確実に阻止し、従って第６のトランジスタP6
は導通状態にとどまる。この場合が図３の時間区間IVに
示されている。
図１中に示されている本発明による回路装置をフラッ
シュメモリに使用する際には、各ワード線にこのような
回路装置が対応付けられ、また入力信号INの状態の選択
を介して、第１の端子１に与えられている高い正の電圧
Vppまたは第２の端子２に与えられている高い負の電圧
−Vppが回路装置の出力端子OUTに、またこうしてフラッ
シュメモリのそのつどのワード線に必要な消去またはプ
ログラミング電圧が与えられる。
図２は、高い正の電圧Vppもしくはの高い負の電圧−V
ppをその出力端子OUTに接続し得る本発明による別の回
路装置を示す。電圧のいずれが通過接続されるかは、同
様にいずれの状態を入力信号INがこの入力信号INまたは
反転された入力信号▲▼に対する制御入力端３ない
し６においてとるかに関係し、また別の入力端子70に与
えられている制御信号MODEに関係する。この変形例にお
いても、高い負の電圧−Vppと接触し得るすべてのトラ
ンジスタは基板と同一の導電形であり、ｐ基板が仮定さ
れている図２の例では、そこに示されているｐチャネル
トランジスタである。出力端子OUTと高い負の電圧−Vpp
に対する第２の端子２との間に第１のトランジスタP10
の負荷区間が接続されている。この第１のトランジスタ
P10のゲート端子と第２の端子２との間に第２のトラン
ジスタP20の負荷区間が、またこれに対して並列に第３
のトランジスタP30の負荷区間が接続されている。この
第３のトランジスタP30のゲート端子はそのソース端子
に接続されており、従ってこのトランジスタはダイオー
ドとして接続されている。いま第２のトランジスタP20
のゲート端子に高い負の電圧が与えられると、この第２
のトランジスタP20が導通し、それによって第１のトラ
ンジスタP10のゲート端子が第２の端子２に与えられて
いる高い負の電圧−Vppにプルされる。それにより一方
では第１のトランジスタP10が導通し、それによって高
い負の電圧−Vppが出力端子OUTに通過接続され、また他
方ではダイオードとして接続されている第３のトランジ
スタP30が導通し始め、それによって第１のトランジス
タP10のゲート端子が高い負の電圧−Vppに保たれる。そ
れにより、第２のトランジスタP20のゲート端子にパル
ス状の負の電圧のみを印加することが可能である。これ
は約18Vの高い正の電圧パルスから電圧反転回路INVを用
いて発生される。この電圧反転回路INVは従来通常の仕
方で、導通方向の極性のダイオードとして接続されてい
る第５のトランジスタP50と、阻止方向の極性のダイオ
ードとして接続されておりまたコンデンサＣと第５のト
ランジスタP50の接続点K5と接続されている第６のトラ
ンジスタP60とに直列に接続されているコンデンサＣを
用いて形成されている。トランジスタP50、P60と接続さ
れていないコンデンサＣの端子は電圧反転回路INVの入
力端子を形成し、また阻止方向の極性のダイオードP60
の陽極は電圧反転回路INVの出力端子を形成している。
たとえばフラッシュメモリで多数のワード線の１つが
負のプログラミング電圧を印加されるべきであれば、ワ
ード線の各々がこのような本発明による回路装置の出力
端子に接続することができる。回路装置の１つを選択す
るため、いま正（たとえば18V）の電圧パルスが選択す
べき回路装置に与えられてよく、もしくは第２のトラン
ジスタP20のゲート端子が第４のトランジスタP40の負荷
区間を介して、反転された入力信号▲▼を与えられ
る制御端子40と接続されていてよい。この第４のトラン
ジスタP40のゲート端子はその際に、反転されていない
入力信号INを与えられる入力端子30に接続されている。
入力信号INが高状態をとると、第４のトランジスタP40
が阻止し、従って負の電圧パルスが電圧反転回路INVの
出力端から第２のトランジスタP20のゲート端子へ通過
接続される。しかし、入力信号INが論理的低状態をとる
と、第４のトランジスタP40が導通し、従って負の電圧
パルスが電圧反転回路INVの出力端から入力端子40へ第
４のトランジスタP40を経て導出される。フラッシュメ
モリの種々のワード線に対応付けられている回路装置に
おける入力信号INの状態の選択によりこうして回路装置
の１つ、従ってまたワード線の１つを選択できる。
図２には、さらに、たとえば文献「プロシーディング
ス・アイ・エス・エス・シー・シー 1991」第260頁か
ら知られているような、高い正の電圧Vppを出力端子OUT
に接続するための回路装置100が示されている。この回
路の出力端は第７のトランジスタP70を介して出力端子O
UTに接続されており、その際にこの第７のトランジスタ
P70のゲート端子は制御信号MODEに対する入力端子70に
接続されている。高い負の電−Vppが出力端子OUTに接続
されるべきときには、第７のトランジスタP70が阻止
し、またこうして高い負の電圧−Vppが高い正の電圧を
接続するための回路装置100から絶縁されるように、入
力端子70において制御信号MODEが論理的高状態をとらな
ければならない。なぜならば、この回路装置100は、深
い絶縁されたウェル内に構成されていてはならないｎチ
ャネルトランジスタをも有するからである。
高い正の電圧をスイッチングするための回路装置で
は、正の電圧に対する第１の端子１と接地端子との間に
第８のトランジスタP80および第１のｎチャネルトラン
ジスタN10から成る直列回路が接続されている。これら
の両トランジスタのゲート端子は互いに接続されてお
り、また第２のｎチャネルトランジスタN20の負荷区間
を介して、入力信号INを与えられ得る制御端子50に接続
されている。この第２のｎチャネルトランジスタN20の
ゲート端子は、反転された入力信号▲▼を与えられ
る入力端子60に接続されている。第８のトランジスタP8
0および第１のｎチャネルトランジスタN10の接続点は高
い正の電圧をスイッチングするためのこの回路装置の出
力端子を形成しており、また第９のトランジスタP90の
ゲート端子に接続されており、この第９のトランジスタ
の負荷区間は第１の端子１と第８のトランジスタP80お
よび第１のｎチャネルトランジスタN10のゲート端子の
接続点との間に配置されている。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/693

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体チップ上で高電圧（Vpp、−Vpp）を
    スイッチングするためのMOS回路装置において、 第２のトランジスタ（P2）と直列に正の電圧に対する第
    １の端子（１）と高い負の電圧に対する第２の端子
    （２）との間に配置されている第１のトランジスタ（P
    1）と、 第４のトランジスタ（P4）と直列に第１の端子（１）と
    第２の端子（２）との間に配置されている第３のトラン
    ジスタ（P3）とを有し、 第２および第４のトランジスタ（P2、P4）のゲート端子
    が第２の端子（２）に接続されており、 第１のトランジスタ（P1）のゲート端子が出力端子（OU
    T）を形成している第３および第４のトランジスタ（P
    3、P4）の接続点に接続されており、 第３のトランジスタ（P3）のゲート端子が第１および第
    ２のトランジスタ（P1、P2）の接続点に接続されてお
    り、 第５のトランジスタ（P5）がその負荷区間で第１のトラ
    ンジスタ（P1）の負荷区間に対して並列に接続されてお
    り、またこの第５のトランジスタ（P5）のゲート端子が
    入力信号（IN）に対する制御端子（３）を形成してお
    り、 トランジスタが基板と同一の導電形でウェル内に構成さ
    れており、また トランジスタ（P1…P4）が、第１の端子（１）に正の電
    圧（Vcc、Vpp）、第２の端子（２）に負の電圧（−Vp
    p）また制御端子（３）に論理的高状態が与えられる際
    に、先ず第１のトランジスタ（P1）と第２のトランジス
    タ（P2）との間の接続点が第２の端子ヘプルされるよう
    に設定されている ことを特徴とするMOS回路装置。
  2. 【請求項２】第３のトランジスタ（P3）の負荷区間に対
    して並列に第６のトランジスタ（P6）の負荷区間が接続
    されており、そのゲート端子が第８のトランジスタ（N
    1）の負荷区間を介して反転入力信号（▲▼）に対
    する端子に接続されており、 第８のトランジスタ（N1）のゲート端子が入力信号（I
    N）に対する制御端子（４）に接続されており、 第１の端子と第６のトランジスタ（P6）のゲート端子と
    の間に第７のトランジスタ（P7）の負荷区間が形成され
    ており、そのゲート端子が出力端子（OUT）に接続され
    ており、また 第６および第７のトランジスタ（P6、P7）が基板と同一
    の導電形でウェル内に、また第８のトランジスタ（N1）
    が基板と逆の導電形で構成されていることを特徴とする
    請求項１記載のMOS回路装置。
  3. 【請求項３】半導体チップ上で高電圧をスイッチングす
    るためのMOS回路装置において、 その負荷区間で出力端子（OUT）と高い負の電圧（−Vp
    p）に対する第２の端子（２）との間に接続されている
    第１のトランジスタ（P10）と、 その負荷区間で第１のトランジスタ（P10）のゲート端
    子と第２の端子（２）との間に接続されている第２のト
    ランジスタ（P20）と、 その負荷区間で第２のトランジスタ（P20）の負荷区間
    に対して並列に接続されており、またそのゲート端子が
    そのソース端子に接続されている第３のトランジスタ
    （P30）とを有し、 トランジスタが半導体基板と同一の導電形で少なくとも
    １つのウェル内に構成されており、また 第２のトランジスタ（P20）のゲート端子が電圧反転回
    路（INV）を介して高い正の電圧パルスに対する端子に
    接続されている ことを特徴とするMOS回路装置。
  4. 【請求項４】第２のトランジスタ（P20）のゲート端子
    が第４のトランジスタ（P40）の負荷区間を介して反転
    された入力信号（▲▼）に対する制御端子（40）に
    接続されており、 第４のトランジスタ（P40）のゲート端子が入力信号（I
    N）に対する制御端子（30）に接続されており、また 第４のトランジスタ（P40）が半導体基板と同一の導電
    形でウェル内に構成されている ことを特徴とする請求項３記載のMOS回路装置。
  5. 【請求項５】コンデンサ（Ｃ）を有する電圧反転回路
    （INV）が形成されており、その第１の端子が電圧反転
    回路（INV）の入力端子を形成しており、またその第２
    の端子が、導通方向の極性のダイオードとして接続され
    ている第５のトランジスタ（P50）を介して接地端子
    に、また阻止方向の極性のダイオードとして接続されて
    いる第６のトランジスタ（P60）を介して電圧反転回路
    の出力端子に接続されており、 またトランジスタが半導体基板と同一の導電形で少なく
    とも１つのウェル内に構成されている ことを特徴とする請求項３または４記載のMOS回路装
    置。
  6. 【請求項６】出力端子が第７のトランジスタ（P70）を
    介して高い正の電圧（Vpp）をスイッチングするための
    回路装置（100）に接続されており、その際に第７のト
    ランジスタ（P70）のゲート端子が制御信号（MODE）に
    対する制御端子（70）に接続されていることを特徴とす
    る請求項３ないし５の１つに記載のMOS回路装置。
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