JP3154727B2 - 電圧増倍のための装置 - Google Patents
電圧増倍のための装置Info
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Description
【発明の詳細な説明】 たとえばフラッシュEEPROMのような不揮発性のメモリ
がファウラーノルドハイム（Fowler−Nordheim）効果の
利用によりプログラムまたは消去されると、ホットエレ
クトロンによる書込みにくらべて電力消費が明らかに低
減される。ファウラーノルドハイム効果の利用の際に
は、メモリセルの制御ゲートに正の電圧を与えることに
より電子はそのつどのドレイン領域からそのつどの浮動
ゲートへ突き抜け得る。メモリセルの制御ゲートに負の
高電圧を、またドレインに正の電圧を与えることによ
り、電子は浮動ゲートからドレイン領域へ突き抜けて戻
り得る。負の高電圧は、静電容量式電圧増倍の原理によ
り動作し、ポンプ段あたりMOSダイオードおよびコンデ
ンサを有する電圧ポンプを用いて発生される。この関連
でたとえば10ボルトないし30ボルトの１つの電圧が既に
高電圧とみなされる。
がファウラーノルドハイム（Fowler−Nordheim）効果の
利用によりプログラムまたは消去されると、ホットエレ
クトロンによる書込みにくらべて電力消費が明らかに低
減される。ファウラーノルドハイム効果の利用の際に
は、メモリセルの制御ゲートに正の電圧を与えることに
より電子はそのつどのドレイン領域からそのつどの浮動
ゲートへ突き抜け得る。メモリセルの制御ゲートに負の
高電圧を、またドレインに正の電圧を与えることによ
り、電子は浮動ゲートからドレイン領域へ突き抜けて戻
り得る。負の高電圧は、静電容量式電圧増倍の原理によ
り動作し、ポンプ段あたりMOSダイオードおよびコンデ
ンサを有する電圧ポンプを用いて発生される。この関連
でたとえば10ボルトないし30ボルトの１つの電圧が既に
高電圧とみなされる。
負の高電圧を発生するための特に有効な装置はA.Umez
awaほか著“［三重ウェル構造の行デコーダ−スキーム
を有する5Vオンリー作動0.6μｍフラッシュEEPROM］、
米国電気電子学会雑誌・固体回路編、第27巻、第11号
（1992）に記載されている。ここでは高電圧PMOSトラン
ジスタが使用される。ポンプ段の追加的なブーストトラ
ンジスタは出力端に位置しているMOSダイオードの伝導
性を高め、こうしてこのダイオードにおける電圧降下を
減ずる。
awaほか著“［三重ウェル構造の行デコーダ−スキーム
を有する5Vオンリー作動0.6μｍフラッシュEEPROM］、
米国電気電子学会雑誌・固体回路編、第27巻、第11号
（1992）に記載されている。ここでは高電圧PMOSトラン
ジスタが使用される。ポンプ段の追加的なブーストトラ
ンジスタは出力端に位置しているMOSダイオードの伝導
性を高め、こうしてこのダイオードにおける電圧降下を
減ずる。
高電圧トランジスタではしばしば高められた基板制御
効果が生ずるので、電圧増倍のための装置のなかの個々
のトランジスタウエルは隔離されて接続されている。負
の高電圧の発生の際には従来の高電圧PMOSトランジスタ
が使用された。しかし高電圧PMOSトランジスタは、負の
高電圧への高電圧ｎウエルの充電が基板−ウエル−ダイ
オードを順方向の極性とし、また基板に対する短絡を発
生するという欠点を有する。
効果が生ずるので、電圧増倍のための装置のなかの個々
のトランジスタウエルは隔離されて接続されている。負
の高電圧の発生の際には従来の高電圧PMOSトランジスタ
が使用された。しかし高電圧PMOSトランジスタは、負の
高電圧への高電圧ｎウエルの充電が基板−ウエル−ダイ
オードを順方向の極性とし、また基板に対する短絡を発
生するという欠点を有する。
本発明の課題は、負の高電圧を発生するための装置で
あって、基板に対する短絡を生ずることなしに、高電圧
トランジスタの個々に接続されているチャネルを形成す
るウエルに負の高電圧を与えることができる装置を提供
することである。
あって、基板に対する短絡を生ずることなしに、高電圧
トランジスタの個々に接続されているチャネルを形成す
るウエルに負の高電圧を与えることができる装置を提供
することである。
この課題は、本発明によれば、請求項１の特徴により
解決される。有利な実施態様は従属請求項にあげられて
いる。
解決される。有利な実施態様は従属請求項にあげられて
いる。
以下、図面により本発明を一層詳細に説明する。
図１は１つの本発明による装置の回路図、また 図２は本発明による装置の作動の際に与えるべきクロ
ック信号のタイムダイアグラムである。
ック信号のタイムダイアグラムである。
図１には例として負の高電圧を発生するための４段の
本発明による装置が示されており、その際に第１の段は
NMOSトランジスタX1およびNMOSトランジスタY1ならびに
コンデンサ11およびコンデンサ12を、第２の段はNMOSト
ランジスタX2、Y2ならびにコンデンサ21、22を、第３の
段はNMOSトランジスタX3、Y3ならびにコンデンサ31、32
を、また第４の段はNMOSトランジスタX4、Y4ならびにコ
ンデンサ41、42を有する。本発明による装置の入力端IN
はトランジスタX1の端子およびトランジスタY1のゲート
端子と接続され、第１の段の入力端をなしている。トラ
ンジスタX1のゲートはトランジスタY1の端子と、またコ
ンデンサ11を介してクロック入力端F2と接続されてい
る。第１の段の出力端はトランジスタY1の第２の端子お
よびトランジスタX1の第２の端子と、またコンデンサ12
を介してクロック信号入力端F3と接続されている。第２
の段の入力端は第１の段の出力端と接続されており、ま
た第２の段の出力端は第３の段の入力端と接続されてい
る。第２の段の構成は第１の段の構成に相当するが、コ
ンデンサ21はコンデンサ11のようにクロック信号入力端
F2とではなくクロック信号入力端F4と接続されており、
またコンデンサ22はコンデンサ12のようにクロック信号
入力端F3とではなくクロック信号入力端F1と接続されて
いる。段３および４はその構成およびそのクロック信号
供給の点で最初の両段に相当し、また第２の段の出力側
に接続されている。第４の段の出力端にNMOSトランジス
タＺが設けられており、その第１の端子は第４の段の出
力端と、またゲート端子および第２の端子は本発明によ
る装置の高電圧を導く出力端子OUTと接続されている。
トランジスタＺはその際に導通方向に接続されているダ
イオードとして作用する。
本発明による装置が示されており、その際に第１の段は
NMOSトランジスタX1およびNMOSトランジスタY1ならびに
コンデンサ11およびコンデンサ12を、第２の段はNMOSト
ランジスタX2、Y2ならびにコンデンサ21、22を、第３の
段はNMOSトランジスタX3、Y3ならびにコンデンサ31、32
を、また第４の段はNMOSトランジスタX4、Y4ならびにコ
ンデンサ41、42を有する。本発明による装置の入力端IN
はトランジスタX1の端子およびトランジスタY1のゲート
端子と接続され、第１の段の入力端をなしている。トラ
ンジスタX1のゲートはトランジスタY1の端子と、またコ
ンデンサ11を介してクロック入力端F2と接続されてい
る。第１の段の出力端はトランジスタY1の第２の端子お
よびトランジスタX1の第２の端子と、またコンデンサ12
を介してクロック信号入力端F3と接続されている。第２
の段の入力端は第１の段の出力端と接続されており、ま
た第２の段の出力端は第３の段の入力端と接続されてい
る。第２の段の構成は第１の段の構成に相当するが、コ
ンデンサ21はコンデンサ11のようにクロック信号入力端
F2とではなくクロック信号入力端F4と接続されており、
またコンデンサ22はコンデンサ12のようにクロック信号
入力端F3とではなくクロック信号入力端F1と接続されて
いる。段３および４はその構成およびそのクロック信号
供給の点で最初の両段に相当し、また第２の段の出力側
に接続されている。第４の段の出力端にNMOSトランジス
タＺが設けられており、その第１の端子は第４の段の出
力端と、またゲート端子および第２の端子は本発明によ
る装置の高電圧を導く出力端子OUTと接続されている。
トランジスタＺはその際に導通方向に接続されているダ
イオードとして作用する。
高電圧NMOSトランジスタX1、Y1…X4、Y4はたとえば上
記のUmezawaの刊行物に列デコーダにおける図3aに示さ
れているようないわゆる三重ウェル−トランジスタであ
る。ここに図１中に示されているように、その際にその
つどのNMOSトランジスタのｐウエルはそのつどのNMOSト
ランジスタの第２の端子と接続されている。NMOSトラン
ジスタの外側の共通のｎウエルはその際に０ボルトにあ
る。すなわちダイオード短絡はこの装置では生じない。
記のUmezawaの刊行物に列デコーダにおける図3aに示さ
れているようないわゆる三重ウェル−トランジスタであ
る。ここに図１中に示されているように、その際にその
つどのNMOSトランジスタのｐウエルはそのつどのNMOSト
ランジスタの第２の端子と接続されている。NMOSトラン
ジスタの外側の共通のｎウエルはその際に０ボルトにあ
る。すなわちダイオード短絡はこの装置では生じない。
トランジスタX1…X4はキャパシタンスを充電するため
のポンプトランジスタとして、またトランジスタY1…Y4
は伝導性または効果を高めるためにそのつどのポンプト
ランジスタのゲートとドレインとの間の電圧レベルを高
めるためのいわゆるブースト−トランジスタとして作用
する。ダイオードＺは終端ダイオードとしての役割をす
る。この終端ダイオードは、最後の段の出力端が出力端
OUTよりも高い電位を導く場合に、出力端OUTと最後の段
の出力端との間の電位等化を阻止する。出力端OUTが最
後の段の出力端よりも低い電位を導くならば、終端ダイ
オードは流れ方向の極性とされており、電位等化が行わ
れ得る。
のポンプトランジスタとして、またトランジスタY1…Y4
は伝導性または効果を高めるためにそのつどのポンプト
ランジスタのゲートとドレインとの間の電圧レベルを高
めるためのいわゆるブースト−トランジスタとして作用
する。ダイオードＺは終端ダイオードとしての役割をす
る。この終端ダイオードは、最後の段の出力端が出力端
OUTよりも高い電位を導く場合に、出力端OUTと最後の段
の出力端との間の電位等化を阻止する。出力端OUTが最
後の段の出力端よりも低い電位を導くならば、終端ダイ
オードは流れ方向の極性とされており、電位等化が行わ
れ得る。
ｋ段の相応の直列接続により一般に高電圧VOUT＝VIN
−（ｋ・（Ｆ−Vx））が発生され得る。ここでVOUTは出
力端OUTにおける電圧、VINは入力端INにおける電圧、ｋ
は段の数、Ｆはクロック電圧、またVxはそのつどのポン
プトランジスタＸにおける電圧降下である。そのつどの
ポンプトランジスタＸにおける電圧降下はその際にその
つどのプーストトランジスタの使用によりそのつどのト
ランジスタＸのしきい電圧VTよりも明らかに小さい。
−（ｋ・（Ｆ−Vx））が発生され得る。ここでVOUTは出
力端OUTにおける電圧、VINは入力端INにおける電圧、ｋ
は段の数、Ｆはクロック電圧、またVxはそのつどのポン
プトランジスタＸにおける電圧降下である。そのつどの
ポンプトランジスタＸにおける電圧降下はその際にその
つどのプーストトランジスタの使用によりそのつどのト
ランジスタＸのしきい電圧VTよりも明らかに小さい。
ｋ＝４の段数、VIN＝０ボルトの入力電圧、Ｆ＝５ボ
ルトのクロック電圧を有する図１に示されている例では
出力電圧VOUT＝19,6ボルトである。
ルトのクロック電圧を有する図１に示されている例では
出力電圧VOUT＝19,6ボルトである。
ｋ＞４に対しては同じく４つのクロック信号しか必要
でない。なぜならば、第１のキャパシタンス11、21、…
は交互にクロック入力端F2およびF4と、また第２のキャ
パシタンスは交互に入力端F1およびF3と接続されている
からである。
でない。なぜならば、第１のキャパシタンス11、21、…
は交互にクロック入力端F2およびF4と、また第２のキャ
パシタンスは交互に入力端F1およびF3と接続されている
からである。
図２にはクロック信号入力端F1…F4におけるクロック
信号の時間的経過が上下に並べて示されている。本発明
による装置では、すなわち正の入力クロックに有する負
の高電圧に対するポンプでは、ポンプサイクルは、ポン
プクロックF1およびF3が理論的に低いときに常に行わ
れ、他方においてプーストサイクルはF2およびF4が論理
値に高いときに行われ、またポンプサイクルよりも本質
的に短くてよい。入力端F1およびF3の信号または入力端
F2およびF4の信号はそれぞれほぼ半クロック時間だけ時
間的に互いにずらされている。入力端F1およびF3におけ
るクロック信号の時間的な重なりはポンプトランジスタ
X1…X4を予充電する役割をする。入力端F2およびF4にお
けるクロック信号は時間的に、そのつどのポンプトラン
ジスタの導通相の間にそのつどのブーストトランジスタ
が遮断し、また１つの高められた電圧がそのつどのポン
プトランジスタのゲートとドレインとの間に与えられて
おり、それによってその伝導性が高められるようにセッ
トされている。
信号の時間的経過が上下に並べて示されている。本発明
による装置では、すなわち正の入力クロックに有する負
の高電圧に対するポンプでは、ポンプサイクルは、ポン
プクロックF1およびF3が理論的に低いときに常に行わ
れ、他方においてプーストサイクルはF2およびF4が論理
値に高いときに行われ、またポンプサイクルよりも本質
的に短くてよい。入力端F1およびF3の信号または入力端
F2およびF4の信号はそれぞれほぼ半クロック時間だけ時
間的に互いにずらされている。入力端F1およびF3におけ
るクロック信号の時間的な重なりはポンプトランジスタ
X1…X4を予充電する役割をする。入力端F2およびF4にお
けるクロック信号は時間的に、そのつどのポンプトラン
ジスタの導通相の間にそのつどのブーストトランジスタ
が遮断し、また１つの高められた電圧がそのつどのポン
プトランジスタのゲートとドレインとの間に与えられて
おり、それによってその伝導性が高められるようにセッ
トされている。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−198887（ＪＰ，Ａ) 特開 平７−298606（ＪＰ，Ａ) 特開 平７−298607（ＪＰ，Ａ) 特開 平７−327357（ＪＰ，Ａ) 特表2000−503840（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/06 H02M 3/07 H03K 19/00
Claims (3)
- 【請求項１】負の高電圧を発生するための装置におい
て、 −少なくとも４つのポンプトランジスタ（X1…X4）が直
列回路として接続されており、最初のポンプトランジス
タ（X1）が直接に入力端（IN）と、また最後のポンプト
ランジスタ（X4）が直接にまたは間接的に装置の出力端
（OUT）と接続されており、 −奇数番目のポンプトランジスタ（X1、X3）のゲートが
第１のキャパシタンス（11、31）を介して第１のクロッ
ク信号入力端（F2）と、また偶数番目のポンプトランジ
スタ（X2、X4）のゲートが別の第１のキャパシタンス
（21、41）を介して第２のクロック信号入力端（F4）と
接続されており、 −直列回路の奇数番目の接続節点（X1、X2;X3、X4）が
第２のキャパシタンス（12、32）を介して第３のクロッ
ク信号入力端（F3）と、また直列回路の偶数番目の接続
節点（X2、X3;X4、OUTまたはX4、Ｚ）が別の第２のキャ
パシタンス（22、42）を介して第４のクロック信号入力
端（F1）と接続されており、また −ポンプトランジスタ（X1、X4）が高電圧NMOSトランジ
スタから成っており、それらのそのつどのチャネル形成
するウエルが直列回路のそのつどの接続節点と接続され
ている ことを特徴とする負の高電圧を発生するための装置。 - 【請求項２】−そのつどのポンプトランジスタのゲート
がそのつどのブーストトランジスタ（Y1…Y4）を介して
すぐ次のポンプトランジスタへのそのつどの接続節点
と、またそのつどのブーストトランジスタのゲートが先
行のポンプトランジスタへのそのつどの接続節点または
装置の入力端（IN）と接続されており、また −すべてのブーストトランジスタが高電圧NMOSトランジ
スタから成っており、それらのそのつどのチャネル形成
するウエルが直列回路のそのつどの接続節点と接続され
ている ことを特徴とする請求項１記載の装置。 - 【請求項３】−最後のポンプトランジスタ（X4）が間接
的に終端ダイオード（Ｚ）を介して装置の出力端（OU
T）と接続されており、また −終端ダイオードが高電圧NMOSトランジスタから成って
おり、そのチャネル形成するウエルが装置の出力端と接
続されている ことを特徴とする請求項１または２記載の装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19601369.0 | 1996-01-16 | ||
| DE19601369A DE19601369C1 (de) | 1996-01-16 | 1996-01-16 | Vorrichtung zur Spannungsvervielfachung, insb. verwendbar zur Erzeugung der Löschspannung für ein EEPROM |
| PCT/DE1996/002387 WO1997026657A1 (de) | 1996-01-16 | 1996-12-10 | Vorrichtung zur spannungsvervielfachung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11503261A JPH11503261A (ja) | 1999-03-23 |
| JP3154727B2 true JP3154727B2 (ja) | 2001-04-09 |
Family
ID=7782884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52557597A Expired - Fee Related JP3154727B2 (ja) | 1996-01-16 | 1996-12-10 | 電圧増倍のための装置 |
Country Status (11)
| Country | Link |
|---|---|
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| JP (1) | JP3154727B2 (ja) |
| KR (1) | KR100397078B1 (ja) |
| CN (1) | CN1106647C (ja) |
| AT (1) | ATE181172T1 (ja) |
| DE (2) | DE19601369C1 (ja) |
| ES (1) | ES2135270T3 (ja) |
| IN (1) | IN191530B (ja) |
| RU (1) | RU2159472C2 (ja) |
| UA (1) | UA44823C2 (ja) |
| WO (1) | WO1997026657A1 (ja) |
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|---|---|---|---|---|
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| KR100466198B1 (ko) * | 1997-12-12 | 2005-04-08 | 주식회사 하이닉스반도체 | 승압회로 |
| JP4393182B2 (ja) | 2003-05-19 | 2010-01-06 | 三菱電機株式会社 | 電圧発生回路 |
| DE102005033003A1 (de) * | 2005-07-14 | 2007-01-25 | Infineon Technologies Ag | Integrierte Schaltungsanordnung zur Potenzialerhöhung |
| US7855591B2 (en) * | 2006-06-07 | 2010-12-21 | Atmel Corporation | Method and system for providing a charge pump very low voltage applications |
| CN101662208B (zh) * | 2008-08-26 | 2013-10-30 | 天利半导体（深圳）有限公司 | 一种实现正负高压的电荷泵电路 |
| US20130257522A1 (en) * | 2012-03-30 | 2013-10-03 | Tyler Daigle | High input voltage charge pump |
| US9766171B2 (en) | 2014-03-17 | 2017-09-19 | Columbia Insurance Company | Devices, systems and method for flooring performance testing |
| RU2762290C9 (ru) * | 2020-11-30 | 2022-01-31 | Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Образования "Новосибирский Государственный Технический Университет" | Инвертирующий повышающий преобразователь постоянного напряжения |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR920006991A (ko) * | 1990-09-25 | 1992-04-28 | 김광호 | 반도체메모리 장치의 고전압발생회로 |
-
1996
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- 1996-12-10 CN CN96199658A patent/CN1106647C/zh not_active Expired - Lifetime
- 1996-12-10 EP EP96946073A patent/EP0875063B1/de not_active Expired - Lifetime
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- 1996-12-10 RU RU98115283/09A patent/RU2159472C2/ru active
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- 1996-12-10 KR KR10-1998-0705437A patent/KR100397078B1/ko not_active IP Right Cessation
- 1996-12-10 UA UA98073807A patent/UA44823C2/uk unknown
- 1996-12-10 ES ES96946073T patent/ES2135270T3/es not_active Expired - Lifetime
-
1997
- 1997-01-07 IN IN35CA1997 patent/IN191530B/en unknown
Also Published As
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|---|---|
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| RU2159472C2 (ru) | 2000-11-20 |
| ATE181172T1 (de) | 1999-06-15 |
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