JP3246598B2 - 昇圧回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｅ² ＰＲＯＭ、Ｅ
ＰＲＯＭ、フラッシュメモリ等の不揮発性半導体記憶回
路に用いられる、所定ノードの昇圧機能を有する回路に
関する。

【０００２】

【従来の技術】従来から不揮発性半導体記憶回路には、
選択時に、ワードライン（ＷＬ）等に印加する電圧値を
大きくする昇圧回路を備えた構成になっていて、特に、
低い電源電圧において動作可能な回路については、特開
平２−７２９２号公報「ＥＥＰＲＯＭのワードラインを
荷電する回路」に記載されていて、この回路では電源電
圧が２．２（Ｖ）程度と低い場合にも、ＷＬをロスなく
昇圧することが可能となる。

【０００３】次に、図１乃至図３を参照して、従来の昇
圧回路について説明する。図１、２は従来の昇圧回路の
回路図を示していて、図３は従来の回路の動作タイミン
グチャートを示している。

【０００４】図１に示す回路は、高電圧ノードＶＰＰに
ドレイン端子が接続されたＭＯＳトランジスタ（ＭＯＳ
１）と、このＭＯＳ１のソース端子が自身のドレイン端
子に接続されたＭＯＳトランジスタ（ＭＯＳ３）と、高
電圧ノードＶＰＰにドレイン端子が接続されたＭＯＳト
ランジスタ（ＭＯＳ２）と、このＭＯＳ２のソース端子
が自身のドレイン端子に接続されたＭＯＳトランジスタ
（ＭＯＳ４）と、ＭＯＳ１とＭＯＳ３の接続点に自身の
ソース端子が接続されるとともに自身のドレイン端子に
は所定の電圧が印加されバイアス機能を有するＭＯＳト
ランジスタ（ＭＯＳ５）と、ＭＯＳ２とＭＯＳ４の接続
点に自身のソース端子が接続されるとともに自身のドレ
イン端子には所定の電圧が印加されバイアス機能を有す
るＭＯＳトランジスタ（ＭＯＳ７）と、ＭＯＳ１とＭＯ
Ｓ３のゲートを共通接続した接続点と自身のドレイン端
子が接続されるＭＯＳトランジスタ（ＭＯＳ６）とを有
する。

【０００５】また、ＭＯＳ２とＭＯＳ４のゲートを共通
接続した接続点、ＭＯＳ６のソース端子、および、ＭＯ
Ｓ３のソース端子は、出力ノードであるワード線（Ｗ
Ｌ）に接続されるとともに、ＭＯＳ５、ＭＯＳ６、およ
び、ＭＯＳ７のゲート端子は共通に接続されて、選択信
号であるＥＮＢが供給可能になっている。

【０００６】また、ＭＯＳ４のソース端子には容量素子
（ＣＡＰ１）が接続されていて、さらにこの接続点に
は、ＭＯＳ１およびＭＯＳ３のゲート端子が接続されて
いて、このＣＡＰ１は、クロック振幅が電源電圧となる
昇圧用クロック（ＣＬＫ）が供給可能になっている。

【０００７】さらに、ＥＮＢの供給端子とＷＬとの間に
は、インバータ（ＩＮＶ１）とＭＯＳトランジスタ（Ｍ
ＯＳ８）とを直列接続した回路が設けられている。図２
に示す回路は、ＩＮＶ１とＭＯＳ８との直列接続部をよ
り詳細に示したもので、ＩＮＶ１は、ゲート端子を共通
接続した、Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ２０）と
Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ２１）とを直列接続
して構成している。

【０００８】図１に示す回路において、ＭＯＳ１、ＭＯ
Ｓ２、ＭＯＳ３、ＭＯＳ４は、しきい値がほぼ０（Ｖ）
になるようなディプリーション型のＭＯＳで構成してあ
り、ＩＮＶ１は、本回路非選択時（ＥＮＢがＶＣＣ（ハ
イレベル）時）に、出力ノード（ＷＬ）を接地レベルに
するためのものであって、非選択時にはＷＬの電荷がＭ
ＯＳ８、ＮＭＯＳ２１を介して接地点に放電してＷＬが
接地レベルとなる。

【０００９】ＭＯＳ８は、本回路選択時（ＥＮＢが０ロ
ーレベル時）に、高電圧に昇圧されている出力ノードＷ
ＬからＰＭＯＳ２０を経由して、電流がＶＣＣに流れ込
むのを抑制するためのものである。ＭＯＳ５およびＭＯ
Ｓ７は、本回路非選択時に、高電圧ノードＶＰＰから接
地レベルにある出力ノードＷＬへリーク電流が流れない
ようにするため、ＭＯＳ１およびＭＯＳ２のソース電圧
を接地レベルより高い電圧にするバイアス機能を有して
いる。

【００１０】また、ＥＮＢがＶＣＣ（ハイレベル）の時
に本回路は非選択状態になり、出力ノードＷＬは０
（Ｖ）になり、一方、ＥＮＢが０（Ｖ）の時に本回路は
選択状態になって、出力ノードＷＬは昇圧されて高電圧
になるような動作を行う。

【００１１】次に、この回路の動作について説明すると
以下のようになる。なお、図３（ａ）に示すように振幅
ＶＣＣのクロック（ＣＬＫ）がＣＡＰ１に供給されてい
るものとし、初期状態においては、ＣＬＫが０（Ｖ）、
ＥＮＢがＶＣＣとし、ノード１および出力ノードＷＬの
電位を０（Ｖ）とする。また、ＭＯＳ４とＣＡＰ１との
接続点をノード１とする。

【００１２】まず、ＥＮＢを０（Ｖ）として本回路を選
択状態とする。次に、ＣＬＫが０（Ｖ）からＶＣＣに遷
移すると、ノード１の電位はＣＡＰ１によって約ＶＣＣ
の電位まで上昇する。この時、出力ノードＷＬの電位
（ＶＷＬ）は、ノード１の電位よりＭＯＳ１のしきい値
だけ低い電位まで上昇する。

【００１３】即ち、「ＶＷＬ＝ＶＣＣ−ＶＴＨ
（１）」となる。この様子を図３（ｃ）に示す。次に、
ＣＬＫがＶＣＣから０（Ｖ）に遷移すると、ノード１の
電位はＣＡＰ１によって０（Ｖ）まで下降しようとす
る。しかしながら、出力ノードＷＬが自身のゲート端子
に接続されたＭＯＳ２、ＭＯＳ４を介して、電流がノー
ドＶＰＰ（ＭＯＳ２のドレイン端子に接続されたノード
ＶＰＰ）からノード１に流れ込むため、ノード１の電位
は出力ノードＷＬの電位からＶＴＨだけ低い電位までし
か下がらない。

【００１４】即ち、「Ｖ１＝ＶＷＬ−ＶＴＨ （２）」
となる。（１）式と（２）式から、「Ｖ１＝ＶＷＬ−Ｖ
ＴＨ＝ＶＣＣ−ＶＴＨ−ＶＴＨ＝ＶＣＣ−２ＶＴＨ
（３）」となる。この様子を図３（ｂ）に示す。

【００１５】この時のノード１で電位が、元の電位であ
る０（Ｖ）より高ければ、１クロックサイクルの間に電
位が上昇したことになる。したがって、昇圧を行うため
には、（３）式より、「Ｖ１＝ＶＣＣ−２ＶＴＨ＞０
（Ｖ） （４）」の関係が成立することが必要となる。
なお、実際の昇圧対象はＶＷＬであるが、Ｖ１の昇圧に
応じてＶＷＬが昇圧することを考慮している。

【００１６】この式（４）から、昇圧を行うためには、
「ＶＣＣ＞２ＶＴＨ （５）」なる関係が成立する必要
があり、出力ノードＷＬの電位が元の電位より上昇する
ためには、電源電圧はしきい値の２倍より大きくなくて
はならないことが分かる。

【００１７】以上のように、図３に示すタイミングチャ
ートのように、昇圧用クロックを供給することによっ
て、ＶＰＰとなるまでＶＷＬの昇圧動作を行っていた。

【００１８】

【発明が解決しようとする課題】ところで、一般に、ソ
ース端子が接地された状態にある、しきい値０（Ｖ）の
デプリーション型のＮＭＯＳの場合、ソース電圧が約２
０（Ｖ）になると、いわゆる基板効果のため、しきい値
は約１（Ｖ）にまで上昇する。したがって、（５）式
は、「ＶＣＣ＞２×１（Ｖ）＝２（Ｖ） （６）」とな
る。

【００１９】この基板効果によって、しきい値電圧が上
昇するにつれて、（５）式の右辺の値が大きくなり、よ
り振幅の大きなクロックを供給することによって、換言
すれば、電源電圧を大きくして、昇圧動作を行わなけれ
ばならない事態が生じていた。

【００２０】この基板効果を抑制し、トランジスタのソ
ース電位が上昇した場合のしきい値を低く抑制すること
は可能であるものの半導体製造プロセスが複雑になり製
造コストの上昇を伴うものであった。

【００２１】本発明は、上述した従来の課題を解決する
ためになされたものであり、その目的は、電源電圧が小
さくとも、所定のノードの昇圧を適切に行える手段を提
供する点にある。

【００２２】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明によれば、高電圧が印加される
ノードに自身のドレイン端子を接続した第１および第２
のＭＯＳトランジスタと、自身のドレイン端子を前記第
１のＭＯＳトランジスタのソース端子に接続した第３の
ＭＯＳトランジスタと、自身のドレイン端子を前記第２
のＭＯＳトランジスタのソース端子に接続した第４のＭ
ＯＳトランジスタと、前記第４のＭＯＳトランジスタの
ソース端子に接続され、第１の昇圧用クロック（ＣＬ
Ｋ）を入力可能な第１の容量素子と、前記第３のＭＯＳ
トランジスタのソース端子に接続され、前記第１の昇圧
用クロック（ＣＬＫ）を反転した第２の昇圧用クロック
（ＣＬＫＢ）を入力可能な第２の容量素子と、を含み、
前記第１および前記第３のＭＯＳトランジスタのゲート
端子の共通接続点が前記第４のＭＯＳトランジスタのソ
ース端子に接続されているとともに、前記第２および前
記第４のＭＯＳトランジスタのゲート端子の共通接続点
が前記第３のＭＯＳトランジスタのソース端子に接続さ
れていて、前記第３のＭＯＳトランジスタのソース端子
が出力ノードに接続されている昇圧回路が提供される。

【００２３】

【００２４】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照しつつ説明する。図４は本発明の実施の形態にかか
る昇圧回路の回路図、図６はクロック供給回路の回路図
を示していて、図５は回路の動作タイミングチャートを
示している。

【００２５】図４に示す回路は、高電圧ノードＶＰＰに
ドレイン端子が接続されたＭＯＳトランジスタ（ＭＯＳ
１１）と、このＭＯＳ１１のソース端子が自身のドレイ
ン端子に接続されたＭＯＳトランジスタ（ＭＯＳ１３）
と、高電圧ノードＶＰＰにドレイン端子が接続されたＭ
ＯＳトランジスタ（ＭＯＳ１２）と、このＭＯＳ１２の
ソース端子が自身のドレイン端子に接続されたＭＯＳト
ランジスタ（ＭＯＳ１４）と、ＭＯＳ１１とＭＯＳ１３
の接続点に自身のソース端子が接続されるとともに自身
のドレイン端子には所定の電圧が印加されバイアス機能
を有するＭＯＳトランジスタ（ＭＯＳ１５）と、ＭＯＳ
１２とＭＯＳ１４の接続点に自身のソース端子が接続さ
れるとともに自身のドレイン端子には所定の電圧が印加
されバイアス機能を有するＭＯＳトランジスタ（ＭＯＳ
１７）と、ＭＯＳ１１とＭＯＳ１３のゲートを共通接続
した接続点と自身のドレイン端子が接続されるＭＯＳト
ランジスタ（ＭＯＳ１６）とを有する。

【００２６】また、ＭＯＳ１２とＭＯＳ１４のゲートを
共通接続した接続点、ＭＯＳ１６のソース端子、およ
び、ＭＯＳ１３のソース端子は、出力ノードであるワー
ド線（ＷＬ）に接続されるとともに、ＭＯＳ１５、ＭＯ
Ｓ１６、および、ＭＯＳ１７のゲート端子は共通に接続
されて、選択信号であるＥＮＢが供給可能になってい
る。

【００２７】また、ＭＯＳ１４のソース端子には容量素
子（ＣＡＰ１）が接続されていて、さらにこの接続点に
は、ＭＯＳ１１およびＭＯＳ１３のゲート端子が接続さ
れていて、このＣＡＰ１は、クロック振幅が電源電圧と
なる昇圧用クロック（ＣＬＫ）が供給可能になってい
る。

【００２８】さらに、ＥＮＢの供給端子とＷＬとの間に
は、インバータ（ＩＮＶ２）とＭＯＳトランジスタ（Ｍ
ＯＳ１８）とを直列接続した回路が設けられている。そ
して、この実施の形態の特徴は、昇圧用クロック（ＣＬ
Ｋ）の反転信号である昇圧用クロック（ＣＬＫＢ）を供
給可能な容量素子（ＣＡＰ１２）が出力ノードＷＬに接
続されている点にある。

【００２９】また、図６に示すクロック生成回路は、イ
ンバータ（ＩＮＶ３）とインバータ（ＩＮＶ４）とを直
列接続したもので、昇圧用クロック（ＣＬＫ）は、ＩＮ
Ｖ４の出力信号に、また、昇圧用クロック（ＣＬＫＢ）
はＩＮＶ３の出力信号になるようにしている。

【００３０】図４に示す回路において、ＭＯＳ１１、Ｍ
ＯＳ１２、ＭＯＳ１３、ＭＯＳ１４は、しきい値がほぼ
０（Ｖ）になるようなディプリーション型のＭＯＳで構
成してあり、ＩＮＶ２は、本回路非選択時（ＥＮＢがＶ
ＣＣ（ハイレベル）時）に、出力ノード（ＷＬ）を接地
レベルにするためのものであって、非選択時にはＷＬの
電荷がＭＯＳ１８、ＩＮＶ２を構成するＮＭＯＳ（図示
せず）を介して接地点に放電して出力ノードが接地レベ
ルとなる。

【００３１】ＭＯＳ１８は、本回路選択時（ＥＮＢが０
ローレベル時）に、高電圧に昇圧されている出力ノード
ＷＬからＩＮＶ２を構成するＰＭＯＳを経由して、電流
がＶＣＣに流れ込むのを抑制するためのものである。Ｍ
ＯＳ１５およびＭＯＳ１７は、本回路非選択時に、高電
圧ノードＶＰＰから接地レベルにある出力ノードＷＬへ
リーク電流が流れないようにするため、ＭＯＳ１１およ
びＭＯＳ１２のソース電圧を接地レベルより高い電圧に
するバイアス機能を有している。

【００３２】また、ＥＮＢがＶＣＣ（ハイレベル）の時
に本回路は非選択状態になり、出力ノードＷＬは０
（Ｖ）になり、一方、ＥＮＢが０Ｖの時に本回路は選択
状態になって、出力ノードＷＬは昇圧されて高電圧にな
るような動作を行う。

【００３３】次に、この回路の動作について説明すると
以下のようになる。なお、図５（ａ）に示すように振幅
ＶＣＣのクロック（ＣＬＫ）がＣＡＰ１に供給されてい
るものとし、初期状態においては、ＣＬＫが０（Ｖ）、
ＣＬＫＢがＶＣＣ、ＥＮＢがＶＣＣとし、ノード１およ
び出力ノードＷＬの電位を０（Ｖ）とする。また、ＭＯ
Ｓ１４とＣＡＰ１１との接続点をノード１とする。

【００３４】まず、図６に示すクロック生成回路に供給
するクロック（ＣＬ）を図５（ａ）に示すように、時間
ｔ１〜ｔ２、ｔ３〜ｔ４、…で振幅ＶＣＣとなるものと
する。すると、クロック（ＣＬＫ）は、図５（ｂ）と同
一の信号となり（図５（ｂ））、クロック（ＣＬＫＢ）
は、クロック（ＣＬＫを反転させた信号、即ち、時間０
〜ｔ１、ｔ２〜ｔ３、…でＶＣＣとなる（図５
（ｃ））。

【００３５】まず、ＥＮＢを０（Ｖ）として本回路を選
択状態とする。次に、ＣＬＫが０（Ｖ）からＶＣＣに遷
移すると、ノード１の電位はＣＡＰ１によって約ＶＣＣ
の電位まで上昇する。この時、出力ノードＷＬの電位
（ＶＷＬ）は、ノード１の電位よりＭＯＳ１１のしきい
値だけ低い電位まで上昇する。

【００３６】即ち、「ＶＷＬ＝ＶＣＣ−ＶＴＨ
（７）」となる。この様子を図５（ｅ）に示す。 次
に、ＣＬＫがＶＣＣから０（Ｖ）に遷移すると、ノード
１の電位はＣＡＰ１によって０（Ｖ）まで下降しようと
する。しかしながら、出力ノードＷＬが自身のゲート端
子に接続されたＭＯＳ１２、ＭＯＳ１４を介して、電流
がノードＶＰＰ（ＭＯＳ１２のドレイン端子に接続され
たノードＶＰＰ）からノード１に流れ込むため、ノード
１の電位は出力ノードＷＬの電位からＶＴＨだけ低い電
位までしか下がらない。即ち、「Ｖ１＝ＶＷＬ−ＶＴＨ
（８）」となる。

【００３７】一方、出力ノードＷＬの電位はクロック
（ＣＬＫＢ）がＶＣＣになることによって、ＣＡＰ１２
によって約ＶＣＣだけ押し上げられ、その電位は次式の
ようになる。「ＶＷＬ＝ＶＣＣ−ＶＴＨ＋ＶＣＣ
（９）」となる。この様子を図５（ｅ）に示す。

【００３８】（８）式と（９）式から、「Ｖ１＝ＶＣＣ
−ＶＴＨ＋ＶＣＣ−ＶＴＨ＝２ＶＣＣ−２ＶＴＨ （１
０）」となる。この様子を図５（ｄ）に示す。この時の
ノード１の電位が、元の電位より高ければ、１クロック
サイクルで電位が上昇したことになる。したがって、ノ
ード１での昇圧を行うためには、「Ｖ１＝２ＶＣＣ−２
ＶＴＨ （１１）」なる関係が成立する必要がある。

【００３９】この時、「ＶＣＣ＞ＶＴＨ （１２）」な
る関係が成立すれば、Ｖ１＞０となり、ノード１での昇
圧が行われることになる。即ち、電源電圧がしきい値よ
り大きければ１クロックサイクルで電位を上昇させるこ
とができる。

【００４０】先に述べたように、ソース端子が接地され
た状態にある、しきい値が０（Ｖ）のデプリーション型
のＮＭＯＳの場合でも、ソース電圧が約２０（Ｖ）にな
ると基板効果のためしきい値は１（Ｖ）まで上昇するも
のの、式（１２）の右辺が従来の半分の値になっている
ため、より低い電源電圧であっても、出力ノードの昇圧
動作を行うことが可能となる。

【００４１】すなわち、出力ノードに接続した容量素子
（ＣＡＰ１２）に、クロック信号（ＣＬＫ）の反転クロ
ック（ＣＬＫＢ）を供給することによって、半導体製造
プロセスの複雑な変更を行わずとも、従来の約半分の電
源電圧で動作する回路を実現できる。

【００４２】以上述べてきたように、この実施の形態に
よれば、昇圧用クロック（ＣＬＫ）を反転した昇圧用ク
ロック（ＣＬＫＢ）をＣＡＰ１２を介して出力ノード上
に供給するようにしたので、電源電圧（クロック振幅）
が小さくとも、出力ノードＷＬの昇圧を適切に行えると
いう効果が得られる。

【００４３】

【発明の効果】以上説明したように、この発明によれ
ば、第３のＭＯＳトランジスタに接続された第２の容量
素子を設け、昇圧用クロック（ＣＬＫ）を反転した第２
の昇圧用クロック（ＣＬＫＢ）を供給するようにしたの
で、電源電圧（クロック振幅）が小さくとも、所定のノ
ードの昇圧を適切に行えるという効果が得られる。

【図面の簡単な説明】

【図１】従来の回路の回路図である。

【図２】従来の回路の回路図である。

【図３】従来の回路の動作タイミングチャートである。

【図４】本発明の実施の形態にかかる回路の回路図であ
る。

【図５】本発明の実施の形態にかかる回路の動作タイミ
ングチャートである。

【図６】本発明の実施の形態にかかる回路（クロック生
成回路）の回路図である。

【符号の説明】

１ ノード ＭＯＳ１１ ＭＯＳトランジスタ ＭＯＳ１２ ＭＯＳトランジスタ ＭＯＳ１３ ＭＯＳトランジスタ ＭＯＳ１４ ＭＯＳトランジスタ ＭＯＳ１５ ＭＯＳトランジスタ ＭＯＳ１６ ＭＯＳトランジスタ ＭＯＳ１７ ＭＯＳトランジスタ ＭＯＳ１８ ＭＯＳトランジスタ ＩＮＶ２ インバータ ＩＮＶ３ インバータ ＩＮＶ４ インバータ ＣＡＰ１１ 容量素子 ＣＡＰ１２ 容量素子

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/34 G11C 16/06 H02M 3/07 H03K 5/01

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 高電圧が印加されるノードに自身のドレ
   イン端子を接続した第１および第２のＭＯＳトランジス
   タと、自身のドレイン端子を 前記第１のＭＯＳトランジスタの
   ソース端子に接続した第３のＭＯＳトランジスタと、自身のドレイン端子を前記第２のＭＯＳトランジスタの
   ソース端子に接続した第４のＭＯＳトランジスタと、 前記第４のＭＯＳトランジスタのソース端子に接続さ
   れ、第１の昇圧用クロック（ＣＬＫ）を入力可能な第１
   の容量素子と、 前記第３のＭＯＳトランジスタのソース端子に接続さ
   れ、前記第１の昇圧用クロック（ＣＬＫ）を反転した第
   ２の昇圧用クロック（ＣＬＫＢ）を入力可能な第２の容
   量素子と、を含み、 前記第１および前記第３のＭＯＳトランジスタのゲート
   端子の共通接続点が前記第４のＭＯＳトランジスタのソ
   ース端子に接続されているとともに、前記第２および前
   記第４のＭＯＳトランジスタのゲート端子の共通接続点
   が前記第３のＭＯＳトランジスタのソース端子に接続さ
   れていて、前記第３のＭＯＳトランジスタのソース端子
   が出力ノードに接続されている 昇圧回路。