JP3246598B2 - 昇圧回路 - Google Patents

昇圧回路

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JP3246598B2
JP3246598B2 JP15866097A JP15866097A JP3246598B2 JP 3246598 B2 JP3246598 B2 JP 3246598B2 JP 15866097 A JP15866097 A JP 15866097A JP 15866097 A JP15866097 A JP 15866097A JP 3246598 B2 JP3246598 B2 JP 3246598B2
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vcc
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泰男 御厨
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、E2 PROM、E
PROM、フラッシュメモリ等の不揮発性半導体記憶回
路に用いられる、所定ノードの昇圧機能を有する回路に
関する。
【0002】
【従来の技術】従来から不揮発性半導体記憶回路には、
選択時に、ワードライン(WL)等に印加する電圧値を
大きくする昇圧回路を備えた構成になっていて、特に、
低い電源電圧において動作可能な回路については、特開
平2−7292号公報「EEPROMのワードラインを
荷電する回路」に記載されていて、この回路では電源電
圧が2.2(V)程度と低い場合にも、WLをロスなく
昇圧することが可能となる。
【0003】次に、図1乃至図3を参照して、従来の昇
圧回路について説明する。図1、2は従来の昇圧回路の
回路図を示していて、図3は従来の回路の動作タイミン
グチャートを示している。
【0004】図1に示す回路は、高電圧ノードVPPに
ドレイン端子が接続されたMOSトランジスタ(MOS
1)と、このMOS1のソース端子が自身のドレイン端
子に接続されたMOSトランジスタ(MOS3)と、高
電圧ノードVPPにドレイン端子が接続されたMOSト
ランジスタ(MOS2)と、このMOS2のソース端子
が自身のドレイン端子に接続されたMOSトランジスタ
(MOS4)と、MOS1とMOS3の接続点に自身の
ソース端子が接続されるとともに自身のドレイン端子に
は所定の電圧が印加されバイアス機能を有するMOSト
ランジスタ(MOS5)と、MOS2とMOS4の接続
点に自身のソース端子が接続されるとともに自身のドレ
イン端子には所定の電圧が印加されバイアス機能を有す
るMOSトランジスタ(MOS7)と、MOS1とMO
S3のゲートを共通接続した接続点と自身のドレイン端
子が接続されるMOSトランジスタ(MOS6)とを有
する。
【0005】また、MOS2とMOS4のゲートを共通
接続した接続点、MOS6のソース端子、および、MO
S3のソース端子は、出力ノードであるワード線(W
L)に接続されるとともに、MOS5、MOS6、およ
び、MOS7のゲート端子は共通に接続されて、選択信
号であるENBが供給可能になっている。
【0006】また、MOS4のソース端子には容量素子
(CAP1)が接続されていて、さらにこの接続点に
は、MOS1およびMOS3のゲート端子が接続されて
いて、このCAP1は、クロック振幅が電源電圧となる
昇圧用クロック(CLK)が供給可能になっている。
【0007】さらに、ENBの供給端子とWLとの間に
は、インバータ(INV1)とMOSトランジスタ(M
OS8)とを直列接続した回路が設けられている。図2
に示す回路は、INV1とMOS8との直列接続部をよ
り詳細に示したもので、INV1は、ゲート端子を共通
接続した、P型MOSトランジスタ(PMOS20)と
N型MOSトランジスタ(NMOS21)とを直列接続
して構成している。
【0008】図1に示す回路において、MOS1、MO
S2、MOS3、MOS4は、しきい値がほぼ0(V)
になるようなディプリーション型のMOSで構成してあ
り、INV1は、本回路非選択時(ENBがVCC(ハ
イレベル)時)に、出力ノード(WL)を接地レベルに
するためのものであって、非選択時にはWLの電荷がM
OS8、NMOS21を介して接地点に放電してWLが
接地レベルとなる。
【0009】MOS8は、本回路選択時(ENBが0ロ
ーレベル時)に、高電圧に昇圧されている出力ノードW
LからPMOS20を経由して、電流がVCCに流れ込
むのを抑制するためのものである。MOS5およびMO
S7は、本回路非選択時に、高電圧ノードVPPから接
地レベルにある出力ノードWLへリーク電流が流れない
ようにするため、MOS1およびMOS2のソース電圧
を接地レベルより高い電圧にするバイアス機能を有して
いる。
【0010】また、ENBがVCC(ハイレベル)の時
に本回路は非選択状態になり、出力ノードWLは0
(V)になり、一方、ENBが0(V)の時に本回路は
選択状態になって、出力ノードWLは昇圧されて高電圧
になるような動作を行う。
【0011】次に、この回路の動作について説明すると
以下のようになる。なお、図3(a)に示すように振幅
VCCのクロック(CLK)がCAP1に供給されてい
るものとし、初期状態においては、CLKが0(V)、
ENBがVCCとし、ノード1および出力ノードWLの
電位を0(V)とする。また、MOS4とCAP1との
接続点をノード1とする。
【0012】まず、ENBを0(V)として本回路を選
択状態とする。次に、CLKが0(V)からVCCに遷
移すると、ノード1の電位はCAP1によって約VCC
の電位まで上昇する。この時、出力ノードWLの電位
(VWL)は、ノード1の電位よりMOS1のしきい値
だけ低い電位まで上昇する。
【0013】即ち、「VWL=VCC−VTH
(1)」となる。この様子を図3(c)に示す。次に、
CLKがVCCから0(V)に遷移すると、ノード1の
電位はCAP1によって0(V)まで下降しようとす
る。しかしながら、出力ノードWLが自身のゲート端子
に接続されたMOS2、MOS4を介して、電流がノー
ドVPP(MOS2のドレイン端子に接続されたノード
VPP)からノード1に流れ込むため、ノード1の電位
は出力ノードWLの電位からVTHだけ低い電位までし
か下がらない。
【0014】即ち、「V1=VWL−VTH (2)」
となる。(1)式と(2)式から、「V1=VWL−V
TH=VCC−VTH−VTH=VCC−2VTH
(3)」となる。この様子を図3(b)に示す。
【0015】この時のノード1で電位が、元の電位であ
る0(V)より高ければ、1クロックサイクルの間に電
位が上昇したことになる。したがって、昇圧を行うため
には、(3)式より、「V1=VCC−2VTH>0
(V) (4)」の関係が成立することが必要となる。
なお、実際の昇圧対象はVWLであるが、V1の昇圧に
応じてVWLが昇圧することを考慮している。
【0016】この式(4)から、昇圧を行うためには、
「VCC>2VTH (5)」なる関係が成立する必要
があり、出力ノードWLの電位が元の電位より上昇する
ためには、電源電圧はしきい値の2倍より大きくなくて
はならないことが分かる。
【0017】以上のように、図3に示すタイミングチャ
ートのように、昇圧用クロックを供給することによっ
て、VPPとなるまでVWLの昇圧動作を行っていた。
【0018】
【発明が解決しようとする課題】ところで、一般に、ソ
ース端子が接地された状態にある、しきい値0(V)の
デプリーション型のNMOSの場合、ソース電圧が約2
0(V)になると、いわゆる基板効果のため、しきい値
は約1(V)にまで上昇する。したがって、(5)式
は、「VCC>2×1(V)=2(V) (6)」とな
る。
【0019】この基板効果によって、しきい値電圧が上
昇するにつれて、(5)式の右辺の値が大きくなり、よ
り振幅の大きなクロックを供給することによって、換言
すれば、電源電圧を大きくして、昇圧動作を行わなけれ
ばならない事態が生じていた。
【0020】この基板効果を抑制し、トランジスタのソ
ース電位が上昇した場合のしきい値を低く抑制すること
は可能であるものの半導体製造プロセスが複雑になり製
造コストの上昇を伴うものであった。
【0021】本発明は、上述した従来の課題を解決する
ためになされたものであり、その目的は、電源電圧が小
さくとも、所定のノードの昇圧を適切に行える手段を提
供する点にある。
【0022】
【課題を解決するための手段】上記目的を達成するた
め、請求項1に係る発明によれば、高電圧が印加される
ノードに自身のドレイン端子を接続した第1および第2
のMOSトランジスタと、自身のドレイン端子を前記第
MOSトランジスタのソース端子に接続した第3
MOSトランジスタと、自身のドレイン端子を前記第2
のMOSトランジスタのソース端子に接続した第4のM
OSトランジスタと、前記第4のMOSトランジスタ
ソース端子に接続され、第1の昇圧用クロック(CL
K)を入力可能な第1の容量素子と、前記第3のMOS
トランジスタのソース端子に接続され、前記第1の昇圧
用クロック(CLK)を反転した第2の昇圧用クロック
(CLKB)を入力可能な第2の容量素子と、を含み
前記第1および前記第3のMOSトランジスタのゲート
端子の共通接続点が前記第4のMOSトランジスタのソ
ース端子に接続されているとともに、前記第2および前
記第4のMOSトランジスタのゲート端子の共通接続点
が前記第3のMOSトランジスタのソース端子に接続さ
れていて、前記第3のMOSトランジスタのソース端子
が出力ノードに接続されている昇圧回路が提供される。
【0023】
【0024】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照しつつ説明する。図4は本発明の実施の形態にかか
る昇圧回路の回路図、図6はクロック供給回路の回路図
を示していて、図5は回路の動作タイミングチャートを
示している。
【0025】図4に示す回路は、高電圧ノードVPPに
ドレイン端子が接続されたMOSトランジスタ(MOS
11)と、このMOS11のソース端子が自身のドレイ
ン端子に接続されたMOSトランジスタ(MOS13)
と、高電圧ノードVPPにドレイン端子が接続されたM
OSトランジスタ(MOS12)と、このMOS12の
ソース端子が自身のドレイン端子に接続されたMOSト
ランジスタ(MOS14)と、MOS11とMOS13
の接続点に自身のソース端子が接続されるとともに自身
のドレイン端子には所定の電圧が印加されバイアス機能
を有するMOSトランジスタ(MOS15)と、MOS
12とMOS14の接続点に自身のソース端子が接続さ
れるとともに自身のドレイン端子には所定の電圧が印加
されバイアス機能を有するMOSトランジスタ(MOS
17)と、MOS11とMOS13のゲートを共通接続
した接続点と自身のドレイン端子が接続されるMOSト
ランジスタ(MOS16)とを有する。
【0026】また、MOS12とMOS14のゲートを
共通接続した接続点、MOS16のソース端子、およ
び、MOS13のソース端子は、出力ノードであるワー
ド線(WL)に接続されるとともに、MOS15、MO
S16、および、MOS17のゲート端子は共通に接続
されて、選択信号であるENBが供給可能になってい
る。
【0027】また、MOS14のソース端子には容量素
子(CAP1)が接続されていて、さらにこの接続点に
は、MOS11およびMOS13のゲート端子が接続さ
れていて、このCAP1は、クロック振幅が電源電圧と
なる昇圧用クロック(CLK)が供給可能になってい
る。
【0028】さらに、ENBの供給端子とWLとの間に
は、インバータ(INV2)とMOSトランジスタ(M
OS18)とを直列接続した回路が設けられている。そ
して、この実施の形態特徴は、昇圧用クロック(CL
K)の反転信号である昇圧用クロック(CLKB)を供
給可能な容量素子(CAP12)が出力ノードWLに接
続されている点にある。
【0029】また、図6に示すクロック生成回路は、イ
ンバータ(INV3)とインバータ(INV4)とを直
列接続したもので、昇圧用クロック(CLK)は、IN
V4の出力信号に、また、昇圧用クロック(CLKB)
はINV3の出力信号になるようにしている。
【0030】図4に示す回路において、MOS11、M
OS12、MOS13、MOS14は、しきい値がほぼ
0(V)になるようなディプリーション型のMOSで構
成してあり、INV2は、本回路非選択時(ENBがV
CC(ハイレベル)時)に、出力ノード(WL)を接地
レベルにするためのものであって、非選択時にはWLの
電荷がMOS18、INV2を構成するNMOS(図示
せず)を介して接地点に放電して出力ノードが接地レベ
ルとなる。
【0031】MOS18は、本回路選択時(ENBが0
ローレベル時)に、高電圧に昇圧されている出力ノード
WLからINV2を構成するPMOSを経由して、電流
がVCCに流れ込むのを抑制するためのものである。M
OS15およびMOS17は、本回路非選択時に、高電
圧ノードVPPから接地レベルにある出力ノードWLへ
リーク電流が流れないようにするため、MOS11およ
びMOS12のソース電圧を接地レベルより高い電圧に
するバイアス機能を有している。
【0032】また、ENBがVCC(ハイレベル)の時
に本回路は非選択状態になり、出力ノードWLは0
(V)になり、一方、ENBが0Vの時に本回路は選択
状態になって、出力ノードWLは昇圧されて高電圧にな
るような動作を行う。
【0033】次に、この回路の動作について説明すると
以下のようになる。なお、図5(a)に示すように振幅
VCCのクロック(CLK)がCAP1に供給されてい
るものとし、初期状態においては、CLKが0(V)、
CLKBがVCC、ENBがVCCとし、ノード1およ
び出力ノードWLの電位を0(V)とする。また、MO
S14とCAP11との接続点をノード1とする。
【0034】まず、図6に示すクロック生成回路に供給
するクロック(CL)を図5(a)に示すように、時間
t1〜t2、t3〜t4、…で振幅VCCとなるものと
する。すると、クロック(CLK)は、図5(b)と同
一の信号となり(図5(b))、クロック(CLKB)
は、クロック(CLKを反転させた信号、即ち、時間0
〜t1、t2〜t3、…でVCCとなる(図5
(c))。
【0035】まず、ENBを0(V)として本回路を選
択状態とする。次に、CLKが0(V)からVCCに遷
移すると、ノード1の電位はCAP1によって約VCC
の電位まで上昇する。この時、出力ノードWLの電位
(VWL)は、ノード1の電位よりMOS11のしきい
値だけ低い電位まで上昇する。
【0036】即ち、「VWL=VCC−VTH
(7)」となる。この様子を図5(e)に示す。 次
に、CLKがVCCから0(V)に遷移すると、ノード
1の電位はCAP1によって0(V)まで下降しようと
する。しかしながら、出力ノードWLが自身のゲート端
子に接続されたMOS12、MOS14を介して、電流
がノードVPP(MOS12のドレイン端子に接続され
たノードVPP)からノード1に流れ込むため、ノード
1の電位は出力ノードWLの電位からVTHだけ低い電
位までしか下がらない。即ち、「V1=VWL−VTH
(8)」となる。
【0037】一方、出力ノードWLの電位はクロック
(CLKB)がVCCになることによって、CAP12
によって約VCCだけ押し上げられ、その電位は次式の
ようになる。「VWL=VCC−VTH+VCC
(9)」となる。この様子を図5(e)に示す。
【0038】(8)式と(9)式から、「V1=VCC
−VTH+VCC−VTH=2VCC−2VTH (1
0)」となる。この様子を図5(d)に示す。この時の
ノード1の電位が、元の電位より高ければ、1クロック
サイクルで電位が上昇したことになる。したがって、ノ
ード1での昇圧を行うためには、「V1=2VCC−2
VTH (11)」なる関係が成立する必要がある。
【0039】この時、「VCC>VTH (12)」な
る関係が成立すれば、V1>0となり、ノード1での昇
圧が行われることになる。即ち、電源電圧がしきい値よ
り大きければ1クロックサイクルで電位を上昇させるこ
とができる。
【0040】先に述べたように、ソース端子が接地され
た状態にある、しきい値が0(V)のデプリーション型
のNMOSの場合でも、ソース電圧が約20(V)にな
ると基板効果のためしきい値は1(V)まで上昇するも
のの、式(12)の右辺が従来の半分の値になっている
ため、より低い電源電圧であっても、出力ノードの昇圧
動作を行うことが可能となる。
【0041】すなわち、出力ノードに接続した容量素子
(CAP12)に、クロック信号(CLK)の反転クロ
ック(CLKB)を供給することによって、半導体製造
プロセスの複雑な変更を行わずとも、従来の約半分の電
源電圧で動作する回路を実現できる。
【0042】以上述べてきたように、この実施の形態に
よれば、昇圧用クロック(CLK)を反転した昇圧用ク
ロック(CLKB)をCAP12を介して出力ノード上
に供給するようにしたので、電源電圧(クロック振幅)
が小さくとも、出力ノードWLの昇圧を適切に行えると
いう効果が得られる。
【0043】
【発明の効果】以上説明したように、この発明によれ
ば、第3のMOSトランジスタに接続された第2の容量
素子を設け、昇圧用クロック(CLK)を反転した第2
の昇圧用クロック(CLKB)を供給するようにしたの
で、電源電圧(クロック振幅)が小さくとも、所定のノ
ードの昇圧を適切に行えるという効果が得られる。
【図面の簡単な説明】
【図1】従来の回路の回路図である。
【図2】従来の回路の回路図である。
【図3】従来の回路の動作タイミングチャートである。
【図4】本発明の実施の形態にかかる回路の回路図であ
る。
【図5】本発明の実施の形態にかかる回路の動作タイミ
ングチャートである。
【図6】本発明の実施の形態にかかる回路(クロック生
成回路)の回路図である。
【符号の説明】
1 ノード MOS11 MOSトランジスタ MOS12 MOSトランジスタ MOS13 MOSトランジスタ MOS14 MOSトランジスタ MOS15 MOSトランジスタ MOS16 MOSトランジスタ MOS17 MOSトランジスタ MOS18 MOSトランジスタ INV2 インバータ INV3 インバータ INV4 インバータ CAP11 容量素子 CAP12 容量素子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G11C 11/34 G11C 16/06 H02M 3/07 H03K 5/01

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 高電圧が印加されるノードに自身のドレ
    イン端子を接続した第1および第2のMOSトランジス
    タと、自身のドレイン端子を 前記第1MOSトランジスタの
    ソース端子に接続した第3MOSトランジスタと、自身のドレイン端子を前記第2のMOSトランジスタの
    ソース端子に接続した第4のMOSトランジスタと、 前記第4のMOSトランジスタのソース端子に接続さ
    れ、第1の昇圧用クロック(CLK)を入力可能な第1
    の容量素子と、 前記第3のMOSトランジスタのソース端子に接続さ
    れ、前記第1の昇圧用クロック(CLK)を反転した第
    2の昇圧用クロック(CLKB)を入力可能な第2の容
    量素子と、を含み 前記第1および前記第3のMOSトランジスタのゲート
    端子の共通接続点が前記第4のMOSトランジスタのソ
    ース端子に接続されているとともに、前記第2および前
    記第4のMOSトランジスタのゲート端子の共通接続点
    が前記第3のMOSトランジスタのソース端子に接続さ
    れていて、前記第3のMOSトランジスタのソース端子
    が出力ノードに接続されている 昇圧回路。
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