JPS60107857A - 集積回路チツプにおける電圧発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 −［産業上の利用分野］ この発明は、集積回路（ＩＣ）技術に関し、特に集積回
路チップにおける電圧発生回路に関するものである。

［従来技術］ 従来、データ処理に関連して使用さ九ている２つのタイ
プの半導体コンポーネントとして、不揮発性スタティッ
クＲＡＭ　（ランダムアクセスメモリ）と、最近開発さ
れた不揮発性ダイナミックＲＡＭとがある。これらのコ
ンポーネントは通常メモリとして使用される。典型的な
不揮発性スタティックＲＡＭのチップは複数の不一発性
スタティックＲＡＭのセルからなる。このＲＡＭセルは
、典型的にはラッチに接続されたＥＥ　ＰＲＯＭ（電気
的に消去可能なプログラム可能なリードオンリメモリ）
からなる。また、そのラッチは交差状に接続された複数
の（通常４個の）ＦＥＴ　（電界効果トランジスタ）に
より形成されている。すなわち単一のＦＥＴデバイスが
そのラッチの各半分にそれぞれ接続されている。

さて、一般的に、不揮発性ＲＡＭには、チップ上に一体
に形成した電圧発生回路が設けられている。この電圧発
生回路は不揮発性セルの動作に必要な電圧を供給するた
めのものである。たいていの不揮発性スタティックＲＡ
Ｍチップでは、プログラムまたはデータの消去を行うた
めには単一のハイレベル電圧（例えば約５ｖ）しか必要
でない。

この電圧を発生させるために従来使用されていた標準的
な電気回路は、自走発振器と電荷汲み上げ回路との組み
合わせである。この電荷汲み上げ回路は、オープンエン
ド的に作動させられるか、あるいは予定の電圧にクラン
プされるかのどちらかである。不揮発性スタティックＲ
ＡＭに関する従来技術についての一層詳しい説明は１９
８２Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐ
ｅｒｓ　ｆｒｏｍ　ｔｈｅＩｎｔｅｒｎａｔｉｏｎａｌ
　５ｏｌｉｄ−３ｔａｔｅ　Ｃ１ｒｃｕｉｔ　Ｃｏｎｆ
ｅｒｅｎｃｅの１８４ページ、Ａ、　Ｇｕｐｔａらによ
る”５Ｖ−Ｏｎｌｙ　１６Ｋ　ＥＥ　ＰＲＯＭ　Ｕｔｉ
ｌｉｚｉｎｇ　０ｘｙｎｉｔｒｉｄｅ　Ｄｉｅｌｅｃｔ
ｒｉｃｓａｎｄ　Ｅ　ＰＲＯＭ　Ｒｅｄｕｎｄａｎｃｙ
”と題する論文に述べられている。その他に不揮発性ス
タティックＲＡＭについて述べたものとしては、ｌ　９
８１　Ｄｉｇｅｓｔｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐ
ｅｒｓ　ｆｏｒ　ｔｈｅ　Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｓｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆ
ｅｒｅｎｃｅの１４８ページ、Ｊｏｓｅｐｈ　Ｄｒｏｒ
ｉらによる”Ａ　Ｓｉｎｇｌｅ　５Ｖ　５ｕｐｐｌｙＮ
ｏｎ−Ｖｏｌａｔｉｌｅ　５ｔａｔｉｃ　ＲＡＭ”と題
する論文がある。

不揮発性７．タテイックＲＡＭの欠点の一つとして、そ
の集積密度が比較的低いことがある。この集積度の低さ
は、一部には不揮発性スタティックＲＡＭのセルを形成
するために比較的多数のＦＥＴデバイスが使用されると
いう事実による。すなわう、より少ない数のＦＥＴデバ
イスの使用で済むなら集積密度のより高いモジュールが
得られることは確実であろう。

一方、不揮発性ダイナミックＲＡＭは、不揮発性スタテ
ィックＲＡＭよりも少ないＦＥＴデノ（イスを使用する
ので、集積密度のより高いモジュールを提供することが
できる。不揮発性ダイナミックＲＡＭは最近開発された
ものであり、記憶用キャパシタに接続したＥＥ　ＦＲＯ
Ｍセルからなる。

このキャパシタの一方のプレートには一定電圧を加え、
他方のプレートにはＦＥＴ制御デバイスを接続する。こ
のＦＥＴ制御デバイスは検出用増幅器にも接続されてい
る。また、その検出用増幅器は記憶用キャパシタの電荷
を検出してメモリセルのリフレッシュを促す。

さて、不揮発性ダイナミックＲＡＭでは、その集積密度
の高さ及びその他の内在的な特性により、不揮発性スタ
ティックＲＡＭよりも複雑な電圧発生システムが利用さ
れる。というのは、ダイナミックＲＡ　Ｍ用の電圧発生
回路は異なった複数のレベルの電圧を発生する必要があ
るからである。このため、不揮発性スタティックＲＡＭ
のセルを駆動するのに使用される相当に簡単な電圧発生
システムを不揮発性ダイナミックＲＡＭのセルの駆動用
に使用することはできない。

［発明が解決しようとする問題点］ この発明の目的は、ワンチップ上に形成され、不揮発性
ダイナミックＲＡＭに適合する電圧発生回路を提供する
ことにある。

［問題点を解決するための手段］ この発明によるチップ上の電圧発生回路は、異なるハイ
レベル信号を発生するものである。この回路は、それぞ
れ非同期的に駆動するように制御される２つの電荷汲み
上げシステムを備えている。

一方の電荷汲み上げシステムは不揮発性ダイナミックＲ
ＡＭセルの記憶用プレーｌ〜（ｓ　ｐ）用の電圧を供給
し、他方の電荷汲み上げシステムはセルの制御ゲート（
ＣＧ）用の電圧を供給する。各々の電荷汲み上げシステ
ムは、プログラム可能な発振器と、制御回路と、電荷汲
み」二げ回路と、パワ−ダウン論理回路と、パワーダウ
ン回路とを具備している。その制御回路は、外部で発生
した２つの信号に応答する。さらに、電荷汲み上げ用出
力の電圧を感知して一連の制御信号を発生するための手
段が設けられている。その一連の制御信号のうち一つの
信号は上記発振器を制御するために使用され、一方発振
器はクロック信号を上記制御回路に供給する。また一連
の制御信号のうち他の一つの信号は電荷汲み上げ回路を
調節するために使用され、さらに他の信号はパワーダウ
ン論理回路を制御するために使用される。パワーダウン
論理回路はパワーダウン回路を作動させるためのエネー
ブル信号を発生する。すると、パワーダウン回路は電荷
汲み上げ回路の放電を促し、これにより記憶用プレート
と制御ゲートとがプログラム後の所望のレベルに戻され
、維持される。

［実施例］ この発明は、さまざまなタイプの回路モジュールの使用
に供するように意図されたものである。

特に、この発明の回路は、不揮発性ダイナミックＲＡＭ
において良好に作動する。しかしながら、この発明を不
揮発性ダイナミックＲＡＭに対する応用のみに限定して
解釈すべきではない。というのは、この発明の以下に示
す実施例に、本発明の技術思想を逸脱することのないわ
ずかの変更を加えて不揮発性ダイナミックＲＡＭ以外の
モジュールに対して本発明の回路を応用することは、熟
練した当業者の容易になしうるところだからである。

さて、第１図は、本発明の教示に従うシステムのブロッ
ク図である。この各ブロック毎の詳しい説明は後に行う
。第１図において、電荷汲み上げシステム１０の機能は
、端子１２に異なる複数のレベルの電圧を発生すること
である。この異なる複数のレベルの電圧は、外部的に発
生した”ＧＥＴ′″制御信号に応答して発生される。端
子１２上の異なるレベルの電圧は、利用されるセルまた
はデバイスの記憶用プレート（図示しない）に供給され
る。尚、この発明の好適な実施例では利用されるセルは
不揮発性ダイナミックＲＡＭである。

また、外部発生制御信号ＧＥＴは、不揮発性ＲＡＭの記
憶用プレート（ｓ　ｐ）である特定のレベルの電圧が要
求されるときに、電荷汲み上げシステム１０に供給され
る。

上記記憶用プレートに電圧が必要である他に、不揮発性
ダイナミックＲＡＭの制御ゲー）−（ＣＧ）にも異なる
複数のレベルの電圧が必要である。これらの電圧は第２
の電荷汲み上げシステム１４から供給される。第２の外
部的な信号”　Ｓ　Ａ　Ｖ　Ｅ　”は、所望のレベルの
電圧が制御ゲートに必要であるときに電荷汲み上げシス
テム１４に供給される。

記載の便宜をはかるため、以下では、記憶用プレートを
ＳＰと、また制御ゲートをＣＧと、それぞれ略記するこ
とがある。さて、電荷汲み上げシステム１０は８２発振
器１８を備えている。尚、以下でＳＰを接頭につけて、
例えばＳＰ発振器、ＳＰ電荷汲み上げ回路などとすると
、それはセルの記憶用プレートに電圧を供給するための
デバイスをあられすものとする。８２発振器１８の詳し
い説明は後で与える。この８２発振器１８はプログラム
可能な発振器であり、ＳＰ電荷汲み上げ回路２２を駆動
するために端子３ｏにクロック信号を供給する。８２発
振器１８の端子２１には制御信号“ポンプＳｐ　７１が
供給される。この信号は、８２発振器１８の動作を制御
するために使用される。

前にも述べたように、外部発生信号”　Ｇ　Ｅ　Ｔ　”
はＳＰ電荷汲み上げ制御回路２２の端子２４に加えられ
る。ＳＰ電荷汲み上げ制御回路２２は２相の制御信号を
発生し、それらをＳＰ電荷汲み上げ回路２８の端子２６
に供給する。また、ｓｐ電荷汲み上げ回路２８′°から
のフィードバック信号が、ＳＰ電荷汲み上げ制御回路２
２の端子３０ａにフィードバックされる。その他の制御
信号”　Ｉ　Ｓ　Ｐ　”は端子２３に出力される。この
制御信号ＩＳＰはＳＰがある予定の電圧レベルにパワー
ダウンした時点で発生される。好適な実施例では、この
予定の電圧レベルは５ｖである。制御信号ＩＳＰはパワ
ーダウン論理回路システム３２に供給される。

このパワーダウン論理回路システム３２の機能は、ＳＰ
電荷汲み上げ制御回路２２またはＣＧ電荷扱み上げ制御
回路４４の出力信号を監視して、さまざまな、後述する
パワーダウン回路を作動させるための適当なエネーブー
ル信号を発生し、以て記憶用プレートまたは制御ゲート
の電圧レベルをプルダウンすることにある。このため、
端子２３上の信号は、記憶用プレート上の電圧レベルを
変化または調節する必要がある時点で発生される。

ＳＰ電荷汲み上げ回路２８の機能はメモリセルの記憶用
プレート（図示しない）に適当な電圧を供給することに
ある。ＳＰ電荷汲み上げ回路２８は、周知の容量タイプ
の電荷汲み上げ回路であり、端子２６から多相信号を入
力して出力端子から適当なレベルの電圧を発生する。こ
のタイプの電荷汲み上げ回路は従来より周知であるので
、ここでは詳しい説明は行なわない。尚、さらに説明を
加えると、ＳＰ電荷汲み上げ回路２８からの出力がカス
ケード接続された多段キャパシタ中を移動するにつれ、
その出力電圧は、ブーツストラップ原理によって増大す
る。そしてその出力電圧が予定のレベルに達すると、Ｓ
Ｐ電荷汲み上げ制御回路２２がＳＰ電荷汲み上げ回路２
８を不作動にする。

また、ＳＰ電荷汲み上げ制御回路２２はｓｐ電荷扱り上
げ回路２８を再び作動させ、この作動−不作動のサイク
ルにより端子１２にわける適正な電圧１２を維持するた
めに必要な制御がはかられる。

前にも述べたように、第２の電荷汲み上げシステム１４
は制御ゲート（ＣＧ）に電圧を供給するためのものであ
る。この目的のために、制御ゲートに電圧を供給すべく
相互作用を行う各ブロック回路にＣＧという接頭辞を与
える。電荷汲み上げシステム１４は００発振器４０を備
えている。この００発振器４０には、端子４１を介して
制御信号″ポンプＣＧ　”が供給される。ＣＧ電荷汲み
上げ制御回路４４は制御信号”　Ｉ　ＣＧ　”を発生す
る。

この制御信号”　Ｉ　ＣＧ　”はパワーダウン論理回路
システム３２の端子ＩＣＧに供給される。ＣＧ電荷汲み
上げ制御回路４４からの２相出力信号はＣＧ電荷汲み上
げ回路４８の端子４６に入力される。

“Ｓ　Ａ　Ｖ　Ｅ　”と“Ｇ　Ｅ　Ｔ　”という一対の
外部発生信号がＣＧ電荷汲み上げ制御回路４４に供給さ
れる。すなわち、それら”　Ｓ　Ａ　Ｖ　Ｅ”と“ＧＥ
Ｔ”信号の状態に応じて、ＣＧ電荷汲み上げ回路４８が
これら外部発生信号の要求を充たすように制御される。

ＣＧ電荷汲み上げ回路４８からの出力は端子１６からメ
モリセル（図示しない）の制御ゲー１−に供給される。

また、フィードバック信号がＣＧ電荷汲み上げ回路４８
からＣＧ電荷汲み上げ制御回路４４の端子５０にフィー
ドバックされる。

さらに、ＣＧ電荷汲み上げ回路４８からは、他にも端子
５２．５４から制御信号がそれぞれ出力され、これらは
パワーダウン論理回路システム３２に各々供給される。

００発振器４０、ＣＧ電荷汲み」二げ制御回路４４、Ｃ
Ｇ電荷汲み上げ回路４８及びＣＧパワーダウン回路５６
の機能は、電荷汲み上げシステム１０中の対応する回路
と機能において類似している、そして、これらの説明は
電荷汲み上げシステム１０との関連でもう述べたので、
ここでは繰り返さない。

さらに第１図において、パワーダウン論理回路システム
３２は、外部発生信号“Ｓ　Ａ　Ｖ　Ｅ、　”と１１Ｇ
ＥＴ”と、ＩＳＰと、ＩＣＧと、端子５２及び５４上の
信号とを監視して、端子５７．５８及びＰＤ２０に制御
信号を発生するためのものである。この目的のために、
パワーダウン論理回路システム３２は、ＳＰパワーダウ
ン論理回路６０と、主要論理回路６４とＣＧパワーダウ
ン論理回路７２とで構成されている。ＳＰパワーダウン
論理回路６０の入力端子は端子２３と、端子ＩＣＧと、
端子５２とによって、ＳＰ電荷汲み上げ制御回路２２、
ＣＧ電荷汲み上げ制御回路４４及びＣＧ電荷汲み上げ回
路４７８と、それぞれ接続されている。

ＳＰパワーダウン論理回路６０は制御信号”　Ｐ　Ｄ８
　０ｕｔ”を発生し、その制御信号は端子５７を介して
ＳＰパワーダウン回路３４を作動させるために供給され
る。また、ＳＰパワーダウン論理回路６０と主要論理回
路６４とは端子６２で接続されている。

主要論理回路６４の機能は端子５８を介してＳＰパワー
ダウン回路３４に制御信号”ＭＡＩＮ”を送り、ＳＰパ
ワーダウン回路３４に対してメモリセルの記憶プレート
が５ｖに維持されるべきことを知らせることにある。こ
の５ｖのレベルの電圧は入力電源ＶＤＤがら低抵抗の導
電経路を介して供給される。また、主要論理回路６４は
端子２３、ＩＣＧから制御信号を受けとるとともに、端
子６６．６８からもそれぞれＳ　Ａ　Ｖ　Ｅ　”信号と
”　Ｇ　Ｅ　Ｔ　”信号とを受けとる。主要論理回路６
４はさらに端子７０を介してＣＧパワーダウン論理回路
７２に接続されている。

ＣＧパワーダウン論理回路７２の機能は端子ＰＤ２０か
らＣＧパワーダウン回路に制御信号ｄｌＰＤ　２０　”
を供給することにある。ＣＧパワーダウン論理回路７２
は端子５４を介してＣＧ電荷汲み上げ回路４８に接続さ
れている。また外部発生信号“５ＡＶＥ”及び”　Ｇ　
Ｅ　Ｔ　”は端子６６．６８を介してＣＧパワーダウン
論理回路７２に入力される。ＳＰパワーダウン論理回路
６ｏの端子７４はＣＧパワーダウン論理回路７２に接続
されている。さらに、ｓｐ電荷汲み上げ制御回路２２の
端子２３と、ＣＧ電荷汲み上げ回路４４の端子４４ａと
は、それぞれＳＰパワーダウン論理回路６゜とＣＧパワ
ーダウン論理回路７２との双方に接続さ九でいる。これ
で本発明の電圧発生回路の機能的なブロック図の説明を
−とおり終了したので、次にこれらのシステムの作用に
ついて説明する。

（ａ）策よ凰段ス旦２久凰立止凰 第２Ａ、２Ｂ図は、第１図のシステムの作用を示すため
のタイムチャートである。さて、この電圧発生システム
は、電源（ＶＤＤ）と、制御信号“Ｓ　Ａ　Ｖ　Ｅ　”
及び”　Ｇ　Ｅ　Ｔ″′という３つの外部信号を必要と
する。Ｉ“これらの外部信号は、メモリセルの記憶用プ
レート及び制御ゲートの一方または双方にある特定の電
圧が要求されるときに電圧発生システムに供給される。

タイムチャートの説明に移ると、先ず制御ゲート（ＣＧ
）は例えば第１の電圧である８、５ｖに保たれており、
一方記憶用プレート（ｓ　ｐ）は、例えば第２の電圧で
ある電源ＶＤＤの約５Ｖに維持されているとする。この
状態では、ＣＧ電荷汲み上げ回路４８（第１図）が端子
１６から８．５■の電圧を出力しており、一方ＳＰ電荷
汲み上げ回路２８の端子１２の電圧は、ＳＰパワーダウ
ン回路３４を介しての低抵抗導線により電源ＶＤＤに接
続され、すなわち＋５ｖに維持されている。

ここで外部発生信号”　Ｓ　Ａ　Ｖ　Ｅ”が加えられた
としよう。すると、ＣＧ電荷汲み上げ回路４８に接続し
た感知回路の感知レベルが予定の電圧レベルまで高めら
れる。この発明の好適な実施例では、この予定の電圧レ
ベルは２０Ｖである。この電圧レベルの上昇により電荷
汲み上げ回路４８が作動し、端子１２における電圧レベ
ルが２０Ｖに達するまで電荷汲み上げ回路４８の作動が
続けられる。

尚、詳細については後述するが、上記感知回路はＣＧ電
荷汲み上げ制御回路４４中に組み込まれている。こうし
て、端子１２における電圧レベルが２０Ｖに達すると、
制御信号ＩＣＧがＣＧ電荷汲み上げ制御回路４４から出
力され、これによりシステムの状態が変化する。すなわ
ち制御信号ＩＣＧはパワーダウン論理回路システム３２
に送られ六ゾ式　ごの、′Ｐント）　ｕ、　４ｉ１田プ
レーｋ（Ｑｐ）小骨′αレベルが零ボルトに低減される
べきことを指示する。すると、パワーダウン論理回路シ
ステム３２はＳＰパワーダウン回路３４を作動させ、こ
れにより記憶用プレートの放電がはかられて、記憶用プ
レートは所望の電圧レベルまで下降する。また、制御信
号ＩＣＧは主要論理回路６４にも指令を出し記憶用プレ
ートに対する電圧ＶＤＤの印加を中止させる。

次に、外部発生信号”　Ｓ　Ａ　Ｖ　Ｅ　”が加えられ
なくなると、ＳＰパワーダウン論理回路６０がＳＰパワ
ーダウン回路゛３４を不作動とし、主要論理回路６４に
対して、記憶用プレートを電源ＶＤＤに再接続するよう
に指令する。

このとき、ＣＧ電荷汲み上げ回路４８の感知回路の感知
レベルは＋８．５ｖに戻され、ＣＧパワーダウン回路５
６はＣＧ電荷汲み上げ回路４８の出力を８．５ｖに低減
するように指令を受ける。

そして、ＣＧ電荷汲み上げ回路４８の出力電圧が８．５
Ｖに達するとＣＧパワーダウン回路５６が不作動にされ
、（ＣＧ電荷汲み上げ制御回路４４内に組み込まれた）
感知回路により、端子１６における出力電圧を８．５ｖ
に維持することが保証される。

さて、再び第１図と第２Ａ、２Ｂ図とを参照すると、外
部発生信号”　Ｇ　Ｅ　Ｔ　”が加えられると、電圧発
生システムのもう一方の動作モードが実行されることに
なる。特に、このモードにおける電気的信号の推移は第
２Ｂ図に示されている。このモードでは、ＳＰ電荷汲み
上げ回路２８の感知レベルが８，５ｖに引き上げられる
。しかし、ＳＰ電荷汲み上げ回路２８がこの新しいレベ
ルに追従すべく作動する前に、ＳＰ電荷汲み上げ回路２
８はＳＰ電荷汲み上げ制御回路２２によって−たんディ
スエーブルされ、ＳＰパワーダウン回路３４が作動され
て記憶用プレートをアース電位まで引き下げる。外部発
生信号′″Ｇ　Ｅ　Ｔ　”はまた、ＣＧ電荷汲み上げ回
路４８をディスエーブルするとともに、ＣＧパワーダウ
ン回路５６をエネーブルしてＣＧ電荷汲み上げ回路４８
の出力電圧（端子１６）をアース電位まで引き下げる。

そして制御ゲートが−たん完全に放電してしまうと、Ｓ
Ｐパワーダウン回路３４がディスエーブルされるととも
に、ＳＰ電荷汲み上げ回路２２がＳＰ電荷汲み上げ回路
２８を作動させ、これにより記憶用プレートの電位が８
．５ｖまで高められる。

次に’　Ｇ　Ｅ　Ｔ　”信号が加えられなくなると、Ｃ
Ｇパワーダウン回路５６がディスエーブルされ、ＣＧ電
荷汲み上げ制御回路４４がＣＧ電荷汲み上げ回路４８を
作動させる。”　ＧＥ　Ｔ　”信号の立ち下がりにより
、ＳＰ電荷汲み上げ制御回路２２中に組み込まれたＳＰ
感知回路の感知レベルが５ｖに再び設定される。そして
制御ゲートの電位が８゜５■に達すると、これによりＳ
Ｐパワーダウン回路３４が作動状態となり、従って記憶
用プレートの電位が下がりはじめる。次にＳＰ電荷汲み
上げ回路２２により、記憶用プレートの電位が＋５ｖま
で下がったことが感知されると、ＳＰパワーダウン回路
３４がオフとなり、主要論理回路６４が＋５Ｖの電源に
対する低抵抗の導通を実現する。

上述したマルチレベル電圧発生システムは、入力端子の
数が少なくてすむのでユーザーにとって使い勝手のよい
ものである。実質的には、このシステムには単一の電源
供給ラインと、２つの論理制御信号がありさえすればよ
い。そして、このシステムは複数のハイレベルの電圧を
同時に発生する。また、発振器と電荷汲み上げ回路は、
ハイレベルの電圧が与えられないときにはオフに切り換
えられ、すなわち出力電圧が保持される。さらに、電荷
汲み上げの電圧レベルが感知され、それは自走（ｆｒｅ
ｅ−ｒｕｎｎｉｎｇ）することなく制御される。以」二
のとおり、電圧発生システムの構成とその作用について
は説明したので、次に個々のブロック内の回路について
説明しよう。

（ｂ）発振器 第３図、すなわち第３Ａ図と第３Ｂ図を結合した図は、
第１図の８２発振器１８と００発振器４０とに適合する
発振器の回路を示すものである。

この発振器の出力端子はＳＰ電荷汲み上げ制御回路２２
またはＣＧ電荷汲み上げ制御回路４４を駆この発振器の
入力端子には、第１図にポンプＳＰ及びポンプＣＧとし
て示したフィードバック信号を加える。こ二で一寸第１
図に戻ってみると、８２発振器１８や００発振器４０の
ＬＥ　Ｓ　Ｐ　ＴＴ及び“ＣＧ”という接頭表示は、そ
の発振器がメモリセルの記憶用プレート及び制御ゲート
のうちどちらに接続されているのかを示すものである。

再び第３Ａ図において、端子７６には電源電圧ＶＤＤが
加えられる。尚、この発振器はＦＥＴデバイスで構成さ
れている。そのＦＥＴデバイスのうち、デプリーション
モ・−ドのものには、デバイスの長方形部と電極との間
にハツチングを入れである。

また、デプリーションモードでないものにはハツチング
を入れていない。この記号法は、このあとも図面中で頻
用する。

さて、第３図の発振器は入力反転回路７８を備えている
。入力反転回路７８はＦＥＴデバイス３．４からなり、
デバイス３．４の連結点はＦＥＴデバイス３１のゲート
に接続されている。ＦＥＴデバノ−２Ｑｆｆ／ｎｕ−１
！ｗｔ＋−）ｍ番油ＪｒＪｔ　Ｖｌ、Ｊ％Ｊｍ極は端子
Ｇに接続されている。端子Ｇは、発振器の制御端子に相
当する。端子Ｇはデバイス１３とデバイス１３′との間
の連結点である。デバイス１３とデバイス１３′とはや
はり反転回路８０を構成する。このとき一方のデバイス
１３はデプリーションモードで、他方のデバイス１３′
は非デプリーションモード（エンハンスモード）である
。

発振器は他にも同様な反転回路８２．８４．８６．８８
及び９０を備えている。この各段の反転回路は反転回路
８０と同じ回路構成、すなわちそれぞれ１個ずつの、デ
プリーションモードと非デプリーションモードのＦ　Ｅ
　’Ｉ’デバイスからなり、それらのデバイス間は結線
で接続されている。例えば、デバイス１５．１５′間に
は結線Ｈが配置されている。デバイス１７．１７′間に
は結線Ｊが配置されている。

各結線Ｇ、Ｈ，，Ｌ　Ｋ、Ｌ、Ｍはそれぞれ容量性負荷
に接続されている。これらの容量性負荷とはデバイス４
１．４１′、４３．４３′、４５及び４５′である。各
結線Ｇ、Ｈ，Ｊ、に、Ｌ、Ｍはそれぞれデバイス１３′
、１５′、１７′、１９′、２１′、２３′を介して共
通結線Ｘに接続されている。また、結線Ｘはデバイス３
９を介して接地されている。さらに、回路９２（第３Ｂ
図）が結線Ｍに接続されている。この回路９２は複合し
たプルアップ回路を備えた反転回路を構成する。

回路９２の機能は、発振回路の発振を生じさせるための
デバイス１３′に連結帰還された結線Ｚにハイレベル電
流をつくり出すことにある。回路９２はデバイス３１．
３１′、３３及び３５とからなる。デバイス３・７は端
子Ｚに接続され、発振器によって駆動されるべき負荷を
あられすものである。この実施例では、デバイス３７は
第１図におけるＳＰ電荷汲み上げ制御回路２２またはＣ
Ｇ電荷汲み上げ制御回路４４に対する久方をあらゎすも
のである。このとき、デバイス３７を以て回路の遅延部
分を担わせることにより、発振器の周波数を上昇または
下降させるための追従（ｔｒａｃｋｉｎｇ）手段として
使用することができる。

（ｂ　−１）充」ｌＩ欠作月□ さて第３Ａ、３Ｂ図の回路の作用について説明する。先
ず入力信号が立ち下がると、デバイス３１によって結線
Ｇがアース電位に保持される。このとき、デバイス３９
は非導通となる。すなわち、これにより発振器内部の、
アースと導通していた結線がアースとは絶離されて電気
的に浮揚状態となる。この状態では発振器が停止し、ク
ロック信号は出力されない。

次に、入力信号が立ち上がると、デバイス３９が導通状
態になるので結線Ｘはアース電位に下がる。（デバイス
３．４によってひき起こされた）反転回路の一段分の遅
延時間ののち、デバイス３１のゲートがアース電位に下
がり、これにより端子Ｇは電気的に浮揚状態になるので
、デバイス、１３に電荷が蓄積しはじめる。すなわち、
結線Ｇにおける電圧の不安定性がひき起こされるので発
振が開始される。デバイス４１．４１′、４３．４３′
、４５及び４５′は容量性負荷を構成し、回路の遅延時
間、すなわち発振周波数を制御する。

デバイス２９．２９′、３３及び３５は複合プルアップ
回路を備えた反転回路を構成する。そして。

結線Ｚがアース電位より上のデプリーションしきい値よ
りも高い電位になると、デバイス２９′を駆動するため
のハイレベルの駆動電圧がっくり出され、出力電圧が急
速に上昇する。尚、発振作用は、出力端子からデバイス
１３′のゲートにフィードバック紅路がつながっている
という事実により可能となっている。

さて、発振器の発振周波数は複数の反転回路の遅延時間
の総和によって決定される。この発明の好適な実施例で
は、この遅延時間は個々の反転回路のスイッチング速度
によるものである。一方このスイッチング速度は、さま
ざまの結線間のキャパシタンスにより影響を受ける。今
、反転回路がｎ段あるとし、それぞれの反転回路の周期
、すなわち周波数の逆数をＴｉ（ｉ＝１・・・・ｎ）と
しよう。すると、回路全体の周期Ｔ＝２　（Ｔ□＋Ｔ２
＋・・・・＋Ｔｎ）となって、回路全体の周波数ｆ＝１
の発振器の場合、最後の反転回路の遅延時間は駆動すべ
き回路の出力キャパシタンスによって制御を受ける。こ
の出力キャパシタンスは、主として駆動されるべき負荷
ゲートのキャパシタンスからなる。これは第３図におけ
るデバイス３７である。

もし、デバイス３７が回路の遅延時間の最も大きい部分
を占めるなら、負荷デバイスとして短いチャネルのＦＥ
Ｔを駆動すべき回路が使用するときは発振器の周波数が
高くなり、また負荷デバイスとして長いチャネルのＴＥ
Ｔを駆動すべき回路が使用するときは発振器の周波数が
低くなるように。

デバイスの追従を行うことができる。すなわち、チャネ
ルが短いということは、チャネルの幅対長さの比が大き
いということだから、より多くの電流を導通させること
を意味する。このデバイスマツチングによって、駆動す
べき回路をより高いスイッチング速度で駆動することが
可能となる。

このように、発振器の全遅延時間中に相当な大きさの遅
延時間を占める出力負荷を設けたことにより、駆動すべ
き回路が高い周波数でスイッチングされ得るときは、発
振器がこの高い周波数のクロック信号を発生する。同様
に、駆動すべき回路が低い周波数でしか駆動され得ない
ときは、発振器は低い周波数のクロック信号を発生する
。要するに、発振周波数は負荷のスイッチング速度に追
従するのである。

それに加えて、この発振器は論理制御信号によって起動
・停止制御できる。そして、オフ状態にあるときは、発
振器は一切出力信号を発生しない。

（ｃ）監豊盈ム上丈級艶鳳蚤 第４図（第４Ａ図と第４Ｂ図の組み合わせ）は電荷汲み
上げ制御回路の詳細を示すものであり、第１図のＳＰ電
荷汲み上げ制御回路２２及びＣＧ電荷汲み上げ制御回路
４４に対応する。第３図に示した発振器の出力はデバイ
ス１１６（第４Ｂ図）のゲート電極に供給される。また
、前述した感知回路とは符号１００　（第４Ａ図）で示
すものである。そして、例えばこの回路をＳＰ電荷汲み
上げ回路２８の駆動のために使用するのであれば、感知
回路１００はＳＰ電荷汲み上げ回路２８の出力端子に接
続されることになる。同様に、この回路をＣＧ電荷汲み
上げ回路４８の駆動のために使用するのであれば、感知
回路１００はＣＧ電荷汲み」二げ回路４８の出力端子に
接続される。感知回路１００は一対の、直列接続された
抵抗Ｒ１及びＲ２とからなる。そして抵抗Ｒ１、Ｒ２の
活魚Ａは出力端子として使用される。この発明の好適な
実施例では、これらの抵抗は多結晶シリコンである。

次に、活魚Ａは導線１３４によって差動増幅回路１０５
に接続されている。差動増幅回路１０５は活魚Ａにおけ
る信号を後述する基準電圧と比較するものである。差動
増幅回路１０５はＦＩＥＴデバイス１０１．１０２．１
０３．１０４とからなる。デバイス１０１のソース電極
とデバイス１０４のソース電極とはそれぞれ活魚１２８
で接続されている。活魚１２８は電圧ＶＤＤの電源に接
続されている。デバイス１０４のゲート電極には導線１
３６によって基準電圧回路１２４が接続されている。基
準電圧回路１２４はデバイス１０６゜１０７とからなる
。これらのデバイスは活魚Ｅに基準電圧を発生するよう
に接続されている。差動増幅回路１０５の活魚Ｂには、
導線１３２によって電圧変換回路１２６が接続されてい
る。この電圧変換回路１２６は、活魚Ｂにおける電圧に
対して、レベルシフト及び電圧変換作用をもつ。電圧変
換回路１２６はＦＥＴデバイス１０８，１０９゜１１０
．１１１，１１２，１１３．１１４とからなる。このう
ち、デバイス１１４はデバイス１１５（第４Ｂ図）を制
御するためのスイッチとしてはたらく。デバイス１１５
は出力回路１３０を制御する。また、出力回路１３０は
電荷汲み上げ回路を駆動するために使用される電力信号
ＯＵＴ　１及び０ＵＴ２を供給する。

さらに第４Ａ、４Ｂ図を参照すると、出力回路１３０は
導線１３８によって電圧変換回路１２６の活魚工に接続
されている。出力回路１３０は、プルアップ回路１３２
，１３４を個別に備えている。そして、プルアップ回路
１３２は出力信号０ＵＴ２を制御するために使用される
。同様に、プルアップ回路１３４は出力信号０ＵＴ１を
制御するだめに使用される。このプルアップ回路を備え
た出力回路１３０はＦ　Ｅ’Ｔデバイス１１５，１１６
．１１７．１１８．１１９．１２０．１２１゜１２２．
１２３で構成される。

（ｃ−１）電荷汲み上げ制　回路の、用さて、第４図の
回路の作用について述べると、感知回路１００において
抵抗Ｒ１、Ｒ２は電荷汲み上げ回路とアースの間の電圧
分割器を形成している。そして、デバイス１０１．１０
２，１０３゜１０４は差動増幅回路を形成し、デバイス
１０６．１０７は活魚Ｅにおける基準電圧安定回路を形
成する。この安定性はデバイス１０６．１０７の双方に
デプリーションタイプのものを使用することによって達
成される。このことによりまたしきい値の追従も行なわ
れる。尚、双方のデバイス１０６．１０７は、チャネル
の長さに対する幅のばらつきによる効果を防止するため
に十分広く形成されている。

と、活魚Ａの電圧も抵抗Ｒ１とＲ２の比によ゛つて定め
られた比率に応じて上昇する。デバイス１０２が導通状
態になると、活魚Ｂの電圧が下降する。

そして、活魚Ｂの電圧がエンハンスしきい値電圧よりも
下降すると、デバイス１０９がオフに切換えられて活魚
Ｆの電圧が上昇する。活魚Ｆの電圧がデバイス１１１と
デバイス１１４のしきい値の合計よりも高くなると、デ
バイス１１１がオンになり活魚Ｈに電荷がたくわえられ
る。デバイス１１２は洩れ電流の小さいデバイスであり
、その目的はデバイス１１１がオフに切り換えられたと
き活魚Ｈの放電を行うことにある。また、出力回路１３
０をオフに切り換えるべきときには、デバイス１１４が
オンに切り換えられて、デバイス１１５のゲートがアー
スに落とされる。これにより出力回路１３０のアースへ
の電流経路が遮断されて。

出力０ＵＴ１及び０ＵＴ２がハイレベルに浮揚される。

このことは、デバイス１１５がオフであるときには０Ｕ
Ｔ１及び０ＵＴ２から信号が出力されないことを保証す
る。

電荷汲み上げ制御回路の出力（ＯＵＴＩ及び０ＵＴ２）
を、−たん所望のレベルの電圧が得られた後はオフに切
り換え得るということは、従来のものにおいて使用でき
るデバイスよりも、より大きいデバイスを使用できるこ
とを意味する。すなわち、より大きいキャパシタンスの
負荷を、より高い周波数で駆動するのに適合した回路が
得られる。この特徴は、大きな電荷汲み上げ能力をもつ
回路を設計する場合に重要である。

さて、デバイス１１５がオンになり、そのとき２相出力
（ＯＵＴＩ及び０ＵＴ２）が電荷汲み上げ回路に供給さ
れているとする。この動作モードでは、出力の保持が次
のようにして達成される。

すなわち、０ＵＴ１及び０ＵＴ２を制御するために、単
一のプルアップデバイスを使用するかわりに一対のプル
アップ回路１３２及び１３４が使用されている。例えば
、０ＵＴ１に注目すると、ＯＵ’ｒ１の出力電圧がアー
ス電位よりも上のデプリーションしきい値を超えると、
デバイス１２１がオフになる。すると活魚Ｎの電位は急
速にＶＤＤに立ち上がる。これにより、デバイス１２３
のゲートにはゲート駆動用の大きな電圧が供給され、出
力０ＵＴ１が急速に立ち上がる。また、０ＵＴ１が低レ
ベルにあれば、活魚Ｎの電位も同様に低レベルである。

このことは消費電力の低減となる。

同様な分析により、０ＵＴ２でも出力の急速な立ち上が
りが得られるとともに、０ＵＴ２が低レベルのときは活
魚りが低電圧レベルとなることがわかる。また、活魚Ｂ
での電位が下がりはじめたとき、デバイス１０２，１０
４は動作の飽和領域にある。それゆえ、これらのデバイ
スは電圧依存性の電流源となり、その電流値は次の数式
であられされる： ここで工は電流、δは相互コンダクタンス、Ｌはデバイ
スの有効長さ、Ｗはデバイスの有効幅、Ｖｇｓはゲート
とソース間の電圧、Ｖｔはデバイスのしきい値電圧であ
る。またＸＺＯいδ、。２などにおけるサフィックスｒ
１０４Ｊ、ｒｌＯ２Ｊはそれぞれデバイス１０４，１０
２に係るものであることをあられす。尚、このサフィッ
クスによる表記方式はこのあとも使用する。

一方、デバイス１０３は線形領域でのみ作動する。ゆえ
に、その電流工、。３は次式であられされる： す。

尚、工、。３がＶｄｓに依存することは注目するに値す
る。また、デバイス１０２，１０４のパラメータは互い
に追従し、■ｔ□。４（すなわちデバイス１０４のしき
い値電圧）の増加に対応して工□。

の減少がもたらされる。一方これによりデバイス１０３
のソースとドレイン間の電圧の減少が生じる。すると、
デバイス１０２を切換えるのに必要る。すると、デバイ
ス１０２を切換えるのに必要なゲート電圧が増加し、Ｖ
ｔ、、、の増加に対する補償が行なわれることになる。

デバイス１０９，１１０におけるしぎい値電圧の変化は
、それぞれデバイス１１１，１１４におけるしきい値電
圧の変化を補償する役目を果たす。

すなわち、Ｖｔ□。、とＶｔ□□。とが減少するにつれ
、活魚Ｆの電位が上昇する傾向にある。というのは、エ
ンハンス形のデバイス１０９．１１０の両方のしきい値
電圧よりも活魚Ｂの電圧が低くなるためには、活魚Ｂの
電位はより一層下降する必要があるからである。これに
対して、デバイスマツチングにより、デバイス１１１，
１１４の双方のしきい値電圧は減少してゆく。結局ごデ
バイス１１１゜１１４をオンにし、デバイス１１５をオ
フにするためには、活魚Ｆの電位はそれ以上上昇する必
要がないということである。

この回路のユーザーに役立つ利点が幾つかある。

そわは、電荷汲み上げ回路の出力をオフにすべきときに
は電力の散逸をきわめて小さくすることができる、とい
うことである。そして、感知回路１００の入力端に多結
晶シリコンの抵抗器を使用したことにより、電荷汲み上
げ制御回路に組み込まれた差動増幅回路の入力ゲート上
に加える電圧は低電圧でよい。また、電荷汲み上げ作用
を正確に制御するために、デバイスパラメータの追従（
ｔｒａｃｋｉｎｇ）が利用されている。さらに、出力電
圧の制御状態を保ちながら、電力を犠牲にすることなく
電荷汲み上げ回路の出力の立ち上がりを速くすることが
できる。

（ｄ）Ｃ：Ｇパワーダウン回 第５図は、第１図におけるＣＧパワーダウン回路５６（
第１図）の回路図をあられすものである。

この回路において、デバイス１５０は電荷汲み上げ回路
４８（第１図）の出力デバイスである。同様にキャパシ
タＣＩは不揮発性ＲＡＭアレイの制御ゲー１−のキャパ
シタンスの総和をあられすものである。電荷汲み上げ回
路４８の出力端子はデバイス１５２，１５４，１５６，
１５８を介して接地されている。また、デバイス１５２
のゲートにはバイアス回路１６０が接続されている。バ
イアス回路１６０はＦＥＴデバイス１６１．１６２．１
６３よりなる。デバイス１６４はデバイス１５２のゲー
トとアース端子の間に接続され、キャパシタンスにより
電圧を保持する役割を果たす。同様にして、バイアス回
路１６８がデバイス１５４のドレイン電極とソース電極
の間に接続されている。バイアス回路１６８は、デバイ
ス１６５，１６６からなる。デバイス１６７は、キャパ
シタンスにより電圧を保持する役割を果たす。このＣＧ
パワーダウン回路の機能は、ＣＧ電荷汲み上げ回路４８
の出力電圧を調節することにある。

（ｄ−１）　ＣＧパワーダウン回路の作パワーダウンサ
イクルの間は、ＣＧ電荷汲み上げ回路４８の出力端子と
アースの間の導通経路が、デバイス１５２．１５４．１
５６及び１５８によって設けられる。尚、パワーダウン
サイクルに先行し、及びパワーダウンサイクルの間にお
いて、デバイス１５２，１５４．１５６及び１５８の各
々のゲートが適正にバイアスされているならば、これら
４つのデバイスの導通によりＣＧ電荷汲み上げ回路４８
の出力電圧は次第に下降してゆくはずである。このデバ
イス１５２のゲートに対するバイアスはデバイス１６１
．１−６２．１６３によって与えられる。また、デバイ
ス１５２のゲートには活魚ＮＤが連結されており、これ
により活魚ＮＤの電位は、デバイス１６１．１６２，１
６３の３個分のしきい値電圧を加えた値に設定される。

尚、その３個分のしきい値電圧の和は、電荷汲み上げ回
路の出力電圧よりも低いものとする。また、活魚ＮＤに
はＦＥＴのゲートしか接続されていないので、電荷汲み
上げ回路の出力には直流負荷がかからない。同様に、デ
バイス１５４には、デバイス１６５．１６６によりバイ
アス電圧が加えられる。デバイス１６４，１６７は、電
荷汲み上げ回路がパワーダウンされるときにキャパシタ
により電圧を保持する役目を果たす。尚、もしデバイス
１６４．１６７による電圧保持作用がなければ、大型の
デバイス１５２，１５４によって容量的に結合されるこ
とにより、活魚ＮＤ、ＮＧの電位が下降し、デバイス１
５２．１５４のそれぞれを通過する電流が減少してしま
うだろう。このことには注意しておかなければならない
。また、制御ゲートの放電を速くするために、これらの
デバイス１５２．１５４．１５６．１５８を通過する電
流経路を導通吠態に維持しておくことが必要である。

デバイス１５６のゲートにはある予定の電圧である５ｖ
が加えられており、これにより活魚ＮＪの電圧が５ｖよ
り上のデプリーションしきい値以上に上昇することが防
止される。尚、このデプリーションしきい値は約７ｖで
ある。デバイス１５８は論理信号ＦＤ２０によって切り
換えられる。

この論理信号ＰＤ２０はＣＧパワーダウン論理回路７２
（第１図）から出力される。この信号ＰＤ２０の発生に
よりパワーダウンサイクルが開始される。ここで、ＦＥ
Ｔデバイス１５２．１５４．１５６．１５８は、各結線
における接合破壊を防止するために比較的高い電圧に耐
え得るものでなくてはならない。このため防護リングの
技術が使用されている。すなわち、デバイス１５８以外
のすべてのデバイスは、ゲートの破壊を防止するのに十
分な高電位に保たれた電界遮蔽板により完全にとり囲ま
れている。

このパワーダウン回路を使用するユーザーに役立つ利点
が幾つかある。それは、この回路が、チップ上の電荷汲
み上げ回路から、直列配置された複数のＦＥＴデバイス
を分割する適正なバイアス電圧を得て電圧の制御を行う
ための手段を備えていることである。また、この回路は
電荷汲み上げ回路に直流負荷を加えることがない。さら
に、互いに独立した電荷拘束用活魚（ＮＧ及びＮＤ）間
の各々のデバイスに亘って、デバイスの防壊を防止をす
るための電圧レベルの最適化がはかられる。

さらにこの最適電圧のレベルは、電荷汲み上げ動作の間
（パワーダウン回路がオフのとき）、及びチップのパワ
ーダウンサイクルの間（パワーダウン回路が作動し電荷
汲み上げ回路が不作動であるとき）維持される。

（ｅ）ＳＰパワーダウン回 第６図は、第１図におけるＳＰパワーダウン回路３４の
回路図を示すものである。この回路の機能はＳＰ電荷汲
み上げ回路２８の出方電圧をパワーダウン（低減または
調節）し、以て記憶用プレートの電圧を予定のレベルま
で低下させることにある。この回路はＦＥＴデバイス１
７０とＦＥＴデバイス１７２とを備えている。これらの
ＦＥＴデバイス１７０．１７２のドレイン電極は記憶用
プレート（ｓ　ｐ）に接続されている。尚、第６図にお
けるデカップリングキャパシタンスは記憶用プレートの
キャパシタンスをあらｂすものである。

ＦＥＴデバイス１７２のソース電極は接地され、そのゲ
ート電極はＰＤ８　０ｕｔで示されるＳＰパワーダウン
論理回路６ｏ（第１図）の出方端子に接続されている。

ＦＥＴデバイス１７０のソース電極にはＶＤＤ電源が接
続され、そのゲート電極には導線５８を介して主要論理
回路６４（第１図）からの信号を入力する。

（ｅ　−１）Ｓ　Ｐパワーダウン回路の　用作用におい
て、ＰＤ８　０ｕｔ信号がハイレベルであるときは、こ
の回路により記憶用プレートの放電が行なわれる。一方
、導線５８を介して供給される主要論理回路６０からの
論理信号がハイレベルであるなら、記憶用プレートは電
源電圧ＶＤＤにクランプされる。このとき、実質的に、
デバイス１７０は記憶用プレートを電源に接続するため
の低抵抗デバイスとしてはたらく。

（ｆ）ＳＰパワーダウン論理口 第７図は、第１図におけるＳＰパワーダウン論理回路６
０の回路図をあられすものである。この回路の機能はＰ
Ｏ２０ｕｔ制御信号を発生することにある。上述したよ
うに、ＰＯ２０ｕｔ信号は、ＳＰパワーダウン回路３４
にＳＰ電荷汲み上げ回路２４の出力電圧の制御を指示す
るためのものである。

ＳＰパワーダウン論理回路は”　Ｓ　Ａ　Ｖ　Ｅ　”ラ
ッチ１７４、ＰＯ２０ｕｔラツチ１７６及びＬラッチ１
７８とを備えている。”　Ｓ　Ａ　Ｖ　Ｅ　″ラッチ１
７４はＰＯ２０ｕｔラツチ１７６に接続されている。同
様にしてＬラッチ１７８も、ＰＯ２０ｕｔラツチ１７６
に接続されている。制御信号ＩＣＧはインバータ１８０
により反転されＰＯ２０ｕｔ１７６に入力される。また
同様に、ＣＧ電荷汲み上げ回路４８の端子５２（第１図
）から供給される制御信号ＣＧはインバータ１８２によ
って反転されＰＯ２０ｕｔラツチ１７６に入力される。

ＳＰパワーダウン論理回路の機能は、複数の制御信号（
“Ｓ　Ａ　Ｖ　Ｅ　”、”ＧＥ’Ｔ″、ＩＣＧ、ＩＳＰ
、ＮＣＧ）を監視して、ＳＰパワーダウン回路３４に対
して、ＳＰ電荷汲み上げ回路２８（第１図）の出力電圧
の制御を指令するためのＰＯ２０ｕｔ信号を作成するこ
とにある。

“Ｓ　Ａ　Ｖ　Ｅ　”ラッチ１７４は、デプリーション
形のＦＥＴデバイス３６．３９とエンハンス形のＦＥＴ
デバイス３７．３８．４ｏ、４１．４２とから成ってい
る。また、ＰＤ８０ｕｔラッチ１７６はデプリーション
形のＦＥＴデバイス２ｏ、２２．３２とエンハンス形の
ＦＥＴデバイス１４．１５．１８．１９．２１．２３．
２４．２５．２６．２７．２８．２９．３ｏ、３１．３
２．３３とから成っている。さらに、Ｌラッチ１７８は
デプリーション形のＦＥＴデバイス３．５と、エンハン
ス形のＦＥＴデバイス１．２．４．６．９゜１０．１１
．１２．１３とから成っている。また、インバータ１８
０はデプリーション形のＦＥＴデバイス７とエンハンス
形のＦＥＴデバイス８とから成っている。ただし、これ
らの結線配置は第７図に示すものに限定されず、本発明
の主旨を逸脱しない範囲内でさまざまの実施例が存在し
得るので、第７図の結線配置がほんの一例を示すものに
すぎないことを理解されたい。

（ｆ−１）ＳＰパワーダウン　理回路のさて、“５ＡＶ
Ｅ”ラッチ１７４の機能は、”　Ｓ　Ａ　Ｖ　Ｅ　”信
号と’ＧＥＴ”信号のどちらが、実行された不揮発性動
作であるのかを記憶しておくことにある。既に述べたよ
うに、”　Ｓ　Ａ　Ｖ　Ｅ”と”　Ｇ　Ｅ　Ｔ”とはチ
ップが所望の機能のうちの一つを行うために、ある所定
のレベルの電圧が必要であるときにチップから供給され
る外部発生制御信号である。”　Ｓ　Ａ　Ｖ　Ｅ”ラッ
チ１７４はまた、もし揮発状態でＳＰパワーダウン論理
回路がパワーアップしても、５ＡＶＥ”Ｌ端子がハイレ
ベル状態にとどまることを保証する。”　Ｓ　Ａ　Ｖ　
Ｅ　”ラッチは”　Ｓ　Ａ　Ｖ　Ｅ　”信号及び”　Ｇ
　Ｅ　Ｔ　”信号を個別に受け取り、”５ＡＶＥ”Ｌ信
号及Ｕ”’ＧＥＴ”Ｌ信号とを出力する。そして、”　
Ｓ　Ａ　Ｖ　Ｅ　”信号がハイレベルであれば、”ＧＥ
Ｔ”　Ｌはローレベルに引き下げられ、一方これにより
”　Ｓ　Ａ　ＶＥ″Ｌはハイレベルとなる。次に、”　
Ｇ　Ｅ　Ｔ　”信号がハイレベルになると、”５ＡＶＥ
”Ｌはプルダウンさ九、”ＧＥＴ”Ｌがハイレベルとな
る。

Ｌラッチ１７８の機能は、基本的には”　Ｓ　Ａ　ＶＥ
′″及び’　Ｇ　Ｅ　Ｔ　”信号に個別に追従する信号
を作成することにある。ただし、その作成される信号は
”　Ｇ　Ｅ　Ｔ　”の立ち下がりのあと記憶用プレート
が＋５ｖにパワーバックされるまでの間はハイレベルに
とどまる。そして、記憶用プレートが＋５ｖにパワーバ
ックされると、ＳＰ電荷汲み上げ制御回路２２から出力
される信号ＩＳＰが出力される。Ｌラッチ１７８には”
　Ｓ　Ａ　Ｖ　Ｅ　”、”ＧＥＴ”、”　Ｓ　Ａ　Ｖ　
Ｅ”、”ＧＥＴ”、”　Ｓ　Ａ　Ｖ　Ｅ　”Ｌ、“ＧＥ
Ｔ”Ｌ、及びＩＳＰという制御信号が入力される。これ
により、Ｌラッチ１７８は信号Ｌ　Ｏｕｔを出力する。

そして、“５ＡＶＥ”または“ＧＥＴ”信号のうち一方
がハイレベルであると、Ｌ　Ｏｕｔも同様にハイレベル
となる。また、もし”　Ｓ　Ａ　Ｖ　Ｅ″′と“５ＡＶ
Ｅ”Ｌの両方がハイレベルであるか、ＩＳＰと“ＧＥＴ
”と“Ｇ　Ｅ　Ｔ　Ｌとがともにハイレベルであるかの
どちらかであれば、Ｌ　Ｏｕｔはアースに落とされる。

Ｌラッチ１７８の状態は、アースに通じる複数の経路の
うちの一つがオンであるときのみ変化する。

ＰＤ８　０ｕｔラツチ１７６は記憶用プレートをパワー
ダウンするための信号を発する。ＰＤ８０ｕｔラッチ１
７６には、Ｌ　Ｏｕｔ、ＩＣＧ、ＣＧ、ＣＧ、”ＧＥＴ
”、ＩＳＰ、”ＧＥＴ”　Ｌ、ＳＡ　Ｖ　Ｅ　”及び”
５ＡＶＥ”Ｌという制御信号が入力される。これらの信
号はＰＤ８　０ｕｔラツチ１７６の各部で処理され、Ｐ
Ｄ８　Ｏｕｔ信号が作成され、発生される。

（ｇ）土又蟇星貝慕 第８図は、主要論理回路６４（第１図）のブロック図を
示すものである。主要論理回路６４の機能は第１図”Ｍ
ＡＩＮ”で示す信号を作成し、その信号を端子５８を介
してＳＰパワーダ、ラン回路３４（第１図）に供給する
ことにある。この信号は、ＳＰパワーダウン回路３４に
対して、電源ＶＤＤへの低抵抗の導通経路を介して記憶
用プレートを＋５ｖにクランプするように指令するため
のものである。尚、電源ＶＤＤへの低抵抗経路について
は、ＳＰパワーダウン回路に関連して既に述べである。

この”ＭＡＩＮ”信号（第１図）は従って、記憶用プレ
ート（Ｓ　Ｐ）に対し、その電圧を上昇させるように電
荷が送り込まれているとき、または電圧を下降させるよ
うに電荷が汲み上げられでいるときには常にハイレベル
にある。主要論理回路６４はラッチ１８０を備えている
。ラッチ１８０は一対の入力端子を有しており、一方の
入力端子には組み合わせ論理回路１８２を、他方の。

入力端子には組み合わせ論理回路１８４を接続する。そ
して組み合わせ論理回路１８２によりラッチ１８０がセ
ットされ、組み合わせ論理回路１８４によりラッチ１８
０がリセットされる。組み合わせ論理回路１８２はＡＮ
Ｄ（第８．９図ではＡ　１１と略記する）回路１８６，
１８８を備えており、これらのＡＮＤ回路１８６，１８
８はＯＲ回路１９０に接続されている。制御信号″Ｇ　
Ｅ　Ｔ　”、“５ＡＶＥ”、及びＩＳＰがＡＮＤ回路１
８６の入力端子に供給される。同様に、制御信号ＰＤ２
０（ＣＧパワーダウン論理回路７２の出力信号）、“５
ＡＶＥ”ＬがＡＮＤ回路１８８の入力端子ニ供給される
。これら５つの制御信号はラッチ１８０をセットするた
めに使用される。組み合わせ論理回路１８４はＡＮＤ回
路１９２と、そのＡＮＤ回路１９２に接続されたＯＲ回
路１９４とよりなる。ＡＮＤ回路１９２の入力端子には
制御信号工ＣＧと“５ＡＶＥ”とが入力され、ＯＲ回路
１９４の一方の入力端子には制御信号”　Ｇ　Ｅ　Ｔ　
”が入力され、これらによってラッチ１８０をリセット
するための信号が作成される。

（ｈ）ＣＧパワーダウン　理回 第９図は、第１図におけるＣＧパワーダウン論理回路７
２の詳細なブロック図を示すものである。

既に述べたように、ＣＧパワーダウン論理回路７２の機
能は制御信号ＰＤ２０を発生することにある。この制御
信号は、ＣＧパワーダウン回路５６（第１図）に対し、
ＣＧ電荷汲み上げ回路の出力電圧を所望のレベルに調節
する必要があることを指示する。

さて、第２Ａ、２Ｂ図において、”　Ｓ　Ａ　Ｖ　Ｅ　
”信号の立ち下がる瞬間に注目すると、ＣＧパワーダウ
ン論理回路７２から制御信号ＰＤ２０が発生されてその
信号がＣＧパワーダウン回路５６に送られて制御ゲート
の放電を促す。次にＩＣＧの上昇により、新たな所望の
電圧レベル（８，５Ｖ）に制御ゲートが達したことがわ
かると、制御信号ＦＤ２０は下降する。また、”　Ｇ　
Ｅ　Ｔ　”がハイレベルであると、制御信号ＰＤ２０も
ハイ、レベルにとどまり、これにより制御ゲートの電位
はアース電位に下降し、その電位に保持される。次に１
１ＧＥＴ”が下降するとＰＤ２０も下降し、これにより
制御ゲートに再び電荷をたくわえることが可能となる。

第９図に戻って、ＣＧパワーダウン論理回路はラッチ２
００を備えている。ラッチ２００の入力端子には、ラッ
チ２００のセット用の組み合わせ論理回路２０２と、ラ
ッチ２００のリセット用の組み合わせ論理回路２０４と
が接続されている。

組み合わせ論理回路２０２は、ＡＮＤ回路２０６゜２０
８と、ＯＲ回路２１０とよりなる。同様に、組み合わせ
論理回路２０４はＡＮＤ回路２１２゜２１４と、ＯＲ回
路２１６とよりなる。第９図に示すとおり各ＡＮＤ回路
２０６．２０８．２１２．２１４にはそれぞれ制御信号
ＧＥＴ、ＣＧ、ＩｓＰ；　ＩＳＰ、ｓＡ？Ｅ１．５ＡＶ
Ｅ　；　ＩＣＧ、５ＡＶＥ、５ＡＶＥＩ　；　ＣＧ、Ｇ
ＥＴが入力され、これらによって制御信号ＰＤ２０が適
正に作成さ才し出力される。

［発明の効果］ 以上のように、この゛発明によれば、例えば不揮発性ダ
イナミックＲＡＭに適合するような、電荷供給能力の大
きい電圧発生回路が得られる。

【図面の簡単な説明】

第１図はこの発、明の電圧発生回路のブロック図、第２
Ａ図及び第２Ｂ図は各制御信号のタイムチャート、第３
Ａ図及び第３Ｂ図の組み合わせである第３図は第１図の
発振器の回路図、第４Ａ図及び第４Ｂ図の組み合わせで
ある第４図は第１図の電荷汲み上げ制御回路の回路図、
第５図は第１図のＣＧパワーダウン回路の回路図、第６
図は第１図のＳＰパワーダウン回路の回路図、第７図は
ＳＰパワーダウン論理回路の回路図、第８図は第１図の
主要論理回路のブロック図、第９図は第１図のＣＧパワ
ーダウン論理回路の回路図である。　１２・・・・第１
の電荷汲み−上げ手段としてのＳＰ電荷汲み上げ回路、
４８・・・・第２の電荷汲み上げ手段としてのＣＧ電荷
汲み上げ回路、２２．６０．６４・・・・第１の制御手
段としてのｓｐ電荷汲み上げ制御回路、ＳＰパワーダウ
ン論理回路及び主要論理回路、５ＡＶＥ、ＧＥＴ・・・
・外部制御信号、４４．７２・・・・第２の制御手段と
してのＣＧ電荷扱み上げ制御回路及びＣＧパワーダウン
論理回路。 ３４・・・・第１のパワーダウン制御手段としてのＳＰ
パワーダウン回路、５６・・・・第２のパワーダウン制
御手段としてのＣＧパワーダウン回路。 出願人　インターナショナル・ビジネスマシーンズ・コ
ーポレーシヨン 代理人　弁理士　岡　１）　次　生 （外１名） ＦＩＧ、２Ａ ｒシブ５Ｐ ＦＩＧ、　２８ ＥＴ 實；ンプＳＰ

Claims (1)

1. 【特許請求の範囲】 第１の出力端子をもち、電気的制御により異なる複数の
   レベルの電圧を該第１の出力端子から選択的に発生する
   ための第１の電荷汲み上げ手段と、第２の出力端子をも
   ち、電気的制御により異なる複数のレベルの電圧を該第
   ２の出力端子から選択的に発生するための第２の電荷汲
   み上げ手段と、上記第１の電荷汲み上げ手段の出力電圧
   のレベル、及び外部制御信号に応答して、その応答状態
   に対応する異なる情報をもつ第１の制御信号を発生する
   ための第１の制御手段と、 」二記第２の電荷汲み上げ手段の出力電圧のレベル、及
   び上記外部制御信号に応答して、その応答状態に対応す
   る異なる情報をもつ第２の制御信号を発生するための第
   ２の制御手段と、 上記第１の制御信号に応答して、上記第１の電荷汲み上
   げ手段の出力電圧のレベルを、上記第１の制御信号の情
   報に対応する所定の値に設定するための第１のパワーダ
   ウン制御手段と、上記第２の制御信号に応答して、上記
   第２の電荷汲み上げ手段の出力電圧のレベルを、上記第
   ２の制御信号の情報に対応する所定の値に設けるための
   第２のパワーダウン制御手段、 とを具備する集積回路チップにおける電圧発生回路。