JPS60109269A - 集積回路チツプにおける発振器 - Google Patents
集積回路チツプにおける発振器Info
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- JPS60109269A JPS60109269A JP59192761A JP19276184A JPS60109269A JP S60109269 A JPS60109269 A JP S60109269A JP 59192761 A JP59192761 A JP 59192761A JP 19276184 A JP19276184 A JP 19276184A JP S60109269 A JPS60109269 A JP S60109269A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野コ
この発明は、集積回路（Ｉ Ｃ）技術に関し、特に集積
回路チップにおける発振器に関するものである。 ［従来技術］ 従来、データ処理に関連して使用されている２つのタイ
プの半導体コンポーネントとして、不揮発性スタティッ
クＲＡＭ （ランダムアクセスメモリ）と、最近開発さ
れた不揮発性ダイナミックＲＡＭとがある。これらのコ
ンポーネントは通常メモリとして使用される。典型的な
不揮発性スタティックＲＡＭのチップは複数の不揮発性
スタティツクＲＡＭのセルからなる。このＲＡＭセルは
、典型的にはラッチに接続されたＥＥ ＰＲＯＭ（電気
的に消去可能なプログラム可能なり一ドオンリメモリ）
からなる。また、そのラッチは交差状に接続された複数
の（通常４個の）ＦＥＴ （電界効果トランジスタ）に
より形成されている。すなわち単一のＦＥＴデバイスが
そのラッチの各半分にそれぞれ接続されている。 さて、一般的に、不揮発性ＲＡＭには、チップ上に一体
に形成した電圧発生回路が設けられている。この電圧発
生回路は不揮発性セルの動作に必要な電圧を供給するた
めのものである。たいていの不揮発性スタティックＲＡ
Ｍチップでは、プログラムまたはデータの消去を行うた
めには単一のハイレベル電圧（例えば約５ｖ）しか必要
でない。 この電圧を発生させるために従来使用されていた標準的
な電気回路は、自走発振器と電荷汲み上げ回路との組み
合わせである。この電荷汲み上げ回路は、オープンエン
ド的に作動させられるか、あるいは予定の電圧にクラン
プされるかのどちらかである。不揮発性スタティックＲ
ＡＭに関する従来技術についての一層詳しい説明は１９
８２Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐ
ｅｒｓ ｆｒｏｍ ｔｈｅＩｎｔｅｒｎａｔｉｏｎａｌ
５ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔ Ｃｏｎｆ
ｅｒｅｎｃｅの１８４ページ、Ａ、 Ｇｕｐｔａらによ
る”５Ｖ−Ｏｎｌｙ １６Ｋ ＥＥ ＰＲＯＭ Ｕｔｉ
ｌｉｚｉｎｇ ０ｘｙｎｉｔｒｉｄｅ Ｄｉｅｌｅｃｔ
ｒｉｃｓａｎｄ ＥＰＲＯＭ Ｒｅｄｕｎｄａｎｃｙ”
と題する論文に述べられている。その他に不揮発性スタ
ティックＲＡＭについて述べたものとしては、１９８１
Ｄｉｇｅｓｔｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ ｆｏｒ ｔｈｅ ＩｎｔｅｒｎａｔｉｏｎａｌＳｏ
ｌｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏｎｆｅｒ
ｅｎｃｅの１４８ページ、Ｊｏｓｅｐｈ Ｄｒｏｒｉら
による１′Ａ Ｓｉｎｇｌｅ ５Ｖ ５ｕｐｐｌｙＮｏ
ｎ−Ｖｏｌａｔｉｌｅ ５ｔａｔｉｃ ＲＡＭ”と題す
る論文がある。 不揮発性スタティックＲＡＭの欠点の一つとして、その
集積密度が比較的低いことがある。この集積度の低さは
、一部には不揮発性スタティックＲＡＭのセルを形成す
るために比較的多数のＦＥＴデバイスが使用されるとい
う事実による。すなわち、より少ない数のＦＥＴデバイ
スの使用で済むなら集積密度のより高いモジュールが得
られることは確実であろう。 一方、不揮発性ダイナミックＲＡＭは、不揮発性スタテ
ィックＲＡＭよりも少ないＦＥＴデノ（イスを使用する
ので、集積密度のより高Ｖ）モジュールを提供すること
ができる。不揮発性ダイナミックＲＡＭは最近開発され
たものであり、記憶用キャパシタに接続したＥＥ ＰＲ
ＯＭセルからなる。 このキャパシタの一方のプレートには一定電圧を加え、
他方のプレートにはＦＥＴ制御デバイスを接続する。こ
のＦＥＴ制御デバイスは検出用増幅器にも接続されてい
る。また、その検出用増幅器は記憶用キャパシタの電荷
を検出してメモリセルのリフレッシュを促す。 さて、不揮発性ダイナミックＲＡＭでは、その集積密度
の高さ及びその他の内在的な特性により、不揮発性スタ
ティックＲＡＭよりも複雑な電圧発生システムが利用さ
れる。というのは、ダイナミックＲＡＭ用の電圧発生回
路は異なった複数のレベルの電圧を発生する必要がある
からである。このため、不揮発性スタティックＲＡＭの
セルを駆動するのに使用される相当に簡単な電圧発生シ
ステムを不揮発性ダイナミックＲＡＭのセルの駆動用に
使用することはできない。 ［発明が解決しようとする問題点］ この発明の目的は、ワンチップ上に形成され、負荷のス
イッチング速度に追従できるような自動調節作用をもつ
発振器を提供することにある。 この発明の他の目的は、不揮発性ダイナミックＲＡＭ用
の電圧発生回路に適合する発振器を提供することにある
。 ［問題点を解決するための手段］ この発明によれば、先ず論理制御信号により駆動・停止
するプログラム可能な発振器が提供される。この発振器
は、入力端子と出力端子とを備え。 それらの両端子の間には複数段の反転遅延回路力１直列
に接続される。これらの反転遅延回路とアース端子の間
には単一のＦＥＴデバイスが接続される。それと同様な
ＦＥＴデバイスにより入力端子が制御される。そして、
これらのＦＥＴデノ（イスに適当な論理制御信号が加え
られると、発振器
回路チップにおける発振器に関するものである。 ［従来技術］ 従来、データ処理に関連して使用されている２つのタイ
プの半導体コンポーネントとして、不揮発性スタティッ
クＲＡＭ （ランダムアクセスメモリ）と、最近開発さ
れた不揮発性ダイナミックＲＡＭとがある。これらのコ
ンポーネントは通常メモリとして使用される。典型的な
不揮発性スタティックＲＡＭのチップは複数の不揮発性
スタティツクＲＡＭのセルからなる。このＲＡＭセルは
、典型的にはラッチに接続されたＥＥ ＰＲＯＭ（電気
的に消去可能なプログラム可能なり一ドオンリメモリ）
からなる。また、そのラッチは交差状に接続された複数
の（通常４個の）ＦＥＴ （電界効果トランジスタ）に
より形成されている。すなわち単一のＦＥＴデバイスが
そのラッチの各半分にそれぞれ接続されている。 さて、一般的に、不揮発性ＲＡＭには、チップ上に一体
に形成した電圧発生回路が設けられている。この電圧発
生回路は不揮発性セルの動作に必要な電圧を供給するた
めのものである。たいていの不揮発性スタティックＲＡ
Ｍチップでは、プログラムまたはデータの消去を行うた
めには単一のハイレベル電圧（例えば約５ｖ）しか必要
でない。 この電圧を発生させるために従来使用されていた標準的
な電気回路は、自走発振器と電荷汲み上げ回路との組み
合わせである。この電荷汲み上げ回路は、オープンエン
ド的に作動させられるか、あるいは予定の電圧にクラン
プされるかのどちらかである。不揮発性スタティックＲ
ＡＭに関する従来技術についての一層詳しい説明は１９
８２Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐ
ｅｒｓ ｆｒｏｍ ｔｈｅＩｎｔｅｒｎａｔｉｏｎａｌ
５ｏｌｉｄ−５ｔａｔｅ Ｃ１ｒｃｕｉｔ Ｃｏｎｆ
ｅｒｅｎｃｅの１８４ページ、Ａ、 Ｇｕｐｔａらによ
る”５Ｖ−Ｏｎｌｙ １６Ｋ ＥＥ ＰＲＯＭ Ｕｔｉ
ｌｉｚｉｎｇ ０ｘｙｎｉｔｒｉｄｅ Ｄｉｅｌｅｃｔ
ｒｉｃｓａｎｄ ＥＰＲＯＭ Ｒｅｄｕｎｄａｎｃｙ”
と題する論文に述べられている。その他に不揮発性スタ
ティックＲＡＭについて述べたものとしては、１９８１
Ｄｉｇｅｓｔｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ ｆｏｒ ｔｈｅ ＩｎｔｅｒｎａｔｉｏｎａｌＳｏ
ｌｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏｎｆｅｒ
ｅｎｃｅの１４８ページ、Ｊｏｓｅｐｈ Ｄｒｏｒｉら
による１′Ａ Ｓｉｎｇｌｅ ５Ｖ ５ｕｐｐｌｙＮｏ
ｎ−Ｖｏｌａｔｉｌｅ ５ｔａｔｉｃ ＲＡＭ”と題す
る論文がある。 不揮発性スタティックＲＡＭの欠点の一つとして、その
集積密度が比較的低いことがある。この集積度の低さは
、一部には不揮発性スタティックＲＡＭのセルを形成す
るために比較的多数のＦＥＴデバイスが使用されるとい
う事実による。すなわち、より少ない数のＦＥＴデバイ
スの使用で済むなら集積密度のより高いモジュールが得
られることは確実であろう。 一方、不揮発性ダイナミックＲＡＭは、不揮発性スタテ
ィックＲＡＭよりも少ないＦＥＴデノ（イスを使用する
ので、集積密度のより高Ｖ）モジュールを提供すること
ができる。不揮発性ダイナミックＲＡＭは最近開発され
たものであり、記憶用キャパシタに接続したＥＥ ＰＲ
ＯＭセルからなる。 このキャパシタの一方のプレートには一定電圧を加え、
他方のプレートにはＦＥＴ制御デバイスを接続する。こ
のＦＥＴ制御デバイスは検出用増幅器にも接続されてい
る。また、その検出用増幅器は記憶用キャパシタの電荷
を検出してメモリセルのリフレッシュを促す。 さて、不揮発性ダイナミックＲＡＭでは、その集積密度
の高さ及びその他の内在的な特性により、不揮発性スタ
ティックＲＡＭよりも複雑な電圧発生システムが利用さ
れる。というのは、ダイナミックＲＡＭ用の電圧発生回
路は異なった複数のレベルの電圧を発生する必要がある
からである。このため、不揮発性スタティックＲＡＭの
セルを駆動するのに使用される相当に簡単な電圧発生シ
ステムを不揮発性ダイナミックＲＡＭのセルの駆動用に
使用することはできない。 ［発明が解決しようとする問題点］ この発明の目的は、ワンチップ上に形成され、負荷のス
イッチング速度に追従できるような自動調節作用をもつ
発振器を提供することにある。 この発明の他の目的は、不揮発性ダイナミックＲＡＭ用
の電圧発生回路に適合する発振器を提供することにある
。 ［問題点を解決するための手段］ この発明によれば、先ず論理制御信号により駆動・停止
するプログラム可能な発振器が提供される。この発振器
は、入力端子と出力端子とを備え。 それらの両端子の間には複数段の反転遅延回路力１直列
に接続される。これらの反転遅延回路とアース端子の間
には単一のＦＥＴデバイスが接続される。それと同様な
ＦＥＴデバイスにより入力端子が制御される。そして、
これらのＦＥＴデノ（イスに適当な論理制御信号が加え
られると、発振器
【よ自身の内部端子がハイレベルに浮
動するように制御を受け、そのとき発振器はオフとなっ
て、出力電圧の放出がなくなる。 この発明の一つの特徴によれば、負荷の入力端子と複数
段の反転遅延回路の間の遅延率は、負荷によって与えら
れる遅延率よりも小さくなるように設定される。このこ
とにより、発振器の発振周波数が負荷のスイッチング速
度に追従できるようになる。 ［実施例］ この発明は、さまざまなタイプの回路モジュールの使用
に供するように意図されたものである。 特に、この発明の回路は、不揮発性ダイナミックＲＡＭ
において良好に作動する。しかしながら、この発明を不
揮発性ダイナミックＲＡＭに対する応用のみに限定して
解釈すべきではない。というのは、この発明の以下に示
す実施例に、本発明の技術思想を逸脱することのないわ
ずかの変更を加えて不揮発性ダイナミックＲＡＭ以外の
モジュールに対して本発明の回路を応用することは、熟
練した当業者の容易になしうるところだからである。 さて、第１図は、本発明の教示に従うシステムのブロッ
ク図である。この各ブロック毎の詳しい説明は後に行う
。第１図において、電荷汲み上げシステム１０の機能は
、端子１２に異なる複数のレベルの電圧を発生す２こと
である。この異なる複数のレベルの電圧は、外部的に発
生した”ＧＥＴ”制御信号に応答して発生される。端子
１２上の異なるレベルの電圧は、利用されるセルまたは
デバイスの記憶用プレート（図示しない）に供給される
。尚、この発明の好適な実施例では利用されるセルは不
揮発性ダイナミックＲＡＭである。 また、外部発生制御信号ＧＥＴは、不揮発性ＲＡＭの記
憶用プレート（ＳＰ）である特定のレベルの電圧が要求
されるときに、電荷汲み上げシステム１０に供給される
。 上記記憶用プレートに電圧が必要である他に、不揮発性
ダイナミックＲＡＭの制御ゲート（ＣＧ）にも異なる複
数のレベルの電圧が必要である。これらの電圧は第２の
電荷汲み上げシステム１４から供給される。第２の外部
的な信号” Ｓ Ａ Ｖ Ｅ ”は、所望のレベルの電
圧が制御ゲートに必要であるときに電荷汲み上げシステ
ム１４に供給される。 記載の便宜をはかるため、以下では、記憶用プレートを
ＳＰと、また制御ゲートをＣＧと、それぞれ略記するこ
とがある。さて、電荷汲み上げシステム１０は８２発振
器１８を備えている。尚、以下でＳＰを接頭につけて、
例えば８２発振器。 ＳＰ電荷汲み上げ回路などとすると、それはセルの記憶
用プレートに電圧を供給するためのデバイスをあられす
ものとする。８２発振器１８の詳しい説明は後で与える
。この８２発振器１８はプログラム可能な発振器であり
、ＳＰ電荷汲み上げ回路２２を駆動するために端子３０
にクロック信号を供給する。ｓｐ発振器１８の端子２１
には制御信号“ポンプＳＰ”が供給される。この信号は
、８２発振器１８の動作を制御するために使用される。 前にも述べたように、外部発生信号” Ｇ Ｅ Ｔ ”
はＳＰ電荷汲み上げ制御回路２２の端子２４に加えられ
る。ＳＰ電荷汲み上げ制御回路２２は２相の制御信号を
発生し、それらをＳＰ電荷汲み上げ回路２８の端子２６
に供給する。また、ＳＰ電荷汲み上げ回路２８からのフ
ィードバック信号が、ＳＰ電荷汲み上げ制御回路２２の
端子３０ａにフィードバックされる。その他の制御信号
“ＩＳＰ”は端子２３に出力される。この制御信号ＩＳ
ＰはＳＰがある予定の電圧レベルにパワーダウンした時
点で発生される。好適な実施例では、この予定の電圧レ
ベルは５ｖである。制御信号ＩＳＰはパワーダウン論理
回路システム３２に供給される。 このパワーダウン論理回路システム３２の機能は、ＳＰ
電荷汲み上げ制御回路２２またはＣＧ電荷汲み上げ制御
回路４４の出力信号を監視して、さまざまな、後述する
パワーダウン回路を作動させるための適当なエネーブル
信号を発生し、以て記憶用プレートまたは制御ゲートの
電圧レベルをプルダウンすることにある。このため、端
子２３上の信号は、記憶用プレート上の電圧レベルを変
化または調節する必要がある時点で発生される。 ＳＰ電荷汲み上げ回路２８の機能はメモリセルの記憶用
プレート（図示しない）に適当な電圧を供給することに
ある。ＳＰ電荷汲み上げ回路２８は、周知の容量タイプ
の電荷汲み上げ回路であり、端子２６から多相信号を入
力して出力端子から適当なレベルの電圧を発生する。こ
のタイプの電荷汲み上げ回路は従来より周知であるので
、ここでは詳しい説明は行なわない。尚、さらに説明を
加えると、ＳＰ電荷汲み上げ回路２８からの出力がカス
ケード接続された多段キャパシタ中を移動するにつれ、
その出力電圧は、ブーツストラップ原理によって増大す
る。そしてその出力電圧が予定のレベルに達すると、Ｓ
Ｐ電荷汲み上げ制御回路２２がｓｐ電荷汲み上げ回路２
８を不作動にする。 また、ＳＰ電荷汲み上げ制御回路２２はＳＰ電荷汲み上
げ回路２８を再び作動させ、この作動−不作動のサイク
ルにより端子１２における適正な電圧１２を維持するた
めに必要な制御がはかられる。 前にも述べたように、第２の電荷汲み上げシステム１４
は制御ゲート（ＣＧ）に電圧を供給するだめのものであ
る。この目的のために、制御ゲートに電圧な供給すべく
相互作用を行う各ブロック回路にＣＧという接頭辞を与
える。電荷汲み上（ずシステム１４は００発振器４０を
備えて−る。この００発振器４０には、端子４１を介し
て制御（８号“ポンプＣＧ ”が供給される。ＣＧ電荷
汲み上げ制御回路４４は制御信号” Ｉ ＣＧ ”を発
生する。 この制御信号” Ｉ ＣＧ ”はパワーダウン論理回路
システム３２の端子ＩＣＧに供給される。ＣＧ電荷汲み
上げ制御回路４４からの２相出力信号番よＣＧ電荷汲み
上げ回路４８の端子４６に入力される。 ” Ｓ Ａ Ｖ Ｅ”とＧＥＴ″という一対の外部発生
信号がＣＧ電荷汲み上げ制御回＠４４に供給さレル。ス
ナワチ、それら”５ＡＶＥ”と” Ｇ Ｅ Ｔ ”信号
の状態に応じて、ＣＧ電荷汲み上げ回路４８が三れら外
部発生信号の要求を充たすよう１二制御される。ＣＧ電
荷汲み上げ回路４８からの出力は端子１６からメモリセ
ル（図示しない）の制御ゲートに供給される。また、フ
ィートノペック信号力１ＣＧ電荷汲み上げ回路４８から
ＣＧ電荷汲み上げ制御回路４４の端子５０にブイ−トノ
（ツクされる。 さらに、ＣＧ電荷汲み上げ回路４８からは、地にも端子
５２．５４から制御信号がそれぞれ出力され、これらは
パワーダウン論理回路システム３２に各々供給される。 Ｃａ発振器４０、ＣＧ電荷汲み上げ制御回路４４、Ｃａ
電荷汲み上げ回路４８及びＣＧパワーダウン回路５６の
機能は、電荷汲み上げシステム１０中の対応する回路と
機能において類似している。そして、これらの説明は電
荷汲み上げシステム１０との関連でもう述べたので、こ
こでは繰り返さない。 さらに第１図において、パワーダウン論理回路システム
３２は、外部発生信号” Ｓ Ａ Ｖ Ｅ ”と“Ｇ
Ｅ Ｔ ”と、ＩＳＰと、ＩＣＧと、端子５２及び５４
上の信号とを監視して、端子５７．５８及びＰＤ２０に
制御信号を発生するためのものである。この目的のため
に、パワーダウン論理回路システム３２は、ＳＰパワー
ダウン論理回ｗＩ６０と、主要論理回路６４とＣＧパワ
ーダウン論理回路７リレ弔憔Ｃ＠七ｈイいスーＱｐバク
ー４ウソＷｂ ＴＩＥ 回路６０の入力端子は端子２３
と、端子ＩＣＧと、端子５２とによって、ＳＰ電荷汲み
上げ制御回路２２、ＣＧ電荷汲み上げ制御回路４４及び
ＣＧ電荷汲み上げ回路４８と、それぞれ接続されてしす
る６ＳＰパワ一ダウン論理回路６０は制御信号” Ｐ
Ｄ８ ０ｕｔ”を発生し、その制御信号は端子５７を介
してＳＰパワーダウン回路３４を作動させるために供給
される。また、ＳＰパワーダウン論理回路６０と主要論
理回路６４とは端子６２で接続されている。 主要論理回路６４の機能は端子５８を介してＳＰパワー
ダウン回路３４に制御信号″ＭＡＩＮ”を送り、ＳＰパ
ワーダウン回路３４に対してメモリセルの記憶プレート
が５ｖに維持されるべきことを知らせることにある。こ
の５ｖのレベルの電圧は入力電源ＶＤＤから低抵抗の導
電経路を介して供給される。また、主要論理回路６４は
端子２３、ＩＣＧから制御信号を受けとるとともに、端
子６６．６８からもそれぞれ” Ｓ Ａ Ｖ Ｅ ”信
号と“ＧＥＴ”信号とを受けとる。主要論理回路６４は
さらに端子７０を介してＣＧパワーダウン論理回路７２
に接続されている。 ＣＧパワーダウン論理回路７２の機能は端子ＰＤ２０か
らＣＧパワーダウン回路に制御信号１′ＰＤ２０”を供
給することにある。ＣＧパワーダウン論理回路７２は端
子５４を介してＣＧ電荷汲み上げ回路４８に接続されて
いる。また外部発生信号“５ＡＶＥ”及び” Ｇ Ｅ
Ｔ ”は端子６６．６８を介してＣＧパワーダウン論理
回路７２に入力さレル。ＳＰパワーダウン論理回路６ｏ
の端子７４はＣＧパワーダウン論理回路７２に接続され
ている。さらに、ＳＰ電荷汲み上げ制御回路２２の端子
２３と、ＣＧ電荷汲み上げ回路４４の端子４４ａとは、
それぞれＳＰパワーダウン論理回路６゜とＣＧパワーダ
ウン論理回路７２との双方に接続されている。これで本
発明の電圧発生回路の機能的なブロック図の説明を−と
おり終了したので、次にこれらのシステムの作用につい
て説明する。 （ａ）１ のブロック の 第２Ａ、２Ｂ図は、第１図のシステムの作用を示すため
のタイムチャートである。さて、この電圧発生システム
は、電源（”Ｖ Ｄ Ｄ ）と、制御信号” Ｓ Ａ
Ｖ Ｅ”及び“Ｇ Ｅ Ｔ ”という３つの外部信号を
必要とする。こ九らの外部信号は、メモリセルの記憶用
プレート及びｆ制御ゲートの一方または双方にある特定
の電圧が要求されるときに電圧発生システムに供給され
る。 タイムチャートの説明に移ると、先ず制御ゲート（ＣＧ
）は例えば第１の電圧である８、５ｖに保たれており、
一方記憶用プレート（ＳＰ）は、例えば第２の電圧であ
る電源ＶＤＤの約５■に維持されているとする。この状
態では、ＣＧ電荷汲み上げ回路４８（第１図）が端子１
６から８．５Ｖの電圧を出力しており、一方ＳＰ電荷汲
み上げ回路２８の端子１２の電圧は、ＳＰパワーダウン
回路３４を介しての低抵抗導線により電源ＶＤＤに接続
され、すなわち＋５ｖに維持されている。 ここで外部発生信号” Ｓ Ａ Ｖ Ｅ ”が加えられ
たとしよう。すると、ＣＧ電荷汲み上げ回路４８に接続
した感知回路の感知レベルが予定の電圧レベルまで高め
られる。この発明の好適な実施例では、この予定の電圧
レベルは２０Ｖである。この電圧レベルの上昇により電
荷汲み上げ回路４８が作動し、端子１２における電圧レ
ベルが２０Ｖに達するまで電荷汲み上げ回路４８の作動
が続けられる。 尚、詳細については後述するが、上記感知回路はＣＧ電
荷汲み上げ制御回路４４中に組み込まれている。こうし
て、端子１２における電圧レベルが２０Ｖに達すると、
制御信号ＩＣＧがＣＧ電荷汲み上げ制御回路４４から出
力され、これによりシステムの状態が変化する。すなわ
ち制御信号ＩＣＧはパワーダウン論理回路システム３２
に送られるが、このことは記憶用プレート（ＳＰ）の電
圧レベルが零ボルトに低減されるべきことを指示する。 すると、パワーダウン論理回路システム３２はＳＰパワ
ーダウン回路３４を作動させ、これにより記憶用プレー
トの放電がはかられて、記憶用プレートは所望の電圧レ
ベルまで下降する。また。 制御信号ＩＣＧは主要論理回路６４にも指令を出し記憶
用プレートに対する電圧ＶＤＤの印加を中止させる。 次に、外部発生信号“５ＡＶＥ”が加えられなくなると
、ＳＰパワーダウン論理回路６０がＳＰパワーダウン回
路３４を不作動とし、主要論理回路６４に対して、記憶
用プレートを電源ＶＤＤに再接続するように指令する。 このとき、ＣＧ電荷汲み上げ回路４８の感知回路の感知
レベルは＋８．５ｖに戻され、ＣＧパワーダウン回路５
６はＣＧ電荷汲み上げ回路４８の出力を８．５ｖに低減
するように指令を受ける。 そして、ＣＧ電荷汲み上げ回路４８の出力電圧が８．５
ｖに達するとＣＧパワーダウン回路５６が不作動にされ
、（ＣＧ電荷汲み上げ制御回路４４内に組み込まれた）
感知回路により、端子１６における出力電圧を８．５ｖ
に維持することが保証される。 さて、再び第１図と第２Ａ、２Ｂ図とを参照すると、外
部発生信号” Ｇ Ｅ Ｔ ”が加えられると、電圧発
生システムのもう一方の動作モードが実行されることに
なる。特に、このモードにおける電気的信号の推移は第
２Ｂ図に示されている。このモードでは、ＳＰ電荷汲み
上げ回路２８の感知レベルが８，５ｖに引き上げられる
。しかし、ＳＰ電荷汲み上げ回路２８がこの新しいレベ
ルに追従すべく作動する前に、ＳＰ電荷汲み上げ回路２
８はＳＰ電荷汲み上げ制御回路２２によって−たんディ
スエーブルされ、ＳＰパワーダウン回路３４が作動され
て記憶用プレートをアース電位まで引き下げる。外部発
生信号“Ｇ Ｅ Ｔ ”はまた、ＣＧ電荷汲み上げ回路
４８をディスエーブルするとともに、ＣＧパワーダウン
回路５６をエネーブルしてＣＧ電荷汲み上げ回路４８の
出力電圧（端子１６）をアース電位まで引き下げる。そ
して制御ゲートが−たん完全に放電してしまうと、ＳＰ
パワーダウン回路３４がディスエーブルされるとともに
、ＳＰ電荷汲み上げ回路２２がＳＰ電荷汲み上げ回路２
８を作動させ、これにより記憶用プレートの電位が８．
５ｖまで高められる。 次に” Ｇ Ｅ Ｔ ”信号が加えられなくなると、Ｃ
Ｇパワーダウン回路５６がディスエーブルされ、ＣＧ電
荷汲み上げ制御回路４４がＣＧ電荷汲み上げ回路４８を
作動させる。” Ｇ Ｅ Ｔ ”信号の立ち下がりによ
り、ＳＰ電荷汲み上げ制御回路２２中に組み込まれたＳ
Ｐ感知回路の感知レベルが５ｖに再び設定される。そし
て制御ゲートの電位が８゜５ｖに達すると、これにより
ＳＰパワーダウン回路３４が作動状態となり、従って記
憶用プレートの電位が下がりはじめる。次にＳＰ電荷汲
み上げ回路２２により、記憶用プレートの電位が＋５ｖ
まで下がったことが感知されると、ＳＰパワーダウン回
路３４がオフとなり、主要論理回路６４が＋５Ｖの電源
に対する低抵抗の導通を実現する。 上述したマルチレベル電圧発生システムは、入力端子の
数が少なくてすむのでユーザーにとって使い勝手のよい
ものである。実質的には、このシステムには単一の電源
供給ラインと、２つの論理制御信号がありさえすればよ
い。そして、このシステムは複数のハイレベルの電圧を
同時に発生する。また、発振器と電荷汲み上げ回路は、
ハイレベルの電圧が与えられないときにはオフに切り換
えられ、すなわち出力電圧が保持される。さらに、電荷
汲み上げの電圧レベルが感知され、それは自走（ｆｒｅ
ｅ−ｒｕｎｎｉｎｇ）することなく制御される。以上の
とおり、電圧発生システムの構成とその作用については
説明したので、次に個々のブロック内の回路について説
明しよう。 （ｂυＵ」鼠 第３図、すなわち第３Ａ図と第３Ｂ図を結合した図は、
第１図のｓｐ発振器１８と００発振器４０とに適合する
発振器の回路を示すものである。 この発振器の出力端子はＳＰ電荷汲み上げ制御回路２２
またはＣａ電荷汲み上げ制御回路４４を駆動するクロッ
ク信号を供給するために使用される。 この発振器の入力端子には、第１図にポンプＳＰ及びポ
ンプＣＧとして示したフィードバック信号を加える。こ
こで−寸第１図に戻ってみると、８２発振器１８や００
発振器４０の“ＳＰ”及び” ＣＧ ”という接頭表示
は、その発振器がメモリセルの記憶用プレート及び制御
ゲートのうちどちらに接続されているのかを示すもので
ある。再び第３Ａ図において、端子７６には電源電圧Ｖ
ＤＤが加えられる。尚、この発振器はＦＥＴデバイスで
構成されている。そのＦＥＴデバイスのうち、デプリー
ションモードのものには、デバイスの長方形部と電極と
の間にハツチングを入れである。 また、デプリーションモードでないものにはハツチング
を入れていない。この記号法は、このあとも図面中で頻
用する。 さて、第３図の発振器は入力反転回路７８を備えている
。入力反転回路７８はＦＥＴデバイス３．４からなり、
デバイス３．４の連結点はＦＥＴデバイス３１のゲート
に接続されている。ＦＥＴデバイス３１のソース電極は
接地され、ドレイン電極は端子Ｇに接続されている。端
子Ｇは、発振器の制御端子に相当する。端子Ｇはデバイ
ス１３とデバイス１３′との間の連結点である。デバイ
ス１３とデバイス１３′とはやはり反転回路８０を構成
する。このとき一方のデバイス１３はデプリーションモ
ードで、他方のデバイス１３’は非デプリーションモー
ド（エンハンスモード）である。 発振器は他にも同様な反転回路８１８４．８６．８８及
び９０を備えている。この各段の反転回路は反転回路８
０と同じ回路構成、すなわちそれぞれ１個ずつの、デプ
リーションモードと非デプリーションモードのＦＥＴデ
バイスからなり、それらのデバイス間は結線で接続され
ている。例えば、デバイス１５．１５′間には結線Ｈが
配置されている。デバイス１７．１７′間には結線Ｊが
配置されている。 各結線Ｇ、Ｈ，Ｊ、に、Ｌ、Ｍはそれぞれ容量性負荷に
接続されている。これらの容量性負荷とはデバイス４１
．４１′、４３．４３′、４５及び４５′である。各結
線Ｇ、Ｈ，Ｊ、に、Ｌ、Ｍ（以下余白） はそれぞれデバイス１３′、１５′、１７′、１９’、
２１’、２３′を介して共通結線Ｘに接続されている。 また、結線又はデバイス３９を介して接地されている。 さらに、回路９２（第３Ｂ図）が結線Ｍに接続されてい
る。この回路９２は複合したプルアップ回路を備えた反
転回路を構成する。 回路９２の機能は、発振回路の発振を生じさせるための
デバイス１３′に連結帰還された結線Ｚにハイレベル電
流をつくり出すことにある。回路９２はデバイス３１．
３１′、３３及び３５とからなる。デバイス３７は端子
Ｚに接続され、発振器によって駆動されるべき負荷をあ
られすものである。この実施例では、デバイス３７は第
１図におけるＳＰ電荷汲み上げ制御回路２２またはＣＧ
電荷汲み上げ制御回路４４に対する人力をあられすもの
である。このとき、デバイス３７を以て回路の遅延部分
を担わせることにより、発振器の周波数を上昇または下
降させるための追従（ｔｒａｃｋｉｎｇ）手段として使
用することができる。 （ｂ −１）列ｍグ作１− さて第３Ａ、３Ｂ図の回路の作用について説明する。先
ず入力信号が立ち下がると、デバイス３１によって結線
Ｇがアース電位に保持される。このとき、デバイス３９
は非導通となる。すなわち、これにより発振器内部の、
アースと導通していた結線がアースとは絶離されて電気
的に浮揚状態となる。この状態では発振器が停止し、ク
ロック信号は出力されない。 次に、入力信号が立ち上がると、デバイス３９が導通状
態になるので結線Ｘはアース電位に下がる。（デバイス
３．４によってひき起こされた）反転回路の一段分の遅
延時間ののち、デバイス３１のゲートがアース電位に下
がり、これにより端子Ｇは電気的に浮揚状態になるので
、デバイス１３に電荷が蓄積しはじめる。すなわち、結
線Ｇにおける電圧の不安定性がひき起こされるので発振
が開始される。デバイス４１．４１′、４３．４３′、
４５及び４５′は容量性負荷を構成し、回路の遅延時間
、すなわち発振周波数を制御する。 デバイス２９．２９′、３３及び３５は複合プルアップ
回路を備えた反転回路を構成する。そして。 結線Ｚがアース電位より上のデプリーションしきい値よ
りも高い電位になると、デバイス２９′を駆動するため
のハイレベルの駆動電圧がつくり出され、出力電圧が急
速に上昇する。尚、発振作用は、出力端子からデバイス
１３′のゲートにフィードバック経路がつながっている
という事実により可能となっている。 さて、発振器の発振周波数は複数の反転回路の遅延時間
の総和によって決定される。この発明の好適な実施例で
は、この遅延時間は個々の反転回路のスイッチング速度
によるものである。一方このスイッチング速度は、さま
ざまの結線間のキャパシタンスにより影響を受ける。今
、反転回路がｎ段あるとし、それぞれの反転回路の周期
、すなわち周波数の逆数をＴｉ （ｉ＝１・・・・ｎ）
としよう。すると１回路全体の周期Ｔ＝２ （Ｔ□＋Ｔ
２＋・・・・十Ｔｎ）となって、回路全体の周波数ｆ＝
１この式は、任意のｎについて成立する。第３図の発振
器の場合、最後の反転回路の遅延時間は駆動すべき回路
の出力キャパシタンスによって制御を受ける。この出力
キャパシタンスは、主として駆動されるべき負荷ゲート
のキャパシタンスからなる。これは第３図におけるデバ
イス３７である。 もし、デバイス３７が回路の遅延時間の最も大きい部分
を占めるなら、負荷デバイスとして短いチャネルのＦＥ
Ｔを駆動すべき回路が使用するときは発振器の周波数が
高くなり、また負荷デバイスとして長いチャネルのＴＥ
Ｔを駆動すべき回路が使用するときは発振器の周波数が
低くなるように、デバイスの追従を行うことができる。 すなりち、チャネルが短いということは、チャネルの幅
対長さの比が大きいということだから、より多くの電流
を導通させることを意味する。このデバイスマツチング
によって、駆動すべき回路をより高いスイッチング速度
で駆動することが可能となる。 このように、発振器の全遅延時間中に相当な大きさの遅
延時間を占める出力負荷を設けたことにより、駆動すべ
き回路が高い周波数でスイッチングされ得るときは、発
振器がこの高い周波数のクロック信号を発生する。同様
に、駆動すべき回路が低い周波数でしか駆動され得ない
ときは、発振器は低い周波数のクロック信号を発生する
。要するに、発振周波数は負荷のスイッチング速度に追
従するのである。 それに加えて、この発振器は論理制御信号によって起動
・停止制御できる。そして、オフ状態にあるときは１発
振器は一切出力信号を発生しない。 （ｃ）電、：み上げ制 口 第４図（第４Ａ図と第４Ｂ図の組み合わせ）は電荷汲み
上げ制御回路の詳細を示すものであり、第１図のｓｐ電
荷汲み上げ制御回路２２及びＣＧ電荷汲み上げ制御回路
４４に対応する。第３図に示した発振器の出力はデバイ
ス１１６（第４Ｂ図）のゲート電極に供給される。また
、前述した感知回路とは符号１００（第４Ａ図）で示す
ものである。そして１例えばこの回路をＳＰ電荷汲み上
げ回路２８の駆動のために使用するのであれば１４、感
知回路１００はＳＰ電荷汲み上げ回路２８の出力端子に
接続されることになる。同様に、この回路をＣＧ電荷汲
み上げ回路４８の駆動のために使用するのであれば、感
知回路１００はＣＧ電荷汲み上げ＠第４Ｂの出力端子に
接続される。感知回路１００は一対の、直列接続された
抵抗Ｒ１及びＲ２とからなる。そして抵抗Ｒ１，Ｒ２の
活魚Ａは出力端子として使用される。この発明の好適な
実施例では、これらの抵抗は多結晶シリコンである。 次に、活魚Ａは導線１３４によって差動増幅回路１０５
に接続されている。差動増幅回路１０５は活魚Ａにおけ
る信号を後述する基準電圧と比較するものである。差動
増幅回路１０５はＦＥＴデバイス１０１．１０２．１０
３．１０４とからなる。デバイス１０１のソース電極と
デバイス１０４のソース電極とはそれぞれ活魚１２８で
接続されている。活魚１２８は電圧ＶＤＤの電源に接続
されている。デバイス１０４のゲート電極には導線１３
６によって基準電圧回路１２４が接続されている。基準
電圧回路１２４はデバイス１０６゜１０７とからなる。 これらのデバイスは活魚Ｅに基準電圧を発生するように
接続されている。差動増幅回路１０５の活魚Ｂには、導
線１３２によって電圧変換回路１２６が接続されている
。この電圧変換回路１２６は、活魚Ｂにおける電圧に対
して、レベルシフト及び電圧変換作用をもつ。電圧変換
回路１２６はＦＥＴデバイス１０８．１０９゜１１０．
１１１．１１２．１１３．１１４とからなる。このうち
、デバイス１１４はデバイス１１５（第４Ｂ図）を制御
するためのスイッチとしてはたらく。デバイス１１５は
出力回路１３０を制御する。また、出力回路１３０は電
荷汲み上げ回路を駆動するために使用される出力信号Ｏ
ＵＴ １及び０ＵＴ２を供給する。 さらに第４Ａ、４Ｂ図を参照すると、出力回路１３０は
導線１３８によって電圧変換回路１２６の活魚工に接続
されている。出力回路１３０は、プルアップ回路１３２
，１３４を個別に備えている。そして、プルアップ回路
１３２は出力信号０ＵＴ２を制御するために使用される
。同様に、プルアップ回路１３４は出力信号０ＵＴ１を
制御するために使用される。このプルアップ回路を備え
た出力回路１３０はＦＥＴデバイス１１５．１１６．１
１７．１１８．１１９．１２０．１２１゜１２２．１２
３で構成される。 （ｃ−１）電ｎ′み上げり 回路の作用さて、第４図の
回路の作用について述べると、感知回路１００において
抵抗Ｒ１，Ｒ２は電荷汲み上げ回路とアースの間の電圧
分割器を形成している。そして、デバイス１０１，１０
２，１０３゜１０４は差動増幅回路を形成し、デバイス
１０６．１０７は活魚Ｅにおける基準電圧安定回路を形
成する。この安定性はデバイス１０６．１０７の双方に
デプリーションタイプのものを使用することによって達
成される。このことによりまたしきい値の追従も行なわ
れる。尚、双方のデバイス１０６．１０７は、チャネル
の長さに対する幅のばらつきによる効果を防止するため
に十分広く形成されている。 さて、電荷汲み上げ回路の出力電圧が上昇すると、活魚
Ａの電圧も抵抗Ｒ１とＲ２の比によって定められた比率
に応じて上昇する。デバイス１０２が導通状態になると
、活魚Ｂの電圧が下降する。 そして、活魚Ｂの電圧がエンハンスしきい値電圧よりも
下降すると、デバイス１０９がオフに切換えられて活魚
Ｆの電圧が上昇する。活魚Ｆの電圧がデバイス１１１と
デバイス１１４のしきい値の合計よりも高くなると、デ
バイス１１１がオンになり活魚Ｈに電荷がたくわえられ
る。デバイス１１２は洩れ電流の小さいデバイスであり
、その目的はデバイス１１１がオフに切り換えられたと
き活魚Ｈの放電を行うことにある。また、出力回路１３
０をオフに切り換えるべきときには、デバイス１１４が
オンに切り換えられて、デバイス１１５のゲートがアー
スに落とされる。これにより出力回路１３０のアースへ
の電流経路が遮断されて、出力０ＵＴＩ及び０ＵＴ２が
ハイレベルに浮揚される。このことは、デバイス１１５
がオフであるときには０ＵＴＩ及び０ＵＴ２から信号が
出力されないことを保証する。 電荷汲み上げ制御回路の出力（ＯＵＴＩ及び０ＵＴ２）
を、−たん所望のレベルの電圧が得られた後はオフに切
り換え得るということは、−従来のものにおいて使用で
きるデバイスよりも、より大きいデバイスを使用できる
ことを意味する。すなわち、より大きいキャパシタンス
の負荷を、より高い周波数で駆動するのに適冷した回路
が得られる。この特徴は、大きな電荷汲み上げ能力をも
つ回路を設計する場合に重要である。 さて、デバイス１１５がオンになり、そのとき２相出力
（ＯＵＴｌ及び０ＵＴ２）が電荷汲み上げ回路に供給さ
れているとする。この動作モードでは、出力の保持が次
のようにして達成される。 すなわち、０ＵＴｌ及び０ＵＴ２を制御するために、単
一のプルアップデバイスを使用するかわりに一対のプル
アップ回路１３２及び１３４が使用されている。例えば
、０ＵＴＩに注目すると、ＯＵＴ、ｌの出力電圧がアー
ス電位よりも上のデプリーションしきい値を超えると、
デバイス１２１がオフになる。すると活魚Ｎの電位は急
速にＶＤＤＬ一台飢トゾ式ス−，マ１１． Ｌ：よシ】
−デバイス１２３のゲートにはゲート駆動用の大きな電
圧が供給され、出力ＱＵＴＩが急速に立ち上がる。また
、０ＵＴ１が低レベルにあれば、活魚Ｎの電位も同様に
低レベルである。このことは消費電力の低減となる。 同様な分析により、０ＵＴ２でも出力の急速な立ち上が
りが得られるとともに、０ＵＴ２が低レベルのときは活
魚りが低電圧レベルとなることがわかる。また、活魚Ｂ
での電位が下がりはじめたとき、デバイス１０２，１０
４は動作の飽和領域にある。それゆえ、これらのデバイ
スは電圧依存性の電流源となり、その電流値は吹の数式
であられされる： ここで■は電流、δは相互コンダクタンス、Ｌはデバイ
スの有効長さ、Ｗはデバイスの有効幅、Ｖｇｓはゲート
とソース間の電圧、Ｖｔはデバイスのしきい値電圧であ
る。またＩ １０４、δ□、２などにおけるサフィック
スｒ１０４Ｊ 、ｒ１０２Ｊはそれぞれデバイス１０４
，１０２に係るものであることをあられす。尚、このサ
フィックスによる表記方式はこのあとも使用する。 一方、デバイス１０３は線形領域でのみ作動する。ゆえ
に、その電流１□、２は次式であられされる： ここでＶｄｓはドレインとソースの間の電圧を示す。 尚、工、。、がＶｄｓに依存することは注目するに値す
る。また、デバイス１０２，１０４のパラメータは互い
に追従し、ｖｔｌ。４（すなわちデバイス１０４のしき
い値電圧）の増加に対応してＩ ｉ０４の減少がもたら
される。一方これによりデバイス１０３のソースとドレ
イン間の電圧の減少が生じる。すると、デバイス１０２
を切換えるのに必要なゲート電圧が増加し、Ｖｔ□。２
の増加に対する補償が行なわれることになる。 デバイス１０９，１１０におけるしきい値電圧の変化は
、それぞれデバイス１１１，１１４におけるしきい値電
圧の変化を補償する役目を果たす。 すなわち、ＶｔｘｏｓとＶｔ□１ｏとが減少するにつれ
、活魚Ｆの電位が上昇する傾向にある。というのは、エ
ンハンス形のデバイス１０９．１１０の両方のしきい値
電圧よりも活魚Ｂの電圧が低くなるためには、活魚Ｂの
電位はより一層下降する必要があるからである。これに
対して、デバイスマツチングにより、デバイス１１１，
１１４の双方のしきい値電圧は減少してゆく。結局、デ
バイス１１１゜１１４をオンにし、デバイス１１５をオ
フにするためには、活魚Ｆの電位はそれ以上上昇する必
要がないということである。 この回路のユーザーに役立つ利点が幾つかある。 そわは、電荷汲み上げ回路の出力をオフにすべきときに
は電力の散逸をきわめて小さくすることができる、とい
うことである。そして、感知回路１００の入力端に多結
晶シリコンの抵抗器を使用したことにより、電荷汲み上
げ制御回路に組み込まれた差動増幅回路の入力ゲート上
に加える電圧は低電圧でよい。また、電荷汲み上げ作用
を正確に制御するために、デバイスパラメータの追従（
ｔｒａｃｋｉｎｇ）が利用されている。さらに、出力電
圧の制御状態を保ちながら、電力を犠牲にすることなく
電荷汲み上げ回路の出力の立ち上がりを速くすることが
できる。 （ｄ） ＣＧパワーダウン回路 第５図は、第１図におけるＣＧパワーダウン回路５６（
第１図）の回路図をあられすものである。 この回路において、デバイス１５０は電荷汲み上げ回路
４８（第１図）の出力デバイスである。同様にキャパシ
タＣＩは不揮発性ＲＡＭアレイの制御ゲートのキャパシ
タンスの総和をあられすものである。電荷汲み上げ回路
４８の出力端子はデバイス１５２．１５４．１５６．１
５８を介して接はバイアス回路１６０が接続されている
。バイアス回路１６０はＦＥ、、Ｔデバイス１６１．１
６２．１６３よりなる。デバイス１６４はデバイス１５
２のゲートとアース端子の間に接続され、キャパシタン
スにより電圧を保持する役割を果たす。同様にして、バ
イアス回路１６８がデバイス１５４のドレイン電極とソ
ース電極の間に接続されている。バイアス回路１６８は
、デバイス１６５，１６６からなる。デバイス１６７は
、キャパシタンスにより電圧を保持する役割を果たす。 このＣＧパワーダウン回路の機能は、ＣＧ電荷汲み上げ
回路４８の出力電圧を調節することにある。 （ｄ−１）ＣＧパワーダウン回路の作用パワーダウンサ
イクルの間は、ＣＧ電荷汲み上げ回路４８の出力端子と
アースの間の導通経路が、デバイス１５２．１５４，１
５６及び１５８によ ・つて設けられる。尚、パワーダ
ウンサイクルに先行し、及びパワーダウンサイクルの間
において、デバイス１５２，１５４．１５６及び１５８
の各々山／ｙ’−ｋが遺不にバイアスされているならば
、これら４つのデバイスの導通によりＣＧ電荷汲み上げ
回路４８の出力電圧は次第に下降してゆくはずである。 このデバイス１５２のゲートに対するバイアスはデバイ
ス１６１，１６２，１６３によって与えられる。また、
デバイス１５２のゲートには活魚ＮＤが連結されており
、これにより活魚ＮＤの電位は、デバイス１６１．１６
２，１６３の３個分のしきい値電圧を加えた値に設定さ
れる。 尚、その３個分のしきい値電圧の和は、電荷汲み上げ回
路の出力電圧よりも低いものとする。また、活魚ＮＤに
はＦＥＴのゲートしか接続されていないので、電荷汲み
上げ回路の出力には直流負荷がかからない。同様に、デ
バイス１５４には、デバイス１６５．１６６によりバイ
アス電圧が加えられる。デバイス１６４，１６７は、電
荷汲み上げ回路がパワーダウンされるときにキャパシタ
により電圧を保持する役目を果たす。尚、もしデバイス
１６４．１６７による電圧保持作用がなければ、大型の
デバイス１５２，１５４によって容量的に結合されるこ
とにより、活魚ＮＤ、ＮＧの電位が下降し、デバイス１
５２，１５４のそれぞれを通過する電流が減少してしま
うだろう。このことには注意しておかなければならない
。また、制御ゲートの放電を速くするために、これらの
デバイス１５２．１５４，１５６，１５８を通過する電
流経路を導通状態に維持しておくことが必要である。 デバイス１５６のゲートにはある予定の電圧である５ｖ
が加えられており、これにより活魚ＮＪの電圧が５■よ
り上のデプリーションしきい値以上に上昇することが防
止される。尚、このデプリーションしきい値は約７ｖで
ある。デバイス１５８は論理信号ＰＤ２０によって切り
換えられる。 この論理信号ＰＤ２０はＣＧパワーダウン論理回路７２
（第１図）から出力される。この信号ＰＤ２０の発生に
よりパワーダウンサイクルが開始される。ここで、ＦＥ
Ｔデバイス１５２．１５４．１５６．１５８は、各結線
における接合破壊を防止するために比較的高い電圧に耐
え得るものでなくてはならない。このため防護リングの
技術が使用されている。すなわち、デバイス１５８以外
のすべてのデバイスは、ゲートの破壊を防止するのに十
分な高電位に保たれた電界遮蔽板により完全にとり囲ま
れている。 このパワーダウン回路を使用するユーザーに役立つ利点
が幾つかある。それは、この回路が、チップ上の電荷汲
み上げ回路から、直列配置された複数のＦＥＴデバイス
を分割する適正なバイアス電圧を得て電圧の制御を行う
ための手段を備えていることである。また、この回路は
電荷汲み上げ回路に直流負荷を加えることがない。さら
に、互いに独立した電荷拘束用活魚（ＮＧ及びＮＤ）間
の各々のデバイスに亘って、デバイスの防壊を防止をす
るための電圧レベルの最適化がはかられる。 さらにこの最適電圧のレベルは、電荷汲み上げ動作の間
（パワーダウン回路がオフのとき）、及びチップのパワ
ーダウンサイクルの間（パワーダウン回路が作動し電荷
汲み上げ回路が不作動であるとき）維持される。 （ｅ）ＳＰパワーダウンロ 第６図は、第１図におけるＳＰパワーダウン回路３４の
回路図を示すものである。この回路の機能はＳＰ電荷汲
み上げ回路２８の出力電圧をノ（ワーダウン（低減また
は調節）し、以て記憶用プレートの電圧を予定のレベル
まで低下させることにある。この回路はＦＥＴデバイス
１７０とＦＥＴデバイス１７２とを備えているにれらの
ＦＥＴデバイス１７０．１７２のドレイン電極は記憶用
プレート（Ｓ Ｐ）に接続されている。尚、第６図にお
けるデカップリングキャパシタンスは記憶用プレートの
キャパシタンスをあられすものである。 ＦＥＴデバイス１７２のソース電極は接地され、そのゲ
ート電極はＰ、Ｄ８ ０ｕｔで示されるＳ ｌ）ノくワ
ーダウン論理回路６０（第１図）の出力端子に接続され
ている。ＦＥＴデバイス１７０のソース電極にはＶＤＤ
電源が接続され、そのゲート電極には導線５８を介して
主要論理回路６４（第１図）からの信号を入力する。 （ｅ ＝ １）Ｓ Ｐパワーダウン回 のイ用作用にお
いて、ＰＤ８０ｕｔ信号がハイレベルであるときは、こ
の回路により記憶用プレートの放電が行なわれる。一方
、導線５８を介して供給される主要論理回路６０からの
論理信号がハイレベルであるなら、記憶用プレートは電
源電圧ＶＤＤにクランプされる。このとき、実質的に、
デバイス１７０は記憶用プレートを電源に接続するため
の低抵抗デバイスとしてはたらく。 （ｆ）Ｓ Ｐパワーダウン 理口 第７図は、第１図におけるＳＰパワーダウン論理回路６
０の回路図をあられすものである。この回路の機能はＰ
Ｏ２０ｕｔ制御信号を発生することにある。上述したよ
うに、ＰＯ２０ｕｔ信号は、ＳＰパワーダウン回路３４
にＳＰ電荷汲み上げ回路２４の出力電圧の制御を指示す
るためのものである。 ＳＰパワーダウン論理回路は’ Ｓ Ａ Ｖ Ｅ ”ラ
ッチ１７４−ＰＯ２０ｕｔラツチ１７６及びＬラッチ１
７８とを備えている。” Ｓ Ａ Ｖ Ｅ ”ラッチ１
７４はＰＯ２０ｕｔラツチ１７６に接続され゛〔いる。 同様にしてＬラッチ１７８も、ＰＯ２０ｕｔラツチ１７
６に接続されている。制御信号ＩＣＧはインバータ１８
０により反転されＰＯ２０ｕｔ１７６に入力される。ま
た同様に、ＣＧ電荷汲み上げ回路４８の端子５２（第１
図）から供給される制御信号ＣＧはインバータ１８２に
よって反転されＰＯ２０ｕｔラツチ１７６に入力される
。ＳＰパワーダウン論理回路の機能は、複数の制御信号
（“Ｓ Ａ Ｖ Ｅ ”、” Ｇ Ｅ Ｔ ”、ＩＣＧ
、ＩＳＰ、ＮＣＧ’）を監視して、ＳＰパワーダウン回
路３４に対して、ＳＰ電荷汲み上げ回路２８（第１図）
の出力電圧の制御を指令するためのＰＯ２０ｕｔ信号を
作成することにある。 “５ＡＶＥ”ラッチ１７４は、デプリーション形のＦＥ
Ｔデバイス３６．３９とエンハンス形のＦＥＴデバイス
３７．３８．４０．４１．４２とから成っている。また
、ＰＯ２０ｕｔラツチ１７６はデプリーション形のＦＥ
Ｔデバイス２０．２２．３２とエンハンス形のＦＥＴデ
バイス１４゜１５．１８．１９．２１．２３．２４．２
５．２６．２７．２８．２９．３０．３１．３２．３３
とから成っている。さらに、Ｌラッチ１７８はデプリー
ション形のＦＥＴデバイス３．５と、エンハンス形のＦ
ＥＴデバイス１．２．４．６，９゜１０．１１．１２．
１３とから成っている。また、インバータ１８０はデプ
リーション形のＦＥＴデバイス７とエンハンス形のＦＥ
Ｔデバイス８とから成っている。ただし、これらの結線
配置は第７図に示すものに限定されず、本発明の主旨を
逸脱しない範囲内でさまざまの実施例が存在し得るので
、第７図の結線配置がほんの一例を示すものにすぎない
ことを理解されたい。 （ｆ−１）ＳＰパワーダウン噴理口 の−さて、“Ｓ
Ａ Ｖ Ｅ ”ラッチ１７４の機能は、“５ＡＶＥ”信
号と“ＧＥＴ”信号のどちらが、実行された不揮発性動
作であるのかを記憶しておくことにある。既に述べたよ
うに、” Ｓ Ａ Ｖ Ｅ”と“ＧＥＴ”とはチップが
所望の機能のうちの一つを行うために、ある所定のレベ
ルの電圧が必要であるときにチップから供給される外部
発生制御信号である。“Ｓ Ａ Ｖ Ｅ ”ラッチ１７
４はまた、もし揮発状態でｓｐパワーダウン論理回路が
パワーアップしても、Ｓ Ａ Ｖ Ｅ”Ｌ端子がハイレ
ベル状態にとどまることを保証する。” Ｓ Ａ Ｖ
Ｅ ”ラッチは” Ｓ Ａ Ｖ Ｅ ”信号及び“Ｇ
Ｅ Ｔ ”信号を個別に受け取り、”５ＡＶＥ”Ｌ信号
及び” Ｇ ＥＴＩＩＬ信号とを出力する。そして、“
Ｓ Ａ Ｖ Ｅ ”信号がハイレベルであれば、”ＧＥ
Ｔ”Ｌはローレベルに引き下げられ、一方これにより”
Ｓ Ａ ＶＥ”Ｌはノ）イレベルとなる。次に、”
Ｇ Ｅ Ｔ ”信号がハイレベルになると、”５ＡＶＥ
” Ｌはプルダウンされ、”ＧＥＴ” Ｌがハイレベル
となる。 Ｌラッチ１７８の機能は、基本的には” Ｓ Ａ Ｖ□
Ｅ″及び” Ｇ Ｅ Ｔ ”信号に個別に追従する信号
を作成することにある−ただし、その作成される信号は
“Ｇ Ｅ Ｔ ”の立ち下がりのあと記憶用プレートが
＋５ｖにパワーバックされるまでの間はハイレベルにと
どまる。そして、記憶用プレートが＋５ｖにパワーバッ
クされると、ＳＰ電荷汲み上げ制御回路２２から出力さ
れる信号ＩＳＰが出力される。Ｌラッチ１７８には“Ｓ
Ａ Ｖ Ｅ ”、”ＧＥＴ”、“５ＡＶＥ”、” Ｇ
Ｅ Ｔ ”、” Ｓ Ａ Ｖ Ｅ ”Ｌ、”ＧＥＴ”
Ｌ、及びＩＳＰという制御信号が入力される。これによ
り、Ｌラッチ１７８は信号Ｌ Ｏｕｔを出力する。そし
て、” Ｓ Ａ Ｖ Ｅ ”または’ＧＥＴ”信号のう
ち一方がハイレベルであると、Ｌ Ｏｕｔも同様にハイ
レベルとなる。また、もし’５ＡＶＥ” と”５ＡＶＥ
”Ｌｉ２）両方がハイレベルであるか、ＩＳＰと“ＧＥ
Ｔ”と“Ｇ Ｅ Ｔ ”Ｌとがともにハイレベルである
かのどちらかであれば、Ｌｏｕｔはアースに落とされる
。Ｌラッチ１７８の状態は、アースに通じる複数の経路
のうちの一つがオンであるときのみ変化する。 ＰＯ２０ｕｔラツチ１７６は記憶用プレートをパワーダ
ウンするための信号を発する。ＰＤ８０ｕｔラッチ１７
６には、Ｌ Ｏｕｔ、ＩＣＧ、ＣＧ、ＣＧ、”ＧＥＴ”
、ＩＳＰ’、”ＧＥＴ”し、“ＳＡ Ｖ Ｅ ”及び”
５ＡＶＥ” Ｌという制御信号が入力される。これらの
信号はＰＯ２０ｕｔラツチ１７６の各部で処理され、Ｐ
Ｄ８０ｕｔ信号が作成され、発生される。 （ｇ）まＪＬｕ！！Ｌ国月− 第８図は、主要論理回路６４（第１図）のブロック図を
示すものである。主要論理回路６４の機能は第１図”Ｍ
ＡＩＮ″′で示す信号を作成し、その信号を端子５８を
介してＳＰパワーダウン回路３４（第１図）に供給する
ことにある。この信号は、ＳＰパワーダウン回路３４に
対して、電源■ＤＤへの低抵抗の導通経路を介して記憶
用プレートを＋５ｖにクランプするように指令するため
のものである。尚、電源ＶＤＤへの低抵抗経路について
は、ＳＰパワーダウン回路に関連して既に述べである。 この”ＭＡＩＮ”信号（第１図）は従って、記憶用プレ
ート（ｓ ｐ）に対し、その電圧を上昇させるように電
荷が送り込まれているとき、または電圧を下降させるよ
うに電荷が汲み上げられているときには常にハイレベル
にある。主要論理回路６４はラッチ１８０を備えている
。ランチ１８０は一対の入力端子を有しており、一方の
入力端子には組み合わせ論理回路１８２を、他方の入力
端子には組み合わせ論理回路１８４を接続する。そして
組み合わせ論理回路１８２によりラッチ１８０がセット
され１組み合わせ論理回路１８４によりランチ１８０が
リセットされる。組み合わせ論理回路１８２はＡＮＤ（
第８．９図では１１Ａ”と略記する）回路１８６．１８
８を備えており、これらのＡＮＤ回路１８６，１８８は
ＯＲ回路１９０に接続されている。制御信号” Ｇ Ｅ
Ｔ”、” Ｓ Ａ Ｖ Ｅ”、及びＩＳＰがＡＮＤ回
路１８６の入力端子に供給される。同様に、制御信号Ｆ
Ｄ２０（ＣＧパワーダウン論理回路７２の出力信号）、
” Ｓ Ａ Ｖ Ｅ”ＬがＡＮＤ回路１８８の入力端子
ニ供給される。これら５つの制御信号はラッチ１８０を
セットするために使用される。組み合わせ論理回路１８
４はＡＮＤ回路１９２と、そのＡＮＤ回路１９２に接続
されたＯＲ回路１９４とよりなる。ＡＮＤ回路１９２の
入力端子には制御信号工ＣＧと“５ＡＶＥ”とが入力さ
れ、ＯＲ回路１９４の一方の入力端子には制御信号”
Ｇ Ｅ Ｔ ”が入力され、これらによってラッチ１８
０をリセットするための信号が作成される。 （ｈ）ＣＧパワーダウン 理口 第９図は、第１図におけるＣＧパワーダウン論理回路７
２の詳細なブロック図を示すものである。 既に述べたように、ＣＧパワーダウン論理回路７２の機
能は制御信号ＰＤ２０を発生することにある。この制御
信号は、ＣＧパワーダヴン回路５６（第１図）に対し、
ＣＧ電荷汲み上゛げ回路の出力電圧を所望のレベルに調
節する必要があることを指示する。 さて、第２Ａ、２Ｂ図において、“Ｓ Ａ Ｖ Ｅ ”
信号の立ち下がる瞬間に注目すると、ＣＧパワーダウン
論理回路７２から制御信号ＰＤ２０が発生されてその信
号がＣＧパワーダウン回路５６に送られて制御ゲートの
放電を促す。次にＩＣＧの上昇により、新たな所望の電
圧レベル（８，’５Ｖ）に制御ゲートが達したことがわ
かると、制御信号ＰＤ２０は下降する。また、Ｇ Ｅ
Ｔ ”がハイレベルであると、制御信号ＰＤ２０もハイ
レベルにとどまり、これにより制御ゲートの電位はアー
ス電位に下降し、その電位に保持される。次に９′ＧＥ
Ｔ”が下降するとＰＯ２０も下降し、これにより制御ゲ
ートに再び電荷をたくわえることが可能となる。 第９図に戻って、ＣＧパワーダウン論理回路はランチ２
００を備えている。ラッチ２００の入力端子には、ラッ
チ２００のセット用の組み合わせ論理回路２０２と、ラ
ッチ２００のリセット用の組み合わせ論理回路２０４と
が接続されている。 組み合わせ論理回路２０２は、ＡＮＤ回路２０６゜２０
８と、ＯＲ回路２１０とよりなる。同様に。 組み合わせ論理回路２０４はＡＮＤ回路２１２゜２１４
と、ＯＲ回路２１６とよりなる。第９図に示すとおり各
ＡＮＤ回路２０６，２０８，２１２゜２１４にはそれぞ
れ制御信号ＧＥＴ、ＣＧ、ＩＳＰ；ＩＳＰ、５ＡＶＥＩ
、５ＡＶＥ ； ＩＣＧ、５ＡＶＥ、５ＡＶＥ １ ；
ＣＧ、ＧＥＴが入力され、これらによって制御信号Ｐ
Ｄ２０が適正に作成され出力される。 ［発明の効果］ 以上のように、この発明の発振器によれば、負。 荷のキャパシタンスに応じて発振局−披−数が自動的に
最適化されるという効果がある。また、この発振器を組
み込んだ電圧発生回路は、上記発振周波数の最適化作用
により電荷汲み上げ能力が高められる。
動するように制御を受け、そのとき発振器はオフとなっ
て、出力電圧の放出がなくなる。 この発明の一つの特徴によれば、負荷の入力端子と複数
段の反転遅延回路の間の遅延率は、負荷によって与えら
れる遅延率よりも小さくなるように設定される。このこ
とにより、発振器の発振周波数が負荷のスイッチング速
度に追従できるようになる。 ［実施例］ この発明は、さまざまなタイプの回路モジュールの使用
に供するように意図されたものである。 特に、この発明の回路は、不揮発性ダイナミックＲＡＭ
において良好に作動する。しかしながら、この発明を不
揮発性ダイナミックＲＡＭに対する応用のみに限定して
解釈すべきではない。というのは、この発明の以下に示
す実施例に、本発明の技術思想を逸脱することのないわ
ずかの変更を加えて不揮発性ダイナミックＲＡＭ以外の
モジュールに対して本発明の回路を応用することは、熟
練した当業者の容易になしうるところだからである。 さて、第１図は、本発明の教示に従うシステムのブロッ
ク図である。この各ブロック毎の詳しい説明は後に行う
。第１図において、電荷汲み上げシステム１０の機能は
、端子１２に異なる複数のレベルの電圧を発生す２こと
である。この異なる複数のレベルの電圧は、外部的に発
生した”ＧＥＴ”制御信号に応答して発生される。端子
１２上の異なるレベルの電圧は、利用されるセルまたは
デバイスの記憶用プレート（図示しない）に供給される
。尚、この発明の好適な実施例では利用されるセルは不
揮発性ダイナミックＲＡＭである。 また、外部発生制御信号ＧＥＴは、不揮発性ＲＡＭの記
憶用プレート（ＳＰ）である特定のレベルの電圧が要求
されるときに、電荷汲み上げシステム１０に供給される
。 上記記憶用プレートに電圧が必要である他に、不揮発性
ダイナミックＲＡＭの制御ゲート（ＣＧ）にも異なる複
数のレベルの電圧が必要である。これらの電圧は第２の
電荷汲み上げシステム１４から供給される。第２の外部
的な信号” Ｓ Ａ Ｖ Ｅ ”は、所望のレベルの電
圧が制御ゲートに必要であるときに電荷汲み上げシステ
ム１４に供給される。 記載の便宜をはかるため、以下では、記憶用プレートを
ＳＰと、また制御ゲートをＣＧと、それぞれ略記するこ
とがある。さて、電荷汲み上げシステム１０は８２発振
器１８を備えている。尚、以下でＳＰを接頭につけて、
例えば８２発振器。 ＳＰ電荷汲み上げ回路などとすると、それはセルの記憶
用プレートに電圧を供給するためのデバイスをあられす
ものとする。８２発振器１８の詳しい説明は後で与える
。この８２発振器１８はプログラム可能な発振器であり
、ＳＰ電荷汲み上げ回路２２を駆動するために端子３０
にクロック信号を供給する。ｓｐ発振器１８の端子２１
には制御信号“ポンプＳＰ”が供給される。この信号は
、８２発振器１８の動作を制御するために使用される。 前にも述べたように、外部発生信号” Ｇ Ｅ Ｔ ”
はＳＰ電荷汲み上げ制御回路２２の端子２４に加えられ
る。ＳＰ電荷汲み上げ制御回路２２は２相の制御信号を
発生し、それらをＳＰ電荷汲み上げ回路２８の端子２６
に供給する。また、ＳＰ電荷汲み上げ回路２８からのフ
ィードバック信号が、ＳＰ電荷汲み上げ制御回路２２の
端子３０ａにフィードバックされる。その他の制御信号
“ＩＳＰ”は端子２３に出力される。この制御信号ＩＳ
ＰはＳＰがある予定の電圧レベルにパワーダウンした時
点で発生される。好適な実施例では、この予定の電圧レ
ベルは５ｖである。制御信号ＩＳＰはパワーダウン論理
回路システム３２に供給される。 このパワーダウン論理回路システム３２の機能は、ＳＰ
電荷汲み上げ制御回路２２またはＣＧ電荷汲み上げ制御
回路４４の出力信号を監視して、さまざまな、後述する
パワーダウン回路を作動させるための適当なエネーブル
信号を発生し、以て記憶用プレートまたは制御ゲートの
電圧レベルをプルダウンすることにある。このため、端
子２３上の信号は、記憶用プレート上の電圧レベルを変
化または調節する必要がある時点で発生される。 ＳＰ電荷汲み上げ回路２８の機能はメモリセルの記憶用
プレート（図示しない）に適当な電圧を供給することに
ある。ＳＰ電荷汲み上げ回路２８は、周知の容量タイプ
の電荷汲み上げ回路であり、端子２６から多相信号を入
力して出力端子から適当なレベルの電圧を発生する。こ
のタイプの電荷汲み上げ回路は従来より周知であるので
、ここでは詳しい説明は行なわない。尚、さらに説明を
加えると、ＳＰ電荷汲み上げ回路２８からの出力がカス
ケード接続された多段キャパシタ中を移動するにつれ、
その出力電圧は、ブーツストラップ原理によって増大す
る。そしてその出力電圧が予定のレベルに達すると、Ｓ
Ｐ電荷汲み上げ制御回路２２がｓｐ電荷汲み上げ回路２
８を不作動にする。 また、ＳＰ電荷汲み上げ制御回路２２はＳＰ電荷汲み上
げ回路２８を再び作動させ、この作動−不作動のサイク
ルにより端子１２における適正な電圧１２を維持するた
めに必要な制御がはかられる。 前にも述べたように、第２の電荷汲み上げシステム１４
は制御ゲート（ＣＧ）に電圧を供給するだめのものであ
る。この目的のために、制御ゲートに電圧な供給すべく
相互作用を行う各ブロック回路にＣＧという接頭辞を与
える。電荷汲み上（ずシステム１４は００発振器４０を
備えて−る。この００発振器４０には、端子４１を介し
て制御（８号“ポンプＣＧ ”が供給される。ＣＧ電荷
汲み上げ制御回路４４は制御信号” Ｉ ＣＧ ”を発
生する。 この制御信号” Ｉ ＣＧ ”はパワーダウン論理回路
システム３２の端子ＩＣＧに供給される。ＣＧ電荷汲み
上げ制御回路４４からの２相出力信号番よＣＧ電荷汲み
上げ回路４８の端子４６に入力される。 ” Ｓ Ａ Ｖ Ｅ”とＧＥＴ″という一対の外部発生
信号がＣＧ電荷汲み上げ制御回＠４４に供給さレル。ス
ナワチ、それら”５ＡＶＥ”と” Ｇ Ｅ Ｔ ”信号
の状態に応じて、ＣＧ電荷汲み上げ回路４８が三れら外
部発生信号の要求を充たすよう１二制御される。ＣＧ電
荷汲み上げ回路４８からの出力は端子１６からメモリセ
ル（図示しない）の制御ゲートに供給される。また、フ
ィートノペック信号力１ＣＧ電荷汲み上げ回路４８から
ＣＧ電荷汲み上げ制御回路４４の端子５０にブイ−トノ
（ツクされる。 さらに、ＣＧ電荷汲み上げ回路４８からは、地にも端子
５２．５４から制御信号がそれぞれ出力され、これらは
パワーダウン論理回路システム３２に各々供給される。 Ｃａ発振器４０、ＣＧ電荷汲み上げ制御回路４４、Ｃａ
電荷汲み上げ回路４８及びＣＧパワーダウン回路５６の
機能は、電荷汲み上げシステム１０中の対応する回路と
機能において類似している。そして、これらの説明は電
荷汲み上げシステム１０との関連でもう述べたので、こ
こでは繰り返さない。 さらに第１図において、パワーダウン論理回路システム
３２は、外部発生信号” Ｓ Ａ Ｖ Ｅ ”と“Ｇ
Ｅ Ｔ ”と、ＩＳＰと、ＩＣＧと、端子５２及び５４
上の信号とを監視して、端子５７．５８及びＰＤ２０に
制御信号を発生するためのものである。この目的のため
に、パワーダウン論理回路システム３２は、ＳＰパワー
ダウン論理回ｗＩ６０と、主要論理回路６４とＣＧパワ
ーダウン論理回路７リレ弔憔Ｃ＠七ｈイいスーＱｐバク
ー４ウソＷｂ ＴＩＥ 回路６０の入力端子は端子２３
と、端子ＩＣＧと、端子５２とによって、ＳＰ電荷汲み
上げ制御回路２２、ＣＧ電荷汲み上げ制御回路４４及び
ＣＧ電荷汲み上げ回路４８と、それぞれ接続されてしす
る６ＳＰパワ一ダウン論理回路６０は制御信号” Ｐ
Ｄ８ ０ｕｔ”を発生し、その制御信号は端子５７を介
してＳＰパワーダウン回路３４を作動させるために供給
される。また、ＳＰパワーダウン論理回路６０と主要論
理回路６４とは端子６２で接続されている。 主要論理回路６４の機能は端子５８を介してＳＰパワー
ダウン回路３４に制御信号″ＭＡＩＮ”を送り、ＳＰパ
ワーダウン回路３４に対してメモリセルの記憶プレート
が５ｖに維持されるべきことを知らせることにある。こ
の５ｖのレベルの電圧は入力電源ＶＤＤから低抵抗の導
電経路を介して供給される。また、主要論理回路６４は
端子２３、ＩＣＧから制御信号を受けとるとともに、端
子６６．６８からもそれぞれ” Ｓ Ａ Ｖ Ｅ ”信
号と“ＧＥＴ”信号とを受けとる。主要論理回路６４は
さらに端子７０を介してＣＧパワーダウン論理回路７２
に接続されている。 ＣＧパワーダウン論理回路７２の機能は端子ＰＤ２０か
らＣＧパワーダウン回路に制御信号１′ＰＤ２０”を供
給することにある。ＣＧパワーダウン論理回路７２は端
子５４を介してＣＧ電荷汲み上げ回路４８に接続されて
いる。また外部発生信号“５ＡＶＥ”及び” Ｇ Ｅ
Ｔ ”は端子６６．６８を介してＣＧパワーダウン論理
回路７２に入力さレル。ＳＰパワーダウン論理回路６ｏ
の端子７４はＣＧパワーダウン論理回路７２に接続され
ている。さらに、ＳＰ電荷汲み上げ制御回路２２の端子
２３と、ＣＧ電荷汲み上げ回路４４の端子４４ａとは、
それぞれＳＰパワーダウン論理回路６゜とＣＧパワーダ
ウン論理回路７２との双方に接続されている。これで本
発明の電圧発生回路の機能的なブロック図の説明を−と
おり終了したので、次にこれらのシステムの作用につい
て説明する。 （ａ）１ のブロック の 第２Ａ、２Ｂ図は、第１図のシステムの作用を示すため
のタイムチャートである。さて、この電圧発生システム
は、電源（”Ｖ Ｄ Ｄ ）と、制御信号” Ｓ Ａ
Ｖ Ｅ”及び“Ｇ Ｅ Ｔ ”という３つの外部信号を
必要とする。こ九らの外部信号は、メモリセルの記憶用
プレート及びｆ制御ゲートの一方または双方にある特定
の電圧が要求されるときに電圧発生システムに供給され
る。 タイムチャートの説明に移ると、先ず制御ゲート（ＣＧ
）は例えば第１の電圧である８、５ｖに保たれており、
一方記憶用プレート（ＳＰ）は、例えば第２の電圧であ
る電源ＶＤＤの約５■に維持されているとする。この状
態では、ＣＧ電荷汲み上げ回路４８（第１図）が端子１
６から８．５Ｖの電圧を出力しており、一方ＳＰ電荷汲
み上げ回路２８の端子１２の電圧は、ＳＰパワーダウン
回路３４を介しての低抵抗導線により電源ＶＤＤに接続
され、すなわち＋５ｖに維持されている。 ここで外部発生信号” Ｓ Ａ Ｖ Ｅ ”が加えられ
たとしよう。すると、ＣＧ電荷汲み上げ回路４８に接続
した感知回路の感知レベルが予定の電圧レベルまで高め
られる。この発明の好適な実施例では、この予定の電圧
レベルは２０Ｖである。この電圧レベルの上昇により電
荷汲み上げ回路４８が作動し、端子１２における電圧レ
ベルが２０Ｖに達するまで電荷汲み上げ回路４８の作動
が続けられる。 尚、詳細については後述するが、上記感知回路はＣＧ電
荷汲み上げ制御回路４４中に組み込まれている。こうし
て、端子１２における電圧レベルが２０Ｖに達すると、
制御信号ＩＣＧがＣＧ電荷汲み上げ制御回路４４から出
力され、これによりシステムの状態が変化する。すなわ
ち制御信号ＩＣＧはパワーダウン論理回路システム３２
に送られるが、このことは記憶用プレート（ＳＰ）の電
圧レベルが零ボルトに低減されるべきことを指示する。 すると、パワーダウン論理回路システム３２はＳＰパワ
ーダウン回路３４を作動させ、これにより記憶用プレー
トの放電がはかられて、記憶用プレートは所望の電圧レ
ベルまで下降する。また。 制御信号ＩＣＧは主要論理回路６４にも指令を出し記憶
用プレートに対する電圧ＶＤＤの印加を中止させる。 次に、外部発生信号“５ＡＶＥ”が加えられなくなると
、ＳＰパワーダウン論理回路６０がＳＰパワーダウン回
路３４を不作動とし、主要論理回路６４に対して、記憶
用プレートを電源ＶＤＤに再接続するように指令する。 このとき、ＣＧ電荷汲み上げ回路４８の感知回路の感知
レベルは＋８．５ｖに戻され、ＣＧパワーダウン回路５
６はＣＧ電荷汲み上げ回路４８の出力を８．５ｖに低減
するように指令を受ける。 そして、ＣＧ電荷汲み上げ回路４８の出力電圧が８．５
ｖに達するとＣＧパワーダウン回路５６が不作動にされ
、（ＣＧ電荷汲み上げ制御回路４４内に組み込まれた）
感知回路により、端子１６における出力電圧を８．５ｖ
に維持することが保証される。 さて、再び第１図と第２Ａ、２Ｂ図とを参照すると、外
部発生信号” Ｇ Ｅ Ｔ ”が加えられると、電圧発
生システムのもう一方の動作モードが実行されることに
なる。特に、このモードにおける電気的信号の推移は第
２Ｂ図に示されている。このモードでは、ＳＰ電荷汲み
上げ回路２８の感知レベルが８，５ｖに引き上げられる
。しかし、ＳＰ電荷汲み上げ回路２８がこの新しいレベ
ルに追従すべく作動する前に、ＳＰ電荷汲み上げ回路２
８はＳＰ電荷汲み上げ制御回路２２によって−たんディ
スエーブルされ、ＳＰパワーダウン回路３４が作動され
て記憶用プレートをアース電位まで引き下げる。外部発
生信号“Ｇ Ｅ Ｔ ”はまた、ＣＧ電荷汲み上げ回路
４８をディスエーブルするとともに、ＣＧパワーダウン
回路５６をエネーブルしてＣＧ電荷汲み上げ回路４８の
出力電圧（端子１６）をアース電位まで引き下げる。そ
して制御ゲートが−たん完全に放電してしまうと、ＳＰ
パワーダウン回路３４がディスエーブルされるとともに
、ＳＰ電荷汲み上げ回路２２がＳＰ電荷汲み上げ回路２
８を作動させ、これにより記憶用プレートの電位が８．
５ｖまで高められる。 次に” Ｇ Ｅ Ｔ ”信号が加えられなくなると、Ｃ
Ｇパワーダウン回路５６がディスエーブルされ、ＣＧ電
荷汲み上げ制御回路４４がＣＧ電荷汲み上げ回路４８を
作動させる。” Ｇ Ｅ Ｔ ”信号の立ち下がりによ
り、ＳＰ電荷汲み上げ制御回路２２中に組み込まれたＳ
Ｐ感知回路の感知レベルが５ｖに再び設定される。そし
て制御ゲートの電位が８゜５ｖに達すると、これにより
ＳＰパワーダウン回路３４が作動状態となり、従って記
憶用プレートの電位が下がりはじめる。次にＳＰ電荷汲
み上げ回路２２により、記憶用プレートの電位が＋５ｖ
まで下がったことが感知されると、ＳＰパワーダウン回
路３４がオフとなり、主要論理回路６４が＋５Ｖの電源
に対する低抵抗の導通を実現する。 上述したマルチレベル電圧発生システムは、入力端子の
数が少なくてすむのでユーザーにとって使い勝手のよい
ものである。実質的には、このシステムには単一の電源
供給ラインと、２つの論理制御信号がありさえすればよ
い。そして、このシステムは複数のハイレベルの電圧を
同時に発生する。また、発振器と電荷汲み上げ回路は、
ハイレベルの電圧が与えられないときにはオフに切り換
えられ、すなわち出力電圧が保持される。さらに、電荷
汲み上げの電圧レベルが感知され、それは自走（ｆｒｅ
ｅ−ｒｕｎｎｉｎｇ）することなく制御される。以上の
とおり、電圧発生システムの構成とその作用については
説明したので、次に個々のブロック内の回路について説
明しよう。 （ｂυＵ」鼠 第３図、すなわち第３Ａ図と第３Ｂ図を結合した図は、
第１図のｓｐ発振器１８と００発振器４０とに適合する
発振器の回路を示すものである。 この発振器の出力端子はＳＰ電荷汲み上げ制御回路２２
またはＣａ電荷汲み上げ制御回路４４を駆動するクロッ
ク信号を供給するために使用される。 この発振器の入力端子には、第１図にポンプＳＰ及びポ
ンプＣＧとして示したフィードバック信号を加える。こ
こで−寸第１図に戻ってみると、８２発振器１８や００
発振器４０の“ＳＰ”及び” ＣＧ ”という接頭表示
は、その発振器がメモリセルの記憶用プレート及び制御
ゲートのうちどちらに接続されているのかを示すもので
ある。再び第３Ａ図において、端子７６には電源電圧Ｖ
ＤＤが加えられる。尚、この発振器はＦＥＴデバイスで
構成されている。そのＦＥＴデバイスのうち、デプリー
ションモードのものには、デバイスの長方形部と電極と
の間にハツチングを入れである。 また、デプリーションモードでないものにはハツチング
を入れていない。この記号法は、このあとも図面中で頻
用する。 さて、第３図の発振器は入力反転回路７８を備えている
。入力反転回路７８はＦＥＴデバイス３．４からなり、
デバイス３．４の連結点はＦＥＴデバイス３１のゲート
に接続されている。ＦＥＴデバイス３１のソース電極は
接地され、ドレイン電極は端子Ｇに接続されている。端
子Ｇは、発振器の制御端子に相当する。端子Ｇはデバイ
ス１３とデバイス１３′との間の連結点である。デバイ
ス１３とデバイス１３′とはやはり反転回路８０を構成
する。このとき一方のデバイス１３はデプリーションモ
ードで、他方のデバイス１３’は非デプリーションモー
ド（エンハンスモード）である。 発振器は他にも同様な反転回路８１８４．８６．８８及
び９０を備えている。この各段の反転回路は反転回路８
０と同じ回路構成、すなわちそれぞれ１個ずつの、デプ
リーションモードと非デプリーションモードのＦＥＴデ
バイスからなり、それらのデバイス間は結線で接続され
ている。例えば、デバイス１５．１５′間には結線Ｈが
配置されている。デバイス１７．１７′間には結線Ｊが
配置されている。 各結線Ｇ、Ｈ，Ｊ、に、Ｌ、Ｍはそれぞれ容量性負荷に
接続されている。これらの容量性負荷とはデバイス４１
．４１′、４３．４３′、４５及び４５′である。各結
線Ｇ、Ｈ，Ｊ、に、Ｌ、Ｍ（以下余白） はそれぞれデバイス１３′、１５′、１７′、１９’、
２１’、２３′を介して共通結線Ｘに接続されている。 また、結線又はデバイス３９を介して接地されている。 さらに、回路９２（第３Ｂ図）が結線Ｍに接続されてい
る。この回路９２は複合したプルアップ回路を備えた反
転回路を構成する。 回路９２の機能は、発振回路の発振を生じさせるための
デバイス１３′に連結帰還された結線Ｚにハイレベル電
流をつくり出すことにある。回路９２はデバイス３１．
３１′、３３及び３５とからなる。デバイス３７は端子
Ｚに接続され、発振器によって駆動されるべき負荷をあ
られすものである。この実施例では、デバイス３７は第
１図におけるＳＰ電荷汲み上げ制御回路２２またはＣＧ
電荷汲み上げ制御回路４４に対する人力をあられすもの
である。このとき、デバイス３７を以て回路の遅延部分
を担わせることにより、発振器の周波数を上昇または下
降させるための追従（ｔｒａｃｋｉｎｇ）手段として使
用することができる。 （ｂ −１）列ｍグ作１− さて第３Ａ、３Ｂ図の回路の作用について説明する。先
ず入力信号が立ち下がると、デバイス３１によって結線
Ｇがアース電位に保持される。このとき、デバイス３９
は非導通となる。すなわち、これにより発振器内部の、
アースと導通していた結線がアースとは絶離されて電気
的に浮揚状態となる。この状態では発振器が停止し、ク
ロック信号は出力されない。 次に、入力信号が立ち上がると、デバイス３９が導通状
態になるので結線Ｘはアース電位に下がる。（デバイス
３．４によってひき起こされた）反転回路の一段分の遅
延時間ののち、デバイス３１のゲートがアース電位に下
がり、これにより端子Ｇは電気的に浮揚状態になるので
、デバイス１３に電荷が蓄積しはじめる。すなわち、結
線Ｇにおける電圧の不安定性がひき起こされるので発振
が開始される。デバイス４１．４１′、４３．４３′、
４５及び４５′は容量性負荷を構成し、回路の遅延時間
、すなわち発振周波数を制御する。 デバイス２９．２９′、３３及び３５は複合プルアップ
回路を備えた反転回路を構成する。そして。 結線Ｚがアース電位より上のデプリーションしきい値よ
りも高い電位になると、デバイス２９′を駆動するため
のハイレベルの駆動電圧がつくり出され、出力電圧が急
速に上昇する。尚、発振作用は、出力端子からデバイス
１３′のゲートにフィードバック経路がつながっている
という事実により可能となっている。 さて、発振器の発振周波数は複数の反転回路の遅延時間
の総和によって決定される。この発明の好適な実施例で
は、この遅延時間は個々の反転回路のスイッチング速度
によるものである。一方このスイッチング速度は、さま
ざまの結線間のキャパシタンスにより影響を受ける。今
、反転回路がｎ段あるとし、それぞれの反転回路の周期
、すなわち周波数の逆数をＴｉ （ｉ＝１・・・・ｎ）
としよう。すると１回路全体の周期Ｔ＝２ （Ｔ□＋Ｔ
２＋・・・・十Ｔｎ）となって、回路全体の周波数ｆ＝
１この式は、任意のｎについて成立する。第３図の発振
器の場合、最後の反転回路の遅延時間は駆動すべき回路
の出力キャパシタンスによって制御を受ける。この出力
キャパシタンスは、主として駆動されるべき負荷ゲート
のキャパシタンスからなる。これは第３図におけるデバ
イス３７である。 もし、デバイス３７が回路の遅延時間の最も大きい部分
を占めるなら、負荷デバイスとして短いチャネルのＦＥ
Ｔを駆動すべき回路が使用するときは発振器の周波数が
高くなり、また負荷デバイスとして長いチャネルのＴＥ
Ｔを駆動すべき回路が使用するときは発振器の周波数が
低くなるように、デバイスの追従を行うことができる。 すなりち、チャネルが短いということは、チャネルの幅
対長さの比が大きいということだから、より多くの電流
を導通させることを意味する。このデバイスマツチング
によって、駆動すべき回路をより高いスイッチング速度
で駆動することが可能となる。 このように、発振器の全遅延時間中に相当な大きさの遅
延時間を占める出力負荷を設けたことにより、駆動すべ
き回路が高い周波数でスイッチングされ得るときは、発
振器がこの高い周波数のクロック信号を発生する。同様
に、駆動すべき回路が低い周波数でしか駆動され得ない
ときは、発振器は低い周波数のクロック信号を発生する
。要するに、発振周波数は負荷のスイッチング速度に追
従するのである。 それに加えて、この発振器は論理制御信号によって起動
・停止制御できる。そして、オフ状態にあるときは１発
振器は一切出力信号を発生しない。 （ｃ）電、：み上げ制 口 第４図（第４Ａ図と第４Ｂ図の組み合わせ）は電荷汲み
上げ制御回路の詳細を示すものであり、第１図のｓｐ電
荷汲み上げ制御回路２２及びＣＧ電荷汲み上げ制御回路
４４に対応する。第３図に示した発振器の出力はデバイ
ス１１６（第４Ｂ図）のゲート電極に供給される。また
、前述した感知回路とは符号１００（第４Ａ図）で示す
ものである。そして１例えばこの回路をＳＰ電荷汲み上
げ回路２８の駆動のために使用するのであれば１４、感
知回路１００はＳＰ電荷汲み上げ回路２８の出力端子に
接続されることになる。同様に、この回路をＣＧ電荷汲
み上げ回路４８の駆動のために使用するのであれば、感
知回路１００はＣＧ電荷汲み上げ＠第４Ｂの出力端子に
接続される。感知回路１００は一対の、直列接続された
抵抗Ｒ１及びＲ２とからなる。そして抵抗Ｒ１，Ｒ２の
活魚Ａは出力端子として使用される。この発明の好適な
実施例では、これらの抵抗は多結晶シリコンである。 次に、活魚Ａは導線１３４によって差動増幅回路１０５
に接続されている。差動増幅回路１０５は活魚Ａにおけ
る信号を後述する基準電圧と比較するものである。差動
増幅回路１０５はＦＥＴデバイス１０１．１０２．１０
３．１０４とからなる。デバイス１０１のソース電極と
デバイス１０４のソース電極とはそれぞれ活魚１２８で
接続されている。活魚１２８は電圧ＶＤＤの電源に接続
されている。デバイス１０４のゲート電極には導線１３
６によって基準電圧回路１２４が接続されている。基準
電圧回路１２４はデバイス１０６゜１０７とからなる。 これらのデバイスは活魚Ｅに基準電圧を発生するように
接続されている。差動増幅回路１０５の活魚Ｂには、導
線１３２によって電圧変換回路１２６が接続されている
。この電圧変換回路１２６は、活魚Ｂにおける電圧に対
して、レベルシフト及び電圧変換作用をもつ。電圧変換
回路１２６はＦＥＴデバイス１０８．１０９゜１１０．
１１１．１１２．１１３．１１４とからなる。このうち
、デバイス１１４はデバイス１１５（第４Ｂ図）を制御
するためのスイッチとしてはたらく。デバイス１１５は
出力回路１３０を制御する。また、出力回路１３０は電
荷汲み上げ回路を駆動するために使用される出力信号Ｏ
ＵＴ １及び０ＵＴ２を供給する。 さらに第４Ａ、４Ｂ図を参照すると、出力回路１３０は
導線１３８によって電圧変換回路１２６の活魚工に接続
されている。出力回路１３０は、プルアップ回路１３２
，１３４を個別に備えている。そして、プルアップ回路
１３２は出力信号０ＵＴ２を制御するために使用される
。同様に、プルアップ回路１３４は出力信号０ＵＴ１を
制御するために使用される。このプルアップ回路を備え
た出力回路１３０はＦＥＴデバイス１１５．１１６．１
１７．１１８．１１９．１２０．１２１゜１２２．１２
３で構成される。 （ｃ−１）電ｎ′み上げり 回路の作用さて、第４図の
回路の作用について述べると、感知回路１００において
抵抗Ｒ１，Ｒ２は電荷汲み上げ回路とアースの間の電圧
分割器を形成している。そして、デバイス１０１，１０
２，１０３゜１０４は差動増幅回路を形成し、デバイス
１０６．１０７は活魚Ｅにおける基準電圧安定回路を形
成する。この安定性はデバイス１０６．１０７の双方に
デプリーションタイプのものを使用することによって達
成される。このことによりまたしきい値の追従も行なわ
れる。尚、双方のデバイス１０６．１０７は、チャネル
の長さに対する幅のばらつきによる効果を防止するため
に十分広く形成されている。 さて、電荷汲み上げ回路の出力電圧が上昇すると、活魚
Ａの電圧も抵抗Ｒ１とＲ２の比によって定められた比率
に応じて上昇する。デバイス１０２が導通状態になると
、活魚Ｂの電圧が下降する。 そして、活魚Ｂの電圧がエンハンスしきい値電圧よりも
下降すると、デバイス１０９がオフに切換えられて活魚
Ｆの電圧が上昇する。活魚Ｆの電圧がデバイス１１１と
デバイス１１４のしきい値の合計よりも高くなると、デ
バイス１１１がオンになり活魚Ｈに電荷がたくわえられ
る。デバイス１１２は洩れ電流の小さいデバイスであり
、その目的はデバイス１１１がオフに切り換えられたと
き活魚Ｈの放電を行うことにある。また、出力回路１３
０をオフに切り換えるべきときには、デバイス１１４が
オンに切り換えられて、デバイス１１５のゲートがアー
スに落とされる。これにより出力回路１３０のアースへ
の電流経路が遮断されて、出力０ＵＴＩ及び０ＵＴ２が
ハイレベルに浮揚される。このことは、デバイス１１５
がオフであるときには０ＵＴＩ及び０ＵＴ２から信号が
出力されないことを保証する。 電荷汲み上げ制御回路の出力（ＯＵＴＩ及び０ＵＴ２）
を、−たん所望のレベルの電圧が得られた後はオフに切
り換え得るということは、−従来のものにおいて使用で
きるデバイスよりも、より大きいデバイスを使用できる
ことを意味する。すなわち、より大きいキャパシタンス
の負荷を、より高い周波数で駆動するのに適冷した回路
が得られる。この特徴は、大きな電荷汲み上げ能力をも
つ回路を設計する場合に重要である。 さて、デバイス１１５がオンになり、そのとき２相出力
（ＯＵＴｌ及び０ＵＴ２）が電荷汲み上げ回路に供給さ
れているとする。この動作モードでは、出力の保持が次
のようにして達成される。 すなわち、０ＵＴｌ及び０ＵＴ２を制御するために、単
一のプルアップデバイスを使用するかわりに一対のプル
アップ回路１３２及び１３４が使用されている。例えば
、０ＵＴＩに注目すると、ＯＵＴ、ｌの出力電圧がアー
ス電位よりも上のデプリーションしきい値を超えると、
デバイス１２１がオフになる。すると活魚Ｎの電位は急
速にＶＤＤＬ一台飢トゾ式ス−，マ１１． Ｌ：よシ】
−デバイス１２３のゲートにはゲート駆動用の大きな電
圧が供給され、出力ＱＵＴＩが急速に立ち上がる。また
、０ＵＴ１が低レベルにあれば、活魚Ｎの電位も同様に
低レベルである。このことは消費電力の低減となる。 同様な分析により、０ＵＴ２でも出力の急速な立ち上が
りが得られるとともに、０ＵＴ２が低レベルのときは活
魚りが低電圧レベルとなることがわかる。また、活魚Ｂ
での電位が下がりはじめたとき、デバイス１０２，１０
４は動作の飽和領域にある。それゆえ、これらのデバイ
スは電圧依存性の電流源となり、その電流値は吹の数式
であられされる： ここで■は電流、δは相互コンダクタンス、Ｌはデバイ
スの有効長さ、Ｗはデバイスの有効幅、Ｖｇｓはゲート
とソース間の電圧、Ｖｔはデバイスのしきい値電圧であ
る。またＩ １０４、δ□、２などにおけるサフィック
スｒ１０４Ｊ 、ｒ１０２Ｊはそれぞれデバイス１０４
，１０２に係るものであることをあられす。尚、このサ
フィックスによる表記方式はこのあとも使用する。 一方、デバイス１０３は線形領域でのみ作動する。ゆえ
に、その電流１□、２は次式であられされる： ここでＶｄｓはドレインとソースの間の電圧を示す。 尚、工、。、がＶｄｓに依存することは注目するに値す
る。また、デバイス１０２，１０４のパラメータは互い
に追従し、ｖｔｌ。４（すなわちデバイス１０４のしき
い値電圧）の増加に対応してＩ ｉ０４の減少がもたら
される。一方これによりデバイス１０３のソースとドレ
イン間の電圧の減少が生じる。すると、デバイス１０２
を切換えるのに必要なゲート電圧が増加し、Ｖｔ□。２
の増加に対する補償が行なわれることになる。 デバイス１０９，１１０におけるしきい値電圧の変化は
、それぞれデバイス１１１，１１４におけるしきい値電
圧の変化を補償する役目を果たす。 すなわち、ＶｔｘｏｓとＶｔ□１ｏとが減少するにつれ
、活魚Ｆの電位が上昇する傾向にある。というのは、エ
ンハンス形のデバイス１０９．１１０の両方のしきい値
電圧よりも活魚Ｂの電圧が低くなるためには、活魚Ｂの
電位はより一層下降する必要があるからである。これに
対して、デバイスマツチングにより、デバイス１１１，
１１４の双方のしきい値電圧は減少してゆく。結局、デ
バイス１１１゜１１４をオンにし、デバイス１１５をオ
フにするためには、活魚Ｆの電位はそれ以上上昇する必
要がないということである。 この回路のユーザーに役立つ利点が幾つかある。 そわは、電荷汲み上げ回路の出力をオフにすべきときに
は電力の散逸をきわめて小さくすることができる、とい
うことである。そして、感知回路１００の入力端に多結
晶シリコンの抵抗器を使用したことにより、電荷汲み上
げ制御回路に組み込まれた差動増幅回路の入力ゲート上
に加える電圧は低電圧でよい。また、電荷汲み上げ作用
を正確に制御するために、デバイスパラメータの追従（
ｔｒａｃｋｉｎｇ）が利用されている。さらに、出力電
圧の制御状態を保ちながら、電力を犠牲にすることなく
電荷汲み上げ回路の出力の立ち上がりを速くすることが
できる。 （ｄ） ＣＧパワーダウン回路 第５図は、第１図におけるＣＧパワーダウン回路５６（
第１図）の回路図をあられすものである。 この回路において、デバイス１５０は電荷汲み上げ回路
４８（第１図）の出力デバイスである。同様にキャパシ
タＣＩは不揮発性ＲＡＭアレイの制御ゲートのキャパシ
タンスの総和をあられすものである。電荷汲み上げ回路
４８の出力端子はデバイス１５２．１５４．１５６．１
５８を介して接はバイアス回路１６０が接続されている
。バイアス回路１６０はＦＥ、、Ｔデバイス１６１．１
６２．１６３よりなる。デバイス１６４はデバイス１５
２のゲートとアース端子の間に接続され、キャパシタン
スにより電圧を保持する役割を果たす。同様にして、バ
イアス回路１６８がデバイス１５４のドレイン電極とソ
ース電極の間に接続されている。バイアス回路１６８は
、デバイス１６５，１６６からなる。デバイス１６７は
、キャパシタンスにより電圧を保持する役割を果たす。 このＣＧパワーダウン回路の機能は、ＣＧ電荷汲み上げ
回路４８の出力電圧を調節することにある。 （ｄ−１）ＣＧパワーダウン回路の作用パワーダウンサ
イクルの間は、ＣＧ電荷汲み上げ回路４８の出力端子と
アースの間の導通経路が、デバイス１５２．１５４，１
５６及び１５８によ ・つて設けられる。尚、パワーダ
ウンサイクルに先行し、及びパワーダウンサイクルの間
において、デバイス１５２，１５４．１５６及び１５８
の各々山／ｙ’−ｋが遺不にバイアスされているならば
、これら４つのデバイスの導通によりＣＧ電荷汲み上げ
回路４８の出力電圧は次第に下降してゆくはずである。 このデバイス１５２のゲートに対するバイアスはデバイ
ス１６１，１６２，１６３によって与えられる。また、
デバイス１５２のゲートには活魚ＮＤが連結されており
、これにより活魚ＮＤの電位は、デバイス１６１．１６
２，１６３の３個分のしきい値電圧を加えた値に設定さ
れる。 尚、その３個分のしきい値電圧の和は、電荷汲み上げ回
路の出力電圧よりも低いものとする。また、活魚ＮＤに
はＦＥＴのゲートしか接続されていないので、電荷汲み
上げ回路の出力には直流負荷がかからない。同様に、デ
バイス１５４には、デバイス１６５．１６６によりバイ
アス電圧が加えられる。デバイス１６４，１６７は、電
荷汲み上げ回路がパワーダウンされるときにキャパシタ
により電圧を保持する役目を果たす。尚、もしデバイス
１６４．１６７による電圧保持作用がなければ、大型の
デバイス１５２，１５４によって容量的に結合されるこ
とにより、活魚ＮＤ、ＮＧの電位が下降し、デバイス１
５２，１５４のそれぞれを通過する電流が減少してしま
うだろう。このことには注意しておかなければならない
。また、制御ゲートの放電を速くするために、これらの
デバイス１５２．１５４，１５６，１５８を通過する電
流経路を導通状態に維持しておくことが必要である。 デバイス１５６のゲートにはある予定の電圧である５ｖ
が加えられており、これにより活魚ＮＪの電圧が５■よ
り上のデプリーションしきい値以上に上昇することが防
止される。尚、このデプリーションしきい値は約７ｖで
ある。デバイス１５８は論理信号ＰＤ２０によって切り
換えられる。 この論理信号ＰＤ２０はＣＧパワーダウン論理回路７２
（第１図）から出力される。この信号ＰＤ２０の発生に
よりパワーダウンサイクルが開始される。ここで、ＦＥ
Ｔデバイス１５２．１５４．１５６．１５８は、各結線
における接合破壊を防止するために比較的高い電圧に耐
え得るものでなくてはならない。このため防護リングの
技術が使用されている。すなわち、デバイス１５８以外
のすべてのデバイスは、ゲートの破壊を防止するのに十
分な高電位に保たれた電界遮蔽板により完全にとり囲ま
れている。 このパワーダウン回路を使用するユーザーに役立つ利点
が幾つかある。それは、この回路が、チップ上の電荷汲
み上げ回路から、直列配置された複数のＦＥＴデバイス
を分割する適正なバイアス電圧を得て電圧の制御を行う
ための手段を備えていることである。また、この回路は
電荷汲み上げ回路に直流負荷を加えることがない。さら
に、互いに独立した電荷拘束用活魚（ＮＧ及びＮＤ）間
の各々のデバイスに亘って、デバイスの防壊を防止をす
るための電圧レベルの最適化がはかられる。 さらにこの最適電圧のレベルは、電荷汲み上げ動作の間
（パワーダウン回路がオフのとき）、及びチップのパワ
ーダウンサイクルの間（パワーダウン回路が作動し電荷
汲み上げ回路が不作動であるとき）維持される。 （ｅ）ＳＰパワーダウンロ 第６図は、第１図におけるＳＰパワーダウン回路３４の
回路図を示すものである。この回路の機能はＳＰ電荷汲
み上げ回路２８の出力電圧をノ（ワーダウン（低減また
は調節）し、以て記憶用プレートの電圧を予定のレベル
まで低下させることにある。この回路はＦＥＴデバイス
１７０とＦＥＴデバイス１７２とを備えているにれらの
ＦＥＴデバイス１７０．１７２のドレイン電極は記憶用
プレート（Ｓ Ｐ）に接続されている。尚、第６図にお
けるデカップリングキャパシタンスは記憶用プレートの
キャパシタンスをあられすものである。 ＦＥＴデバイス１７２のソース電極は接地され、そのゲ
ート電極はＰ、Ｄ８ ０ｕｔで示されるＳ ｌ）ノくワ
ーダウン論理回路６０（第１図）の出力端子に接続され
ている。ＦＥＴデバイス１７０のソース電極にはＶＤＤ
電源が接続され、そのゲート電極には導線５８を介して
主要論理回路６４（第１図）からの信号を入力する。 （ｅ ＝ １）Ｓ Ｐパワーダウン回 のイ用作用にお
いて、ＰＤ８０ｕｔ信号がハイレベルであるときは、こ
の回路により記憶用プレートの放電が行なわれる。一方
、導線５８を介して供給される主要論理回路６０からの
論理信号がハイレベルであるなら、記憶用プレートは電
源電圧ＶＤＤにクランプされる。このとき、実質的に、
デバイス１７０は記憶用プレートを電源に接続するため
の低抵抗デバイスとしてはたらく。 （ｆ）Ｓ Ｐパワーダウン 理口 第７図は、第１図におけるＳＰパワーダウン論理回路６
０の回路図をあられすものである。この回路の機能はＰ
Ｏ２０ｕｔ制御信号を発生することにある。上述したよ
うに、ＰＯ２０ｕｔ信号は、ＳＰパワーダウン回路３４
にＳＰ電荷汲み上げ回路２４の出力電圧の制御を指示す
るためのものである。 ＳＰパワーダウン論理回路は’ Ｓ Ａ Ｖ Ｅ ”ラ
ッチ１７４−ＰＯ２０ｕｔラツチ１７６及びＬラッチ１
７８とを備えている。” Ｓ Ａ Ｖ Ｅ ”ラッチ１
７４はＰＯ２０ｕｔラツチ１７６に接続され゛〔いる。 同様にしてＬラッチ１７８も、ＰＯ２０ｕｔラツチ１７
６に接続されている。制御信号ＩＣＧはインバータ１８
０により反転されＰＯ２０ｕｔ１７６に入力される。ま
た同様に、ＣＧ電荷汲み上げ回路４８の端子５２（第１
図）から供給される制御信号ＣＧはインバータ１８２に
よって反転されＰＯ２０ｕｔラツチ１７６に入力される
。ＳＰパワーダウン論理回路の機能は、複数の制御信号
（“Ｓ Ａ Ｖ Ｅ ”、” Ｇ Ｅ Ｔ ”、ＩＣＧ
、ＩＳＰ、ＮＣＧ’）を監視して、ＳＰパワーダウン回
路３４に対して、ＳＰ電荷汲み上げ回路２８（第１図）
の出力電圧の制御を指令するためのＰＯ２０ｕｔ信号を
作成することにある。 “５ＡＶＥ”ラッチ１７４は、デプリーション形のＦＥ
Ｔデバイス３６．３９とエンハンス形のＦＥＴデバイス
３７．３８．４０．４１．４２とから成っている。また
、ＰＯ２０ｕｔラツチ１７６はデプリーション形のＦＥ
Ｔデバイス２０．２２．３２とエンハンス形のＦＥＴデ
バイス１４゜１５．１８．１９．２１．２３．２４．２
５．２６．２７．２８．２９．３０．３１．３２．３３
とから成っている。さらに、Ｌラッチ１７８はデプリー
ション形のＦＥＴデバイス３．５と、エンハンス形のＦ
ＥＴデバイス１．２．４．６，９゜１０．１１．１２．
１３とから成っている。また、インバータ１８０はデプ
リーション形のＦＥＴデバイス７とエンハンス形のＦＥ
Ｔデバイス８とから成っている。ただし、これらの結線
配置は第７図に示すものに限定されず、本発明の主旨を
逸脱しない範囲内でさまざまの実施例が存在し得るので
、第７図の結線配置がほんの一例を示すものにすぎない
ことを理解されたい。 （ｆ−１）ＳＰパワーダウン噴理口 の−さて、“Ｓ
Ａ Ｖ Ｅ ”ラッチ１７４の機能は、“５ＡＶＥ”信
号と“ＧＥＴ”信号のどちらが、実行された不揮発性動
作であるのかを記憶しておくことにある。既に述べたよ
うに、” Ｓ Ａ Ｖ Ｅ”と“ＧＥＴ”とはチップが
所望の機能のうちの一つを行うために、ある所定のレベ
ルの電圧が必要であるときにチップから供給される外部
発生制御信号である。“Ｓ Ａ Ｖ Ｅ ”ラッチ１７
４はまた、もし揮発状態でｓｐパワーダウン論理回路が
パワーアップしても、Ｓ Ａ Ｖ Ｅ”Ｌ端子がハイレ
ベル状態にとどまることを保証する。” Ｓ Ａ Ｖ
Ｅ ”ラッチは” Ｓ Ａ Ｖ Ｅ ”信号及び“Ｇ
Ｅ Ｔ ”信号を個別に受け取り、”５ＡＶＥ”Ｌ信号
及び” Ｇ ＥＴＩＩＬ信号とを出力する。そして、“
Ｓ Ａ Ｖ Ｅ ”信号がハイレベルであれば、”ＧＥ
Ｔ”Ｌはローレベルに引き下げられ、一方これにより”
Ｓ Ａ ＶＥ”Ｌはノ）イレベルとなる。次に、”
Ｇ Ｅ Ｔ ”信号がハイレベルになると、”５ＡＶＥ
” Ｌはプルダウンされ、”ＧＥＴ” Ｌがハイレベル
となる。 Ｌラッチ１７８の機能は、基本的には” Ｓ Ａ Ｖ□
Ｅ″及び” Ｇ Ｅ Ｔ ”信号に個別に追従する信号
を作成することにある−ただし、その作成される信号は
“Ｇ Ｅ Ｔ ”の立ち下がりのあと記憶用プレートが
＋５ｖにパワーバックされるまでの間はハイレベルにと
どまる。そして、記憶用プレートが＋５ｖにパワーバッ
クされると、ＳＰ電荷汲み上げ制御回路２２から出力さ
れる信号ＩＳＰが出力される。Ｌラッチ１７８には“Ｓ
Ａ Ｖ Ｅ ”、”ＧＥＴ”、“５ＡＶＥ”、” Ｇ
Ｅ Ｔ ”、” Ｓ Ａ Ｖ Ｅ ”Ｌ、”ＧＥＴ”
Ｌ、及びＩＳＰという制御信号が入力される。これによ
り、Ｌラッチ１７８は信号Ｌ Ｏｕｔを出力する。そし
て、” Ｓ Ａ Ｖ Ｅ ”または’ＧＥＴ”信号のう
ち一方がハイレベルであると、Ｌ Ｏｕｔも同様にハイ
レベルとなる。また、もし’５ＡＶＥ” と”５ＡＶＥ
”Ｌｉ２）両方がハイレベルであるか、ＩＳＰと“ＧＥ
Ｔ”と“Ｇ Ｅ Ｔ ”Ｌとがともにハイレベルである
かのどちらかであれば、Ｌｏｕｔはアースに落とされる
。Ｌラッチ１７８の状態は、アースに通じる複数の経路
のうちの一つがオンであるときのみ変化する。 ＰＯ２０ｕｔラツチ１７６は記憶用プレートをパワーダ
ウンするための信号を発する。ＰＤ８０ｕｔラッチ１７
６には、Ｌ Ｏｕｔ、ＩＣＧ、ＣＧ、ＣＧ、”ＧＥＴ”
、ＩＳＰ’、”ＧＥＴ”し、“ＳＡ Ｖ Ｅ ”及び”
５ＡＶＥ” Ｌという制御信号が入力される。これらの
信号はＰＯ２０ｕｔラツチ１７６の各部で処理され、Ｐ
Ｄ８０ｕｔ信号が作成され、発生される。 （ｇ）まＪＬｕ！！Ｌ国月− 第８図は、主要論理回路６４（第１図）のブロック図を
示すものである。主要論理回路６４の機能は第１図”Ｍ
ＡＩＮ″′で示す信号を作成し、その信号を端子５８を
介してＳＰパワーダウン回路３４（第１図）に供給する
ことにある。この信号は、ＳＰパワーダウン回路３４に
対して、電源■ＤＤへの低抵抗の導通経路を介して記憶
用プレートを＋５ｖにクランプするように指令するため
のものである。尚、電源ＶＤＤへの低抵抗経路について
は、ＳＰパワーダウン回路に関連して既に述べである。 この”ＭＡＩＮ”信号（第１図）は従って、記憶用プレ
ート（ｓ ｐ）に対し、その電圧を上昇させるように電
荷が送り込まれているとき、または電圧を下降させるよ
うに電荷が汲み上げられているときには常にハイレベル
にある。主要論理回路６４はラッチ１８０を備えている
。ランチ１８０は一対の入力端子を有しており、一方の
入力端子には組み合わせ論理回路１８２を、他方の入力
端子には組み合わせ論理回路１８４を接続する。そして
組み合わせ論理回路１８２によりラッチ１８０がセット
され１組み合わせ論理回路１８４によりランチ１８０が
リセットされる。組み合わせ論理回路１８２はＡＮＤ（
第８．９図では１１Ａ”と略記する）回路１８６．１８
８を備えており、これらのＡＮＤ回路１８６，１８８は
ＯＲ回路１９０に接続されている。制御信号” Ｇ Ｅ
Ｔ”、” Ｓ Ａ Ｖ Ｅ”、及びＩＳＰがＡＮＤ回
路１８６の入力端子に供給される。同様に、制御信号Ｆ
Ｄ２０（ＣＧパワーダウン論理回路７２の出力信号）、
” Ｓ Ａ Ｖ Ｅ”ＬがＡＮＤ回路１８８の入力端子
ニ供給される。これら５つの制御信号はラッチ１８０を
セットするために使用される。組み合わせ論理回路１８
４はＡＮＤ回路１９２と、そのＡＮＤ回路１９２に接続
されたＯＲ回路１９４とよりなる。ＡＮＤ回路１９２の
入力端子には制御信号工ＣＧと“５ＡＶＥ”とが入力さ
れ、ＯＲ回路１９４の一方の入力端子には制御信号”
Ｇ Ｅ Ｔ ”が入力され、これらによってラッチ１８
０をリセットするための信号が作成される。 （ｈ）ＣＧパワーダウン 理口 第９図は、第１図におけるＣＧパワーダウン論理回路７
２の詳細なブロック図を示すものである。 既に述べたように、ＣＧパワーダウン論理回路７２の機
能は制御信号ＰＤ２０を発生することにある。この制御
信号は、ＣＧパワーダヴン回路５６（第１図）に対し、
ＣＧ電荷汲み上゛げ回路の出力電圧を所望のレベルに調
節する必要があることを指示する。 さて、第２Ａ、２Ｂ図において、“Ｓ Ａ Ｖ Ｅ ”
信号の立ち下がる瞬間に注目すると、ＣＧパワーダウン
論理回路７２から制御信号ＰＤ２０が発生されてその信
号がＣＧパワーダウン回路５６に送られて制御ゲートの
放電を促す。次にＩＣＧの上昇により、新たな所望の電
圧レベル（８，’５Ｖ）に制御ゲートが達したことがわ
かると、制御信号ＰＤ２０は下降する。また、Ｇ Ｅ
Ｔ ”がハイレベルであると、制御信号ＰＤ２０もハイ
レベルにとどまり、これにより制御ゲートの電位はアー
ス電位に下降し、その電位に保持される。次に９′ＧＥ
Ｔ”が下降するとＰＯ２０も下降し、これにより制御ゲ
ートに再び電荷をたくわえることが可能となる。 第９図に戻って、ＣＧパワーダウン論理回路はランチ２
００を備えている。ラッチ２００の入力端子には、ラッ
チ２００のセット用の組み合わせ論理回路２０２と、ラ
ッチ２００のリセット用の組み合わせ論理回路２０４と
が接続されている。 組み合わせ論理回路２０２は、ＡＮＤ回路２０６゜２０
８と、ＯＲ回路２１０とよりなる。同様に。 組み合わせ論理回路２０４はＡＮＤ回路２１２゜２１４
と、ＯＲ回路２１６とよりなる。第９図に示すとおり各
ＡＮＤ回路２０６，２０８，２１２゜２１４にはそれぞ
れ制御信号ＧＥＴ、ＣＧ、ＩＳＰ；ＩＳＰ、５ＡＶＥＩ
、５ＡＶＥ ； ＩＣＧ、５ＡＶＥ、５ＡＶＥ １ ；
ＣＧ、ＧＥＴが入力され、これらによって制御信号Ｐ
Ｄ２０が適正に作成され出力される。 ［発明の効果］ 以上のように、この発明の発振器によれば、負。 荷のキャパシタンスに応じて発振局−披−数が自動的に
最適化されるという効果がある。また、この発振器を組
み込んだ電圧発生回路は、上記発振周波数の最適化作用
により電荷汲み上げ能力が高められる。
第１図はこの発明の電圧発生回路のブロック図、第２Ａ
図及び第２Ｂ図は各制御信号のタイムチャート、第３Ａ
図及び第３Ｂ図の組み合わせである第３図は第１図の発
振器の回路図、第４Ａ図及び第４Ｂ図の組み合わせであ
る第４図は第１図の電荷汲み上げ制御回路の回路図、第
５図は第１図のＣＧパワーダウン回路の回路図、第６図
は第１図のＳＰパワーダウン回路の回路図、第７図はＳ
Ｐパワーダウン論理回路の回路図、第８図は第１図の主
要論理回路のブロック図、第９図は第１図のＣＧパワー
ダウン論理回路の回路図である。 ８０．８２．８４．８６．８８．９０．９２・・・・遅
延手段としてのＦＥＴデバイス反転回路、２・・・・出
力端子、３７・・・・負荷、１３′・・・・切換手段と
してのエンハンス形ＦＥＴデバイス。
図及び第２Ｂ図は各制御信号のタイムチャート、第３Ａ
図及び第３Ｂ図の組み合わせである第３図は第１図の発
振器の回路図、第４Ａ図及び第４Ｂ図の組み合わせであ
る第４図は第１図の電荷汲み上げ制御回路の回路図、第
５図は第１図のＣＧパワーダウン回路の回路図、第６図
は第１図のＳＰパワーダウン回路の回路図、第７図はＳ
Ｐパワーダウン論理回路の回路図、第８図は第１図の主
要論理回路のブロック図、第９図は第１図のＣＧパワー
ダウン論理回路の回路図である。 ８０．８２．８４．８６．８８．９０．９２・・・・遅
延手段としてのＦＥＴデバイス反転回路、２・・・・出
力端子、３７・・・・負荷、１３′・・・・切換手段と
してのエンハンス形ＦＥＴデバイス。
Claims (4)
- （１）入力端子と出力端子の間に接続され、上記入力端
子から入力した信号を時間的に遅延して出力端子に移送
するための遅延手段と、 上記遅延手段の遅延時間を増加させるように上記出力端
子に接続した負荷と、 上記入力端子に接続して切換用電極をもち、この切換用
電極への印加電圧の値に応答して上記入力端子の導通を
切換可能とした切換手段と、上記出力端子から上記切換
用電極に信号をフィードバックして上記切換手段を上記
遅延時間に対応する周期で切換えるためのフィードバッ
ク手段、とを具備する集積回路チップにおける発振器。 - （２）上記遅延手段がデプリーション形ＦＥＴデバイス
とエンハンス形ＦＥＴデバイスとで形成されてなる特許
請求の範囲第（１）項の集積回路チップにおける発振器
。 - （３）上記切換手段がエンハンス形ＦＥＴデバイスであ
る特許請求の範囲第（１）項または第（２）項の集積回
路チップにおける発振器。 - （４）上記負荷による遅延時間、は上記遅延手段による
遅延時間よりも大きく設定されている特許請求の範囲第
（１）項の集積回路チップにおける発振器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/551,451 US4536720A (en) | 1983-11-14 | 1983-11-14 | Programmable oscillator with power down feature and frequency adjustment |
| US551451 | 1983-11-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60109269A true JPS60109269A (ja) | 1985-06-14 |
Family
ID=24201327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59192761A Pending JPS60109269A (ja) | 1983-11-14 | 1984-09-17 | 集積回路チツプにおける発振器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4536720A (ja) |
| EP (1) | EP0144636B1 (ja) |
| JP (1) | JPS60109269A (ja) |
| DE (1) | DE3482747D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077488A (en) * | 1986-10-23 | 1991-12-31 | Abbott Laboratories | Digital timing signal generator and voltage regulation circuit |
| US4755772A (en) * | 1987-06-05 | 1988-07-05 | Avantek, Inc. | Switchable microwave oscillator |
| EP0416145A1 (de) * | 1989-09-05 | 1991-03-13 | Siemens Aktiengesellschaft | Schaltungsanordnung für einen integrierbaren und steuerbaren Ringoszillator |
| US5268871A (en) * | 1991-10-03 | 1993-12-07 | International Business Machines Corporation | Power supply tracking regulator for a memory array |
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| JPH06152334A (ja) * | 1992-11-06 | 1994-05-31 | Mitsubishi Electric Corp | リングオシレータおよび定電圧発生回路 |
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| JPS5011737A (ja) * | 1973-06-04 | 1975-02-06 | ||
| US3978431A (en) * | 1975-07-03 | 1976-08-31 | Motorola, Inc. | Temperature compensated oscillator |
| US4072910A (en) * | 1976-04-09 | 1978-02-07 | Rca Corporation | Voltage controlled oscillator having equally controlled current source and current sink |
| JPS5915211B2 (ja) * | 1979-11-27 | 1984-04-07 | 富士通株式会社 | 発振回路 |
| US4438346A (en) * | 1981-10-15 | 1984-03-20 | Advanced Micro Devices, Inc. | Regulated substrate bias generator for random access memory |
-
1983
- 1983-11-14 US US06/551,451 patent/US4536720A/en not_active Expired - Lifetime
-
1984
- 1984-09-17 JP JP59192761A patent/JPS60109269A/ja active Pending
- 1984-10-16 EP EP84112376A patent/EP0144636B1/en not_active Expired
- 1984-10-16 DE DE8484112376T patent/DE3482747D1/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4912752A (ja) * | 1972-01-05 | 1974-02-04 | ||
| JPS513760A (en) * | 1974-06-28 | 1976-01-13 | Nippon Denso Co | Mos gatashusekikairoringuoshireeta |
| US4388536A (en) * | 1982-06-21 | 1983-06-14 | General Electric Company | Pulse generator for IC fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0144636A1 (en) | 1985-06-19 |
| DE3482747D1 (de) | 1990-08-23 |
| EP0144636B1 (en) | 1990-07-18 |
| US4536720A (en) | 1985-08-20 |
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