JPH04367117A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH04367117A JPH04367117A JP17068391A JP17068391A JPH04367117A JP H04367117 A JPH04367117 A JP H04367117A JP 17068391 A JP17068391 A JP 17068391A JP 17068391 A JP17068391 A JP 17068391A JP H04367117 A JPH04367117 A JP H04367117A
- Authority
- JP
- Japan
- Prior art keywords
- power
- turned
- transistor
- semiconductor circuit
- final stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体回路の改良に
関し、特に電源投入時の貫通電流をなくすための回路を
設けたものに関する。
関し、特に電源投入時の貫通電流をなくすための回路を
設けたものに関する。
【０００２】
【従来の技術】図２は従来の半導体回路の出力回路の最
終段を示すものであり、図において、１ａ，１ｂはこの
回路の最終段トランジスタ、２ａ，２ｂは最終段トラン
ジスタ１のゲートであり、３は電源（ＶＣＣ）、４はグ
ランド（以下、ＧＮＤと呼ぶ）、８は出力端子である。
終段を示すものであり、図において、１ａ，１ｂはこの
回路の最終段トランジスタ、２ａ，２ｂは最終段トラン
ジスタ１のゲートであり、３は電源（ＶＣＣ）、４はグ
ランド（以下、ＧＮＤと呼ぶ）、８は出力端子である。
【０００３】次に動作について説明する。最終段トラン
ジスタ１ａ，１ｂは前段の回路の出力により、そのゲー
ト２ａ，２ｂのうちのいずれか一方が選択的にＨレベル
になることにより、その一方がオンされて出力端子のレ
ベルが決まる。即ち、ゲート２ａにＨが入力された時は
最終段トランジスタ１ａがオンして出力端子８が電源（
ＶＣＣ）レベル、即ち、Ｈレベルになり、ゲート２ｂに
Ｈが入力された時は最終段トランジスタ１ｂがオンして
出力端子８がグランド（ＧＮＤ）レベル、即ちＬレベル
になる。
ジスタ１ａ，１ｂは前段の回路の出力により、そのゲー
ト２ａ，２ｂのうちのいずれか一方が選択的にＨレベル
になることにより、その一方がオンされて出力端子のレ
ベルが決まる。即ち、ゲート２ａにＨが入力された時は
最終段トランジスタ１ａがオンして出力端子８が電源（
ＶＣＣ）レベル、即ち、Ｈレベルになり、ゲート２ｂに
Ｈが入力された時は最終段トランジスタ１ｂがオンして
出力端子８がグランド（ＧＮＤ）レベル、即ちＬレベル
になる。
【０００４】この従来の回路では、電源投入時に最終段
トランジスタ１ａ，１ｂの入力レベルが中間電位となり
、電源３とＧＮＤ４の間でトランジスタを介して貫通電
流が流れている。
トランジスタ１ａ，１ｂの入力レベルが中間電位となり
、電源３とＧＮＤ４の間でトランジスタを介して貫通電
流が流れている。
【０００５】
【発明が解決しようとする課題】従来の半導体回路は以
上のように構成されているので、電源投入時に貫通電流
が流れるという問題点があった。
上のように構成されているので、電源投入時に貫通電流
が流れるという問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、電源投入後の一定期間において
貫通電流をなくすことができる半導体回路を得ることを
目的とする。
ためになされたもので、電源投入後の一定期間において
貫通電流をなくすことができる半導体回路を得ることを
目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体回
路は、電源とその電源につながる最終段トランジスタと
の間に電源投入後の一定期間においてオフすトランジス
タを設けたものである。
路は、電源とその電源につながる最終段トランジスタと
の間に電源投入後の一定期間においてオフすトランジス
タを設けたものである。
【０００８】また、最終段トランジスタの入力レベルを
電源投入後の一定期間においてＧＮＤレベルに固定する
トランジスタを設けたものである。
電源投入後の一定期間においてＧＮＤレベルに固定する
トランジスタを設けたものである。
【０００９】
【作用】この発明における半導体回路においては、電源
とその電源につながる最終段トランジスタとの間に、電
源投入後の一定期間においてオフするトランジスタを設
けたことにより最終段トランジスタにつながる電源が遮
断され、電源投入時に起こる貫通電流がなくなる。
とその電源につながる最終段トランジスタとの間に、電
源投入後の一定期間においてオフするトランジスタを設
けたことにより最終段トランジスタにつながる電源が遮
断され、電源投入時に起こる貫通電流がなくなる。
【００１０】また最終段トランジスタとＧＮＤとの間に
、電源投入後の一定期間においてオンするトランジスタ
を設けたことにより最終段トランジスタの入力レベルが
ＧＮＤレベルに固定され、電源投入時に起こる貫通電流
がなくなる。
、電源投入後の一定期間においてオンするトランジスタ
を設けたことにより最終段トランジスタの入力レベルが
ＧＮＤレベルに固定され、電源投入時に起こる貫通電流
がなくなる。
【００１１】
【実施例】以下、この発明の実施例を図について説明す
る。図１（ａ） はこの発明の一実施例による半導体回
路を示す。図において、１ａ，１ｂはこの回路の最終段
トランジスタ、２ａ，２ｂは最終段トランジスタ１ａ，
１ｂのゲートであり、３は電源（ＶＣＣ）、４はＧＮＤ
、５は電源投入後の一定期間においてオフさせるための
トランジスタ（スイッチング手段）であり、６はパワー
・オン・リセット信号（以下、ＰＯＲと呼ぶ）と／ＲＡ
Ｓ信号により制御されるカウンタで、トランジスタ５を
制御するためのものである。
る。図１（ａ） はこの発明の一実施例による半導体回
路を示す。図において、１ａ，１ｂはこの回路の最終段
トランジスタ、２ａ，２ｂは最終段トランジスタ１ａ，
１ｂのゲートであり、３は電源（ＶＣＣ）、４はＧＮＤ
、５は電源投入後の一定期間においてオフさせるための
トランジスタ（スイッチング手段）であり、６はパワー
・オン・リセット信号（以下、ＰＯＲと呼ぶ）と／ＲＡ
Ｓ信号により制御されるカウンタで、トランジスタ５を
制御するためのものである。
【００１２】この半導体回路は、／ＲＡＳ信号により電
源投入後のダミーサイクルが８回行われるまでカウンタ
６が“Ｈ”を出力し、その後“Ｌ”を出力することによ
り、電源投入後のダミーサイクル８回が行われるまでト
ランジスタ５がオフし、トランジスタ１に流れ込む電源
を遮断することにより、電源投入時の貫通電流をなくす
。
源投入後のダミーサイクルが８回行われるまでカウンタ
６が“Ｈ”を出力し、その後“Ｌ”を出力することによ
り、電源投入後のダミーサイクル８回が行われるまでト
ランジスタ５がオフし、トランジスタ１に流れ込む電源
を遮断することにより、電源投入時の貫通電流をなくす
。
【００１３】なお、上記実施例では電源投入後の一定期
間においてオフさせるためのトランジスタ５を設けたも
のを示したが、図１（ｂ） に示すように電源投入後の
一定期間においてトランジスタ１のゲート２の電位を“
Ｌ”に固定させるためのトランジスタ（スイッチング手
段）７ａ，７ｂを設けてもよく、上記実施例と同様の効
果を奏する。
間においてオフさせるためのトランジスタ５を設けたも
のを示したが、図１（ｂ） に示すように電源投入後の
一定期間においてトランジスタ１のゲート２の電位を“
Ｌ”に固定させるためのトランジスタ（スイッチング手
段）７ａ，７ｂを設けてもよく、上記実施例と同様の効
果を奏する。
【００１４】その動作としては、トランジスタ７ａ，７
ｂを設けることにより、電源投入後のダミーサイクル８
回が行われるまでトランジスタ７ａ，７ｂがオンし、ゲ
ート２ａ，２ｂの電位が“Ｌ”に固定され、トランジス
タ５を確実にオフさせることにより、電源投入時の貫通
電流をなくす。
ｂを設けることにより、電源投入後のダミーサイクル８
回が行われるまでトランジスタ７ａ，７ｂがオンし、ゲ
ート２ａ，２ｂの電位が“Ｌ”に固定され、トランジス
タ５を確実にオフさせることにより、電源投入時の貫通
電流をなくす。
【００１５】また、上記実施例ではトランジスタ１を一
定期間オフさせるためにカウンタ６を使用する場合を例
にとって説明したが、ＰＯＲ信号を入力とするタイマで
あってもよく、上記実施例と同様の効果を奏する。
定期間オフさせるためにカウンタ６を使用する場合を例
にとって説明したが、ＰＯＲ信号を入力とするタイマで
あってもよく、上記実施例と同様の効果を奏する。
【００１６】さらに、上記実施例では出力回路について
説明したが、電源投入時にトランジスタのゲートが中間
電位となることによって、貫通電流が流れる他の回路で
あってもよく、上記実施例と同様の効果を奏する。
説明したが、電源投入時にトランジスタのゲートが中間
電位となることによって、貫通電流が流れる他の回路で
あってもよく、上記実施例と同様の効果を奏する。
【００１７】
【発明の効果】以上のように、この発明に係る半導体回
路によれば、電源投入後の一定期間において出力回路の
電源を遮断するか、あるいは電源投入後の一定期間にお
いて出力回路の最終段トランジスタを確実にオフさせる
ように構成したので、電源投入時の貫通電流がなくなる
効果がある。
路によれば、電源投入後の一定期間において出力回路の
電源を遮断するか、あるいは電源投入後の一定期間にお
いて出力回路の最終段トランジスタを確実にオフさせる
ように構成したので、電源投入時の貫通電流がなくなる
効果がある。
【図１】この発明の実施例による半導体回路を示す回路
図であり、図１（ａ）はこの発明の一実施例による半導
体回路の回路図、図１（ｂ） はこの発明の他の実施例
による半導体回路を示す回路図である。
図であり、図１（ａ）はこの発明の一実施例による半導
体回路の回路図、図１（ｂ） はこの発明の他の実施例
による半導体回路を示す回路図である。
【図２】従来の半導体回路を示す回路図である。
１ａ，１ｂ 最終段トランジスタ
２ａ，２ｂ ゲート
３ 電源
４ グランド
５ 電源を遮断するためのトランジ
スタ６ カウンタ ７ａ，７ｂ ゲートを“Ｌ”レベルに固定するための
トランジスタ ８ 出力端子
スタ６ カウンタ ７ａ，７ｂ ゲートを“Ｌ”レベルに固定するための
トランジスタ ８ 出力端子
Claims (2)
- 【請求項１】 半導体回路の出力回路において、電源
投入後の一定期間において出力回路の電源を遮断するス
イッチング手段を備えたことを特徴とする半導体回路。 - 【請求項２】 半導体の出力回路において、電源導入
後の一定期間において最終段のトランジスタの入力レベ
ルを所定レベルに固定して当該トランジスタを確実にオ
フさせるスイッチング手段を備えたことを特徴とする半
導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17068391A JPH04367117A (ja) | 1991-06-13 | 1991-06-13 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17068391A JPH04367117A (ja) | 1991-06-13 | 1991-06-13 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04367117A true JPH04367117A (ja) | 1992-12-18 |
Family
ID=15909461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17068391A Pending JPH04367117A (ja) | 1991-06-13 | 1991-06-13 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04367117A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016146528A (ja) * | 2015-02-06 | 2016-08-12 | 株式会社東芝 | 静電破壊防止回路 |
-
1991
- 1991-06-13 JP JP17068391A patent/JPH04367117A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016146528A (ja) * | 2015-02-06 | 2016-08-12 | 株式会社東芝 | 静電破壊防止回路 |
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