JPS6116095A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6116095A JPS6116095A JP59135984A JP13598484A JPS6116095A JP S6116095 A JPS6116095 A JP S6116095A JP 59135984 A JP59135984 A JP 59135984A JP 13598484 A JP13598484 A JP 13598484A JP S6116095 A JPS6116095 A JP S6116095A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- circuit
- gate
- drain
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路装置に係り、特に内部に信号切
換え回路を有する半導体集積回路装置に関する。
換え回路を有する半導体集積回路装置に関する。
ＭＯＳダイナミックＲＡＭを作る場合、マスタースライ
ス方式を採用してページ・モードとニブル・モードを選
択するためには、これらのモードを切換えるための回路
をマスターチップに作り込んでおき、配線マスクパター
ンの変更を行なうことが必要であった。通常のＭＯＳダ
イナミックＲＡＭに限らず、ＣＭＯＳダイナミックＲＡ
Ｍにおいて、スタティックなカラム・デコーダ、カラム
・アドレス・バッファを使用した場合のページ・モード
とスタティック・カラムＲＡＭの切換えを行なう場合も
同様である。
ス方式を採用してページ・モードとニブル・モードを選
択するためには、これらのモードを切換えるための回路
をマスターチップに作り込んでおき、配線マスクパター
ンの変更を行なうことが必要であった。通常のＭＯＳダ
イナミックＲＡＭに限らず、ＣＭＯＳダイナミックＲＡ
Ｍにおいて、スタティックなカラム・デコーダ、カラム
・アドレス・バッファを使用した場合のページ・モード
とスタティック・カラムＲＡＭの切換えを行なう場合も
同様である。
（発明の目的〕
本発明は上記した点に鑑みなされたもので、マスク・パ
ターンの変更を要せず二つの入力の切換えを可能とした
切換え回路を有する半導体集積回路装置を提供するもの
である。
ターンの変更を要せず二つの入力の切換えを可能とした
切換え回路を有する半導体集積回路装置を提供するもの
である。
本発明における切換え回路は、ゲート、ドレインにそれ
ぞれ充電回路が設けられ、ソースが接地され、ゲート電
位の設定によりドレイン電位のＨ′′、゛Ｌ ＩＴレベ
ルが決定される第１のＭＯ８ＦＥ、Ｔと、この第１のＭ
Ｏ８ＦＥ’Ｔのドレイン電位により選択的に駆動されて
それぞれ第１の入力信号、第２の入力信号を出力端子に
転送するための第２．第３のＭＯＳＦＥＴとを基本構成
要素とする。
ぞれ充電回路が設けられ、ソースが接地され、ゲート電
位の設定によりドレイン電位のＨ′′、゛Ｌ ＩＴレベ
ルが決定される第１のＭＯ８ＦＥ、Ｔと、この第１のＭ
Ｏ８ＦＥ’Ｔのドレイン電位により選択的に駆動されて
それぞれ第１の入力信号、第２の入力信号を出力端子に
転送するための第２．第３のＭＯＳＦＥＴとを基本構成
要素とする。
（発明の効果）
本発明によれば、第１のＭＯＳＦＥＴのゲートを接地す
るか否かのみによって出力の切換えが可能であり、配線
のマスク・パターンの変更を必要としない。例えば、第
１のＭＯＳＦＥＴのゲートをボンディング・パッドとし
てチップ周辺に導出しておき、これを接地端子に接続す
るか否かにより出力を決定することができる。また上記
ボンディング・パッドを更に外部端子として導出してお
けば、使用の際にこの端子を接地するか否かにより、や
はり出力を決一定することができる。
るか否かのみによって出力の切換えが可能であり、配線
のマスク・パターンの変更を必要としない。例えば、第
１のＭＯＳＦＥＴのゲートをボンディング・パッドとし
てチップ周辺に導出しておき、これを接地端子に接続す
るか否かにより出力を決定することができる。また上記
ボンディング・パッドを更に外部端子として導出してお
けば、使用の際にこの端子を接地するか否かにより、や
はり出力を決一定することができる。
従って本発明によれば、例えばマスタースライス方式で
ダイナミックＲＡＭなどのモード切換えを行ムう場合に
、マスク変更に伴う費用２時間および労力を削減するこ
とができる。
ダイナミックＲＡＭなどのモード切換えを行ムう場合に
、マスク変更に伴う費用２時間および労力を削減するこ
とができる。
以下本発明の詳細な説明する。第１図は一実施例の切換
え回路を示している。ＭＯＳＦＥＴ−Ｔ１〜Ｔ２Ωは全
てｎチャネル、Ｅタイプとする。
え回路を示している。ＭＯＳＦＥＴ−Ｔ１〜Ｔ２Ωは全
てｎチャネル、Ｅタイプとする。
Ｔ１は第１のＭＯＳＦＥＴで、ゲート（ノードＮ１）、
ドレイン（ノードＮ２）はそれぞれ充電回路に接続され
、ソースは接地されている。充電回路は、ノードＮ１側
はクロックΦＢにより駆動される。キャパシタＣＩ 、
ＭＯＳＦＥＴ−’、、Ｔ４ 。
ドレイン（ノードＮ２）はそれぞれ充電回路に接続され
、ソースは接地されている。充電回路は、ノードＮ１側
はクロックΦＢにより駆動される。キャパシタＣＩ 、
ＭＯＳＦＥＴ−’、、Ｔ４ 。
Ｔ８からなるポンピング回路と、ＮｌがＶＤＤ十ＶＴ（
ＶＴはしきい値〉以上まで上昇するのを防ぐためのＭＯ
ＳＦＥＴ−Ｔｓからなる。ノードＮ２側の充電回路も同
様に、Ｃ２、Ｔｓ 、Ｔａからなるポンピング回路とＮ
２の電位上昇を押さえるためのＴ７により構成される。
ＶＴはしきい値〉以上まで上昇するのを防ぐためのＭＯ
ＳＦＥＴ−Ｔｓからなる。ノードＮ２側の充電回路も同
様に、Ｃ２、Ｔｓ 、Ｔａからなるポンピング回路とＮ
２の電位上昇を押さえるためのＴ７により構成される。
ノードＮ１は例えばボンディング・パッドＰＤまで配線
されている。
されている。
ノードＮ１．Ｎ２の状態は、ＭＯＳＦＥＴ−Ｔｌｏ ”
□Ｔ工３からなるラッチ回路に転送されて保持される。
□Ｔ工３からなるラッチ回路に転送されて保持される。
このラッチ回路のノードＮ６ 、 Ｎｓの状態は、それ
ぞれｔｖｌＯ８ＦＥＴ−Ｔｔ ４ 。
ぞれｔｖｌＯ８ＦＥＴ−Ｔｔ ４ 。
丁＋ ｓ ＠介ＬＴｉ２（７）ＭＯＳＦＥＴ−Ｔ２ 、
第３のＭＯＳＦＥＴ−Ｔ３のゲートに転送される。こ
れら第２．第３のＭＯＳＦＥＴ−Ｔ２ 、Ｔ３は、第１
の入力信号Φ！、第２の入力信号Φ２を選択して出力信
号ΦＯＵＴを出すためのものである。
第３のＭＯＳＦＥＴ−Ｔ３のゲートに転送される。こ
れら第２．第３のＭＯＳＦＥＴ−Ｔ２ 、Ｔ３は、第１
の入力信号Φ！、第２の入力信号Φ２を選択して出力信
号ΦＯＵＴを出すためのものである。
ＭＯＳ Ｆ Ｅ Ｔ−Ｔ２０は、出力端子がフローティ
ングになるのを嫌うダイナミック回路に本回路を適用す
る場合に用いられる接地用ＭＯ８ＦＥＴである。即ち、
ノードＮ５ 、Ｎｓの電位がそれぞれＭＯＳＦＥＴ−Ｔ
ｓ ６．Ｔｓ ７ ’Ｆｒ介し７ＭＯ３ＦＥＴ−Ｔｒ
ｅ 、Ｔｔ ｅのゲートに転送され、これらのＭＯＳＦ
ＥＴ−Ｔｌａ 、Ｔｔ ９によって入力信号Φ工、Φ２
の各反転信号（Ｉ）、、（Ｃ２を選択的にＭＯＳＦＥＴ
−Ｔ２ ｎに供給して、出力端子が７０−ティングにな
るのを防止している。
ングになるのを嫌うダイナミック回路に本回路を適用す
る場合に用いられる接地用ＭＯ８ＦＥＴである。即ち、
ノードＮ５ 、Ｎｓの電位がそれぞれＭＯＳＦＥＴ−Ｔ
ｓ ６．Ｔｓ ７ ’Ｆｒ介し７ＭＯ３ＦＥＴ−Ｔｒ
ｅ 、Ｔｔ ｅのゲートに転送され、これらのＭＯＳＦ
ＥＴ−Ｔｌａ 、Ｔｔ ９によって入力信号Φ工、Φ２
の各反転信号（Ｉ）、、（Ｃ２を選択的にＭＯＳＦＥＴ
−Ｔ２ ｎに供給して、出力端子が７０−ティングにな
るのを防止している。
このように構成された切換え回路の動作を第２図を参照
して次に説明する。
して次に説明する。
クロックΦＳが入ると、ポンピング回路の働きで／−ド
Ｎ１．Ｎ２ ＧｔＶｎｎ ＋ＶＴ まで上昇しようとす
る。ボンディング・パッドＰＤをフローティングに保っ
た時は、第１のＭＯＳＦＥＴ−Ｔｔがオンとなり、ノー
ドＮｌは“Ｈ”レベル、Ｎ２は゛Ｌ°ルベルとなる。ボ
ンディング・パッドＰＤを接地した時はこの逆である。
Ｎ１．Ｎ２ ＧｔＶｎｎ ＋ＶＴ まで上昇しようとす
る。ボンディング・パッドＰＤをフローティングに保っ
た時は、第１のＭＯＳＦＥＴ−Ｔｔがオンとなり、ノー
ドＮｌは“Ｈ”レベル、Ｎ２は゛Ｌ°ルベルとなる。ボ
ンディング・パッドＰＤを接地した時はこの逆である。
ノードＮ１のレベルはノードＮ５に、ノードＮ２のレベ
ルはノードＮ６にそれぞれ転送される。ノードＮ１．’
Ｎ２の゛Ｈ°°レベルは十分高いため、ラッチ回路のＭ
ＯＳＦＥＴ−ＴＩ Ｏ、Ｔｓ ｓは三極管動作して）−
ドＮｓ 、Ｎ６の゛Ｈ″レベルは高速にＶＤＤまで上昇
する。そしてノードＮ６ 、 Ｎｓのレベルはそれぞれ
ＭＯＳＦＥＴ−Ｔｌ ４ 、Ｔｔ ｓを介して第２．第
３のＭＯＳＦＥＴ−’Ｔ２ 、Ｔ３のゲートに転送され
る。入力信号Φ１．Φ２が入ると、Ｔ２ 、Ｔ３のゲー
トはイントリンシックにブー１−ストラップがかかり、
Ｔ２ 、Ｔ３は三極管動作して高速にΦ１またはΦ２を
そのままのレベルてΦＯＵＴとして出力する。
ルはノードＮ６にそれぞれ転送される。ノードＮ１．’
Ｎ２の゛Ｈ°°レベルは十分高いため、ラッチ回路のＭ
ＯＳＦＥＴ−ＴＩ Ｏ、Ｔｓ ｓは三極管動作して）−
ドＮｓ 、Ｎ６の゛Ｈ″レベルは高速にＶＤＤまで上昇
する。そしてノードＮ６ 、 Ｎｓのレベルはそれぞれ
ＭＯＳＦＥＴ−Ｔｌ ４ 、Ｔｔ ｓを介して第２．第
３のＭＯＳＦＥＴ−’Ｔ２ 、Ｔ３のゲートに転送され
る。入力信号Φ１．Φ２が入ると、Ｔ２ 、Ｔ３のゲー
トはイントリンシックにブー１−ストラップがかかり、
Ｔ２ 、Ｔ３は三極管動作して高速にΦ１またはΦ２を
そのままのレベルてΦＯＵＴとして出力する。
こうしてこの実施例の切換え回路を、例えばマスタース
ライス方式のダイナミックＲＡＭに作り込んでおけば、
ボンディング・パッドＰＤを接地するか否かの選択のみ
で、マスクパターンの変更を要せず、ページ・モードと
ニブル・モードの選択を行なうことができる。
ライス方式のダイナミックＲＡＭに作り込んでおけば、
ボンディング・パッドＰＤを接地するか否かの選択のみ
で、マスクパターンの変更を要せず、ページ・モードと
ニブル・モードの選択を行なうことができる。
なお、ボンディング・パッドＰＤは集積回路の外部端子
として導出して、集積回路を使用する際にこの端子を接
地するか否かにより同様の選択を行なうようにしてもよ
い。
として導出して、集積回路を使用する際にこの端子を接
地するか否かにより同様の選択を行なうようにしてもよ
い。
またノードＮ１をトランスファゲートＭＯ８ＦＥＴを介
して接地して、そのゲートをボンディング・パッドとし
て或いは外部端子として導出して、これに″゛Ｈ″Ｈ″
レベル信号るか、Ｌ ”レベル信号を与えるかにより、
同様の選択を行なうようにすることも可能である。
して接地して、そのゲートをボンディング・パッドとし
て或いは外部端子として導出して、これに″゛Ｈ″Ｈ″
レベル信号るか、Ｌ ”レベル信号を与えるかにより、
同様の選択を行なうようにすることも可能である。
更に特別のボンディング・パッドや外部端子を設けるこ
となく、切換え回路を別の内部回路で制御するようにし
てもよい。
となく、切換え回路を別の内部回路で制御するようにし
てもよい。
第１図は本発明の一実施例の切換え回路を示す図、第２
図はその回路の動作を説明するための図である。 Ｔｘ−第１ （７）ＭＯＳ Ｆ Ｅ Ｔ、 Ｔ２−第２
１７）ＭＯＳＦＥＴ、Ｔ３・・・第３のＭＯＳＦＥＴ、
Φ１・・・第１の入力信号、−０２・・・第２の入力信
号、ΦＯＵＴ・・・出力信号。 出願人代理人 弁理士 鈴江武彦 第１図 東 第２図 中Ｓ − 中１
図はその回路の動作を説明するための図である。 Ｔｘ−第１ （７）ＭＯＳ Ｆ Ｅ Ｔ、 Ｔ２−第２
１７）ＭＯＳＦＥＴ、Ｔ３・・・第３のＭＯＳＦＥＴ、
Φ１・・・第１の入力信号、−０２・・・第２の入力信
号、ΦＯＵＴ・・・出力信号。 出願人代理人 弁理士 鈴江武彦 第１図 東 第２図 中Ｓ − 中１
Claims (4)
- （１）ゲート、ドレインにそれぞれ充電回路が設けられ
、ソースが接地され、ゲート電位の設定によりドレイン
電位の“Ｈ”、“Ｌ”レベルが決定される第１のＭＯＳ
ＦＥＴと、この第１のＭＯＳＦＥＴのドレイン電位によ
り選択的に駆動されてそれぞれ第１の入力信号、第２の
入力信号を出力端子に転送するための第２、第３のＭＯ
ＳＦＥＴとを含む切換え回路を有することを特徴とする
半導体集積回路装置。 - （２）前記第１のＭＯＳＦＥＴのドレインにラッチ回路
が設けられ、このラッチ回路を介して前記第２、第３の
ＭＯＳＦＥＴのゲート電位制御が行われる特許請求の範
囲第１項記載の半導体集積回路装置。 - （３）前記充電回路はポンピング回路を含む特許請求の
範囲第１項記載の半導体集積回路装置。 - （４）前記第１のＭＯＳＦＥＴのゲート端子を接地する
か否かにより前記第１の入力信号または第２の入力信号
のいずれを出力するかを設定する特許請求の範囲第１項
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135984A JPS6116095A (ja) | 1984-06-30 | 1984-06-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135984A JPS6116095A (ja) | 1984-06-30 | 1984-06-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116095A true JPS6116095A (ja) | 1986-01-24 |
Family
ID=15164467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135984A Pending JPS6116095A (ja) | 1984-06-30 | 1984-06-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116095A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831925A (en) * | 1996-12-03 | 1998-11-03 | Texas Instruments Incorporated | Memory configuration circuit and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648721A (en) * | 1979-09-27 | 1981-05-02 | Nec Corp | Integrated circuit |
-
1984
- 1984-06-30 JP JP59135984A patent/JPS6116095A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5648721A (en) * | 1979-09-27 | 1981-05-02 | Nec Corp | Integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831925A (en) * | 1996-12-03 | 1998-11-03 | Texas Instruments Incorporated | Memory configuration circuit and method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4899066A (en) | OR-type CMOS logic circuit with fast precharging | |
| JP2909990B2 (ja) | Ｃｍｏｓ回路 | |
| US4233524A (en) | Multi-function logic circuit | |
| JPH0679263B2 (ja) | 基準電位発生回路 | |
| US4401903A (en) | MOS Decoder circuit | |
| US5095230A (en) | Data output circuit of semiconductor device | |
| JPH04130770A (ja) | 半導体集積回路 | |
| JPS6365171B2 (ja) | ||
| JPH02268018A (ja) | Ｔｔｌ―ｃｍｏｓレベルトランスレータ | |
| JPS6116095A (ja) | 半導体集積回路装置 | |
| JPS60217729A (ja) | 論理デ−タ伝送バスの予負荷回路 | |
| US20030222701A1 (en) | Level shifter having plurality of outputs | |
| JPH10135818A (ja) | 入力回路 | |
| JPS59152725A (ja) | マルチプレクサ | |
| JPH0777344B2 (ja) | 出力バッファ回路 | |
| JP2647923B2 (ja) | 論理回路 | |
| JPS5851358B2 (ja) | 半導体集積回路装置 | |
| JP2994168B2 (ja) | 初期状態設定回路 | |
| JPH03123219A (ja) | 半導体集積回路 | |
| JPS61184785A (ja) | デコ−ダ回路 | |
| JPS6249440A (ja) | キヤリ生成回路 | |
| JPS62170093A (ja) | 半導体記憶装置 | |
| JPH07109980B2 (ja) | 半導体集積回路 | |
| JPH0244415A (ja) | 出力バツフア回路 | |
| JPH0548401A (ja) | データラツチ回路 |