JPH0244415A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
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- JPH0244415A JPH0244415A JP19674288A JP19674288A JPH0244415A JP H0244415 A JPH0244415 A JP H0244415A JP 19674288 A JP19674288 A JP 19674288A JP 19674288 A JP19674288 A JP 19674288A JP H0244415 A JPH0244415 A JP H0244415A
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- Japan
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- circuit
- transistors
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- switch
- output buffer
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- 230000000295 complement effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 235000009508 confectionery Nutrition 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 102220133487 rs149819112 Human genes 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、出力バッファ回路に関するものである。
〔従来の技術〕・
第３図は、例えば日経マイクロデバイス１９８６年７月
号に示された従来の出力反転バッファ回路図である。第
３図において、（１）は入力端子、（２ａ）〜（２０）
はそれぞれのゲート電極を入力端子（１）に接続し、ソ
ース電極を電源Ｖｃｃに接続したＰチャンネル１．４０
Ｓ トランジスタ、（３ａ）〜（あ）はそれぞれのゲ
ート電極を入力端子（１）に接続し、ソース電極を接地
したＮチャンネルＭ ＯＳ トランジスタであり、Ｐチ
ャンネルＭ ＯＳ ）ランジスタ（２ａ）〜（カ）と共
に０ＭＯ８（相補性Ｘ４０Ｓ）回路を形成している。（
４）はＰ・チャンネルＭ ＯＳ トランジスタ（２ａ）
〜（２ｃ）とＮチャンネ７１ｚｌ、４０Ｓｌ−ランジス
タ（３ａ）〜（３ｃ）のそれぞれのドレイン電極と接続
した出力端子である。
号に示された従来の出力反転バッファ回路図である。第
３図において、（１）は入力端子、（２ａ）〜（２０）
はそれぞれのゲート電極を入力端子（１）に接続し、ソ
ース電極を電源Ｖｃｃに接続したＰチャンネル１．４０
Ｓ トランジスタ、（３ａ）〜（あ）はそれぞれのゲ
ート電極を入力端子（１）に接続し、ソース電極を接地
したＮチャンネルＭ ＯＳ トランジスタであり、Ｐチ
ャンネルＭ ＯＳ ）ランジスタ（２ａ）〜（カ）と共
に０ＭＯ８（相補性Ｘ４０Ｓ）回路を形成している。（
４）はＰ・チャンネルＭ ＯＳ トランジスタ（２ａ）
〜（２ｃ）とＮチャンネ７１ｚｌ、４０Ｓｌ−ランジス
タ（３ａ）〜（３ｃ）のそれぞれのドレイン電極と接続
した出力端子である。
次に動作について説明する。第３図に示す従来の出力バ
ッファ回路において、入力端子（１）に入力信号■１と
して論理値″″０′の信号が入力されると、Ｐチャンネ
ル１．４０８ ）ランジスタ（２ａ）〜（２ｃ）は導通
状態、即ちＯＮとなり、他方ＮチャンネルＭ ＯＳトラ
ンジスタ（３ａ）〜（３ｃ）は非導通状態、即ち○ＦＦ
となり、出力端子（４）にはＰチャンネルＩＡＯＳトラ
ンジスタ（２ａ）〜（２Ｃ）を介して電源電圧Ｖｃｃが
出力される。逆に、入力端子（１）に入力信号ｖ１とし
て論理値″１′が入力されると、Ｐチャンネル１．４０
Ｓトランジスタ（２ａ）〜（２ｄ）がＯＦＦ、Ｎチャシ
ネ／ｌ／ＭＯＳトランジスタ（３１） 〜（３１）がＯ
Ｎとなり、出力端子（４）には接地電位が出力される。
ッファ回路において、入力端子（１）に入力信号■１と
して論理値″″０′の信号が入力されると、Ｐチャンネ
ル１．４０８ ）ランジスタ（２ａ）〜（２ｃ）は導通
状態、即ちＯＮとなり、他方ＮチャンネルＭ ＯＳトラ
ンジスタ（３ａ）〜（３ｃ）は非導通状態、即ち○ＦＦ
となり、出力端子（４）にはＰチャンネルＩＡＯＳトラ
ンジスタ（２ａ）〜（２Ｃ）を介して電源電圧Ｖｃｃが
出力される。逆に、入力端子（１）に入力信号ｖ１とし
て論理値″１′が入力されると、Ｐチャンネル１．４０
Ｓトランジスタ（２ａ）〜（２ｄ）がＯＦＦ、Ｎチャシ
ネ／ｌ／ＭＯＳトランジスタ（３１） 〜（３１）がＯ
Ｎとなり、出力端子（４）には接地電位が出力される。
従来の出力バッファ回路は以上のように構成されている
ので、半導体集積回路の設計時に出力バッファのドライ
ブ能力を決定しなければならず、半導体集積回路の製造
後にドライブ能力が不足した場合、再設計しなければな
らないという問題点があった。
ので、半導体集積回路の設計時に出力バッファのドライ
ブ能力を決定しなければならず、半導体集積回路の製造
後にドライブ能力が不足した場合、再設計しなければな
らないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、製品化した段階で自由に出力信号のドライブ
能力が変更できる出力バッファ回路を得ることを目的と
する。
たもので、製品化した段階で自由に出力信号のドライブ
能力が変更できる出力バッファ回路を得ることを目的と
する。
〔課題を解決するための手段〕
この発明に係る出力バッファ回路は、複数の出力バッフ
ァ用トランジスタのゲート間にスイッチ回路を設けて結
合し、これらスイッチ回路をスイッチ制御用回路によっ
てオン・オフ制御するものである。
ァ用トランジスタのゲート間にスイッチ回路を設けて結
合し、これらスイッチ回路をスイッチ制御用回路によっ
てオン・オフ制御するものである。
この発明における出力バッファ回路のスイッチ回路は、
メモリまたはレジスタなどで構成されたスイッチ制御回
路によって切替え、動作するバッファトランジスタの数
を変更することができる。
メモリまたはレジスタなどで構成されたスイッチ制御回
路によって切替え、動作するバッファトランジスタの数
を変更することができる。
以下、この発明の一実施例を図について説明する。第１
図において、（１）は入力端子、（２ａ）〜（２ｄ）は
ＰチャンネルＭＯ８トランジスタで、各ゲート電極は入
力端子（１）に接続され、かつ各ソース電極は電源Ｖｃ
ｃに接続される。（３ａ）〜（３ｄ）はいずれもＮチャ
ンネル）ＡＯＳトランジスタで、各ドレイン電極は各Ｐ
チャンネルム４０８ ）ランジスタ（ム）（２ｂ） （
２ｃ） （２ｄ）のドレイン電極に接続され、また各ソ
ース電極は接地される。そして、これらＰチヤンネル１
．ＡｏＳトランジスタとＮチャンネルＭＯＳトランジス
タとで０Ｍ０８回路を構成する。（５ａ）〜（５ｃ）は
各Ｐチャンネル１．４０ Ｓ ｌ−ランジスタ（２１１
）〜（２ｄ）のゲート電極間に設けられたスイッチ回路
（５ｄ）は最終段のＰチャンネルＭＯ８）ランジスタ（
及）のゲート電極と電源Ｖｃｃとの間に設けられたスイ
ッチ回路である。（＠）〜（飴）は各チャンネルＭＯ８
）ランジスタ（３Ｌ）〜（３ｄ）の各ゲート電極間に設
けられたスイッチ回路（６ｄ）は最終段のＮチャンネル
１．ＩＯ８）ランジスタ（３ｉ）のゲート電極と接地と
の間に設けられたスイッチ回路である。（４）はＰチヤ
ンネル１，４０ Ｓ トランジスタ（ム）〜（２ｉ）と
ＮチャンネルＭＯ８トランジスタ（３ａ）〜（３ｄ）の
ドレイン電極と接続した出力端子である。また（ア）は
スイッチ制御回路で、スイッチ回路（５ａ） （６ａ）
をオン・オフ制御する制御信号（ａｌ、スイッチ回路（
５ｂ）（６ｂ）をオン・オフ制御する制御信号（ｂｌ、
スイッチ回路（５ｃ） （６ｃ）をオン・オフ制御する
制御信号（Ｃ１及びスイッチ回路（５１） （６ｄ）を
制御する制御信号（ｄｌを出力するものである。
図において、（１）は入力端子、（２ａ）〜（２ｄ）は
ＰチャンネルＭＯ８トランジスタで、各ゲート電極は入
力端子（１）に接続され、かつ各ソース電極は電源Ｖｃ
ｃに接続される。（３ａ）〜（３ｄ）はいずれもＮチャ
ンネル）ＡＯＳトランジスタで、各ドレイン電極は各Ｐ
チャンネルム４０８ ）ランジスタ（ム）（２ｂ） （
２ｃ） （２ｄ）のドレイン電極に接続され、また各ソ
ース電極は接地される。そして、これらＰチヤンネル１
．ＡｏＳトランジスタとＮチャンネルＭＯＳトランジス
タとで０Ｍ０８回路を構成する。（５ａ）〜（５ｃ）は
各Ｐチャンネル１．４０ Ｓ ｌ−ランジスタ（２１１
）〜（２ｄ）のゲート電極間に設けられたスイッチ回路
（５ｄ）は最終段のＰチャンネルＭＯ８）ランジスタ（
及）のゲート電極と電源Ｖｃｃとの間に設けられたスイ
ッチ回路である。（＠）〜（飴）は各チャンネルＭＯ８
）ランジスタ（３Ｌ）〜（３ｄ）の各ゲート電極間に設
けられたスイッチ回路（６ｄ）は最終段のＮチャンネル
１．ＩＯ８）ランジスタ（３ｉ）のゲート電極と接地と
の間に設けられたスイッチ回路である。（４）はＰチヤ
ンネル１，４０ Ｓ トランジスタ（ム）〜（２ｉ）と
ＮチャンネルＭＯ８トランジスタ（３ａ）〜（３ｄ）の
ドレイン電極と接続した出力端子である。また（ア）は
スイッチ制御回路で、スイッチ回路（５ａ） （６ａ）
をオン・オフ制御する制御信号（ａｌ、スイッチ回路（
５ｂ）（６ｂ）をオン・オフ制御する制御信号（ｂｌ、
スイッチ回路（５ｃ） （６ｃ）をオン・オフ制御する
制御信号（Ｃ１及びスイッチ回路（５１） （６ｄ）を
制御する制御信号（ｄｌを出力するものである。
次に動作について説明する。今、スイッチ制御回路（７
）！り制御信号（ａｌ （ｂｌ （Ｃ１（ｄｌが１ｄ″
＠１＃ 、 Ｊ＃″１′であると設定されると、スイ
ッチ回路（５ａ）（６ａ）はオフし、スイッチ回路（５
ｂ） （６ｂ） 、 （５ｃ） （６ｃ）（５１１１）
（６ｄ）はオンするので、入力端子（１）と接続され
るゲート電極は初段を構成するＰチャンネルＭＯＳトラ
ンジスタ（２１）とＮチャンネル１，４０ Ｓ ）ラン
ジスタ（３ａ）だけとなり、他段のゲート電極はＰチャ
ンネルＮ４０Ｓトランジスタ（２ｂ）〜（２ｉ）が電源
電極（Ｖｃｃ） Ｉ ＮチャンネルＭ ＯＳ ）ランジ
スタ（３ｂ）〜（３ｄ）が接地電極（ＧＮＤ）にそれぞ
れ接続されるので、常時０！・Ｆとなる。入力端子（１
）に入力信号ｖ１として１１′を加えると、Ｐチャンネ
ルＭＯＳトランジスタ（２ａ）がオフとなり、Ｎチャン
ネルＭＯＳトランジスタ（３ａ）がオンとなって出力端
子（４）は接地電位となり、論理１０′が出力される。
）！り制御信号（ａｌ （ｂｌ （Ｃ１（ｄｌが１ｄ″
＠１＃ 、 Ｊ＃″１′であると設定されると、スイ
ッチ回路（５ａ）（６ａ）はオフし、スイッチ回路（５
ｂ） （６ｂ） 、 （５ｃ） （６ｃ）（５１１１）
（６ｄ）はオンするので、入力端子（１）と接続され
るゲート電極は初段を構成するＰチャンネルＭＯＳトラ
ンジスタ（２１）とＮチャンネル１，４０ Ｓ ）ラン
ジスタ（３ａ）だけとなり、他段のゲート電極はＰチャ
ンネルＮ４０Ｓトランジスタ（２ｂ）〜（２ｉ）が電源
電極（Ｖｃｃ） Ｉ ＮチャンネルＭ ＯＳ ）ランジ
スタ（３ｂ）〜（３ｄ）が接地電極（ＧＮＤ）にそれぞ
れ接続されるので、常時０！・Ｆとなる。入力端子（１
）に入力信号ｖ１として１１′を加えると、Ｐチャンネ
ルＭＯＳトランジスタ（２ａ）がオフとなり、Ｎチャン
ネルＭＯＳトランジスタ（３ａ）がオンとなって出力端
子（４）は接地電位となり、論理１０′が出力される。
入力信号′″０′を加えるとＰチャンネルＭＯＳトラン
ジスタ（２ａ）がオンとなシ、Ｎチャンネルトランジス
タ（ア）がオフとなって出力端子（４）は電源電位ＶＣ
Ｃとなり、論理“工′が出力される。こうしてＮチャン
ネルＭＯ８トランジスタ（３ａ）及びＰチャンネルＭ
ＯＳ ）ランジスタ（ム）からなる初段の０Ｍ０８回路
が反転バッファ動作を行なう。
ジスタ（２ａ）がオンとなシ、Ｎチャンネルトランジス
タ（ア）がオフとなって出力端子（４）は電源電位ＶＣ
Ｃとなり、論理“工′が出力される。こうしてＮチャン
ネルＭＯ８トランジスタ（３ａ）及びＰチャンネルＭ
ＯＳ ）ランジスタ（ム）からなる初段の０Ｍ０８回路
が反転バッファ動作を行なう。
次に、スイッチ制御回路（７）より制御信号Ｔａｌ 、
（ｂｌ、 （Ｃ１、（ｄｉがｌ１ｌｉｌ 、 ＩＩＱ
＃ 、 Ｉ１１＃ 、 ′Ｘ１＃であると設定すると、
初段の０Ｍ０８回路及びＰチャンネルＭＯＳトランジス
タ（２ｂ） 、 ＮチャンネルＭＯ８）ランジスタ（３
ｂ）からなる次段の０Ｍ０８回路において、Ｎチャシネ
／ｌ／ＭＯＳトランジスタ（３ａ） 、 （３ｂ）のゲ
ート電極が入力端子（１）と接続し、初段と次段の０Ｍ
０８回路が反転バッファ動作を行なう。このため、初段
だけ動作の場合の約２倍の電流が流れる。
（ｂｌ、 （Ｃ１、（ｄｉがｌ１ｌｉｌ 、 ＩＩＱ
＃ 、 Ｉ１１＃ 、 ′Ｘ１＃であると設定すると、
初段の０Ｍ０８回路及びＰチャンネルＭＯＳトランジス
タ（２ｂ） 、 ＮチャンネルＭＯ８）ランジスタ（３
ｂ）からなる次段の０Ｍ０８回路において、Ｎチャシネ
／ｌ／ＭＯＳトランジスタ（３ａ） 、 （３ｂ）のゲ
ート電極が入力端子（１）と接続し、初段と次段の０Ｍ
０８回路が反転バッファ動作を行なう。このため、初段
だけ動作の場合の約２倍の電流が流れる。
また、スイッチ制御回路（γ）より制御信号（ａｌ 、
（ｂｌ 。
（ｂｌ 。
（Ｃ１、（ｄｉが’１” １″ ’１” Ｏ″に設定
されるとスイッチ回路（５ａ） （６ａ） 、 （５ｂ
） （６ｂ） 、 （５Ｃ） （６０）がオンし、スイ
ッチ回路（５ｄ） （６ｄ）がオフする。段の０Ｍ０８
回路が反転バッファ動作を行なうため、ドライブ能力、
消費電力は最大となる。
されるとスイッチ回路（５ａ） （６ａ） 、 （５ｂ
） （６ｂ） 、 （５Ｃ） （６０）がオンし、スイ
ッチ回路（５ｄ） （６ｄ）がオフする。段の０Ｍ０８
回路が反転バッファ動作を行なうため、ドライブ能力、
消費電力は最大となる。
なお、上記実施例では０Ｍ０８回路−段を並列に構成し
た反転バッファの例を示したが、ＣＭＯ８回路二段を並
列に構成した非反転のバッファ回路であってもよく、ト
ランジスタはＰチャンネルまたはＮチャンネルだけを連
結してもよい。
た反転バッファの例を示したが、ＣＭＯ８回路二段を並
列に構成した非反転のバッファ回路であってもよく、ト
ランジスタはＰチャンネルまたはＮチャンネルだけを連
結してもよい。
また、第２図のように、ＰチャンネルＭＯＳトランジス
タ（２ａ）〜（２ｄ）のスイッチ回路（５ａ） 〜（５
１１）の制御信号を（ａｌ〜（ｄｌ 、 Ｎチャンネル
ＭＯＳトランジスタ（３ａ）〜（３ｉ）のスイッチ回路
（５ａ’）〜（モつの制御信号を（ａつ〜（ｄつと分け
ることで、バッファ動作するトランジスタの個数をＰチ
ャンネルＭＯＳトランジスタとＮチャンネルＭＯ８）ラ
ンジスタで別々に設定できる。例えば、ｆａｔ Ｉ （
ｂｌ 、 （Ｃ１、・（ｄｌを＊Ｑ＃ 、 ＊ｌ＃ 、
Ｉｌｌ″、 ’１’ （他の制御信号はすべて’１’
） （ａつ （ｂつ 、 ＣＣ，′）
、 （ｄ’） を ％１＃ 、 ＊１′ 、
Ｉｌｌ＃１０′（他の制御信号はすべて１１′）に
設定すれば、バッファとして動作するＰチャンネルｌＡ
ＯＳトランジスタは１個、Ｎチャンネル１，４０８ト
ランジスタは全部がバッファとして動作するため出力信
号が１′から０′に変化する遅延時間を短くすることが
でき、（ａ）７〜（ｄｌと（ａ′）〜（ｄ′）の信号を
入れ替えると逆に出力信号が′１′から０′に変化する
遅延時間は長くなる。したがって第２図のように構成す
ることで出力遅延時間を′１″から０′と１′から１′
とで別々に制御可能となる。
タ（２ａ）〜（２ｄ）のスイッチ回路（５ａ） 〜（５
１１）の制御信号を（ａｌ〜（ｄｌ 、 Ｎチャンネル
ＭＯＳトランジスタ（３ａ）〜（３ｉ）のスイッチ回路
（５ａ’）〜（モつの制御信号を（ａつ〜（ｄつと分け
ることで、バッファ動作するトランジスタの個数をＰチ
ャンネルＭＯＳトランジスタとＮチャンネルＭＯ８）ラ
ンジスタで別々に設定できる。例えば、ｆａｔ Ｉ （
ｂｌ 、 （Ｃ１、・（ｄｌを＊Ｑ＃ 、 ＊ｌ＃ 、
Ｉｌｌ″、 ’１’ （他の制御信号はすべて’１’
） （ａつ （ｂつ 、 ＣＣ，′）
、 （ｄ’） を ％１＃ 、 ＊１′ 、
Ｉｌｌ＃１０′（他の制御信号はすべて１１′）に
設定すれば、バッファとして動作するＰチャンネルｌＡ
ＯＳトランジスタは１個、Ｎチャンネル１，４０８ト
ランジスタは全部がバッファとして動作するため出力信
号が１′から０′に変化する遅延時間を短くすることが
でき、（ａ）７〜（ｄｌと（ａ′）〜（ｄ′）の信号を
入れ替えると逆に出力信号が′１′から０′に変化する
遅延時間は長くなる。したがって第２図のように構成す
ることで出力遅延時間を′１″から０′と１′から１′
とで別々に制御可能となる。
以上のようにこの発明によれば、出力バッファ回路のト
ランジスタ数をスイッチ制御回路により、設定変更可能
なように構成したので、必良な出力信号のドライブ能力
に合せて出力バッファ回路のトランジスタ数を変更でき
るので消費電力の最小化をはかれることができる。
ランジスタ数をスイッチ制御回路により、設定変更可能
なように構成したので、必良な出力信号のドライブ能力
に合せて出力バッファ回路のトランジスタ数を変更でき
るので消費電力の最小化をはかれることができる。
第１図はこの発明の一実施例を示す出力バッファ回路図
、第２図はこの発明の他の実施例を示す出力バッファ回
路図、第３図は従来のＣＭＯＳ出力バッファ回路図であ
る。各図中、（１）は入力端子、（２）はＰチャンネル
ＭＯ８）ランジスタ、（８）はＮチャンネルＭＯＢ ）
ランジスタ、（４）は出力端子、（５）はスイッチ回路
、（６）はスイッチ制御回路である。 なお、図中同一符号は同一、又は相当部分を示す。
、第２図はこの発明の他の実施例を示す出力バッファ回
路図、第３図は従来のＣＭＯＳ出力バッファ回路図であ
る。各図中、（１）は入力端子、（２）はＰチャンネル
ＭＯ８）ランジスタ、（８）はＮチャンネルＭＯＢ ）
ランジスタ、（４）は出力端子、（５）はスイッチ回路
、（６）はスイッチ制御回路である。 なお、図中同一符号は同一、又は相当部分を示す。
Claims (1)
- 複数個のＭＯＳトランジスタからなる相補型ＭＯＳトラ
ンジスタを複数段設け、各段間において互いに対応する
ＭＯＳトランジスタのゲート間にそれぞれスイッチ回路
を設けると共に、これらのスイッチ回路にスイッチ制御
回路によつて制御信号を与え、上記スイッチ回路をオン
・オフ制御するようにしたことを特徴とする出力バッフ
ァ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19674288A JPH0244415A (ja) | 1988-08-05 | 1988-08-05 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19674288A JPH0244415A (ja) | 1988-08-05 | 1988-08-05 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244415A true JPH0244415A (ja) | 1990-02-14 |
Family
ID=16362848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19674288A Pending JPH0244415A (ja) | 1988-08-05 | 1988-08-05 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244415A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175807A (ja) * | 1991-12-19 | 1993-07-13 | Nec Corp | バッファ回路 |
-
1988
- 1988-08-05 JP JP19674288A patent/JPH0244415A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175807A (ja) * | 1991-12-19 | 1993-07-13 | Nec Corp | バッファ回路 |
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