JP2000244322A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2000244322A
JP2000244322A JP11044504A JP4450499A JP2000244322A JP 2000244322 A JP2000244322 A JP 2000244322A JP 11044504 A JP11044504 A JP 11044504A JP 4450499 A JP4450499 A JP 4450499A JP 2000244322 A JP2000244322 A JP 2000244322A
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voltage
main electrode
power supply
output terminal
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Masakazu Tsunezawa
正和 経澤
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Mitsubishi Electric Corp
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage

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Abstract

(57)【要約】 【課題】 電流セル・マトリクス型Ｄ／Ａコンバータが
待機状態から動作状態に遷移するまでの遷移時間を短縮
することが可能な基準電圧発生回路を得る。 【解決手段】 基準電圧発生回路ＲＧ１は、ＮＭＯＳト
ランジスタＭ７、Ｍ８、Ｍ９と、ＰＭＯＳトランジスタ
Ｍ１０、Ｍ１１、Ｍ１２、Ｍ１３と、インバータＧ４
と、抵抗Ｒ１とで構成される電圧発生部ＧＰの他に、Ｎ
ＭＯＳトランジスタＭ１４、Ｍ１５、Ｍ１６で構成され
た放電経路ＤＰ１を備えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特にアナログ回路に内蔵され、基準電圧の生成
に利用される半導体集積回路装置に関する。
【０００２】
【従来の技術】情報のマルチメディア化に伴い、音声・
映像などのアナログ信号を高速かつ高精度に処理するシ
ステムに対する需要が高まっている。１つの半導体チッ
プにＭＣＵ（Micro Controller Unit）、ＤＳＰ（Digit
al Signal Processor）、Ｄ／Ａ・Ａ／Ｄコンバータを
内蔵したアナログ・ディジタル回路混在ＬＳＩは、高速
・高精度化に加え低消費電力化が可能であり、ＬＳＩ開
発の主流である。
【０００３】アナログ・ディジタル回路混在ＬＳＩにお
いて、ディジタル回路部分はＭＯＳ回路の微細加工技術
の進展とともに集積度が高められ、高速・高性能・低消
費電力化されているが、システムの入出力に必須のＤ／
Ａ・Ａ／Ｄコンバータについては加工精度およびトラン
ジスタの物理的特性の制約から、ディジタル回路部分ほ
ど集積化・低消費電力化が達成されていないのが現状で
ある。
【０００４】近年、アナログ・ディジタル混在ＬＳＩを
ポータブル機器に内蔵した製品が登場し始めているが、
ポータブル機器内蔵用ＬＳＩはバッテリー動作が前提で
あるから、低消費電力化は最優先で克服すべき技術課題
である。
【０００５】ＣＭＯＳプロセスを用いて製作され、高速
・高精度かつ低消費電力のＤ／Ａコンバータとして電流
セル・マトリクス型Ｄ／Ａコンバータがある。図１１に
電流セル・マトリクス型Ｄ／Ａコンバータの全体構成を
ブロック図で示す。
【０００６】図１１に示すように、電流セル・マトリク
ス型Ｄ／Ａコンバータは、複数の電流源セルＳＬがマト
リクス状に配設されて構成されるセルマトリクスＭＸ
と、セルマトリクスＭＸの行および列位置を指定するＸ
デコーダＸＤおよびＹデコーダＹＤと、各電流源セルＳ
Ｌに動作電圧を与える基準電圧発生回路ＲＧとを備えて
いる。
【０００７】ＸデコーダＸＤには、ｂ３、ｂ２、ｂ１、
ｂ０の４ビットの入力ディジタルコードが入力され、Ｙ
デコーダＹＤには、ｂ７、ｂ６、ｂ５、ｂ４の４ビット
の入力ディジタルコードが入力され、計８ビットの入力
ディジタルコードに基づいて電流源セルＳＬのオンする
個数を設定するものである。
【０００８】なお、各電流源セルＳＬは２つの出力ＩOU
TおよびＩOUTBを有し、出力ＩOUTは抵抗ＲLを介して接
地され、出力ＩOUTBは抵抗ＲLBを介して接地されてい
る。
【０００９】ここで、電流源セルＳＬの構成を図１２に
示す。電流源セルＳＬは、反転２入力のＡＮＤゲートＧ
１と、ＡＮＤゲートＧ１の出力が、その入力の１つに接
続された２入力のＯＲゲートＧ２とで構成される入力部
と、Ｐチャネル型ＭＯＳトランジスタ（以後、ＰＭＯＳ
トランジスタと呼称）Ｍ１、Ｍ２、Ｍ３、Ｍ４とＮチャ
ネル型ＭＯＳトランジスタ（以後、ＮＭＯＳトランジス
タと呼称）Ｍ５およびＭ６で構成される。
【００１０】入力部においては、ＡＮＤゲートＧ１の２
つの入力にはＸデコーダＸＤからの出力と、Ｙデコーダ
ＹＤからの出力とが与えられ、ＯＲゲートＧ２の反転入
力にはＹデコーダＹＤからの出力が与えられる。
【００１１】電流源セルの構成は、ＰＭＯＳトランジス
タＭ３およびＭ４のソースが電源ＶDDに接続され、ＰＭ
ＯＳトランジスタＭ３およびＭ４のドレインには、それ
ぞれＰＭＯＳトランジスタＭ１およびＭ２のソースが接
続され、ＰＭＯＳトランジスタＭ１およびＭ２のドレイ
ンが、それぞれ相補的な出力ＩOUTBおよびＩOUTとなっ
ている。
【００１２】ＰＭＯＳトランジスタＭ３のドレインには
ＮＭＯＳトランジスタＭ５のドレインが接続され、ＰＭ
ＯＳトランジスタＭ４のドレインにはＮＭＯＳトランジ
スタＭ６のドレインが接続され、ＮＭＯＳトランジスタ
Ｍ５およびＭ６のソースは接地されている。そして、Ｎ
ＭＯＳトランジスタＭ５のゲートはＮＭＯＳトランジス
タＭ６のドレインに接続され、ＮＭＯＳトランジスタＭ
６のゲートはＮＭＯＳトランジスタＭ５のドレインに接
続されている。
【００１３】また、ＰＭＯＳトランジスタＭ１およびＭ
２のゲートには基準電圧発生回路ＲＧから基準電圧ＶBI
ASが与えられる構成となっている。
【００１４】そして、ＯＲゲートＧ２の出力はＰＭＯＳ
トランジスタＭ３のゲートに与えられるとともに、イン
バータＧ３により反転されて、ＰＭＯＳトランジスタＭ
４のゲートに与えられる構成となっている。
【００１５】次に、電流セル・マトリクス型Ｄ／Ａコン
バータの動作について説明する。電流セル・マトリクス
型Ｄ／Ａコンバータにおいては、所定の入力ディジタル
コードがＸデコーダＸＤおよびＹデコーダＹＤに与えら
れると、セルマトリクスＭＸのうち、入力ディジタルコ
ードに応じた数の電流源セルがＯＮし、これらの電流が
加算されて負荷抵抗ＲLに流れることで、入力ディジタ
ルコードに対応したアナログ出力電圧が得られる。
【００１６】なお、電流源セルＳＬの出力ＩOUTBおよび
ＩOUTが相補的になっている理由は、装置全体の発熱量
を入力ディジタルコードによらず一定とするためであ
る。
【００１７】基準電圧発生回路ＲＧは、電流源セルＳＬ
のＰＭＯＳトランジスタＭ１およびＭ２を定電流源とし
て動作させるのに必要な基準電圧ＶBIASを生成する回路
である。
【００１８】
【発明が解決しようとする課題】以上説明した電流セル
・マトリクス型Ｄ／Ａコンバータ（以後、単にＤ／Ａコ
ンバータと呼称する場合あり）においては、待機時（シ
ステム停止時）の消費電力を小さくするために、基準電
圧発生回路ＲＧが待機時に生成する基準電圧ＶBIASを電
源ＶDDの電圧と等しくするように、基準電圧発生回路Ｒ
Ｇを構成している。
【００１９】図１３に基準電圧発生回路ＲＧの構成を示
す。図１３に示すように基準電圧発生回路ＲＧは、ＮＭ
ＯＳトランジスタＭ７、Ｍ８、Ｍ１０と、ＰＭＯＳトラ
ンジスタＭ１０、Ｍ１１、Ｍ１２、Ｍ１３と、インバー
タＧ４と、抵抗Ｒ１とを有している。
【００２０】ＮＭＯＳトランジスタＭ７およびＭ８は、
ドレインどうしが接続され、ソースがともに接地されて
いる。そして、ＮＭＯＳトランジスタＭ７およびＭ８の
ドレインには、抵抗Ｒ１を介してＰＭＯＳトランジスタ
Ｍ１０のドレインが接続され、ＰＭＯＳトランジスタＭ
１０のソースは電源ＶDDに接続されている。電源ＶDDに
は、ゲートが接地されたＰＭＯＳトランジスタＭ１１の
ソースが接続され、ＰＭＯＳトランジスタＭ１１のドレ
インは、ＰＭＯＳトランジスタＭ１２のソースに接続さ
れ、ＰＭＯＳトランジスタＭ１２のドレインはＮＭＯＳ
トランジスタＭ９のドレインに接続され、ＮＭＯＳトラ
ンジスタＭ９のソースは接地されている。そして、ＮＭ
ＯＳトランジスタＭ９のゲートは、ＮＭＯＳトランジス
タＭ８のゲートに接続され、ＮＭＯＳトランジスタＭ８
のゲートは、ＮＭＯＳトランジスタＭ７およびＭ８のド
レインに接続されている。
【００２１】また、電源ＶDDにはＰＭＯＳトランジスタ
Ｍ１３のソースが接続され、ＰＭＯＳトランジスタＭ１
３のドレインは、ＰＭＯＳトランジスタＭ１２のゲート
に接続され、ＰＭＯＳトランジスタＭ１２のゲートは自
らのソースに接続されている。なお、ＰＭＯＳトランジ
スタＭ１３のドレインおよびＰＭＯＳトランジスタＭ１
２のゲートは基準電圧ＶBIASの出力端ＶＴに接続されて
いる。
【００２２】そして、ＰＭＯＳトランジスタＭ１０およ
びＮＭＯＳトランジスタＭ７のゲートには、Ｄ／Ａコン
バータ外部から与えられる制御信号の１つである停止信
号ＳＴＯＰが入力される構成となっており、ＰＭＯＳト
ランジスタＭ１３のゲートには、停止信号ＳＴＯＰをイ
ンバータＧ４で反転させた反転停止信号ＳＴＯＰＢが入
力される構成となっている。
【００２３】次に、基準電圧発生回路ＲＧの動作につい
て説明する。停止信号ＳＴＯＰはＤ／Ａコンバータの動
作状態と待機状態との切り換えを行う制御信号である。
動作状態では停止信号ＳＴＯＰの電位はＬｏｗレベル
（以後「Ｌ」と呼称）であり、ＰＭＯＳトランジスタＭ
１０がＯＮ、ＮＭＯＳトランジスタＭ７およびＰＭＯＳ
トランジスタＭ１３がＯＦＦし、基準電圧発生回路ＲＧ
はカレントミラー回路として動作し、基準電圧ＶBIASと
して所定の動作電圧Ｖopが得られる。
【００２４】待機状態では停止信号ＳＴＯＰの電位はＨ
ｉｇｈレベル（以後「Ｈ」と呼称）であり、ＮＭＯＳト
ランジスタＭ７およびＰＭＯＳトランジスタＭ１３がＯ
Ｎし、ＰＭＯＳトランジスタＭ１０がＯＦＦするので、
基準電圧ＶBIASは電源ＶDDの電圧（ＶDD）となる。この
場合、基準電圧ＶBIASが与えられる電流源セルＳＬのＰ
ＭＯＳトランジスタＭ１およびＭ２はＯＦＦし、基準電
圧発生回路ＲＧのＰＭＯＳトランジスタＭ９もＯＦＦす
るので、基準電圧発生回路ＲＧおよび電流源セルＳＬ内
において電源ＶDDから接地（ＧＮＤ）に流れる電流パス
が存在せず、消費電力は小さくなる。
【００２５】ここで、Ｄ／Ａコンバータが動作状態であ
るとき、停止信号ＳＴＯＰが「Ｌ」から「Ｈ」に立ち上
がり、完全に待機状態となるまでに要する時間（すなわ
ち遷移時間）は電流源セルＳＬ内のＰＭＯＳトランジス
タＭ１およびＭ２のゲート充電時間によって決まる。よ
って、ＰＭＯＳトランジスタトランジスタＭ１３のゲー
ト幅を変えることによって、この遷移時間を制御でき
る。
【００２６】一方、Ｄ／Ａコンバータが待機状態である
とき、停止信号ＳＴＯＰが「Ｈ」から「Ｌ」に立ち下が
ると、電流源セルＳＬ内のＰＭＯＳトランジスタＭ１お
よびＭ２のゲートに充電された電荷が、基準電圧発生回
路ＲＧのＮＭＯＳトランジスタＭ９を通って放電され、
基準電圧ＶBIASは、電源電圧ＶDDから動作時における電
圧レベルＶopまで低下する。この遷移時間は、ＮＭＯＳ
トランジスタＭ９のトランジスタサイズによって決定さ
れる。
【００２７】ＮＭＯＳトランジスタＭ９のトランジスタ
サイズは、基準電圧発生回路ＲＧ内における占有面積お
よび動作時の消費電力を考慮し、例えばＤ／Ａコンバー
タのＸデコーダＸＤおよびＹデコーダＹＤに与えられる
入力ディジタルコードがすべて「１」の場合に、電流源
セルＳＬの出力ＩOUTの１／１６の電流源として動作す
るように設定されている。
【００２８】また、例えＮＭＯＳトランジスタＭ９のゲ
ート幅を２倍にしても遷移時間を劇的に短縮することは
できない。従って、図１３に示す基準電圧生成回路ＲＧ
において、待機状態から動作状態への遷移時間を任意に
制御することは不可能である。
【００２９】ここで、図３（ａ）に停止信号ＳＴＯＰの
供給状態を、図３（ｂ）に、基準電圧生成回路ＲＧを用
いた場合のＤ／Ａコンバータの回路シミュレーション結
果を示す。図３（ｂ）は、ＸデコーダＸＤおよびＹデコ
ーダＹＤに与えられる入力ディジタルコードをすべて
「１」とし、図３（ａ）に示すように、停止信号ＳＴＯ
Ｐを１００ｎｓ（ｎｓｅｃ）の時点で「Ｌ」（すなわち
０Ｖ）から「Ｈ」（すなわちフルスケール）に立ち上
げ、５００ｎｓの時点で「Ｈ」から「Ｌ」に立ち下げた
場合の、電流源セルＳＬの出力電圧Ｖoutをプロットし
たものであり、横軸に経過時間（ｓｅｃ）、縦軸に電圧
（Ｖ）を示す。
【００３０】図３（ｂ）から判るように、従来の基準電
圧発生回路ＲＧを用いた場合、停止信号ＳＴＯＰを立ち
下げて待機状態から動作状態に遷移するまでの遷移時間
（ここでは、時間５００ｎｓにおいて０Ｖであった出力
電圧Ｖoutが、出力電圧Ｖoutが動作時の値の±１ＬＳＢ
となるまでの時間として定義する時間）は５００ｎｓ以
上必要であり、これはＤ／Ａコンバータのクロック周期
の十数倍であり、その間はＤ／Ａコンバータが正常動作
しない。
【００３１】本発明は上記のような問題点を解消するた
めになされたもので、電流セル・マトリクス型Ｄ／Ａコ
ンバータが待機状態から動作状態に遷移するまでの遷移
時間を短縮することが可能な基準電圧発生回路を得るこ
とを目的とする。
【００３２】
【課題を解決するための手段】本発明に係る請求項１記
載の半導体集積回路装置は、第１の回路と第２の回路と
を備えた半導体集積回路装置であって、前記第１の回路
は主たる回路であって、前記第２の回路は、前記第１の
回路に設けられた電流源トランジスタの制御電極に与え
る制御電圧を発生させる回路であって、前記制御電圧を
第１および第２の電圧とすることで、電流源トランジス
タをオフおよびオンして、前記第１の回路を、待機状態
および動作状態とする機能を有し、第１の電源と第２の
電源との間に配設された電流源および該電流源の出力電
圧を前記第２の電圧に設定する出力電圧設定素子と、少
なくとも前記電流源の出力電圧を出力する出力端と、前
記出力端に接続され、前記第１の回路を動作状態にする
場合に、前記電流源トランジスタの制御電極の電圧を前
記第２の電圧に強制的に近づける電圧確定手段とを備え
ている。
【００３３】本発明に係る請求項２記載の半導体集積回
路装置は、前記電圧確定手段が、前記出力端と前記第２
の電源との間に接続されたダイオード接続されたトラン
ジスタを少なくとも１つ有し、前記第１の回路を動作状
態にする場合は、前記トランジスタのしきい値電圧に達
するまで前記電流源トランジスタの制御電極の電圧を前
記第２の電圧に近づけるものである。
【００３４】本発明に係る請求項３記載の半導体集積回
路装置は、前記第２の回路が、前記第１の電源と前記出
力端との間に配設され、前記第１の電源と前記出力端と
の接続および切り離しを行うスイッチ手段をさらに備
え、前記電圧確定手段は、前記出力端に第１の主電極を
接続され、該第１の主電極に制御電極が接続された第１
導電型の第１のトランジスタと、前記第１のトランジス
タの第２の主電極に第１の主電極を接続され、該第１の
主電極に制御電極が接続された第１導電型の第２のトラ
ンジスタと、前記第２のトランジスタの第２の主電極に
第１の主電極を接続され、第２の主電極が前記第２の電
源に接続された第１導電型の第３のトランジスタとを有
し、前記スイッチ手段は、前記第１の電源に第１の主電
極を接続され、前記出力端に第２の主電極を接続された
第２導電型の第４のトランジスタを有し、前記第３およ
び第４のトランジスタの制御電極には、前記第１の回路
を待機状態にする場合に、前記第３のトランジスタをオ
フ状態にするとともに、前記第４のトランジスタをオン
状態にする制御信号が与えられる。
【００３５】本発明に係る請求項４記載の半導体集積回
路装置は、前記電圧確定手段が、前記出力端と前記第２
の電源との間に接続されたトランジスタを少なくとも有
し、前記第２の回路は、前記トランジスタのオン・オフ
制御を行う少なくとも１つのインバータをさらに備え、
前記少なくとも１つのインバータは、その入力が前記出
力端に接続され、その出力に基づいて前記トランジスタ
のオン・オフ制御がなされ、前記第１の回路を動作状態
にする場合は、前記電流源トランジスタの制御電極の電
圧が前記少なくとも１つのインバータのしきい値電圧に
達するまで前記トランジスタがオン状態を保つものであ
る。
【００３６】本発明に係る請求項５記載の半導体集積回
路装置は、前記第２の回路が、前記第１の電源と前記出
力端との間に配設され、前記第１の電源と前記出力端と
の接続および切り離しを行うスイッチ手段をさらに備
え、前記少なくとも１つのインバータは、直列に接続さ
れた第１および第２のインバータであって、前記第１の
インバータの入力が前記出力端に接続され、前記第１の
インバータの出力が前記第２のインバータの入力に接続
され、前記電圧確定手段は、前記出力端に第１の主電極
を接続され、制御電極に前記第２のインバータの出力が
接続された第１導電型の第１のトランジスタと、前記第
１のトランジスタの第２の主電極に第１の主電極を接続
され、第２の主電極が前記第２の電源に接続された第１
導電型の第２のトランジスタとを有し、前記スイッチ手
段は、前記第１の電源に第１の主電極を接続され、前記
出力端に第２の主電極を接続された第２導電型の第３の
トランジスタを有し、前記第２および第３のトランジス
タの制御電極には、前記第１の回路を待機状態にする場
合に、前記第２のトランジスタをオフ状態にするととも
に、前記第３のトランジスタをオン状態にする制御信号
が与えられる。
【００３７】本発明に係る請求項６記載の半導体集積回
路装置は、前記電圧確定手段が、前記出力端と前記第２
の電源との間に接続されたトランジスタを少なくとも有
し、前記第２の回路は、少なくともシュミットゲートを
有し、前記トランジスタのオン・オフ制御を行う制御部
をさらに備え、前記シュミットゲートは、その入力が前
記出力端に接続され、前記シュミットゲートの出力に基
づいて前記トランジスタのオン・オフ制御がなされ、前
記出力が第１のレベルから第２のレベルに変化する電圧
を規定する第１のしきい値電圧と、前記出力が第２のレ
ベルから第１のレベルに変化する電圧を規定する第２の
しきい値電圧とを有し、前記第１の回路を動作状態にす
る場合は、前記電流源トランジスタの制御電極の電圧が
前記シュミットゲートの前記第１のしきい値電圧に達す
るまで前記トランジスタがオン状態を保つものである。
【００３８】本発明に係る請求項７記載の半導体集積回
路装置は、前記第２の回路が、前記第１の電源と前記出
力端との間に配設され、前記第１の電源と前記出力端と
の接続および切り離しを行うスイッチ手段をさらに備
え、前記制御部は、前記シュミットゲートの出力に入力
を接続されたインバータをさらに有し、前記電圧確定手
段は、前記出力端に第１の主電極を接続され、制御電極
に前記インバータの出力が接続された第１導電型の第１
のトランジスタと、前記第１のトランジスタの第２の主
電極に第１の主電極を接続され、第２の主電極が前記第
２の電源に接続された第１導電型の第２のトランジスタ
とを有し、前記シュミットゲートは、前記第２の電源に
第１の主電極が接続された第１導電型の第３のトランジ
スタと、前記第３のトランジスタの第２の主電極に第１
の主電極が接続された第１導電型の第４のトランジスタ
と、前記第４のトランジスタの第２の主電極に第１の主
電極が接続され、第２の主電極が前記第１の電源に接続
された第２導電型の第５のトランジスタと、前記第４の
トランジスタの第１の主電極に第１の主電極が接続さ
れ、第２の主電極が前記第１の電源に接続された第１導
電型の第６のトランジスタとを有し、前記第３、第４お
よび第５のトランジスタの制御電極は、前記出力端に接
続され、前記第６のトランジスタの制御電極は、前記シ
ュミットゲートの出力となる前記第５のトランジスタの
第１の主電極に接続され、前記スイッチ手段は、前記第
１の電源に第１の主電極を接続され、前記出力端に第２
の主電極を接続された第２導電型の第７のトランジスタ
を有し、前記第２および第７のトランジスタの制御電極
には、前記第１の回路を待機状態にする場合に、前記第
２のトランジスタをオフ状態にするとともに、前記第７
のトランジスタをオン状態にする制御信号が与えられ
る。
【００３９】
【発明の実施の形態】＜発明の概要＞本発明では、電流
源セルの電流源となるＭＯＳトランジスタのゲートに充
電された電荷を放電する放電経路（放電パス）あるいは
ＭＯＳトランジスタのゲートを充電する充電経路（充電
パス）を基準電圧発生回路内に設け、電流セル・マトリ
クス型Ｄ／Ａコンバータの待機状態から動作状態への遷
移時間を短縮するものである。
【００４０】従って、電流セル・マトリクス型Ｄ／Ａコ
ンバータ（以後、単にＤ／Ａコンバータと呼称する場合
あり）において、基準電圧発生回路以外の構成は、図１
１および図１２を用いて説明したものと同じであり、以
下の説明においては、図１１および図１２を併せて参照
しつつ説明を行う。
【００４１】＜Ａ．実施の形態１＞ ＜Ａ−１．装置構成＞図１は本発明に係る実施の形態１
の基準電圧発生回路ＲＧ１の構成を示す図である。図１
に示すように基準電圧発生回路ＲＧ１は、ＮＭＯＳトラ
ンジスタＭ７、Ｍ８、Ｍ９と、ＰＭＯＳトランジスタＭ
１０、Ｍ１１、Ｍ１２、Ｍ１３と、インバータＧ４と、
抵抗Ｒ１とで構成される電圧発生部ＧＰの他に、ＮＭＯ
ＳトランジスタＭ１４、Ｍ１５、Ｍ１６で構成された放
電経路ＤＰ１を備えている。
【００４２】ＮＭＯＳトランジスタＭ７およびＭ８は、
ドレインどうしが接続され、ソースがともに接地されて
いる。そして、ＮＭＯＳトランジスタＭ７およびＭ８の
ドレインには、抵抗Ｒ１を介してＰＭＯＳトランジスタ
Ｍ１０のドレインが接続され、ＰＭＯＳトランジスタＭ
１０のソースは電源ＶDDに接続されている。電源ＶDDに
は、ゲートが接地されたＰＭＯＳトランジスタＭ１１の
ソースが接続され、ＰＭＯＳトランジスタＭ１１のドレ
インは、ＰＭＯＳトランジスタＭ１２のソースに接続さ
れ、ＰＭＯＳトランジスタＭ１２のドレインはＮＭＯＳ
トランジスタＭ９のドレインに接続され、ＮＭＯＳトラ
ンジスタＭ９のソースは接地されている。そして、ＮＭ
ＯＳトランジスタＭ９のゲートは、ＮＭＯＳトランジス
タＭ８のゲートに接続され、ＮＭＯＳトランジスタＭ８
のゲートは、ＮＭＯＳトランジスタＭ７およびＭ８のド
レインに接続されている。
【００４３】また、電源ＶDDにはＰＭＯＳトランジスタ
Ｍ１３のソースが接続され、ＰＭＯＳトランジスタＭ１
３のドレインは、ＰＭＯＳトランジスタＭ１２のゲート
に接続され、ＰＭＯＳトランジスタＭ１２のゲートは自
らのドレインに接続されている。
【００４４】なお、ＰＭＯＳトランジスタＭ１３のドレ
インおよびＰＭＯＳトランジスタＭ１２のゲートは基準
電圧ＶBIASの出力端ＶＴに接続されている。
【００４５】また、基準電圧ＶBIASの出力端ＶＴには、
ダイオード接続されたＮＭＯＳトランジスタＭ１４のド
レインが接続され、ＮＭＯＳトランジスタＭ１４のソー
スにはダイオード接続されたＮＭＯＳトランジスタＭ１
５のドレインが接続され、ＮＭＯＳトランジスタＭ１５
のソースにはＮＭＯＳトランジスタＭ１６のドレインが
接続され、ＮＭＯＳトランジスタＭ１６のソースは接地
されている。
【００４６】そして、ＰＭＯＳトランジスタＭ１０およ
びＮＭＯＳトランジスタＭ７のゲートには、Ｄ／Ａコン
バータ外部から与えられる制御信号の１つである停止信
号ＳＴＯＰが入力される構成となっており、ＰＭＯＳト
ランジスタＭ１３のゲートおよびＮＭＯＳトランジスタ
Ｍ１６のゲートには、停止信号ＳＴＯＰをインバータＧ
４で反転させた反転停止信号ＳＴＯＰＢが入力される構
成となっている。
【００４７】図１においては、ダイオード接続されたＮ
ＭＯＳトランジスタＭ１４およびＭ１５を直列接続する
ことで所望のしきい値の合成ダイオードを得るようにし
ており、当該合成ダイオードのしきい値Ｖtotは、ＮＭ
ＯＳトランジスタＭ１４およびＭ１５のそれぞれのしき
い値Ｖth14およびＶth15の合計で表される。なお、合成
ダイオードのしきい値Ｖtotは、Ｄ／Ａコンバータ動作
時の基準電圧ＶBIAS値である動作電圧Ｖopよりも大きな
値（Ｖtot＞Ｖop）となるように、直列接続するＮＭＯ
Ｓトランジスタの個数を決定する。
【００４８】ＮＭＯＳトランジスタＭ１６は、Ｄ／Ａコ
ンバータ動作時にＯＮし、待機時にＯＦＦするスイッチ
として機能するように、反転停止信号ＳＴＯＰＢが与え
られている。
【００４９】＜Ａ−２．装置動作＞次に、基準電圧発生
回路ＲＧ１の動作について説明する。Ｄ／Ａコンバータ
を待機状態から動作状態にするため、停止信号ＳＴＯＰ
の電位がＨｉｇｈレベル（以後「Ｈ」と呼称）からＬｏ
ｗレベル（以後「Ｌ」と呼称）になると、ＰＭＯＳトラ
ンジスタＭ１３がＯＦＦし、ＮＭＯＳトランジスタＭ９
およびＭ１６がＯＮし、出力端ＶＴからＰＭＯＳトラン
ジスタＭ１２を迂回してＮＭＯＳトランジスタＭ９を通
る従来からの経路および、放電経路ＤＰ１にそれぞれ電
流Ｉ1およびＩ2が流れ、図１２に示す電流源セルＳＬの
ＰＭＯＳトランジスタＭ１およびＭ２のゲートに蓄積さ
れた電荷が放電される。放電が進み、出力端ＶＴの電
圧、すなわちＶBIASが合成ダイオードのしきい値Ｖtot
よりも小さくなる（Ｖtot＞ＶBIAS）と、ＮＭＯＳトラ
ンジスタＭ１４およびＭ１５がＯＦＦし、従来からの経
路に流れる電流Ｉ1による放電によって、出力端ＶＴの
電圧ＶBIASはＤ／Ａコンバータ動作時の基準電圧ＶBIAS
値である動作電圧Ｖopまで低下する。
【００５０】ここで、ダイオード接続されたＮＭＯＳト
ランジスタＭ１４およびＭ１５による合成ダイオードの
電流−電圧特性を図２に示す。
【００５１】なお、動作状態ではＰＭＯＳトランジスタ
Ｍ１０がＯＮ、ＮＭＯＳトランジスタＭ７およびＰＭＯ
ＳトランジスタＭ１３がＯＦＦし、基準電圧発生回路Ｒ
Ｇはカレントミラー回路として動作し、基準電圧ＶBIAS
として所定の動作電圧Ｖopが得られる。
【００５２】図２において、横軸に出力端ＶＴでの電圧
ＶBIAS（Ｖ）を、縦軸に放電経路ＤＰ１に流れる電流Ｉ
2（μＡ）を示す。図２に示すように、電圧ＶBIASが例
えば、１．０以上の場合は、電流Ｉ2の値は大きく、放
電経路ＤＰ１における放電が支配的であるが、電圧ＶBI
ASが１．０よりも小さくなると電流Ｉ2の値は極端に小
さくなり、放電経路ＤＰ１には殆ど電流が流れなくな
る。なお、Ｄ／Ａコンバータ動作時の動作電圧Ｖopを図
中において矢示する。
【００５３】次に、基準電圧発生回路ＲＧ１を用いた場
合のＤ／Ａコンバータの回路シミュレーション結果を図
３（ｃ）に示す。図３（ｃ）は、ＸデコーダＸＤおよび
ＹデコーダＹＤに与えられる入力ディジタルコードをす
べて「１」とし、図３（ａ）に示すように、停止信号Ｓ
ＴＯＰを１００ｎｓ（ｎｓｅｃ）の時点で「Ｌ」（すな
わち０Ｖ）から「Ｈ」（すなわちフルスケール）に立ち
上げ、５００ｎｓの時点で「Ｈ」から「Ｌ」に立ち下げ
た場合の、電流源セルＳＬの出力電圧Ｖoutをプロット
したものであり、横軸に経過時間（ｓｅｃ）、縦軸に電
圧（Ｖ）を示す。なお、図３（ａ）は停止信号ＳＴＯＰ
の供給状態を示す図であり、横軸に経過時間（ｓｅｃ）
を、縦軸に停止信号ＳＴＯＰの電圧（Ｖ）を示す。
【００５４】図３（ａ）に示すように、５００ｎｓの時
点で停止信号ＳＴＯＰを「Ｈ」から「Ｌ」に立ち下げた
直後は、放電経路ＤＰ１に流れる電流Ｉ2が支配的であ
り、放電が短時間に行われるので、図３（ｃ）に示すよ
うに電流源セルＳＬの出力電圧Ｖoutの立ち上がりが速
いが、図２を用いて説明したように、次第に放電電流は
従来からの経路に流れる電流Ｉ1が支配的となり、出力
電圧Ｖoutの変化は遅くなる。
【００５５】ここで、基準電圧発生回路ＲＧ１を用いた
場合に、停止信号ＳＴＯＰを立ち下げて待機状態から動
作状態に遷移するまでの遷移時間（ここでは、時間５０
０ｎｓにおいて０Ｖであった出力電圧Ｖoutが、出力電
圧Ｖoutが動作時の値の±１ＬＳＢとなるまでの時間と
して定義する時間）は、図３（ｂ）に示した従来の基準
電圧発生回路ＲＧを用いた場合に得られる特性に比べて
２０％程度短縮されることになる。
【００５６】なお、放電経路ＤＰ１を構成するダイオー
ド接続されたＮＭＯＳトランジスタの個数は、Ｄ／Ａコ
ンバータ動作時の基準電圧ＶBIAS値に合わせて設定すれ
ば良いので、図１に示したように２段に限定されるもの
ではないが、個数が増えた場合、初期における放電を高
速に行うために、各ダイオード接続したＮＭＯＳトラン
ジスタのゲート幅を大きくする場合がある。
【００５７】＜Ａ−３．作用効果＞以上説明したよう
に、基準電圧発生回路ＲＧ１においては、電流源セルＳ
ＬのＰＭＯＳトランジスタＭ１およびＭ２のゲートに蓄
積された電荷を放電するための放電経路ＤＰ１を備える
ので、放電時間を短縮することができ、Ｄ／Ａコンバー
タが待機状態から動作状態になるのに費やす時間を短縮
できる。
【００５８】なお、放電経路ＤＰ１の構成は単純であ
り、放電経路ＤＰ１を設けることによる装置の大型化、
および製造コストの増加を抑制することができる。
【００５９】また、Ｄ／Ａコンバータの待機時には、基
準電圧発生回路ＲＧ１が生成する基準電圧ＶBIASは電源
電圧となり、基準電圧発生回路ＲＧ１および電流源セル
ＳＬ内において電源ＶDDから接地（ＧＮＤ）に流れる電
流経路が存在せず、消費電力を小さくすることができ
る。
【００６０】＜Ａ−４．変形例＞以上説明した本発明に
係る実施の形態１の基準電圧発生回路ＲＧ１は、電流源
セルの電流源となるＭＯＳトランジスタがＰチャネル型
である場合に、当該ＭＯＳトランジスタの電荷を放電さ
せる構成を備えていたが、上記電流源がＮＭＯＳトラン
ジスタである場合には電荷を蓄積させる必要があり、そ
の場合は図４に示す基準電圧発生回路ＲＧ１１を適用す
る。
【００６１】すなわち、基準電圧発生回路ＲＧ１１は、
ＰＭＯＳトランジスタＭ７１、Ｍ８１、Ｍ９１と、ＮＭ
ＯＳトランジスタＭ１０１、Ｍ１１１、Ｍ１２１、Ｍ１
３１と、インバータＧ４１と、抵抗Ｒ１１とで構成され
る電圧発生部ＧＰ１の他に、ＰＭＯＳトランジスタＭ１
４１、Ｍ１５１、Ｍ１６１で構成された充電経路ＤＰ１
１を備えている。
【００６２】ＰＭＯＳトランジスタＭ７１およびＭ８１
は、ドレインどうしが接続され、ソースがともに電源Ｖ
DDに接続されている。そして、ＰＭＯＳトランジスタＭ
７１およびＭ８１のドレインには、抵抗Ｒ１１を介して
ＮＭＯＳトランジスタＭ１０１のドレインが接続され、
ＮＭＯＳトランジスタＭ１０１のソースは接地されてい
る。ゲートが電源ＶDDに接続されたＮＭＯＳトランジス
タＭ１１１のソースは接地され、ＮＭＯＳトランジスタ
Ｍ１１１のドレインは、ＮＭＯＳトランジスタＭ１２１
のソースに接続され、ＮＭＯＳトランジスタＭ１２１の
ドレインはＰＭＯＳトランジスタＭ９１のドレインに接
続され、ＰＭＯＳトランジスタＭ９１のソースは電源Ｖ
DDに接続されている。そして、ＰＭＯＳトランジスタＭ
９１のゲートは、ＰＭＯＳトランジスタＭ８１のゲート
に接続され、ＰＭＯＳトランジスタＭ８１のゲートは、
ＰＭＯＳトランジスタＭ７１およびＭ８１のドレインに
接続されている。
【００６３】また、ＮＭＯＳトランジスタＭ１３１のソ
ースは接地され、ＮＭＯＳトランジスタＭ１３１のドレ
インは、ＮＭＯＳトランジスタＭ１２１のゲートに接続
され、ＮＭＯＳトランジスタＭ１２１のゲートは自らの
ドレインに接続されている。
【００６４】なお、ＮＭＯＳトランジスタＭ１３１のド
レインおよびＮＭＯＳトランジスタＭ１２１のゲートは
基準電圧ＶBIASの出力端ＶＴに接続されている。
【００６５】また、基準電圧ＶBIASの出力端ＶＴには、
ダイオード接続されたＰＭＯＳトランジスタＭ１４１の
ドレインが接続され、ＰＭＯＳトランジスタＭ１４１の
ソースにはダイオード接続されたＮＭＯＳトランジスタ
Ｍ１５１のドレインが接続され、ＰＭＯＳトランジスタ
Ｍ１５１のソースにはＰＭＯＳトランジスタＭ１６１の
ドレインが接続され、ＰＭＯＳトランジスタＭ１６１の
ソースは電源ＶDDに接続されている。
【００６６】そして、ＮＭＯＳトランジスタＭ１０１お
よびＰＭＯＳトランジスタＭ７１のゲートには、Ｄ／Ａ
コンバータ外部から与えられる制御信号の１つである反
転停止信号ＳＴＯＰＢが入力される構成となっており、
ＮＭＯＳトランジスタＭ１３１のゲートおよびＰＭＯＳ
トランジスタＭ１６１のゲートには、反転停止信号ＳＴ
ＯＰＢをインバータＧ４１で反転させた停止信号ＳＴＯ
Ｐが入力される構成となっている。
【００６７】このような構成を採ることにより、Ｄ／Ａ
コンバータの待機時（システム停止時）には、基準電圧
発生回路ＲＧ１１が生成する基準電圧ＶBIASは接地電位
となり消費電力を小さくすることができ、また、反転停
止信号ＳＴＯＰＢが「Ｌ」から「Ｈ」になって、Ｄ／Ａ
コンバータが待機状態から動作状態に遷移する場合に
は、電流源セルの電流源となるＮＭＯＳトランジスタの
ゲートに充電経路ＤＰ１１を介して電荷を供給するの
で、充電時間を短縮することができ、Ｄ／Ａコンバータ
が待機状態から動作状態になるのに費やす時間を短縮で
きる。
【００６８】なお、図１に示す基準電圧発生回路ＲＧ１
の放電経路ＤＰ１および、図４に示す基準電圧発生回路
ＲＧ１１の充電経路ＤＰ１１は、ともに電流源セルの電
流源となるトランジスタのゲートの電圧を動作電圧Ｖop
に高速に近づけて、電圧を確定するための手段であるの
で、電圧確定手段と総称することができる。
【００６９】＜Ｂ．実施の形態２＞ ＜Ｂ−１．装置構成＞図５は本発明に係る実施の形態２
の基準電圧発生回路ＲＧ２の構成を示す図である。図５
に示すように基準電圧発生回路ＲＧ２は、ＮＭＯＳトラ
ンジスタＭ７、Ｍ８、Ｍ９と、ＰＭＯＳトランジスタＭ
１０、Ｍ１１、Ｍ１２、Ｍ１３と、インバータＧ４と、
抵抗Ｒ１とで構成される電圧発生部ＧＰの他に、ＮＭＯ
ＳトランジスタＭ２１、Ｍ２２で構成された放電経路Ｄ
Ｐ２と、当該放電経路ＤＰ２のＯＮ・ＯＦＦ制御を行う
ＣＭＯＳインバータＩＶ１およびＩＶ２（以後、単にイ
ンバータＩＶ１およびＩＶ２と呼称）を備えている。
【００７０】なお、電圧発生部ＧＰの構成は図１を用い
て説明した基準電圧発生回路ＲＧ１と同様であり、重複
する説明は省略する。
【００７１】インバータＩＶ１は、電源ＶDDと接地との
間に直列に接続されたＰＭＯＳトランジスタＭ１７およ
びＮＭＯＳトランジスタＭ１８を備え、両者のゲートは
基準電圧ＶBIASの出力端ＶＴに接続されている。また、
インバータＩＶ２は、電源ＶDDと接地との間に直列に接
続されたＰＭＯＳトランジスタＭ１９およびＮＭＯＳト
ランジスタＭ２０を備え、両者のゲートはインバータＩ
Ｖ１の出力部であるＰＭＯＳトランジスタＭ１７および
ＮＭＯＳトランジスタＭ１８のドレインに接続されてい
る。
【００７２】放電経路ＤＰ２においては、基準電圧ＶBI
ASの出力端ＶＴに、ＮＭＯＳトランジスタＭ２１のドレ
インが接続され、ＮＭＯＳトランジスタＭ２１のソース
にはＮＭＯＳトランジスタＭ２２のドレインが接続さ
れ、ＮＭＯＳトランジスタＭ２２のソースは接地されて
いる。なお、ＮＭＯＳトランジスタ２１のゲートは、イ
ンバータＩＶ２の出力部であるＰＭＯＳトランジスタＭ
１９およびＮＭＯＳトランジスタＭ２０のドレインに接
続されている。
【００７３】そして、ＰＭＯＳトランジスタＭ１０およ
びＮＭＯＳトランジスタＭ７のゲートには、Ｄ／Ａコン
バータ外部から与えられる制御信号の１つである停止信
号ＳＴＯＰが入力される構成となっており、ＰＭＯＳト
ランジスタＭ１３のゲートおよびＮＭＯＳトランジスタ
Ｍ２２のゲートには、停止信号ＳＴＯＰをインバータＧ
４で反転させた反転停止信号ＳＴＯＰＢが入力される構
成となっている。
【００７４】放電経路ＤＰ２においては、基準電圧ＶBI
ASが入力されるインバータＩＶ１の出力を反転した信号
でＮＭＯＳトランジスタＭ２１がＯＮ／ＯＦＦ制御され
る。また、ＮＭＯＳトランジスタＭ２２は、Ｄ／Ａコン
バータ動作時にＯＮし、待機時にＯＦＦするスイッチと
して機能するように、反転停止信号ＳＴＯＰＢが与えら
れている。
【００７５】ここで、インバータＩＶ１のしきい値ＶIV
1がＤ／Ａコンバータの動作時の基準電圧ＶBIAS値であ
るＶopよりも大きく（Ｖop＜ＶIV1）なるように、ＰＭ
ＯＳトランジスタＭ１７、ＮＭＯＳトランジスタＭ１８
のゲート長およびゲート幅が設定されている。また、イ
ンバータＩＶ２のしきい値は、電源電圧の半分（ＶDD／
２）程度に設定される。なお、インバータのしきい値と
はインバータの出力が切り替わる電圧を指す。
【００７６】＜Ｂ−２．装置動作＞次に、基準電圧発生
回路ＲＧ２の動作について説明する。Ｄ／Ａコンバータ
を待機状態から動作状態にするため、停止信号ＳＴＯＰ
の電位がＨｉｇｈレベル（以後「Ｈ」と呼称）からＬｏ
ｗレベル（以後「Ｌ」と呼称）になると、ＰＭＯＳトラ
ンジスタＭ１３がＯＦＦし、ＮＭＯＳトランジスタＭ９
およびＭ２２がＯＮする。電圧発生部ＧＰは、Ｄ／Ａコ
ンバータが待機状態にある場合は、基準電圧ＶBIASを電
源ＶDDの電圧に保っているので、停止信号ＳＴＯＰの切
り替わり当初は、基準電圧ＶBIASは電源電圧（ＶDD）に
近似しているので、インバータＩＶ１の出力電圧Ｖaは
「Ｌ」、インバータＩＶ２の出力電圧Ｖbは「Ｈ」とな
り、ＮＭＯＳトランジスタＭ２１がＯＮする。また、Ｎ
ＭＯＳトランジスタＭ２２もオンするので、出力端ＶＴ
からＰＭＯＳトランジスタＭ１２を迂回してＮＭＯＳト
ランジスタＭ９を通る従来からの経路および、ＮＭＯＳ
トランジスタＭ２１およびＭ２２で構成される放電経路
ＤＰ２にそれぞれ電流Ｉ1およびＩ2が流れ、図１２に示
す電流源セルＳＬのＰＭＯＳトランジスタＭ１およびＭ
２のゲートに蓄積された電荷が放電される。なお、放電
初期における放電速度はＮＭＯＳトランジスタＭ２１の
トランジスタサイズによって任意に設定できる。
【００７７】放電が進み、出力端ＶＴの電圧、すなわち
ＶBIASがインバータＩＶ１のしきい値ＶIV1よりも小さ
くなる（ＶIV1＞ＶBIAS）と、インバータＩＶ１の出力
電圧Ｖaが「Ｈ」、インバータＩＶ２の出力電圧Ｖbが
「Ｌ」となって、ＮＭＯＳトランジスタＭ２１がＯＦＦ
し、従来からの経路に流れる電流Ｉ1による放電によっ
て、出力端ＶＴの電圧ＶBIASはＤ／Ａコンバータ動作時
の基準電圧ＶBIAS値である動作電圧Ｖopまで低下する。
【００７８】次に、基準電圧発生回路ＲＧ２を用いた場
合のＤ／Ａコンバータの回路シミュレーション結果を図
３（ｄ）に示す。図３（ｄ）は、ＸデコーダＸＤおよび
ＹデコーダＹＤに与えられる入力ディジタルコードをす
べて「１」とし、図３（ａ）に示すように、停止信号Ｓ
ＴＯＰを１００ｎｓ（ｎｓｅｃ）の時点で「Ｌ」（すな
わち０Ｖ）から「Ｈ」（すなわちフルスケール）に立ち
上げ、５００ｎｓの時点で「Ｈ」から「Ｌ」に立ち下げ
た場合の、電流源セルＳＬの出力電圧Ｖoutをプロット
したものであり、横軸に経過時間（ｓｅｃ）、縦軸に電
圧（Ｖ）を示す。なお、図３（ａ）は停止信号ＳＴＯＰ
の供給状態を示す図であり、横軸に経過時間（ｓｅｃ）
を、縦軸に停止信号ＳＴＯＰの電圧を示す。
【００７９】図３（ａ）に示すように、５００ｎｓの時
点で停止信号ＳＴＯＰを「Ｈ」から「Ｌ」に立ち下げた
直後は、放電経路ＤＰ２に流れる電流Ｉ2が支配的であ
り、放電が短時間に行われるので、図３（ｄ）に示すよ
うに電流源セルＳＬの出力電圧Ｖoutの立ち上がりが速
いが、ＮＭＯＳトランジスタＭ２１がＯＦＦした後は、
従来からの経路に流れる電流Ｉ1が支配的となり、出力
電圧Ｖoutの変化は遅くなる。
【００８０】ここで、基準電圧発生回路ＲＧ２を用いた
場合に、停止信号ＳＴＯＰを立ち下げて待機状態から動
作状態に遷移するまでの遷移時間（ここでは、時間５０
０ｎｓにおいて０Ｖであった出力電圧Ｖoutが、出力電
圧Ｖoutが動作時の値の±１ＬＳＢとなるまでの時間と
して定義する時間）は、図３（ｂ）に示した従来の基準
電圧発生回路ＲＧを用いた場合に得られる特性に比べて
６０％程度短縮されることになる。
【００８１】なお、インバータＩＶ１の電圧入出力特性
が急峻でないため、その動作時には若干の貫通電流Ｉ3
が流れる。これを説明するために、図６（ａ）にインバ
ータＩＶ１の電圧入出力特性を、図６（ｂ）にインバー
タＩＶ１の入力電圧に対する貫通電流特性を示す。
【００８２】図６（ａ）において、横軸はインバータＩ
Ｖ１の入力電圧、すなわち基準電圧ＶBIAS（Ｖ）を、縦
軸は出力電圧Ｖa（Ｖ）を示す。また、図６（ｂ）にお
いては、横軸はインバータＩＶ１の入力電圧、すなわち
基準電圧ＶBIAS（Ｖ）を、縦軸はインバータＩＶ１の貫
通電流Ｉ3（μＡ）を示す。
【００８３】図６（ａ）に示すように、インバータＩＶ
１の電圧入出力特性が急峻でないため、図６（ｂ）に示
すように貫通電流特性がインバータＩＶ１のしきい値Ｖ
IV1をピークとしてブロードな山形の特性となる。そし
て、その裾はＤ／Ａコンバータ動作時の基準電圧ＶBIAS
値である動作電圧Ｖopを含む範囲に広がっているので、
Ｄ／Ａコンバータ動作時にも電流が流れる。この値を小
さくするには、インバータＩＶ１のしきい値ＶIV1が動
作電圧Ｖopよりもさらに高い値となるようにＮＭＯＳト
ランジスタＭ１７およびＭ１８のトランジスタサイズを
設定すれば良いが、そうすると電流源セルＳＬの出力電
圧Ｖoutの立ち上がりが緩やかになり、Ｄ／Ａコンバー
タが待機状態から動作状態に遷移するまでの遷移時間が
長くなる。
【００８４】逆に、インバータＩＶ１のしきい値ＶIV1
を動作電圧Ｖopに近づけるようにすると、遷移時間は短
くできるが、図６（ｂ）に示す貫通電流特性が動作電圧
Ｖopの側にシフトすることになり、貫通電流が増加して
しまう。
【００８５】基準電圧発生回路ＲＧ２においては、イン
バータＩＶ１のしきい値ＶIV1を、ＮＭＯＳトランジス
タＭ１７およびＭ１８のトランジスタサイズによって任
意の値に決定できるという利点を有しているが、その際
には上述の貫通電流特性、およびトランジスタ製造プロ
セスのばらつき考慮して、インバータＩＶ１のしきい値
にマージンを設定する。
【００８６】なお、インバータＩＶ２は、インバータＩ
Ｖ１の出力を反転増幅するだけであるので、その電圧入
出力特性は急峻である。
【００８７】また、インバータＩＶ１のしきい値ＶIV1
が動作電圧Ｖopよりも小さく（ＶIV1＜Ｖop）なると、
Ｄ／Ａコンバータの動作電圧が変わって、正常動作しな
くなる。
【００８８】＜Ｂ−３．作用効果＞以上説明したよう
に、基準電圧発生回路ＲＧ２においては、電流源セルＳ
ＬのＰＭＯＳトランジスタＭ１およびＭ２のゲートに蓄
積された電荷を放電するための放電経路ＤＰ２を備える
ので、放電時間を短縮することができ、Ｄ／Ａコンバー
タが待機状態から動作状態になるのに費やす時間を短縮
できる。
【００８９】また、放電経路ＤＰ２のＯＮ・ＯＦＦ制御
を行うインバータＩＶ１を構成するＰＭＯＳトランジス
タＭ１７およびＮＭＯＳトランジスタＭ１８のトランジ
スタサイズを変更することで、インバータＩＶ１のしき
い値ＶIV1を任意の値に決定でき、Ｄ／Ａコンバータが
待機状態から動作状態になるのに費やす時間を任意の値
に設定できる。
【００９０】また、Ｄ／Ａコンバータの待機時には、基
準電圧発生回路ＲＧ２が生成する基準電圧ＶBIASは電源
電圧となり、基準電圧発生回路ＲＧ２および電流源セル
ＳＬ内において電源ＶDDから接地（ＧＮＤ）に流れる電
流経路が存在せず、消費電力を小さくすることができ
る。
【００９１】＜Ｂ−４．変形例＞以上説明した本発明に
係る実施の形態２の基準電圧発生回路ＲＧ２は、電流源
セルの電流源となるＭＯＳトランジスタがＰチャネル型
である場合に、当該ＭＯＳトランジスタの電荷を放電さ
せる構成を備えていたが、上記電流源がＮＭＯＳトラン
ジスタである場合には電荷を蓄積させる必要があり、そ
の場合は図７に示す基準電圧発生回路ＲＧ２１を適用す
る。
【００９２】すなわち、基準電圧発生回路ＲＧ２１は、
電圧発生部ＧＰ１と、ＰＭＯＳトランジスタＭ２１１、
Ｍ２２１で構成された充電経路ＤＰ２１と、当該充電経
路ＤＰ２１のＯＮ・ＯＦＦ制御を行うインバータＩＶ１
およびＩＶ２を備えている。なお、電圧発生部ＧＰ１の
構成は図４を用いて説明した基準電圧発生回路ＲＧ１１
と同様であり、また、インバータＩＶ１およびＩＶ２は
図５を用いて説明した基準電圧発生回路ＲＧ２と同様で
あるので、重複する説明は省略する。
【００９３】充電経路ＤＰ２１においては、基準電圧Ｖ
BIASの出力端ＶＴに、ＰＭＯＳトランジスタＭ２１１の
ドレインが接続され、ＰＭＯＳトランジスタＭ２１１の
ソースにはＰＭＯＳトランジスタＭ２２１のドレインが
接続され、ＰＭＯＳトランジスタＭ２２１のソースは電
源ＶDDに接続されている。
【００９４】また、充電経路ＤＰ２においては、基準電
圧ＶBIASが入力されるインバータＩＶ１の出力を反転し
た信号でＰＭＯＳトランジスタＭ２１１がＯＮ／ＯＦＦ
制御される。また、ＰＭＯＳトランジスタＭ２２１は、
Ｄ／Ａコンバータ動作時にＯＮし、待機時にＯＦＦする
スイッチとして機能するように、反転停止信号ＳＴＯＰ
が与えられている。
【００９５】このような構成を採ることにより、Ｄ／Ａ
コンバータの待機時（システム停止時）には、基準電圧
発生回路ＲＧ２１が生成する基準電圧ＶBIASは接地電位
となり消費電力を小さくすることができ、また、反転停
止信号ＳＴＯＰＢが「Ｌ」から「Ｈ」になって、Ｄ／Ａ
コンバータが待機状態から動作状態に遷移する場合に
は、電流源セルの電流源となるＮＭＯＳトランジスタの
ゲートに充電経路ＤＰ２１を介して電荷を供給するの
で、充電時間を短縮することができ、Ｄ／Ａコンバータ
が待機状態から動作状態になるのに費やす時間を短縮で
きる。
【００９６】なお、図５に示す基準電圧発生回路ＲＧ２
の放電経路ＤＰ２および、図７に示す基準電圧発生回路
ＲＧ２１の充電経路ＤＰ２１は、ともに電流源セルの電
流源となるトランジスタのゲートの電圧を動作電圧Ｖop
に高速に近づけて、電圧を確定するための手段であるの
で、電圧確定手段と総称することができる。
【００９７】＜Ｃ．実施の形態３＞ ＜Ｃ−１．装置構成＞図８は本発明に係る実施の形態３
の基準電圧発生回路ＲＧ３の構成を示す図である。図８
に示すように基準電圧発生回路ＲＧ３は、ＮＭＯＳトラ
ンジスタＭ７、Ｍ８、Ｍ９と、ＰＭＯＳトランジスタＭ
１０、Ｍ１１、Ｍ１２、Ｍ１３と、インバータＧ４と、
抵抗Ｒ１とで構成される電圧発生部ＧＰの他に、ＮＭＯ
ＳトランジスタＭ２１、Ｍ２２で構成された放電経路Ｄ
Ｐ２と、当該放電経路ＤＰ２のＯＮ・ＯＦＦ制御を行う
シュミットゲートＳＧおよびインバータＩＶ２を備えて
いる。なお、シュミットゲートＳＧおよびインバータＩ
Ｖ２を総称して制御部と呼称することができる。
【００９８】なお、電圧発生部ＧＰの構成は図１を用い
て説明した基準電圧発生回路ＲＧ１と同様であり、放電
経路ＤＰ２およびインバータＩＶ２の構成は、図５を用
いて説明した基準電圧発生回路ＲＧ２と同様であるので
重複する説明は省略する。
【００９９】シュミットゲートＳＧは、電源ＶDDにソー
スを接続されたＰＭＯＳトランジスタＭ２３と、ＰＭＯ
ＳトランジスタＭ２３のドレインにドレインを接続され
たＮＭＯＳトランジスタＭ２４と、ＮＭＯＳトランジス
タ２４のソースにドレインを接続され、ソースが接地さ
れたＮＭＯＳトランジスタＭ２５と、電源ＶDDにドレイ
ンを接続され、ソースをＮＭＯＳトランジスタＭ２４の
ソースに接続されたＮＭＯＳトランジスタＭ２６とを備
えている。
【０１００】そして、ＰＭＯＳトランジスタＭ２３、Ｎ
ＭＯＳトランジスタＭ２４およびＭ２５のゲートは基準
電圧ＶBIASの出力端ＶＴに接続され、ＮＭＯＳトランジ
スタＭ２６のゲートは、シュミットゲートＳＧの出力部
であるＰＭＯＳトランジスタＭ２３のドレインに接続さ
れている。
【０１０１】また、インバータＩＶ２のＰＭＯＳトラン
ジスタＭ１９およびＮＭＯＳトランジスタＭ２０のゲー
トは、シュミットゲートＳＧの出力部であるＰＭＯＳト
ランジスタＭ２３のドレインに接続されている。
【０１０２】放電経路ＤＰ２のＮＭＯＳトランジスタＭ
２１のゲートは、インバータＩＶ２の出力部であるＰＭ
ＯＳトランジスタＭ１９およびＮＭＯＳトランジスタＭ
２０のドレインに接続されている。
【０１０３】そして、ＰＭＯＳトランジスタＭ１０およ
びＮＭＯＳトランジスタＭ７のゲートには、Ｄ／Ａコン
バータ外部から与えられる制御信号の１つである停止信
号ＳＴＯＰが入力される構成となっており、ＰＭＯＳト
ランジスタＭ１３のゲートおよびＮＭＯＳトランジスタ
Ｍ２２のゲートには、停止信号ＳＴＯＰをインバータＧ
４で反転させた反転停止信号ＳＴＯＰＢが入力される構
成となっている。
【０１０４】放電経路ＤＰ２においては、基準電圧ＶBI
ASが入力されるシュミットゲートＳＧの出力を反転した
信号でＮＭＯＳトランジスタＭ２１がＯＮ／ＯＦＦ制御
される。また、ＮＭＯＳトランジスタＭ２２は、Ｄ／Ａ
コンバータ動作時にＯＮし、待機時にＯＦＦするスイッ
チとして機能するように、反転停止信号ＳＴＯＰＢが与
えられている。
【０１０５】＜Ｃ−２．装置動作＞次に、基準電圧発生
回路ＲＧ３の動作について説明する。Ｄ／Ａコンバータ
を待機状態から動作状態にするため、停止信号ＳＴＯＰ
の電位がＨｉｇｈレベル（以後「Ｈ」と呼称）からＬｏ
ｗレベル（以後「Ｌ」と呼称）になると、ＰＭＯＳトラ
ンジスタＭ１３がＯＦＦし、ＮＭＯＳトランジスタＭ９
およびＭ２２がＯＮする。電圧発生部ＧＰは、Ｄ／Ａコ
ンバータが待機状態にある場合は、基準電圧ＶBIASを電
源ＶDDの電圧に保っているので、停止信号ＳＴＯＰの切
り替わり当初は、基準電圧ＶBIASは電源電圧（ＶDD）に
近似しているので、ＮＭＯＳトランジスタＭ２４および
Ｍ２５がＯＮし、シュミットゲートＳＧの出力電圧Ｖa
は「Ｌ」、インバータＩＶ２の出力電圧Ｖbは「Ｈ」と
なり、ＮＭＯＳトランジスタＭ２１がＯＮする。また、
ＮＭＯＳトランジスタＭ２２もオンするので、出力端Ｖ
ＴからＰＭＯＳトランジスタＭ１２を迂回してＮＭＯＳ
トランジスタＭ９を通る従来からの経路および、ＮＭＯ
ＳトランジスタＭ２１およびＭ２２で構成される放電経
路ＤＰ２にそれぞれ電流Ｉ1およびＩ2が流れ、図１２に
示す電流源セルＳＬのＰＭＯＳトランジスタＭ１および
Ｍ２のゲートに蓄積された電荷が放電される。なお、放
電初期における放電速度はＮＭＯＳトランジスタＭ２１
のトランジスタサイズによって任意に設定できる。
【０１０６】放電が進み、ＶBIASが低下してＰＭＯＳト
ランジスタＭ２３のしきい値に近づくと、ＰＭＯＳトラ
ンジスタＭ２３がＯＮして、電源ＶDDからＰＭＯＳトラ
ンジスタＭ２３を介して流れる電流Ｉ4によってＮＭＯ
ＳトランジスタＭ２６のゲートが充電され、シュミット
ゲートＳＧの出力電圧Ｖaが上昇する。
【０１０７】そして、ＮＭＯＳトランジスタＭ２６のゲ
ート電圧が、そのしきい値より大きくなるとＮＭＯＳト
ランジスタＭ２６がＯＮし、電源ＶDDからＮＭＯＳトラ
ンジスタＭ２６を介して流れる電流Ｉ5によって、ＮＭ
ＯＳトランジスタＭ２４とＭ２５の接続部の電圧Ｖcが
上昇し、ＮＭＯＳトランジスタＭ２４のゲート・ソース
間電圧が小さくなり、ＮＭＯＳトランジスタＭ２４がＯ
ＦＦする。ＮＭＯＳトランジスタＭ２４がＯＦＦすると
出力電圧Ｖaが「Ｈ」、インバータＩＶ２の出力電圧Ｖb
は「Ｌ」となり、ＮＭＯＳトランジスタＭ２１がＯＦＦ
する。
【０１０８】ＮＭＯＳトランジスタＭ２１がＯＦＦする
と、従来からの経路に流れる電流Ｉ1による放電によっ
て、出力端ＶＴの電圧ＶBIASはＤ／Ａコンバータ動作時
の基準電圧ＶBIAS値である動作電圧Ｖopまで低下する。
【０１０９】ここで、基準電圧発生回路ＲＧ３を用いた
場合のＤ／Ａコンバータの回路シミュレーション結果を
図３（ｅ）に示す。図３（ｅ）は、ＸデコーダＸＤおよ
びＹデコーダＹＤに与えられる入力ディジタルコードを
すべて「１」とし、図３（ａ）に示すように、停止信号
ＳＴＯＰを１００ｎｓ（ｎｓｅｃ）の時点で「Ｌ」（す
なわち０Ｖ）から「Ｈ」（すなわちフルスケール）に立
ち上げ、５００ｎｓの時点で「Ｈ」から「Ｌ」に立ち下
げた場合の、電流源セルＳＬの出力電圧Ｖoutをプロッ
トしたものであり、横軸に経過時間（ｓｅｃ）、縦軸に
電圧（Ｖ）を示す。なお、図３（ａ）は停止信号ＳＴＯ
Ｐの供給状態を示す図であり、横軸に経過時間（ｓｅ
ｃ）を、縦軸に停止信号ＳＴＯＰの電圧を示す。
【０１１０】図３（ａ）に示すように、５００ｎｓの時
点で停止信号ＳＴＯＰを「Ｈ」から「Ｌ」に立ち下げた
直後は、放電経路ＤＰ２に流れる電流Ｉ2が支配的であ
り、放電が短時間に行われるので、図３（ｅ）に示すよ
うに電流源セルＳＬの出力電圧Ｖoutの立ち上がりが極
めて速く、ＮＭＯＳトランジスタＭ２１がＯＦＦした後
に、従来からの経路に流れる電流Ｉ1が放電に寄与する
割合は、図３（ｃ）および図３（ｄ）に示す、他の実施
の形態に比べて小さい。
【０１１１】ここで、基準電圧発生回路ＲＧ３を用いた
場合に、停止信号ＳＴＯＰを立ち下げて待機状態から動
作状態に遷移するまでの遷移時間（ここでは、時間５０
０ｎｓにおいて０Ｖであった出力電圧Ｖoutが、出力電
圧Ｖoutが動作時の値の±１ＬＳＢとなるまでの時間と
して定義する時間）は、図３（ｂ）に示した従来の基準
電圧発生回路ＲＧを用いた場合に得られる特性に比べて
９０％程度短縮されることになる。
【０１１２】次に、シュミットゲートＳＧの電圧入出力
特性を図９に示す。図９において、横軸にシュミットゲ
ートＳＧの入力電圧、すなわち基準電圧ＶBIAS（Ｖ）
を、縦軸にシュミットゲートＳＧの出力電圧Ｖa（Ｖ）
を示す。また、図９においては、出力電圧Ｖaが「Ｈ」
から「Ｌ」になるためのしきい値電圧ＶHLおよび、出力
電圧Ｖaが「Ｌ」から「Ｈ」になるためのしきい値電圧
ＶLHを矢示する。
【０１１３】一旦、出力電圧Ｖaが「Ｈ」になると、Ｎ
ＭＯＳトランジスタＭ２４のソース電位が電流Ｉ5によ
って高い状態となるので、ＮＭＯＳトランジスタＭ２４
はＯＮしにくくなり、シュミットゲートＳＧの特性は図
９に示すように、ヒステリシス特性を示す。
【０１１４】なお、しきい値電圧ＶLHは、Ｄ／Ａコンバ
ータ動作時の基準電圧ＶBIAS値である動作電圧Ｖopに近
似するように、ＰＭＯＳトランジスタＭ２３、ＮＭＯＳ
トランジスタＭ２４およびＭ２５のトランジスタサイズ
を決める。また、しきい値電圧ＶHLはＮＭＯＳトランジ
スタＭ２６のトランジスタサイズで決定できる。
【０１１５】シュミットゲートＳＧは、基準電圧ＶBIAS
が「Ｈ」から「Ｌ」に変化する際の、基準電圧ＶBIASに
対する出力電圧Ｖaの変化が、図６を用いて説明した実
施の形態２のインバータＩＶ１の変化よりも急峻であ
り、Ｄ／Ａコンバータ動作時に電源ＶDDから接地に流れ
る貫通電流Ｉ3は無視できるほど小さい。
【０１１６】また、シュミットゲートＳＧの入出力特性
がヒステリシス特性を示すため、出力電圧Ｖaが一旦
「Ｈ」になると、オーバーシュート、アンダーシュート
等により基準電圧ＶBIASが多少変動しても出力電圧Ｖa
は変化しないので、ＮＭＯＳトランジスタＭ２１のＯＦ
Ｆ状態を安定に保つことができる。
【０１１７】また、シュミットゲートＳＧにおいては、
電圧発生部ＧＰおよびシュミットゲートＳＧの製造プロ
セスのばらつきにより、Ｄ／Ａコンバータ動作時の基準
電圧ＶBIAS値である動作電圧Ｖopおよびしきい値ＶLHが
ずれて、Ｖop＞ＶLHとなった場合であっても、Ｖop＜Ｖ
HLならばＤ／Ａコンバータは正常に動作する。すなわ
ち、トランジスタの製造プロセスのばらつきに対して影
響を受けにくい回路といえる。
【０１１８】なお、Ｖop＞ＶLHの場合、電流Ｉ2による
放電によってＶBIASは、一旦しきい値ＶLHまで低下し、
ＮＭＯＳトランジスタＭ２１がＯＦＦする。その後、電
圧発生部ＧＰにおいて電源ＶDDからＰＭＯＳトランジス
タＭ１１を介して流れる電流Ｉ7によってＤ／Ａコンバ
ータ動作時の基準電圧ＶBIAS値である動作電圧Ｖopまで
上昇する。
【０１１９】＜Ｃ−３．作用効果＞以上説明したよう
に、基準電圧発生回路ＲＧ３においては、電流源セルＳ
ＬのＰＭＯＳトランジスタＭ１およびＭ２のゲートに蓄
積された電荷を放電するための放電経路ＤＰ２を備える
ので、放電時間を短縮することができ、Ｄ／Ａコンバー
タが待機状態から動作状態になるのに費やす時間を短縮
できる。
【０１２０】また、放電経路ＤＰ２のＯＮ・ＯＦＦ制御
のための制御信号を、入出力特性がヒステリシス特性を
示すシュミットゲートＳＧにより基準電圧ＶBIASに基づ
いて生成するので、基準電圧ＶBIASが多少変動しても制
御信号は変化せず、放電経路ＤＰ２のＯＮ・ＯＦＦ制御
を安定に行うことができる。
【０１２１】また、シュミットゲートＳＧは、電圧発生
部ＧＰやシュミットゲートＳＧのトランジスタの製造プ
ロセスのばらつきに対して影響を受けにくいので、不良
発生率の低く、製造歩留まりの良い基準電圧発生回路を
得ることができる。
【０１２２】また、Ｄ／Ａコンバータの待機時には、基
準電圧発生回路ＲＧ３が生成する基準電圧ＶBIASは電源
電圧、基準電圧発生回路ＲＧ３および電流源セルＳＬ内
において電源ＶDDから接地（ＧＮＤ）に流れる電流経路
が存在せず、となり消費電力を小さくすることができ
る。
【０１２３】＜Ｃ−４．変形例＞以上説明した本発明に
係る実施の形態３の基準電圧発生回路ＲＧ３は、電流源
セルの電流源となるＭＯＳトランジスタがＰチャネル型
である場合に、当該ＭＯＳトランジスタの電荷を放電さ
せる構成を備えていたが、上記電流源がＮＭＯＳトラン
ジスタである場合には電荷を蓄積させる必要があり、そ
の場合は図１０に示す基準電圧発生回路ＲＧ３１を適用
する。
【０１２４】すなわち、基準電圧発生回路ＲＧ３１は、
電圧発生部ＧＰ１の他に、充電経路ＤＰ２１と、当該充
電経路ＤＰ２１のＯＮ・ＯＦＦ制御を行うシュミットゲ
ートＳＧ１およびインバータＩＶ２を備えている。
【０１２５】なお、電圧発生部ＧＰ１、充電経路ＤＰ２
１の構成は図７を用いて説明した基準電圧発生回路ＲＧ
２１と同様であり、また、インバータＩＶ２は図８を用
いて説明した基準電圧発生回路ＲＧ３と同様であるの
で、重複する説明は省略する。
【０１２６】シュミットゲートＳＧ１は、ソースが接地
されたＮＭＯＳトランジスタＭ２３１と、ＮＭＯＳトラ
ンジスタＭ２３１のドレインにドレインを接続されたＰ
ＭＯＳトランジスタＭ２４１と、ＰＭＯＳトランジスタ
２４１のソースにドレインを接続され、ソースが電源Ｖ
DDに接続されたＰＭＯＳトランジスタＭ２５１と、ドレ
インが接地され、ソースをＰＭＯＳトランジスタＭ２４
１のソースに接続されたＰＭＯＳトランジスタＭ２６１
とを備えている。
【０１２７】そして、ＮＭＯＳトランジスタＭ２３１、
ＰＭＯＳトランジスタＭ２４１およびＭ２５１のゲート
は基準電圧ＶBIASの出力端ＶＴに接続され、ＰＭＯＳト
ランジスタＭ２６１のゲートは、シュミットゲートＳＧ
の出力部であるＮＭＯＳトランジスタＭ２３１のドレイ
ンに接続されている。
【０１２８】また、インバータＩＶ２のＰＭＯＳトラン
ジスタＭ１９およびＮＭＯＳトランジスタＭ２０のゲー
トは、シュミットゲートＳＧ１の出力部であるＮＭＯＳ
トランジスタＭ２３１のドレインに接続されている。
【０１２９】そして、ＰＭＯＳトランジスタＭ７１およ
びＮＭＯＳトランジスタＭ１０１のゲートには、Ｄ／Ａ
コンバータ外部から与えられる制御信号の１つである反
転停止信号ＳＴＯＰＢが入力される構成となっており、
ＰＭＯＳトランジスタＭ２２１のゲートおよびＮＭＯＳ
トランジスタＭ１３１のゲートには、反転停止信号ＳＴ
ＯＰＢをインバータＧ４１で反転させた停止信号ＳＴＯ
Ｐが入力される構成となっている。
【０１３０】充電経路ＤＰ２１においては、基準電圧Ｖ
BIASが入力されるシュミットゲートＳＧの出力を反転し
た信号でＮＭＯＳトランジスタＭ２１１がＯＮ／ＯＦＦ
制御される。また、ＰＭＯＳトランジスタＭ２２１は、
Ｄ／Ａコンバータ動作時にＯＮし、待機時にＯＦＦする
スイッチとして機能するように、停止信号ＳＴＯＰが与
えられている。
【０１３１】このような構成を採ることにより、Ｄ／Ａ
コンバータの待機時（システム停止時）には、基準電圧
発生回路ＲＧ３１が生成する基準電圧ＶBIASは接地電位
となり消費電力を小さくすることができ、また、反転停
止信号ＳＴＯＰＢが「Ｌ」から「Ｈ」になって、Ｄ／Ａ
コンバータが待機状態から動作状態に遷移する場合に
は、電流源セルの電流源となるＮＭＯＳトランジスタの
ゲートに充電経路ＤＰ２１を介して電荷を供給するの
で、充電時間を短縮することができ、Ｄ／Ａコンバータ
が待機状態から動作状態になるのに費やす時間を短縮で
きる。
【０１３２】なお、シュミットゲートＳＧ１は、図８に
示すシュミットゲートＳＧの構成としても良い。
【０１３３】＜Ｄ．電圧確定手段の他の適用例＞以上説
明した本発明に係る実施の形態１〜３においては、電流
セル・マトリクス型Ｄ／Ａコンバータの基準電圧発生回
路において、電圧確定手段を備えた構成についてのみ言
及したが、基準電圧発生回路を内蔵する種々の半導体集
積回路装置であって、ＭＯＳトランジスタのゲート電圧
を高速で確定する必要がある回路であれば、本発明を適
用可能である。
【０１３４】
【発明の効果】本発明に係る請求項１記載の半導体集積
回路装置によれば、第１の回路を動作状態にする場合
に、第１の回路の電流源トランジスタの制御電極の電圧
を第２の電圧に強制的に近づける電圧確定手段を備える
ので、電圧確定に費やす時間を短縮することができ、第
１の回路、すなわち半導体集積回路装置が待機状態から
動作状態になるのに費やす時間を短縮できる。また、半
導体集積回路装置が待機状態である場合には、電流源ト
ランジスタの制御電極の電圧が第１の電源の電圧とな
り、電流源トランジスタを完全にオフするので、待機状
態における消費電力を小さくすることができる。
【０１３５】本発明に係る請求項２記載の半導体集積回
路装置によれば、電圧確定手段の構成は単純であり、電
圧確定手段を設けることによる装置の大型化、および製
造コストの増加を抑制することができる。
【０１３６】本発明に係る請求項３記載の半導体集積回
路装置によれば、第１の回路が待機状態である場合に
は、スイッチ手段により第１の電源と出力端とが接続さ
れるので、出力端から第１の電圧として第１の電源の電
圧が出力される。また、第３のトランジスタがオフ状態
となって第２の電源が出力端と切り離されるので電圧確
定手段を通じて電流が流れることが防止され、かつ、構
成が単純な電圧確定手段を実現することができる。
【０１３７】本発明に係る請求項４記載の半導体集積回
路装置によれば、電圧確定手段のトランジスタのオン・
オフ制御をインバータで行うので、インバータを構成す
るトランジスタのトランジスタサイズを変更すること
で、インバータのしきい値電圧を任意の値に決定でき、
第１の回路、すなわち半導体集積回路装置が待機状態か
ら動作状態になるのに費やす時間を任意の値に設定でき
る。
【０１３８】本発明に係る請求項５記載の半導体集積回
路装置によれば、第１の回路が待機状態である場合に
は、スイッチ手段により第１の電源と出力端とが接続さ
れるので、出力端から第１の電圧として第１の電源の電
圧が出力される。また、第２のトランジスタがオフ状態
となって第２の電源が出力端と切り離されるので、電圧
確定手段を通じて電流が流れることが防止され、かつ、
半導体集積回路装置が待機状態から動作状態になるのに
費やす時間を任意の値に設定できる第２の回路を有した
半導体集積回路装置を実現することができる。
【０１３９】本発明に係る請求項６記載の半導体集積回
路装置によれば、電圧確定手段のトランジスタのオン・
オフ制御を、第１および第２のしきい値電圧を有し、入
出力特性がヒステリシス特性を示すシュミットゲートに
より行うので、出力端の電圧が多少変動してもシュミッ
トゲートの出力は変わらず、電圧確定手段のトランジス
タのオン・オフ制御を安定に行うことができる。また、
シュミットゲートは、電流源部やシュミットゲートのト
ランジスタの製造プロセスのばらつきに対して影響を受
けにくいので、不良発生率の低く、製造歩留まりの良い
第２の回路を得ることができる。
【０１４０】本発明に係る請求項７記載の半導体集積回
路装置によれば、第１の回路が待機状態である場合に
は、スイッチ手段により第１の電源と出力端とが接続さ
れるので、出力端から第１の電圧として第１の電源の電
圧が出力される。また、第２のトランジスタがオフ状態
となって第２の電源が出力端と切り離されるので、電圧
確定手段を通じて電流が流れることが防止され、かつ、
出力端の電圧が多少変動しても電圧確定手段のトランジ
スタのオン・オフ制御を安定に行うことができる第２の
回路を有した半導体集積回路装置を実現することができ
る。
【図面の簡単な説明】
【図１】 本発明に係る半導体集積回路装置の実施の形
態１の構成を示す図である。
【図２】 本発明に係る半導体集積回路装置の実施の形
態１の放電経路の特性を説明する図である。
【図３】 本発明に係る半導体集積回路装置の実施の形
態１〜３の動作特性を示す図である。
【図４】 本発明に係る半導体集積回路装置の実施の形
態１の変形例の構成を示す図である。
【図５】 本発明に係る半導体集積回路装置の実施の形
態２の構成を示す図である。
【図６】 本発明に係る半導体集積回路装置の実施の形
態２の放電経路の特性を説明する図である。
【図７】 本発明に係る半導体集積回路装置の実施の形
態２の変形例の構成を示す図である。
【図８】 本発明に係る半導体集積回路装置の実施の形
態３の構成を示す図である。
【図９】 本発明に係る半導体集積回路装置の実施の形
態３の放電経路の特性を説明する図である。
【図１０】 本発明に係る半導体集積回路装置の実施の
形態３の変形例の構成を示す図である。
【図１１】 電流セル・マトリクス型Ｄ／Ａコンバータ
の構成を示す図である。
【図１２】 電流源セルの構成を示す図である。
【図１３】 従来の基準電圧発生回路の構成を示す図で
ある。
【符号の説明】
ＧＰ，ＧＰ１ 電圧発生部、ＤＰ１，ＤＰ２ 放電経
路、ＤＰ１１，ＤＰ２１充電経路、ＳＧ，ＳＧ１ シュ
ミットゲート、ＳＬ 電流源セル。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１の回路と第２の回路とを備えた半導
    体集積回路装置であって、 前記第１の回路は主たる回路であって、 前記第２の回路は、 前記第１の回路に設けられた電流源トランジスタの制御
    電極に与える制御電圧を発生させる回路であって、前記
    制御電圧を第１および第２の電圧とすることで、電流源
    トランジスタをオフおよびオンして、前記第１の回路
    を、待機状態および動作状態とする機能を有し、 第１の電源と第２の電源との間に配設された電流源およ
    び該電流源の出力電圧を前記第２の電圧に設定する出力
    電圧設定素子と、 少なくとも前記電流源の出力電圧を出力する出力端と、 前記出力端に接続され、前記第１の回路を動作状態にす
    る場合に、前記電流源トランジスタの制御電極の電圧を
    前記第２の電圧に強制的に近づける電圧確定手段とを備
    える、半導体集積回路装置。
  2. 【請求項２】 前記電圧確定手段は、 前記出力端と前記第２の電源との間に接続されたダイオ
    ード接続されたトランジスタを少なくとも１つ有し、 前記第１の回路を動作状態にする場合は、前記トランジ
    スタのしきい値電圧に達するまで前記電流源トランジス
    タの制御電極の電圧を前記第２の電圧に近づける、請求
    項１記載の半導体集積回路装置。
  3. 【請求項３】 前記第２の回路は、 前記第１の電源と前記出力端との間に配設され、前記第
    １の電源と前記出力端との接続および切り離しを行うス
    イッチ手段をさらに備え、 前記電圧確定手段は、 前記出力端に第１の主電極を接続され、該第１の主電極
    に制御電極が接続された第１導電型の第１のトランジス
    タと、 前記第１のトランジスタの第２の主電極に第１の主電極
    を接続され、該第１の主電極に制御電極が接続された第
    １導電型の第２のトランジスタと、 前記第２のトランジスタの第２の主電極に第１の主電極
    を接続され、第２の主電極が前記第２の電源に接続され
    た第１導電型の第３のトランジスタと、を有し、 前記スイッチ手段は、 前記第１の電源に第１の主電極を接続され、前記出力端
    に第２の主電極を接続された第２導電型の第４のトラン
    ジスタを有し、 前記第３および第４のトランジスタの制御電極には、前
    記第１の回路を待機状態にする場合に、前記第３のトラ
    ンジスタをオフ状態にするとともに、前記第４のトラン
    ジスタをオン状態にする制御信号が与えられる、請求項
    ２記載の半導体集積回路装置。
  4. 【請求項４】 前記電圧確定手段は、 前記出力端と前記第２の電源との間に接続されたトラン
    ジスタを少なくとも有し、 前記第２の回路は、 前記トランジスタのオン・オフ制御を行う少なくとも１
    つのインバータをさらに備え、 前記少なくとも１つのインバータは、 その入力が前記出力端に接続され、その出力に基づいて
    前記トランジスタのオン・オフ制御がなされ、 前記第１の回路を動作状態にする場合は、前記電流源ト
    ランジスタの制御電極の電圧が前記少なくとも１つのイ
    ンバータのしきい値電圧に達するまで前記トランジスタ
    がオン状態を保つ、請求項１記載の半導体集積回路装
    置。
  5. 【請求項５】 前記第２の回路は、 前記第１の電源と前記出力端との間に配設され、前記第
    １の電源と前記出力端との接続および切り離しを行うス
    イッチ手段をさらに備え、 前記少なくとも１つのインバータは、直列に接続された
    第１および第２のインバータであって、 前記第１のインバータの入力が前記出力端に接続され、 前記第１のインバータの出力が前記第２のインバータの
    入力に接続され、 前記電圧確定手段は、 前記出力端に第１の主電極を接続され、制御電極に前記
    第２のインバータの出力が接続された第１導電型の第１
    のトランジスタと、 前記第１のトランジスタの第２の主電極に第１の主電極
    を接続され、第２の主電極が前記第２の電源に接続され
    た第１導電型の第２のトランジスタと、を有し、 前記スイッチ手段は、 前記第１の電源に第１の主電極を接続され、前記出力端
    に第２の主電極を接続された第２導電型の第３のトラン
    ジスタを有し、 前記第２および第３のトランジスタの制御電極には、前
    記第１の回路を待機状態にする場合に、前記第２のトラ
    ンジスタをオフ状態にするとともに、前記第３のトラン
    ジスタをオン状態にする制御信号が与えられる、請求項
    ４記載の半導体集積回路装置。
  6. 【請求項６】 前記電圧確定手段は、 前記出力端と前記第２の電源との間に接続されたトラン
    ジスタを少なくとも有し、 前記第２の回路は、 少なくともシュミットゲートを有し、前記トランジスタ
    のオン・オフ制御を行う制御部をさらに備え、 前記シュミットゲートは、 その入力が前記出力端に接続され、前記シュミットゲー
    トの出力に基づいて前記トランジスタのオン・オフ制御
    がなされ、 前記出力が第１のレベルから第２のレベルに変化する電
    圧を規定する第１のしきい値電圧と、 前記出力が第２のレベルから第１のレベルに変化する電
    圧を規定する第２のしきい値電圧とを有し、 前記第１の回路を動作状態にする場合は、 前記電流源トランジスタの制御電極の電圧が前記シュミ
    ットゲートの前記第１のしきい値電圧に達するまで前記
    トランジスタがオン状態を保つ、請求項１記載の半導体
    集積回路装置。
  7. 【請求項７】 前記第２の回路は、 前記第１の電源と前記出力端との間に配設され、前記第
    １の電源と前記出力端との接続および切り離しを行うス
    イッチ手段をさらに備え、 前記制御部は、前記シュミットゲートの出力に入力を接
    続されたインバータをさらに有し、 前記電圧確定手段は、 前記出力端に第１の主電極を接続され、制御電極に前記
    インバータの出力が接続された第１導電型の第１のトラ
    ンジスタと、 前記第１のトランジスタの第２の主電極に第１の主電極
    を接続され、第２の主電極が前記第２の電源に接続され
    た第１導電型の第２のトランジスタと、を有し、 前記シュミットゲートは、 前記第２の電源に第１の主電極が接続された第１導電型
    の第３のトランジスタと、 前記第３のトランジスタの第２の主電極に第１の主電極
    が接続された第１導電型の第４のトランジスタと、 前記第４のトランジスタの第２の主電極に第１の主電極
    が接続され、第２の主電極が前記第１の電源に接続され
    た第２導電型の第５のトランジスタと、 前記第４のトランジスタの第１の主電極に第１の主電極
    が接続され、第２の主電極が前記第１の電源に接続され
    た第１導電型の第６のトランジスタと、を有し、 前記第３、第４および第５のトランジスタの制御電極
    は、前記出力端に接続され、 前記第６のトランジスタの制御電極は、前記シュミット
    ゲートの出力となる前記第５のトランジスタの第１の主
    電極に接続され、 前記スイッチ手段は、 前記第１の電源に第１の主電極を接続され、前記出力端
    に第２の主電極を接続された第２導電型の第７のトラン
    ジスタを有し、 前記第２および第７のトランジスタの制御電極には、前
    記第１の回路を待機状態にする場合に、前記第２のトラ
    ンジスタをオフ状態にするとともに、前記第７のトラン
    ジスタをオン状態にする制御信号が与えられる、請求項
    ６記載の半導体集積回路装置。
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